CN113345483A - 半导体装置 - Google Patents

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Abstract

本发明提供一种半导体装置，能够从待机模式自动转变至深度省电模式的。半导体装置包括支持DPD的DPD控制器、多个内部电路。DPD控制器对从进入待机模式的时间点开始的时间进行测量，响应测量时间的经过而生成用于使待机模式的消耗电力进一步降低的多个省电使能信号，使多个内部电路的运行阶段性地停止。

Description

半导体装置
技术领域
本发明涉及一种快闪存储器(flash memory)等半导体装置，尤其涉及待机(standby)模式或深度省电(deep power down)模式下的运行。
背景技术
与非(NAND)型快闪存储器能以页面(page)为单位来进行读出或编程，而且能以块(block)为单位来进行擦除。专利文献(日本专利特开2006-252748号公报)所示的快闪存储器公开了下述技术：在待机模式与常规(normal)运行模式下，对页面缓冲器(pagebuffer)/感测电路供给不同的电源电压，由此来减少待机模式的消耗电力。
快闪存储器中，有响应来自用户的命令来进行读出、编程、擦除等的主动(active)模式与可受理来自用户的命令的待机模式。在待机模式下，内部电路的运行受到限制，以使消耗电力达到一定以下，但在从用户输入有命令时，必须立即响应此命令。因此，虽说是待机模式，但在逻辑(logic)电路或寄存器(register)等易失性电路中仍会产生截止泄漏(off leak)电流，截止泄漏电流会随着元件尺寸的收缩(shrink)而增加，另外，在使用内部电源电压的情况下，必须使内部电源电压检测电路运行，从而会消耗一定程度的电力。即，难以削减待机模式下的消耗电流。
为了进一步削减待机模式下的消耗电力，有时根据快闪存储器不同，搭载有深度省电模式(以下称作DPD模式)。在DPD模式下，关停(cut off)对用于待机模式的一部分内部电路的内部供给电源，以削减截止泄漏电流。DPD模式例如是通过DPD开始命令来进入所述模式，并通过DPD解除命令来从所述模式恢复。DPD模式为了使关停的电路正常运行而需要一定的时间，但取代于此，具有能够大幅降低消耗电力的优点(merit)。
图1表示搭载有串行外设接口(Serial Peripheral Interface，SPI)功能的NAND型快闪存储器向DPD模式转变时的运行波形的一例。在待机模式时，通过将芯片选择(chipselect)信号/CS设为低电平(low level)来选择快闪存储器，在此期间，与时钟(clock)信号同步地从数据输入端子DI输入DPDDPD命令(89h)。快闪存储器在从DPD命令的输入开始经过了一定期间tDP的时刻TDPD，转变至DPD模式，而阻断对特定的内部电路的内部供给电压。在时刻TDPD之前的期间，消耗待机模式的电流，在时刻TDPD之后的期间，消耗DPD模式的电流。
图2表示现有的快闪存储器的支持DPD模式的待机用内部电压生成电路的一例。内部电压生成电路10包含串联连接在外部电源电压VCC(例如3.3V)与GND电位之间的P沟道金属氧化物半导体(P-channel Metal Oxide Semiconductor，PMOS)晶体管P1及PMOS晶体管P2、电阻梯(ladder)LAD、以及对电阻梯LAD的经电阻分割的电压Va与基准电压VREF进行比较的比较器CMP，对于晶体管P1的栅极，施加有DPD使能(enable)信号DPDEN，对于晶体管P2的栅极施加比较器CMP的比较结果，在晶体管P2与电阻梯之间连接有电压供给节点INTVDD。
待机模式时，DPD使能信号DPDEN为L电平，晶体管P1、晶体管P2导通。为了降低由电阻梯LAD所消耗的电流，电阻梯LAD被设定为高电阻。另外，在电压供给节点INTVDD输出目标电压时，选择电压Va的分接(tap)位置，以使Va＝VREF。另外，在非待机模式时运行的通常的内部电压生成电路的电阻比图2的电阻梯LAD低，在电压供给节点INTVDD，例如生成2.4V的电压。
当用户依据图1所示的序列来输入DPD命令时，快闪存储器的控制器在从命令的输入计起的tDP时间以内，使DPD使能信号DPDEN由L电平变为H电平，使晶体管P1断开，阻断外部电源电压VCC。由此，不对连接于电压供给节点INTVDD的电路供给电力，较待机模式进一步节省消耗电力。
这样，在现有的快闪存储器中存在下述问题：为了从待机模式转变至DPD模式，用户必须输入DPD命令，若是不支持DPD命令的快闪存储器，便无法进行向DPD模式的转变。此种问题并不限于快闪存储器，在其它半导体装置中也同样。
发明内容
本发明的半导体装置包括：半导体集成电路，能够响应来自外部的输入信号而运行；测量部件，对从半导体装置进入待机模式的时间点开始的时间进行测量；以及生成部件，响应由所述测量部件所测量的测量时间的经过，生成用于使所述待机模式的消耗电力进一步降低的多个省电使能信号。
根据本发明，能够不进行用于向省电模式转变的命令等的输入，而从待机模式自动转变至省电模式。因此，即使是不支持用于向省电模式转变的命令等的半导体装置，也能转变至省电模式。进而，通过生成多个省电使能信号，能够根据从待机模式开始的经过时间而阶段性地阻断对内部电路的电力供给。例如，能够从优先顺位低的内部电路依序停止运行，由此，能够缩短向主动模式的恢复时间。
附图说明
图1是表示现有的快闪存储器向DPD模式转变时的运行波形的一例的图；
图2是表示现有的快闪存储器的支持DPD模式的待机模式用内部电压生成电路的一例的图；
图3的(A)是表示本发明的实施例的半导体装置的概略构成的图，图3的(B)是表示支持DPD的内部电路的DPD判定部的功能构成的图；
图4是表示本发明的实施例的支持DPD模式的待机模式用内部电压生成电路的构成的图；
图5是表示图4所示的内部电压生成电路的各部的运行波形的图；
图6是表示本发明的实施例的内部电压生成电路的另一构成例的图；
图7是表示本发明的第二实施例的半导体装置的构成的图；
图8是表示适用本发明的实施例的NAND型快闪存储器的构成的图。
[符号的说明]
120、130、140：内部电路
10、200-1：内部电压生成电路
100：半导体装置
110：DPD控制器
150：控制器
160：DPD判定部
162：测量部
164：转变时间检测部
166：DPD信号生成部
210、230：逻辑
220：计数器
300：快闪存储器
310：存储胞元阵列
320：输入/输出缓冲器
330：地址寄存器
340：控制器
350：字线选择电路
360：页面缓冲器/感测电路
370：列选择电路
380：内部电压产生电路
Ax：行地址信息
Ay：列地址信息
/CS：芯片选择信号
CMP、CMP1、CMP2：比较器
DI：数据输入端子
DIVA：第一电压
DIVB：第二电压
DPDCLK：时钟信号
DPDEN、DPDEN1、DPDEN2、DPDENx：DPD使能信号INTVDD、INTVDD1、INTVDD2、INTVDDx：电压供给节点LAD：电阻梯
P1、P2、Px：PMOS晶体管
STBY：待机信号
t1、t2、TDPD：时刻
tDP：一定期间
Va：电压
VCC：外部电源电压
VDDEN：切换控制信号
Vers：擦除电压
Vpass：通过电压
Vpgm：写入电压
Vread：读出通过电压
VREF：基准电压
具体实施方式
本发明的半导体装置并无特别限定，例如在NAND型或者或非(NOR)型快闪存储器、动态随机存取存储器(Dynamic Random Access Memory，DRAM)、静态随机存取存储器(Static Random Access Memory，SRAM)、逻辑(logic)、专用集成电路(ApplicationSpecific Integrated Circuit，ASIC)、数字信号处理器(Digital Signal Processor，DSP)等中实施。
接下来，参照附图来详细说明本发明的实施例。图3是表示本发明的实施例的半导体装置100的构成的图。半导体装置100是包含与DPD模式对应的DPD控制器110及内部电路120(内部电路1、内部电路2、……、内部电路x)而构成。这些电路是集成在半导体基板上的集成电路。
对于半导体装置100，供给外部电源电压VCC(例如3.3V)，对于内部电路120被供给外部电源电压VCC或者由外部电源电压VCC而生成的内部供给电压VDD。一实施方式中，半导体装置100可包含多个电力消耗模式。主动模式下，内部电路120能够全规格(fullspecification)运行而无消耗电力的限制。待机模式下，能够依据所决定的要求来降低内部电路120的消耗电力，并能响应命令等输入信号。待机模式例如是在内部电路120结束了所决定的运行时、或者响应来自外部的命令或控制信号而决定，此种待机模式是在半导体装置100中预先定义。待机模式下，例如停止升压电路(电荷泵(charge pump)电路)，或者停止时钟振荡器，或者间歇地进行内部供给电压VDD的生成，或者将互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)逆变器(inverter)设为三态(tristate)状态。DPD模式下，能够阻断特定的内部电路的电力供给，以进一步降低待机模式的消耗电力。
现有的半导体装置中，为了从待机模式向DPD模式转变，需要来自外部的命令的输入。与此相对，本实施例的半导体装置100不需要用于从待机模式向DPD模式转变的命令或控制信号的输入，而能够自动进入DPD模式。DPD模式的解除例如是通过来自外部的任意命令或控制信号的输入而实施。
如图3的(A)所示，半导体装置100包含DPD控制器110，DPD控制器110在半导体装置100进入待机模式时，控制从待机模式向DPD模式的转变。图例中，DPD控制器110生成多个DPD使能信号DPDEN1、DPDEN2、DPDENx，通过这些使能信号来阶段性地阻断对内部电路1、内部电路2、内部电路x的电力供给。因而，本实施例的DPD模式下，消耗电力阶段性地降低。
内部电路120为任意电路，并无特别限定。但是，由于对内部电路1、内部电路2、内部电路x的电力供给是被阶段性地阻断，因此理想的是对想要在待机模式中更长地运行的优先顺位高的内部电路、与相反地也可立即停止的优先顺位低的内部电路进行区分，供给与它们对应的DPD使能信号。
对于内部电路1的电压供给节点INTVDD1、内部电路2的电压供给节点INTVDD2及内部电路x的电压供给节点INTVDDx，供给由外部电源电压VCC而生成的内部电压VDD1、内部电压VDD2、内部电压VDDx。在外部电源电压VCC与电压供给节点INTVDD1、电压供给节点INTVDD2、电压供给节点INTVDDx之间，分别连接有PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管Px，对于PMOS晶体管P1、PMOS晶体管P2、PMOS晶体管Px的各栅极，施加有DPD使能信号DPDEN1、DPD使能信号DPDEN2、DPD使能信号DPDENx。
DPD控制器110在为了从待机模式进一步降低消耗电力而向DPD模式转变时，DPD使能信号DPDEN1、DPD使能信号DPDEN2、DPD使能信号DPDENx阶段性地从L电平迁移至H电平。一实施方式中，DPD控制器110在从进入待机模式的时刻Ts经过了Ta时间时，使DPD使能信号DPDENx从L电平迁移至H电平，将晶体管Px设为非导通。由此，对内部电路x的电力供给被阻断，内部电路x的消耗电力Wx得以节省。接下来，在从时刻Ts经过了Tb时间(Tb＞Ta)时，使DPD使能信号DPDEN2从L电平迁移至H电平，将晶体管P2设为非导通。由此，对内部电路2的电力供给被阻断，内部电路2的消耗电力W2得以节省。接下来，在从时刻Ts经过了Tc时间(Tc＞Tb)时，使DPD使能信号DPDEN1从L电平迁移至H电平，将晶体管P1设为非导通。由此，对内部电路1的电力供给被阻断，内部电路1的消耗电力W1得以节省。这样，DPD控制器110在从待机模式向DPD模式转变时，根据待机模式的经过时间来阶段性地生成多个DPD使能信号，使DPD模式时的消耗电力阶段性地降低，且使必要的内部电路的运行继续。
另外，图3的(A)中虽未图示，但半导体装置100能够进一步包含控制器或输入/输出电路等。一实施方式中，控制器能够经由输入/输出电路而从外部接收命令、控制信号、数据、地址等输入信号，并基于所接收的命令或控制信号等输入信号来控制内部电路120的运行。另外，能够将经内部电路120处理的数据经由输入/输出电路而输出至外部。控制器是使用硬件和/或软件而构成，例如可为微控制器(micro controller)、可编程逻辑(programmable logic)、状态机(state machine)等。
接下来，对DPD控制器110的详细进行说明。DPD控制器110具备判定从待机模式向DPD模式的转变的功能，当判定要向DPD模式转变时，根据待机模式的持续时间来生成用于阻断对特定的内部电路的电力供给的多个DPD使能信号DPDEN1、DPD使能信号DPDEN2、DPD使能信号DPDENx。
图3的(B)是表示DPD控制器110中所含的DPD判定部的功能构成的图。DPD判定部160包含测量部162、转变时间检测部164及DPD信号生成部166。DPD判定部160是使用硬件和/或软件来实施。
测量部162对从进入待机模式的时间点开始的时间进行测量。若DPD控制器110是在待机模式时启动，则进入待机模式的时间点可为DPD控制器110开始运行的时刻，或者，若DPD控制器110从其它控制器被通知待机模式，则进入待机模式的时间点可为由表示所述待机模式的信号所确定的时刻。测量部162并不特别限定此构成，例如可包含对时钟信号进行计数的计数器。
转变时间检测部164对由测量部162所测量的时间进行监测，对向DPD模式转变的时间进行检测。具体而言，当测量时间与预定的时间Ta一致时，判定为向第一DPD模式转变，当测量时间与预定的时间Tb一致时，判定为向第二DPD模式转变，当测量时间与预定的时间Tc一致时，判定为向第三DPD模式转变。
DPD信号生成部166响应转变时间检测部164的检测结果而生成多个DPD使能信号DPDEN1、DPDEN2、DPDENx。若以所述示例来说，则当检测到向第一DPD模式的转变时间时，生成迁移至H电平的DPD使能信号DPDENx，当检测到向第二DPD模式的转变时间时，生成迁移至H电平的DPD使能信号DPDEN2，当检测到向第三DPD模式的转变时间时，生成迁移至H电平的DPD使能信号DPDEN1。这样，根据从进入待机模式开始的经过时间，来阶段性地生成DPD使能信号DPDEN1、DPD使能信号DPDEN2、DPD使能信号DPDENx，由此，阶段性地阻断对内部电路x、内部电路2、内部电路1的电力供给。
另外，所述说明中，例示了对三个内部电路1、2、x供给的三个DPD使能信号DPDEN1、DPDEN2、DPDENx，但这只是一例，DPD使能信号的数量或通过DPD使能信号来阻断电力供给的内部电路的数量能够自由设定。
接下来，对本实施例的半导体装置的具体构成进行说明。图4是表示在待机模式下运行的支持DPD的内部电压生成电路的构成的图。若以与图3的(A)的对应关系来说，则本图所示的内部电压生成电路200-1是对内部电路1供给内部电压VDD1的电路，且是具备DPD控制器110的DPD判定功能的电路。因而，需要具备用于图3的(A)的其它内部电路2、内部电路x的同样功能的内部电压生成电路200-2、内部电压生成电路200-x，但这些电路200-2、电路200-x具有与图4所示的内部电压生成电路200-1同样的构成，因此，此处予以省略。
如图4所示，支持DPD的内部电压生成电路200-1是由外部电源电压VCC(例如3.3V)来生成内部电压VDD1(例如2.4V)的电路，如此图所示，包含两个比较器CMP1、CMP2、逻辑210、PMOS晶体管Q、电阻梯LAD、计数器220及逻辑230而构成。此处未图示的其它内部电压生成电路200-2、内部电压生成电路200-x也同样地构成。
在外部电源电压VCC与GND之间的电流路径，串联连接有PMOS晶体管P1与包含多个串联电阻的电阻梯LAD。对于晶体管P1的栅极，施加从逻辑210输出的切换控制信号VDDEN，当切换控制信号VDDEN为L电平时，晶体管P1导通，从外部电源电压VCC供给电力。在晶体管P1与电阻梯LAD之间，连接有电压供给节点INTVDD1，从电压供给节点INTVDD1供给内部电压VDD1。在电压供给节点INTVDD1，连接有一个或多个负载电路。在其它内部电压生成电路200-2、内部电压生成电路200-x中，从电压供给节点INTVDD2、电压供给节点INTVDDx供给内部电压VDD2、内部电压VDDx，在电压供给节点INTVDD2、电压供给节点INTVDDx连接有一个或多个负载电路。
电阻梯LAD连接于电压供给节点INTVDD1与GND之间。在电阻梯LAD的经电阻分割的、第一选择的分接位置生成第一电压DIVA，在第二选择的分接位置生成第二电压DIVB。第一电压DIVA大于第二电压DIVB(DIVA＞DIVB)。
比较器CMP1在非反相输入端子(-)输入基准电压VREF，在反相输入端子(+)输入第一电压DIVA，并将表示比较结果的H或L电平的输出提供给逻辑210。另一个比较器CMP2在非反相输入端子(-)输入基准电压VREF，在反相输入端子(+)输入第二电压DIVB，并将表示比较结果的H或L电平的输出提供给逻辑210。
逻辑210基于比较器CMP1及比较器CMP2的比较结果来生成切换控制信号VDDEN。一实施方式中，逻辑210在进入待机模式的时间点，使切换控制信号VDDEN迁移至H电平，将晶体管P1设为非导通。通过停止外部电源电压VCC的供给，从而电压供给节点INTVDD1的电压经由电阻梯LAD而放电至GND。此时的电压供给节点INTVDD的电压随着电阻梯LAD的电阻与连接于电压供给节点INTVDD1的负载电容的RC时间常数而变化。由于存在第一电压DIVA＞第二电压DIVB的关系，因此在比较器CMP1的比较结果由H电平迁移至L电平后，比较器CMP2的比较结果由H电平迁移至L电平。
当比较器CMP1、比较器CMP2的比较结果均变为L电平时，逻辑210将切换控制信号VDDEN由H电平迁移至L电平，使晶体管P1导通。由此，从外部电源电压VCC供给电力，第一电压DIVA及第二电压DIVB上升，比较器CMP1、比较器CMP2的比较结果均变为H电平，逻辑210响应于此而将切换控制信号VDDEN由L电平迁移至H电平，将晶体管P1设为非导通。
直至第一电压DIVA及第二电压DIVB变得小于基准电压VREF为止的时间，即，直至比较器CMP1、比较器CMP2的比较结果均变为L电平为止的时间是根据RC时间常数而决定。
逻辑210进而基于比较器CMP1、比较器CMP2的比较结果来生成时钟信号DPDCLK，并将其提供给计数器220。具体而言，当检测到第一电压DIVA及第二电压DIVB均变得小于基准电压VREF时，响应于此而生成具备一定的脉宽的时钟信号DPDCLK。例如，时钟信号DPDCLK可为与切换控制信号VDDEN同步的时钟信号。
计数器220对时钟信号DPDCLK的时钟进行计数，并将其计数结果提供给逻辑230。计数器220在DPD模式被解除时，通过重置(reset)信号而重置。
逻辑230接收计数器220的计数值，检测计数值是否已到达预定的次数N1，当已到达时，生成用于阻断电力供给的DPD使能信号DPDEN1(例如，H电平表示使能状态，L电平表示禁能状态)。此处应留意的是，其它内部电压生成电路200-2、内部电压生成电路200-x生成DPD使能信号DPDEN2、DPD使能信号DPDENx的时间与DPD使能信号DPDEN1不同。内部电压生成电路200-2的逻辑230检测计数值是否已到达预定的次数N2(N2＜N1)，内部电压生成电路200-x的逻辑230检测计数值是否已到达预定的次数N3(N3＜N2)，当检测到次数N2、次数N3时，生成DPD使能信号DPDEN2、DPD使能信号DPDENx。
由逻辑230所生成的DPD使能信号DPDEN1被反馈给逻辑210，逻辑210在收到H电平的DPD使能信号DPDEN1时，强制性地将晶体管P1设为非导通，阻断来自外部电源电压VCC的电力。由此，内部电路1的运行停止。关于其它内部电压生成电路200-2、内部电压生成电路200-x也同样。另外，逻辑230能够响应重置信号而将DPD使能信号DPDEN1设为禁能。
接下来，参照图5的运行波形来说明半导体装置100的运行。假定在时刻t1，半导体装置100由主动模式转变为待机模式。逻辑210响应待机模式而与比较器CMP1、比较器CMP2的比较结果无关地使切换控制信号VDDEN迁移至H电平，而将晶体管P1设为非导通。由此，外部电源电压VCC的电力供给被阻断，电压供给节点INTVDD1的电压逐渐变小。其它内部电压生成电路200-2、内部电压生成电路200-x也同样地运行，电压供给节点INTVDD2、电压供给节点INTVDDx的电压逐渐变小。
在时刻t2，当第一电压DIVA及第二电压DIVB变得小于基准电压VREF时，逻辑210使切换控制信号VDDEN迁移至L电平，使晶体管P1导通。由此，从外部电源电压VCC供给电力，电压供给节点INTVDD1的电压上升。当第一电压DIVA及第二电压DIVB变得大于基准电压VREF时，逻辑210将切换控制信号VDDEN迁移至H电平，将晶体管P1设为非导通。逻辑210生成使切换控制信号VDDEN反相的时钟信号DPDCLK，此时钟由计数器220进行计数。
以后，反复同样的运行，当由逻辑230检测到计数器220对时钟信号DPDCLK的时钟的计数数量与预定的次数N1一致时，生成用于阻断电力供给的DPD使能信号DPDEN1，电压供给节点INTVDD1的电压下降，内部电路1的运行停止。此处，存在N1＞N2＞Nx的关系，因此最先生成DPD使能信号DPDENx，接下来生成DPD使能信号DPDEN2，最后生成DPD使能信号DPDEN1。
这样，根据本实施例，能够不从外部输入用于向DPD模式转变的命令，而从待机模式自动转变为DPD模式。因此，即使是不支持用于向DPD模式转变的命令的半导体装置，也能够利用DPD模式，而且，用户便利性提高。进而，根据待机模式的持续时间来生成多个DPD使能信号，因此能够在DPD模式下使内部电路的运行阶段性地停止。由此，既能维持待机模式下的优先顺位高的电路的运行，又能有效地削减待机模式或DPD模式的消耗电力。
所述实施例中，表示了内部电压生成电路200-1、内部电压生成电路200-2、内部电压生成电路200-x分别生成DPD使能信号DPDEN1、DPD使能信号DPDEN2、DPD使能信号DPDENx的示例，但并不限于此，也可由一个内部电压生成电路200-1生成DPD使能信号DPDEN1、DPD使能信号DPDEN2、DPD使能信号DPDENx。此时，如图6所示，构成为，内部电压生成电路200-1的电压供给节点INTVDD1经由晶体管P2、晶体管Px而连接于内部电路2、内部电路x，对于内部电路1、内部电路2、内部电路x，分别供给内部电压VDD1。
逻辑230在计数器220的计数值到达次数Nx时，最先将迁移至H电平的DPD使能信号DPDENx供给至晶体管Px，阻断内部电压VDD1向内部电路x的供给，接下来，当计数值到达N2时，将迁移至H电平的DPD使能信号DPDEN2供给至晶体管P2，阻断内部电压VDD2向内部电路2的供给，接下来，当计数值到达N1时，在晶体管P1生成迁移至H电平的DPD使能信号DPDEN1，阻断从外部电源电压VCC向电压供给节点INTVDD1的电力供给。
接下来，对本发明的第二实施例进行说明。图7是表示本发明的第二实施例的半导体装置100A的构成的图，对于与图3的(A)相同的构成标注相同的参照编号。第二实施例中，具备待机电路130，所述待机电路130能够响应来自DPD控制器110的待机信号STBY而在待机模式下运行。待机电路130以待机模式所要求的消耗电力来运行，但与其它内部电路1、内部电路2、内部电路x不同，不转变至DPD模式。即，对于待机电路130的外部电源电压VCC不会被阻断。待机电路130例如包含对主动模式时所需的电路参数或用户信息等进行保持的易失性寄存器等，防止在DPD模式时数据消失，能够从DPD模式迅速恢复为主动模式。
所述实施例中，表示了内部电压生成电路由外部电源电压VCC生成内部电压VDD的示例，但这只是一例，并不限定于此种形态。即，本实施例的内部电压生成电路也可由第一内部电压VDD1来生成第二内部电压VDD2。
接下来，将搭载本实施例的自动DPD模式的NAND型快闪存储器的一例示于图8。快闪存储器300是包含下述部分而构成，即：存储胞元阵列310，由多个存储胞元呈矩阵状地排列而成；输入/输出缓冲器320，连接于外部输入/输出端子I/O；地址寄存器330，从输入/输出缓冲器320接收地址数据；控制器340，从输入/输出缓冲器320接收命令数据等，对各部进行控制；字线(word line)选择电路350，从地址寄存器330接收行地址信息Ax，对行地址信息Ax进行解码，并基于解码结果来进行块的选择及字线的选择等；页面缓冲器/感测电路360，保持从由字线选择电路350所选择的页面读出的数据，或者保持应编程至所选择的页面的输入数据；列选择电路370，从地址寄存器330接收列地址信息Ay，对列地址信息Ay进行解码，并基于所述解码结果来选择页面缓冲器/感测电路360内的列地址的数据；以及内部电压产生电路380，生成数据的读出、编程及擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦除电压Vers等)。
一实施方式中，快闪存储器300能够从外部端子输出用于告知内部的运行状态(编程、擦除、读出等)的忙碌信号/就绪信号。控制器340响应忙碌信号/就绪信号的输出而变为待机模式，如利用所述实施例所说明的那样，对从进入待机模式的时间点开始的时间进行测量，当测量时间到达一定时间时，生成DPD使能信号DPDEN，并将其供给至内部的周边电路。收到DPD使能信号DPDEN的周边电路阻断电力供给。
另外，另一实施方式中，内部电压产生电路380包含图4或图6所示的内部电压产生电路200-1，响应忙碌信号/就绪信号，对从进入待机模式的时间点开始的时间进行测量，当测量时间到达一定时间时，生成DPD使能信号DPDEN，并将其供给至内部的周边电路。
对本发明的优选实施方式进行了详述，但本发明并不限定于特定的实施方式，能够在权利要求所记载的发明主旨的范围内进行各种变形、变更。

Claims (13)

1.一种半导体装置，包括：
半导体集成电路，能够响应来自外部的输入信号而运行；
测量部件，对从半导体装置进入待机模式的时间点开始的时间进行测量；以及
生成部件，响应由所述测量部件所测量的测量时间的经过，生成用于使所述待机模式的消耗电力进一步降低的多个省电使能信号。
2.根据权利要求1所述的半导体装置，其中
所述生成部件生成至少第一省电使能信号及第二省电使能信号，
所述第一省电使能信号是在所述测量时间到达第一决定时间时生成，所述第二省电使能信号是在所述测量时间到达比第一决定时间长的第二决定时间时生成。
3.根据权利要求2所述的半导体装置，其中
所述第一省电使能信号被提供给所述半导体集成电路的第一内部电路，所述第二省电使能信号被提供给所述半导体集成电路的第二内部电路，
对于所述第一内部电路及所述第二内部电路的电力供给响应所述第一省电使能信号及所述第二省电使能信号而被阻断。
4.根据权利要求1所述的半导体装置，其中
所述半导体集成电路包含基于第一供给电压而生成第二供给电压的电压生成电路，
所述电压生成电路包含所述测量部件及所述生成部件，所述电压生成电路生成多个省电使能信号。
5.根据权利要求4所述的半导体装置，其中
所述电压生成电路包含多个电压生成电路，多个电压生成电路生成多个省电使能信号。
6.根据权利要求1所述的半导体装置，其中
所述半导体集成电路包括：内部电路，响应多个省电使能信号而阻断电力供给；以及待机用内部电路，在待机模式时运行，不根据所述省电使能信号来阻断电力供给。
7.根据权利要求6所述的半导体装置，其中
所述待机用内部电路包含易失性存储电路。
8.根据权利要求4所述的半导体装置，其中
所述电压生成电路包括：
第一节点，供给第一供给电压；
第二节点，将第二供给电压供给至负载；
连接电路，连接于所述第一节点与所述第二节点之间，响应控制信号而进行所述第一节点与所述第二节点的连接或非连接；
电阻梯，连接于所述第二节点与基准电位之间；
脉冲生成电路，当所述第一节点与所述第二节点为非连接时，基于在所述第二节点与所述基准电位之间生成的电阻电容时间常数来生成脉冲信号；
逻辑电路，基于所述脉冲信号来生成所述控制信号；
计数器，对基于所述脉冲信号而生成的时钟进行计数；以及
生成电路，基于所述计数器的计数值来生成所述省电使能信号。
9.根据权利要求8所述的半导体装置，其中
所述生成电路基于所述计数器的计数值来生成多个省电使能信号。
10.根据权利要求8所述的半导体装置，其中
所述脉冲生成电路包含第一比较器与第二比较器，并基于所述第一比较器及所述第二比较器的比较结果来生成所述脉冲信号，所述第一比较器对由所述电阻梯所生成的第一电压与基准电压进行比较，所述第二比较器对比由所述电阻梯所生成的所述第一电压小的第二电压与基准电压进行比较。
11.根据权利要求8所述的半导体装置，其中
所述连接电路包含栅极被施加所述控制信号的P沟道金属氧化物半导体晶体管，
所述逻辑电路在经过了以所述电阻电容时间常数所规定的时间时，使所述控制信号迁移至低电平。
12.根据权利要求8所述的半导体装置，其中
所述逻辑电路反馈输入由所述生成电路所生成的省电使能信号，并响应所述省电使能信号而将所述连接电路设为非连接。
13.根据权利要求1所述的半导体装置，其中
所述半导体集成电路包含与快闪存储器相关的电路，所述待机模式响应快闪存储器的忙碌信号或就绪信号而转变。
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