JP2013186920A - 不揮発性半導体記憶装置及びメモリシステム - Google Patents

Abstract

【課題】消費電力をより低減する。
【解決手段】不揮発性半導体記憶装置１１は、複数の不揮発性メモリセルトランジスタを有するメモリセルアレイ３２と、メモリセルアレイ３２からデータを読み出すセンスアンプ３４と、センスアンプ３４により読み出された読み出しデータを保持するデータキャッシュ回路３５と、起動時に必要な初期データを保持する保持回路４１と、外部電源を用いて第１の内部電源を発生し、第１の内部電源を保持回路４１に供給する第１の降圧回路４５Ａと、外部電源を用いて第２の内部電源を発生し、第２の内部電源をデータキャッシュ回路３５に供給する第２の降圧回路４５Ｂとを含む。第２の降圧回路４５Ｂは、スタンバイ状態の第２のモードと前記スタンバイ状態より消費電力が低い第３のモードとで第２の内部電源を変更する。
【選択図】 図３

Description

本発明の実施形態は、不揮発性半導体記憶装置及びメモリシステムに関する。

電気的に書き換えが可能な不揮発性半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリは、内部電源を発生する降圧回路を含み、この降圧回路によって発生された内部電源がＮＡＮＤ型フラッシュメモリ内の各回路に供給される。また、ＮＡＮＤ型フラッシュメモリは、メモリオペレーションに必要な初期データを保持するパラメータ保持回路を備えている。

ＮＡＮＤ型フラッシュメモリは、例えば、チップイネーブル信号が非活性になるとスタンバイ状態となり、メモリオペレーションを停止する。スタンバイ状態から抜けてメモリオペレーションを再開する際には初期データが必要となるため、この初期データを保持するパラメータ保持回路は、降圧回路によって内部電源を供給しておく必要がある。

一方で、初期データとして用いられないデータがデータキャッシュ回路に保存されている場合がある。ここで、スタンバイ時にデータキャッシュ回路や制御回路にも内部電源を供給していると、スタンバイ電流を無駄に消費してしまう。また、外部電源を停止すればスタンバイ電流はゼロになるが、スタンバイ状態から復帰する際に初期データをメモリセルアレイからパラメータ保持回路に読み出すなどの動作が必要となり、起動時間が長くなってしまう。

特開２００８−１０８３７９号公報

実施形態は、消費電力をより低減することが可能な不揮発性半導体記憶装置及びメモリシステムを提供する。

実施形態に係る不揮発性半導体記憶装置は、複数の不揮発性メモリセルトランジスタを有するメモリセルアレイと、前記メモリセルアレイからデータを読み出すセンスアンプと、前記センスアンプにより読み出された読み出しデータを保持するデータキャッシュ回路と、起動時に必要な初期データを保持する保持回路と、外部電源を用いて第１の内部電源を発生し、前記第１の内部電源を前記保持回路に供給する第１の降圧回路と、前記外部電源を用いて第２の内部電源を発生し、前記第２の内部電源を前記データキャッシュ回路に供給する第２の降圧回路とを具備し、通常動作を行う第１のモードと、スタンバイ状態の第２のモードと、前記スタンバイ状態より消費電力が低い第３のモードとを有し、前記第２の降圧回路は、前記第２のモードと前記第３のモードとで前記第２の内部電源を変更する。

実施形態に係るメモリシステムは、不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置の動作モードを制御するメモリコントローラとを具備し、前記メモリコントローラは、第１及び第２のチップイネーブル信号を前記不揮発性半導体装置に送り、前記不揮発性半導体記憶装置は、前記第１及び第２のチップイネーブル信号の組み合わせに基づいて、通常動作を行う第１のモード、スタンバイ状態の第２のモード、前記スタンバイ状態より消費電力が低い第３のモードのいずれかを実行する。

第１の実施形態に係るメモリシステムのレイアウト図。 図１に示したＩＩ−ＩＩ線に沿ったメモリシステムの断面図。 ＮＡＮＤ型フラッシュメモリのブロック図。 ＮＡＮＤ型フラッシュメモリの回路図。 ＮＡＮＤ型フラッシュメモリ１１が実行する処理を説明する図。 第２の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 メモリコントローラ１３が実行する処理を説明する図。 第３の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 メモリコントローラ１３が実行する処理を説明する図。 第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１１が実行する処理を説明する図。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１の実施形態］
本実施形態のメモリシステム１０は、１個又は複数個のＮＡＮＤ型フラッシュメモリ１１と、ＲＡＭ１２と、ＮＡＮＤ型フラッシュメモリ１１及びＲＡＭ１２の動作を制御するメモリコントローラ１３とを備えている。

メモリシステム１０は、ホストが搭載されたマザーボード上にメモリシステム１０を構成する複数のモジュールを実装して構成してもよいし、メモリシステム１０を１チップで実現するシステムＬＳＩ（Large-Scale Integrated Circuit）、又はＳｏＣ（System on Chip）として構成してもよい。本実施形態では、メモリシステム１０を実現する手段として、複数のモジュール（チップ）を１つの基板上に実装したマルチチップパッケージ（ＭＣＰ：Multi Chip Package）を例に挙げて説明する。このＭＣＰは、例えば、ホストがデータを格納するための外部記憶装置として使用される。

図１は、第１の実施形態に係るメモリシステム１０のレイアウト図である。図２は、図１に示したＩＩ−ＩＩ線に沿ったメモリシステム１０の断面図である。メモリシステム１０は、マルチチップパッケージ（ＭＣＰ）から構成される。メモリシステム１０は、複数のＮＡＮＤ型フラッシュメモリチップを備えている。図２では、２個のＮＡＮＤ型フラッシュメモリチップを一例として示している。

基板２２上には、ＮＡＮＤ型フラッシュメモリ（chip２）１１、スペーサ２４、ＮＡＮＤ型フラッシュメモリ（chip１）１１、スペーサ２４、ＲＡＭ１２、メモリコントローラ１３が順次積層されている。最下層のＮＡＮＤ型フラッシュメモリ（chip２）１１は、樹脂からなるアンダーフィル２３によって基板２２に固定されている。

基板２２上には、複数の端子２１が設けられている。各チップの端子は、ボンディングワイヤ２０を介して基板２２上の端子２１に電気的に接続されている。複数のチップ間のデータ転送は、ボンディングワイヤ２０、或いは上下に隣接するチップ間をボンディングワイヤなどで接続したり、直接接続する配線を形成して行われる。

基板２２の下には、半田ボール２５が設けられている。半田ボール２５は、端子２１に電気的に接続されている。メモリシステム１０は、例えば、ホストが搭載されたプリント基板に半田実装され、ホストとの間でデータ転送を行う。基板２２上に積層された複数のチップ及びボンディングワイヤ２０は、モールド樹脂２６によって封止されている。

図３は、１個のＮＡＮＤ型フラッシュメモリ１１のブロック図である。
メモリセルアレイ３２は、複数の不揮発性のメモリセルがマトリクス状に配置されて構成されている。メモリセルは、電気的に書き換え可能なＥＥＰＲＯＭセルから構成される。メモリセルアレイ３２には、メモリセルの電圧を制御するために、複数のビット線、複数のワード線、及びソース線が配設されている。

ロウデコーダ３３は、複数のワード線に接続され、データの読み出し、書き込み及び消去時に、ワード線の選択及び駆動を行う。センスアンプ（Ｓ／Ａ）３４は、複数のビット線に接続され、データの読み出し、書き込み及び消去時に、ビット線の電圧を制御する。また、センスアンプ３４は、データの読み出し時にビット線のデータを検知し、データの書き込み時に書き込みデータに応じた電圧をビット線に印加する。

データキャッシュ回路３５は、少なくとも１ページ分の記憶容量を有し、センスアンプ３４から読み出された１ページ分の読み出しデータを一時的に保持し、また、メモリセルアレイ３２に書き込む１ページ分の書き込みデータを一時的に保持する。

アドレスデコーダ３７は、アドレスをデコードし、ロウアドレスをロウデコーダ３３に送り、カラムアドレスをカラムデコーダ３６に送る。カラムデコーダ３６は、アドレスデコーダ３７からのカラムアドレスに応じて、ビット線を選択するためのカラム選択信号を生成し、このカラム選択信号をセンスアンプ３４に送る。

入出力バッファ３８は、メモリコントローラ１３やその他の外部回路との間でデータの受け渡しを行う。具体的には、入出力バッファ３８は、メモリコントローラ１３などから受けたデータのうち、コマンドを第１の制御回路３９に送り、アドレスをアドレスデコーダ３７に送り、書き込みデータをデータキャッシュ回路３５に送る。また、入出力バッファ３８は、データキャッシュ回路３５からの読み出しデータをメモリコントローラ１３などに送る。

第１の制御回路３９は、メモリコントローラ１３から各種制御信号ＣＮＴを受ける。第１の制御回路３９は、制御信号ＣＮＴ及びコマンドに基づいて、ＮＡＮＤ型フラッシュメモリ１１内の各回路を制御する。また、第１の制御回路３９は、メモリセルアレイ３２に対して、データの書き込み動作、読み出し動作及び消去動作を制御する。

パラメータ保持回路（ＰＭＬ）４１は、テスト工程で決定されたチップの品質に適した各種パラメータを保持する。リダンダンシアドレス保持回路（ＲＡＬ）４２は、不良メモリセルを正常のメモリセルと置換するためのリダンダンシアドレスを保持する。バッドブロックアドレス保持回路（ＢＡＬ）４３は、不良ブロック（バッドブロック）を示すバッドブロックアドレスを保持する。パラメータ保持回路４１、リダンダンシアドレス保持回路４２及びバッドブロックアドレス保持回路４３はそれぞれ、揮発性メモリであり、例えばフリップフロップから構成される。第２の制御回路４０は、パラメータ保持回路４１、リダンダンシアドレス保持回路４２及びバッドブロックアドレス保持回路４３のデータ保持動作を制御する。ここで、後述するＰＯＲ動作によりメモリセルアレイ３２から読み出されるデータを保持する回路を「保持回路４１〜４３」と称する場合がある。なお、保持回路４１〜４３には、パラメータ保持回路４１、リダンダンシアドレス保持回路４２及びバッドブロックアドレス保持回路４３のいずれか１つ、または、これらの回路の機能と類似する機能を有する回路が含まれている場合も含み、これらの保持回路以外が含まれる場合も意味する。例えば、保持回路４１〜４３がフリップフロップで構成されている場合、第２の制御回路４０は、保持回路４１〜４３にクロックを供給し、保持回路４１〜４３のデータ取り込み動作、及びデータ保持動作を制御する。

電圧発生回路４４は、書き込み動作、読み出し動作及び消去動作などで必要な各種電圧を発生する。電圧発生回路４４は、例えばメモリコントローラ１３から外部電源ＶＣＣを受ける。なお、外部電源ＶＣＣはメモリコントローラ１３以外の外部素子、または電源から直接に供給されても良い。電圧発生回路４４は、第１の降圧回路４５Ａ及び第２の降圧回路４５Ｂを備えている。第１の降圧回路４５Ａは、外部電源ＶＣＣを降圧し、外部電源ＶＣＣより低い内部電源ＶＤＤを発生する。第１の降圧回路４５Ａは、メモリコントローラ１３からチップイネーブル信号ＣＥｎｘ及びＣＥ２ｎｘを受け、このチップイネーブル信号ＣＥｎｘ及びＣＥ２ｎｘ基づいて、内部電源ＶＤＤを制御する。第２の降圧回路４５Ｂは、外部電源ＶＣＣを降圧し、外部電源ＶＣＣより低い内部電源ＶＤＤ２を発生する。第２の降圧回路４５Ｂは、メモリコントローラ１３からチップイネーブル信号ＣＥｎｘ及びＣＥ２ｎｘを受け、このチップイネーブル信号ＣＥｎｘ及びＣＥ２ｎｘ基づいて、内部電源ＶＤＤ２を制御する。例えば、内部電源ＶＤＤ及びＶＤＤ２の電圧レベルは同じである。

なお、第１の降圧回路４５Ａ、第２の降圧回路４５Ｂに昇圧機能を付加することもできる。第１の降圧回路４５Ａ、第２の降圧回路４５Ｂは外部電源ＶＣＣを昇圧して内部電源ＶＤＤ、ＶＤＤ２を生成しても良い。

第１の降圧回路４５Ａによって発生された内部電源ＶＤＤは、パラメータ保持回路４１、リダンダンシアドレス保持回路４２、バッドブロックアドレス保持回路４３及び第２の制御回路４０からなる第１のユニット３０に供給される。第２の降圧回路４５Ｂによって発生された内部電源ＶＤＤ２は、メモリセルアレイ３２、ロウデコーダ３３、センスアンプ３４、データキャッシュ回路３５、カラムデコーダ３６、アドレスデコーダ３７、入出力バッファ３８及び第１の制御回路３９からなる第２のユニット３１に供給される。

ＮＡＮＤ型フラッシュメモリ１１は、端子Ｔ１〜Ｔ５を備えている。端子Ｔ１は、ＮＡＮＤ型フラッシュメモリ１１及びメモリコントローラ１３間のデータの受け渡しに使用される。端子Ｔ２は、メモリコントローラ１３からの制御信号ＣＮＴを受けるために使用される。端子Ｔ３は、メモリコントローラ１３からのチップイネーブル信号ＣＥ２ｎｘを受けるために使用される。端子Ｔ４は、メモリコントローラ１３からのチップイネーブル信号ＣＥｎｘを受けるために使用される。端子Ｔ５は、メモリコントローラ１３から外部電源ＶＣＣを受けるために使用される。

図４は、ＮＡＮＤ型フラッシュメモリ１１の回路図である。メモリセルアレイ３２は、ｊ個のブロックＢＬＫ０〜ＢＬＫｊ−１（ｊは、１以上の整数）を備えている。各ブロックＢＬＫは、Ｘ方向に沿って順に配列されたｍ個のＮＡＮＤストリングを備えている（ｍは、１以上の整数）。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。ＮＡＮＤストリングに含まれる選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルトランジスタＭＴは、ｐ型ウェル上に形成され、例えば電荷蓄積層を有するゲート電極を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）により構成されている。メモリセルトランジスタＭＴのゲート構造は、ｐ型ウェル上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極、トラップ準位を有する絶縁膜、及び、これらの積層構造など）、及び電荷蓄積層上に絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、電荷蓄積層に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、２値（１ビットデータ）を記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。

各ＮＡＮＤストリングにおいて、ｎ個（ｎは、１以上の整数）のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、ｎ個のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。

各ＮＡＮＤストリングにおいて、最もソース側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎ−１にそれぞれ接続されている。従って、ワード線ＷＬｎ−１に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬｎ−１は、ブロックＢＬＫ内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続されるｍ個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及び読み出しが行われる。

また、ビット線ＢＬ０〜ＢＬｍ−１は、ブロックＢＬＫ間で、選択トランジスタＳＴ１のドレインを共通接続している。つまり、ブロックＢＬＫ０〜ＢＬＫｊ−１内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。

ビット線ＢＬ０〜ＢＬｍ−１は、センスアンプ３４に接続される。ＮＡＮＤ型フラッシュメモリ１１はページ単位でデータの書き込み及び読み出しが行われるため、例えば、１個のメモリセルトランジスタＭＴが２値（１ビットデータを）を記憶する場合は、少なくとも１ページ分のデータを一時的に格納するデータキャッシュ回路３５が必要となる。本実施形態では、例えば、１個のメモリセルトランジスタＭＴが１ビットデータを記憶するものとし、データキャッシュ回路３５は、少なくとも１ページ分の記憶容量を有する。なお、１個のメモリセルトランジスタＭＴが２ビットデータを記憶する場合は、データキャッシュ回路３５の記憶容量は、少なくとも２ページとなる。

（動作）
次に、上記のように構成されたメモリシステム１０の動作について説明する。
メモリセルアレイ３２の一部の領域は、ＮＡＮＤ型フラッシュメモリ１１の動作設定を決める初期設定データ（パラメータ、リダンダンシアドレス及びバッドブロックアドレス）を不揮発に記憶している。なお、この一部の領域はメモリセルアレイ３２中にある必要はなく、ＮＡＮＤ型フラッシュメモリ１１のいずれか、またはメモリコントローラ１３中に配置されていても良い。ＮＡＮＤ型フラッシュメモリ１１は、電源投入（パワーオン）後に、初期設定データ（パラメータ、リダンダンシアドレス及びバッドブロックアドレス）をメモリセルアレイ３２から読み出す、いわゆるＰＯＲ（Power On Read）動作を実行する。ＰＯＲ動作は、第１の制御回路３９及び第２の制御回路４０によって実行される。

メモリセルアレイ３２からセンスアンプ３４を介して読み出されたパラメータ、リダンダンシアドレス及びバッドブロックアドレスはそれぞれ、パラメータ保持回路４１、リダンダンシアドレス保持回路４２及びバッドブロックアドレス保持回路４３に保持される。以後、第１の制御回路３９は、パラメータ保持回路４１、リダンダンシアドレス保持回路４２及びバッドブロックアドレス保持回路４３に保持された初期設定データを用いて、各種動作を実行する。

一般的に、フラッシュメモリで構成されるメモリセルアレイ３２からデータを読み出す場合、フリップフロップなどの揮発性メモリからデータを読み出す場合に比べて時間がかかる。よって、パラメータ、リダンダンシアドレス又はバッドブロックアドレスをその都度メモリセルアレイ３２から読み出すような構成では、ＮＡＮＤ型フラッシュメモリ１１の動作速度が低下してしまう。よって、本実施形態では、ＰＯＲ動作時に、パラメータ、リダンダンシアドレス及びバッドブロックアドレスをそれぞれ、パラメータ保持回路４１、リダンダンシアドレス保持回路４２及びバッドブロックアドレス保持回路４３に格納し、以後、パラメータ保持回路４１、リダンダンシアドレス保持回路４２及びバッドブロックアドレス保持回路４３からそれぞれパラメータ、リダンダンシアドレス及びバッドブロックアドレスを読み出すようにする。これにより、ＮＡＮＤ型フラッシュメモリ１１の動作速度が向上する。

第１の実施形態のＮＡＮＤ型フラッシュメモリ１１は、通常動作モード、スタンバイモード及び低電力モードを有している。通常動作モードは、ＮＡＮＤ型フラッシュメモリ１１がデータ書き込み動作、読み出し動作及び消去動作などの通常動作を行うモードであり、この場合、ＮＡＮＤ型フラッシュメモリ１１は、通常動作電流を消費する。

スタンバイモードは、ＮＡＮＤ型フラッシュメモリ１１が通常動作を行っていないスタンバイ状態であり、この場合、ＮＡＮＤ型フラッシュメモリ１１は、通常動作電流より低いスタンバイ電流を消費する。例えば、スタンバイモードは、メモリシステム１０が複数のチップ（ＮＡＮＤ型フラッシュメモリ）を備えている場合に、複数のチップのうち非選択チップに適用されるモードである。スタンバイモードでは、保持回路４１〜４３及びデータキャッシュ回路３５にデータを保持することができる程度に小さい値にして内部電源ＶＤＤ、ＶＤＤ２が供給される。

低電力モードは、例えばスタンバイモードよりも消費電力が低いモードであり、データキャッシュ回路３５への内部電源ＶＤＤ２の供給を停止することで、データキャッシュ回路３５が電流を消費しないようにする。低電力モードでは、保持回路４１〜４３は内部電源ＶＤが供給されるためデータを保持できるが、データキャッシュ回路３５は内部電源ＶＤＤ２の供給が停止されるためデータを保持できない。このように、本実施形態では、ＮＡＮＤ型フラッシュメモリ１１が低電力モードを有しているので、メモリシステム１０の消費電力をより低減することができる。

次に、ＮＡＮＤ型フラッシュメモリ１１のモード切替動作について説明する。モード切替動作は、メモリコントローラ１３からＮＡＮＤ型フラッシュメモリ１１に送られるチップイネーブル信号ＣＥｎｘ及びＣＥ２ｎｘによって制御される。図５は、動作モードに応じてＮＡＮＤ型フラッシュメモリ１１が実行する処理を説明する図である。本実施形態では、チップイネーブル信号は、例えば、ローアクティブであるものとする。以下に、通常動作モード、スタンバイモード、低電力モードの順に動作説明を行う。

＜通常動作モード＞
メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、チップイネーブル信号ＣＥｎｘ＝０、及びチップイネーブル信号ＣＥ２ｎｘ＝０を送る。ＮＡＮＤ型フラッシュメモリ１１は、ＣＥｎｘ＝０、及びＣＥ２ｎｘ＝０を受けると、通常動作モードに入る。具体的には、第１の降圧回路４５Ａは、ＣＥｎｘ＝０、及びＣＥ２ｎｘ＝０を受けると、通常動作電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。第２の降圧回路４５Ｂは、ＣＥｎｘ＝０、及びＣＥ２ｎｘ＝０を受けると、通常動作電流を許容する内部電源ＶＤＤ２を第２のユニット３１に供給する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、書き込み動作、読み出し動作、及び消去動作を含む通常動作を実行することができる。

＜スタンバイモード＞
メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、チップイネーブル信号ＣＥｎｘ＝１、及びチップイネーブル信号ＣＥ２ｎｘ＝０を送る。ＮＡＮＤ型フラッシュメモリ１１は、ＣＥｎｘ＝１、及びＣＥ２ｎｘ＝０を受けると、スタンバイモードに入る。具体的には、第１の降圧回路４５Ａは、ＣＥｎｘ＝１、及びＣＥ２ｎｘ＝０を受けると、内部電源ＶＤＤを生成する昇圧回路の駆動能力を下げ、出力である内部電源ＶＤＤの値を小さくし（以降、「内部電源のパワーを下げる」と称する場合がある）、スタンバイ電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。第２の降圧回路４５Ｂは、ＣＥｎｘ＝１、及びＣＥ２ｎｘ＝０を受けると、内部電源ＶＤＤ２のパワーを下げ、スタンバイ電流を許容する内部電源ＶＤＤ２を第２のユニット３１に供給する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、保持回路４１〜４３及びデータキャッシュ回路３５がデータを保持しつつ、通常動作モードよりも消費電力を低くすることができる。

＜低電力モード＞
メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、チップイネーブル信号ＣＥｎｘ＝１、及びチップイネーブル信号ＣＥ２ｎｘ＝１を送る。ＮＡＮＤ型フラッシュメモリ１１は、ＣＥｎｘ＝１、及びＣＥ２ｎｘ＝１を受けると、低電力モードに入る。具体的には、第１の降圧回路４５Ａは、ＣＥｎｘ＝１、及びＣＥ２ｎｘ＝１を受けると、内部電源ＶＤＤのパワーを下げ、スタンバイ電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。第２の降圧回路４５Ｂは、ＣＥｎｘ＝１、及びＣＥ２ｎｘ＝１を受けると、内部電源ＶＤＤ２を停止する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、保持回路４１〜４３でデータを保持しつつ、スタンバイモードよりも消費電力を低くすることができる。

低電力モードでは、データキャッシュ回路３５がデータを保持できないが、保持回路４１〜４３のデータは保持されている。このため、低電力モードから抜ける場合、パラメータ、リダンダンシアドレス及びバッドブロックアドレスなどをメモリセルアレイ３２から再度読み出す必要がないので、次のモードに速やかに対応できる。

（効果）
以上詳述したように第１の実施形態では、ＮＡＮＤ型フラッシュメモリ１１は、通常動作を行う第１のモード（通常動作モード）と、スタンバイ状態の第２のモード（スタンバイモード）と、スタンバイ状態より消費電力が低い第３のモード（低電力モード）とを有している。第１の降圧回路４５Ａは、外部電源ＶＣＣを用いて内部電源ＶＤＤを発生し、内部電源ＶＤＤを保持回路４１〜４３に供給する。第２の降圧回路４５Ｂは、外部電源ＶＣＣを用いて内部電源ＶＤＤ２を発生し、内部電源ＶＤＤ２をデータキャッシュ回路３５に供給する。そして、第２の降圧回路４５Ｂは、低電力モードにおいて、内部電源ＶＤＤ２を停止するようにしている。

従って第１の実施形態によれば、スタンバイモードよりも消費電力が低い低電力モードを新たに追加することができる。これにより、メモリシステム１０及びＮＡＮＤ型フラッシュメモリ１１の消費電力を低減することができる。

また、低電力モードにおいて、パラメータ保持回路４１、リダンダンシアドレス保持回路４２及びバッドブロックアドレス保持回路４３はそれぞれ、パラメータ、リダンダンシアドレス及びバッドブロックアドレスを保持している。よって、低電力モードから抜ける場合でも再度、初期設定データをメモリセルアレイ３２から読み出す必要がない。これにより、低電力モードから他の動作モードに移行する際の起動時間を要することなく、速やかに他の動作モードに移行できる。

また、ＮＡＮＤ型フラッシュメモリ１１の内部で２種類の内部電源ＶＤＤ、ＶＤＤ２生成している。その結果、メモリコントローラ１３がＮＡＮＤ型フラッシュメモリ１１に１つの外部電源しか供給できなくても、ＮＡＮＤ型フラッシュメモリ１１の消費電流を小さくすることができる。

［第２の実施形態］
第２の実施形態は、ＮＡＮＤ型フラッシュメモリ１１がメモリセルコントローラ１３から外部電源ＶＣＣ及びＶＣＣ２の２種類の電源を受けることが可能なように構成される。そして、メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に外部電源ＶＣＣ及びＶＣＣ２を供給し、さらに、動作モードに応じて外部電源ＶＣＣ及びＶＣＣ２を供給するタイミングを制御するようにしている。なお、外部電源ＶＣＣ、ＶＣＣ２はメモリコントローラ１３以外の外部素子、または電源から直接に供給されても良い。

図６は、第２の実施形態に係るＮＡＮＤ型フラッシュメモリ１１のブロック図である。メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に２種類の電源、すなわち外部電源ＶＣＣ及びＶＣＣ２を供給できるように構成されている。

ＮＡＮＤ型フラッシュメモリ１１は、端子Ｔ１〜Ｔ５を備えている。端子Ｔ１は、データの受け渡しに使用される。端子Ｔ２は、制御信号ＣＮＴを受けるために使用される。端子Ｔ３は、外部電源ＶＣＣ２を受けるために使用される。端子Ｔ４は、チップイネーブル信号ＣＥｎｘを受けるために使用される。端子Ｔ５は、外部電源ＶＣＣを受けるために使用される。

メモリコントローラ１３からの外部電源ＶＣＣは、第１の降圧回路４５Ａに供給される。第１の降圧回路４５Ａは、外部電源ＶＣＣを降圧し、外部電源ＶＣＣより低い内部電源ＶＤＤを発生する。内部電源ＶＤＤは、第１のユニット３０に供給される。

メモリコントローラ１３からの外部電源ＶＣＣ２は、第２の降圧回路４５Ｂに供給される。第２の降圧回路４５Ｂは、外部電源ＶＣＣ２を降圧し、外部電源ＶＣＣ２より低い内部電源ＶＤＤ２を発生する。内部電源ＶＤＤ２は、第２のユニット３１に供給される。その他の構成は、第１の実施形態と同じである。

なお、第１の降圧回路４５Ａ、第２の降圧回路４５Ｂに昇圧機能を付加することもできる。第１の降圧回路４５Ａ、第２の降圧回路４５Ｂは外部電源ＶＣＣ、ＶＣＣ２を昇圧して内部電源ＶＤＤ、ＶＤＤ２を生成しても良い。

次に、上記のように構成されたメモリシステム１０の動作について説明する。以下に、通常動作モード、スタンバイモード、低電力モードの順に動作説明を行う。図７は、動作モードに応じてメモリコントローラ１３が実行する処理を説明する図である。

＜通常動作モード＞
メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、チップイネーブル信号ＣＥｎｘ＝０を送る。ＮＡＮＤ型フラッシュメモリ１１は、ＣＥｎｘ＝０を受けると、通常動作モードに入る。通常動作モードでは、メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に外部電源ＶＣＣ及びＶＣＣ２を供給する。

第１の降圧回路４５Ａは、ＣＥｎｘ＝０を受けると、通常動作電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。第２の降圧回路４５Ｂは、ＣＥｎｘ＝０を受けると、通常動作電流を許容する内部電源ＶＤＤ２を第２のユニット３１に供給する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、書き込み動作、読み出し動作、及び消去動作を含む通常動作を実行することができる。

＜スタンバイモード＞
メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、チップイネーブル信号ＣＥｎｘ＝１を送る。ＮＡＮＤ型フラッシュメモリ１１は、ＣＥｎｘ＝１を受けると、スタンバイモードに入る。スタンバイモードでは、メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に外部電源ＶＣＣ及びＶＣＣ２を供給する。

第１の降圧回路４５Ａは、ＣＥｎｘ＝１を受けると、内部電源ＶＤＤのパワーを下げ、スタンバイ電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。第２の降圧回路４５Ｂは、ＣＥｎｘ＝１を受けると、内部電源ＶＤＤ２のパワーを下げ、スタンバイ電流を許容する内部電源ＶＤＤ２を第２のユニット３１に供給する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、保持回路４１〜４３及びデータキャッシュ回路３５がデータを保持しつつ、通常動作モードよりも消費電力を低くすることができる。

＜低電力モード＞
低電力モードでは、メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１にチップイネーブル信号ＣＥｎｘ＝１を送るとともに、外部電源ＶＣＣを供給し、かつ外部電源ＶＣＣ２を停止する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、低電力モードを実行する。

第１の降圧回路４５Ａは、ＣＥｎｘ＝１を受けると、内部電源ＶＤＤのパワーを下げ、スタンバイ電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。第２の降圧回路４５Ｂは、外部電源ＶＣＣ２を受けていないため、内部電源ＶＤＤ２を発生しない。これにより、ＮＡＮＤ型フラッシュメモリ１１は、保持回路４１〜４３でデータを保持しつつ、スタンバイモードよりも消費電力を低くすることができる。

以上詳述したように第２の実施形態によれば、スタンバイモードよりも消費電力が低い低電力モードを新たに追加することができる。これにより、メモリシステム１０及びＮＡＮＤ型フラッシュメモリ１１の消費電力を低減することができる。その他の効果は、第１の実施形態と同じである。

また、メモリコントローラ１３からＮＡＮＤ型フラッシュメモリ１１に送られるチップイネーブル信号ＣＥｎｘが１つで済む。その結果、ＮＡＮＤ型フラッシュメモリ１１の制御が容易になる。

［第３の実施形態］
第３の実施形態では、メモリコントローラ１３は、直接、内部電源ＶＤＤ２を発生し、この内部電源ＶＤＤ２をＮＡＮＤ型フラッシュメモリ１１に供給する。さらに、メモリコントローラ１３は、動作モードに応じて、出力である内部電源ＶＤＤ２の値を制御（内部電源ＶＤＤ２のパワーを制御）するようにしている。なお、外部電源ＶＣＣ２はメモリコントローラ１３以外の外部素子から供給されても良い。

図８は、第３の実施形態に係るＮＡＮＤ型フラッシュメモリ１１のブロック図である。
メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に２種類の電源、すなわち外部電源ＶＣＣ及び内部電源ＶＤＤ２を供給できるように構成されている。ＮＡＮＤ型フラッシュメモリ１１が備える端子Ｔ１〜Ｔ５の構成は、第２の実施形態と同じである。メモリコントローラ１３から端子Ｔ３を介してＮＡＮＤ型フラッシュメモリ１１に供給された内部電源ＶＤＤ２は、直接、第２のユニット３１に供給される。

メモリコントローラ１３からの外部電源ＶＣＣは、降圧回路４５Ａに供給される。降圧回路４５Ａは、外部電源ＶＣＣを降圧し、外部電源ＶＣＣより低い内部電源ＶＤＤを発生する。内部電源ＶＤＤは、第１のユニット３０に供給される。その他の構成は、第１の実施形態と同じである。

なお、第１の降圧回路４５Ａに昇圧機能を付加することもできる。第１の降圧回路４５Ａは外部電源ＶＣＣを昇圧して内部電源ＶＤＤを生成しても良い。

次に、上記のように構成されたメモリシステム１０の動作について説明する。以下に、通常動作モード、スタンバイモード、低電力モードの順に動作説明を行う。図９は、動作モードに応じてメモリコントローラ１３が実行する処理を説明する図である。

＜通常動作モード＞
メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、チップイネーブル信号ＣＥｎｘ＝０を送る。ＮＡＮＤ型フラッシュメモリ１１は、ＣＥｎｘ＝０を受けると、通常動作モードに入る。通常動作モードでは、メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に外部電源ＶＣＣ及び内部電源ＶＤＤ２を供給する。

降圧回路４５Ａは、ＣＥｎｘ＝０を受けると、通常動作電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。内部電源ＶＤＤ２は、メモリコントローラ１３から第２のユニット３１に直接供給されている。メモリコントローラ１３は、通常動作モードにおいて、通常動作電流を許容する内部電源ＶＤＤ２を第２のユニット３１に供給する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、書き込み動作、読み出し動作、及び消去動作を含む通常動作を実行することができる。

＜スタンバイモード＞
メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、チップイネーブル信号ＣＥｎｘ＝１を送る。ＮＡＮＤ型フラッシュメモリ１１は、ＣＥｎｘ＝１を受けると、スタンバイモードに入る。

スタンバイモードでは、メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に外部電源ＶＣＣを供給するとともに、内部電源ＶＣＣ２のパワーを下げ、スタンバイ電流を許容する内部電源ＶＤＤ２を第２のユニット３１に供給する。降圧回路４５Ａは、ＣＥｎｘ＝１を受けると、内部電源ＶＤＤのパワーを下げ、スタンバイ電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、保持回路４１〜４３及びデータキャッシュ回路３５がデータを保持しつつ、通常動作モードよりも消費電力を低くすることができる。

＜低電力モード＞
低電力モードでは、メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１にチップイネーブル信号ＣＥｎｘ＝１を送るとともに、外部電源ＶＣＣを供給し、かつ内部電源ＶＤＤ２を停止する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、低電力モードを実行する。降圧回路４５Ａは、ＣＥｎｘ＝１を受けると、内部電源ＶＤＤのパワーを下げ、スタンバイ電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、保持回路４１〜４３でデータを保持しつつ、スタンバイモードよりも消費電力を低くすることができる。

以上詳述したように第３の実施形態によれば、スタンバイモードよりも消費電力が低い低電力モードを新たに追加することができる。これにより、メモリシステム１０及びＮＡＮＤ型フラッシュメモリ１１の消費電力を低減することができる。その他の効果は、第１の実施形態と同じである。

［第４の実施形態］
第４の実施形態は、低電力モードの種類を増やし、第２のユニット３１に供給される出力である内部電源ＶＤＤの値を任意に変えられる（部電源ＶＤＤのパワーを任意に変えられる）ようにしている。メモリシステム１０の構成は、第１の実施形態と同じである。

図１０は、動作モードに応じてＮＡＮＤ型フラッシュメモリ１１が実行する処理を説明する図である。図１０の通常動作モード、スタンバイモード及び低電力モード１はそれぞれ、第１の実施形態の通常動作モード、スタンバイモード及び低電力モードと同じである。なお、スタンバイモード時に第２の降圧回路４５Ｂが発生する内部電源ＶＤＤ２のパワーを通常動作時の５０％程度であるものとする。

第４の実施形態では、ＮＡＮＤ型フラッシュメモリ１１は、第１の実施形態で説明した動作モードに加えて、低電力モード２を有している。メモリコントローラ１３は、ＮＡＮＤ型フラッシュメモリ１１に、チップイネーブル信号ＣＥｎｘ＝０、及びチップイネーブル信号ＣＥ２ｎｘ＝１を送る。ＮＡＮＤ型フラッシュメモリ１１は、ＣＥｎｘ＝０、及びＣＥ２ｎｘ＝１を受けると、低電力モード２に入る。

第１の降圧回路４５Ａは、ＣＥｎｘ＝０、及びＣＥ２ｎｘ＝１を受けると、内部電源ＶＤＤのパワーを下げ、スタンバイ電流を許容する内部電源ＶＤＤを第１のユニット３０に供給する。第２の降圧回路４５Ｂは、ＣＥｎｘ＝０、及びＣＥ２ｎｘ＝１を受けると、内部電源ＶＤＤのパワーを下げ、スタンバイモード時よりさらに低いパワー、例えば通常動作時の２５％のパワーの内部電源ＶＤＤ２を第２のユニット３１に供給する。これにより、ＮＡＮＤ型フラッシュメモリ１１は、保持回路４１〜４３でデータを保持しつつ、スタンバイモードよりも消費電力を低くすることができる。

以上詳述したように第４の実施形態によれば、低電力モードにおける内部電源ＶＤＤ２のパワーを任意に設定することが可能となる。例えば、メモリシステム１０を搭載した機器の電池の残量が少なくなった場合に低電力モード２を使用する。その他の効果は、第１の実施形態と同じである。

上記各実施形態では、不揮発性半導体メモリとしてＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、これに限定されるものではなく、揮発性のデータキャッシュ回路を有する他の不揮発性半導体メモリに適用できる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…メモリシステム、１１…ＮＡＮＤ型フラッシュメモリ、１２…ＲＡＭ、１３…メモリコントローラ、２０…ボンディングワイヤ、２１…端子、２２…基板、２３…アンダーフィル、２４…スペーサ、２５…半田ボール、２６…モールド樹脂、３０…第１のユニット、３１…第２のユニット、３２…メモリセルアレイ、３３…ロウデコーダ、３４…センスアンプ、３５…データキャッシュ回路、３６…カラムデコーダ、３７…アドレスデコーダ、３８…入出力バッファ、３９…第１の制御回路、４０…第２の制御回路、４１…パラメータ保持回路、４２…リダンダンシアドレス保持回路、４３…バッドブロックアドレス保持回路、４４…電圧発生回路、４５Ａ…第１の降圧回路、４５Ｂ…第２の降圧回路。

Claims (5)

1. 複数の不揮発性メモリセルトランジスタを有するメモリセルアレイと、
   前記メモリセルアレイからデータを読み出すセンスアンプと、
   前記センスアンプにより読み出された読み出しデータを保持するデータキャッシュ回路と、
   起動時に必要な初期データを保持する保持回路と、
   外部電源を用いて第１の内部電源を発生し、前記第１の内部電源を前記保持回路に供給する第１の降圧回路と、
   前記外部電源を用いて第２の内部電源を発生し、前記第２の内部電源を前記データキャッシュ回路に供給する第２の降圧回路と、
   を具備し、
   通常動作を行う第１のモードと、スタンバイ状態の第２のモードと、前記スタンバイ状態より消費電力が低い第３のモードとを有し、
   前記第２の降圧回路は、前記第２のモードと前記第３のモードとで前記第２の内部電源を変更することを特徴とする不揮発性半導体記憶装置。
2. 前記第２の降圧回路は、前記第３のモード時に、前記第２の内部電源の供給を停止することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 複数の不揮発性メモリセルトランジスタを有するメモリセルアレイと、
   前記メモリセルアレイからデータを読み出すセンスアンプと、
   前記センスアンプにより読み出された読み出しデータを保持するデータキャッシュ回路と、
   起動時に必要な初期データを保持する保持回路と、
   第１の外部電源を用いて第１の内部電源を発生し、前記第１の内部電源を前記保持回路に供給する第１の降圧回路と、
   第２の外部電源を用いて第２の内部電源を発生し、前記第２の内部電源を前記データキャッシュ回路に供給する第２の降圧回路と、
   を具備し、
   通常動作を行う第１のモードと、スタンバイ状態の第２のモードと、前記スタンバイ状態より消費電力が低い第３のモードとを有し、
   前記第２の外部電源は、前記第３のモード時に供給が停止されることを特徴とする不揮発性半導体記憶装置。
4. 複数の不揮発性メモリセルトランジスタを有するメモリセルアレイと、
   前記メモリセルアレイからデータを読み出すセンスアンプと、
   前記センスアンプにより読み出された読み出しデータを保持するデータキャッシュ回路と、
   起動時に必要な初期データを保持する保持回路と、
   外部電源を用いて第１の内部電源を発生し、前記第１の内部電源を前記保持回路に供給する降圧回路と、
   第２の内部電源を受け、前記第２の内部電源を前記データキャッシュ回路に供給する端子と、
   を具備し、
   通常動作を行う第１のモードと、スタンバイ状態の第２のモードと、前記スタンバイ状態より消費電力が低い第３のモードとを有し、
   前記第２の内部電源は、前記第３のモード時に供給が停止されることを特徴とする不揮発性半導体記憶装置。
5. 不揮発性半導体記憶装置と、
   前記不揮発性半導体記憶装置の動作モードを制御するメモリコントローラと、
   を具備し、
   前記メモリコントローラは、第１及び第２のチップイネーブル信号を前記不揮発性半導体装置に送り、
   前記不揮発性半導体記憶装置は、前記第１及び第２のチップイネーブル信号の組み合わせに基づいて、通常動作を行う第１のモード、スタンバイ状態の第２のモード、前記スタンバイ状態より消費電力が低い第３のモードのいずれかを実行することを特徴とするメモリシステム。

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