JP2012022740A - マルチチップパッケージおよびメモリチップ - Google Patents

Abstract

【課題】消費電流のピーク値を低減する。
【解決手段】複数のメモリチップと、クロック発生回路と、クロック配線とを備える。複数のメモリチップは、夫々、メモリセルアレイと、メモリセルアレイに印加する電位を生成する電位発生回路と、メモリセルアレイに電位発生回路が生成した電位を印加してメモリセルアレイに対するアクセスを行う周辺回路とを備えている。クロック発生回路は、クロック信号を生成する。クロック配線は、クロック発生回路が生成したクロック信号を複数のメモリチップの夫々に共通入力する。ここで、複数のメモリチップは、夫々、クロック配線から入力されるクロック信号にメモリチップ毎に異なる時間の遅延を加えるクロック遅延回路をさらに備え、周辺回路は、電位発生回路が生成した電位をクロック遅延回路が遅延させたクロック信号に基づくタイミングでメモリセルアレイに印加する。
【選択図】図９

Description

本発明の実施形態は、マルチチップパッケージおよびメモリチップに関する。

コンピュータシステムに用いられるメモリシステムとして、ＮＡＮＤ型の記憶セルを備えるメモリチップを搭載したＳＳＤ（Solid State Drive）が注目されている。ＳＳＤは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。

ＳＳＤを設計する場合、メモリチップのアクセス制御を実行する転送コントローラのピン数や実装面積が限られた中で、データ容量を増やすために、メモリチップを複数枚Ｓｔａｃｋ（積層）したマルチチップパッケージを使用する必要がある。かかるマルチチップパッケージにおいて、マルチチップパッケージを構成する夫々のメモリチップを同時に動作させた場合、各メモリチップの電流のピークが互いに重なり、マルチチップパッケージ全体として大きな電流ピークを発生させてしまうことがあった。このような大きな電流ピークは、ＳＳＤあるいはＳＳＤを搭載するシステムの電源電圧を降下させ、結果としてＳＳＤやシステムの誤作動を引き起こすことがある。

特開２００５−２６７８２１号公報 特開２００８−６５８８４号公報

本発明は、消費電流のピーク値を低減したマルチチップパッケージおよびメモリチップを提供することを目的とする。

本願発明の一態様によれば、マルチチップパッケージは、複数のメモリチップと、クロック発生回路と、クロック配線とを備えている。複数のメモリチップは、夫々、メモリセルアレイと、メモリセルアレイに印加する電位を生成する電位発生回路と、メモリセルアレイに電位発生回路が生成した電位を印加してメモリセルアレイに対するアクセスを行う周辺回路とを備えている。クロック発生回路は、クロック信号を生成する。クロック配線は、クロック発生回路が生成したクロック信号を複数のメモリチップの夫々に共通入力する。ここで、複数のメモリチップは、夫々、クロック配線から入力されるクロック信号にメモリチップ毎に異なる時間の遅延を加えるクロック遅延回路をさらに備え、周辺回路は、電位発生回路が生成した電位をクロック遅延回路が遅延させたクロック信号に基づくタイミングでメモリセルアレイに印加する。

図１は、第１の実施の形態にかかるマルチチップパッケージを適用したＳＳＤの構成例を示す図である。 図２は、１個のブロックの構成例を示す回路図である。 図３は、４値データ記憶方式でのしきい値分布の例を示す図である。 図４は、比較例にかかる技術が適用されたメモリチップの消費電流の経時変化を説明する図である。 図５は、比較例にかかる技術が適用されたメモリチップの消費電流の経時変化を説明する図である。 図６は、２つのメモリチップが同時にプログラミング動作を実行したときの合計の電流値の経時変化を示す図である。 図７は、ＳＳＤのレイアウトを示す図である。 図８は、ＩＩ−ＩＩ線に沿ったＳＳＤの断面図である。 図９は、メモリチップの構成例を説明する図である。 図１０は、クロック選択・遅延回路の構成例を説明する図である。 図１１は、遅延回路の構成例を説明する図である。 図１２は、転送コントローラおよび電源回路とメモリチップとの間の接続例を説明する図である。 図１３は、設定ピンの設定例を説明する図である。 図１４は、プログラム時におけるＩ／Ｏ信号とプログラムタイミングを説明するタイミングチャートである。 図１５は、複数のメモリチップがプログラムを開始したときの消費電流の経時変化を説明する図である。 図１６は、イレース時におけるＩ／Ｏ信号とイレースタイミングとを説明するタイミングチャートである。 図１７は、イレース時におけるメモリチップ単独の消費電流の経時変化を説明する図である。 図１８は、複数のメモリチップがイレースを開始したときの消費電流の経時変化を説明するグラフである。 図１９は、リード時におけるＩ／Ｏ信号とイレースタイミングとを説明するタイミングチャートである。 図２０は、リード時におけるメモリチップ単独の消費電流の経時変化を説明する図である。 図２１は、複数のメモリチップがリードを開始したときの消費電流の経時変化を説明する図である。 図２２は、第２の実施の形態のマルチチップパッケージを搭載したＳＳＤの構成を説明する図である。 図２３は、メモリチップ間の接続例を説明する図である。 図２４は、設定ピンの設定例を説明する図である。

以下に添付図面を参照して、本発明の実施の形態にかかるマルチチップパッケージおよびメモリチップを詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。ここでは、メモリチップの一例としてＮＡＮＤ型の記憶セルを備えるメモリチップを例に挙げて説明するが、本実施の形態の適用対象はＮＡＮＤ型のメモリチップだけに限定しない。また、マルチチップパッケージ内部において複数のメモリチップは必ずしも積層されていなくてもよい。

（第１の実施の形態）
図１は、本発明の第１の実施の形態にかかるマルチチップパッケージを適用したＳＳＤの構成例を示す図である。図示するように、マルチチップパッケージとしてのＳＳＤ１００は、パーソナルコンピュータなどのホスト装置２００とＡＴＡ（Advanced Technology Attachment）規格などの通信インタフェースで接続され、ホスト装置２００の外部記憶装置として機能する。

ＳＳＤ１００は、ＮＡＮＤメモリ１と、ホスト装置２００とＮＡＮＤメモリ１との間のデータ転送を実行する転送コントローラ２と、転送コントローラ２が転送データを一時格納するための揮発性メモリであるＲＡＭ３と、電源回路４とを備えている。ホスト装置２００から送信されてきたデータは、転送コントローラ２の制御の下、いったんＲＡＭ３に格納され、その後、ＲＡＭ３から読み出されてＮＡＮＤメモリ１に書き込まれる。電源回路４は、転送コントローラ２およびＮＡＮＤメモリ１を駆動するための内部電源を生成し、生成した内部電源を転送コントローラ２およびＮＡＮＤメモリ１の夫々に供給する。

ＮＡＮＤメモリ１は、夫々個別に動作する複数（ここでは４つ）のメモリチップ１１ａ〜１１ｄを備えて構成されている。メモリチップ１１ａ〜１１ｄの夫々は、ホスト装置２００からの書き込みデータを記憶するメモリセルアレイ１１１を備えている。

メモリセルアレイ１１１は、消去の単位となるブロックを複数備えて構成される。図２は、メモリセルアレイ１１１に含まれる１個のブロックの構成例を示す回路図である。図示するように、各ブロックは、Ｘ方向に沿って順に配列された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、０以上の整数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｐに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。

各メモリセルトランジスタＭＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じてしきい値電圧が変化し、このしきい値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。

各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｑにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｑに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬｑは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。

また、ビット線ＢＬ０〜ＢＬｐは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。

図３は、１個のメモリセルトランジスタＭＴに２ビットの記憶を行う４値データ記憶方式でのしきい値分布の例を示している。４値データ記憶方式では、上位ページデータ“ｘ”と下位ページデータ“ｙ”で定義される４値データ“ｘｙ”の何れか一つをメモリセルトランジスタＭＴに保持可能である。この、４値データ“ｘｙ”は、メモリセルトランジスタＭＴのしきい値電圧の順に、例えば、データ“１１”、“０１”、“００”、“１０”が割り当てられる。データ“１１”は、メモリセルトランジスタＭＴのしきい値電圧が負の消去状態である。

下位ページ書き込み動作においては、データ“１１”（消去状態）のメモリセルトランジスタＭＴに対して選択的に、下位ビットデータ“ｙ”の書き込みによって、データ“１０”が書き込まれる。上位ページ書き込み前のデータ“１０”のしきい値分布は、上位ページ書き込み後のデータ“０１”とデータ“００”のしきい値分布の中間程度に位置しており、上位ページ書き込み後のしきい値分布よりブロードであってもよい。

上位ページ書き込み動作においては、データ“１１”のメモリセルと、データ“１０”のメモリセルに対して、それぞれ選択的に上位ビットデータ“ｘ”の書き込みが行われて、データ“０１”およびデータ“００”が書き込まれる。

以上のように構成されるメモリセルアレイ１１１において、リード／ライト（プログラム）／消去（イレース）動作時には、動作内容に応じて消費電流にピークが発生する。例えばプログラム動作時、書き込み対象として選択されたメモリセルトランジスタＭＴの浮遊ゲート電極に電子を注入するために、ワード線ＷＬを介して書き込み先のメモリセルトランジスタＭＴの制御ゲート電極に高電圧のプログラミングパルスが印加される。該プログラミングパルスが印加されたとき、消費電流がピークとなる。プログラミングパルスは、メモリセルトランジスタＭＴのしきい値電圧が所望の電圧に到達するまで複数に分けて印加される。

ここで、本発明の第１の実施の形態にかかる技術と比較される技術として、複数のメモリチップが夫々個別にクロック発生源を備え、複数のメモリチップは夫々自チップが備えるクロック発生源が発生するクロックに基づいて動作させる技術がある。この技術を比較例にかかる技術ということとする。

図４および図５は、比較例にかかる技術が適用された２つのメモリチップにおけるプログラミング時の消費電流の経時変化を夫々説明する図である。図示するように、一方のメモリチップは、Δｔ１の時間間隔でプログラミングパルスの印加に応じて流れる電流ピークが周期的に発生している。また、他方のメモリチップでは、Δｔ２の時間間隔でプログラミングパルスに応じた電流ピークが発生している。Δｔ１、Δｔ２は、夫々のメモリチップが備えるクロック発生源のクロック周期の整数倍である。

通常、個別のクロック発生源に対して夫々トリミングを行っても、複数のクロック発生源のクロック周波数を完全に一致させることは難しい。したがって、多くの場合、Δｔ１とΔｔ２とは一致しない。図６は、２つのメモリチップが同時にプログラミング動作を実行したときの合計の電流値の経時変化を示す図である。図示するように、Δｔ１とΔｔ２とが異なっていることに起因して、２箇所で２つの電流ピークが重なり、結果としてこれらの箇所で電流ピークが大きくなってしまう。このように、比較例にかかる技術によれば、個々のメモリチップの電流ピークが重なって、大きな電流ピークを発生させてしまうことがある。これに対して、本発明の第１の実施の形態では、個々のメモリチップの電流ピークが重ならないようにするために、夫々のメモリチップ１１に同一の基本クロックを供給し、夫々のメモリチップ１１は、供給された基本クロックを夫々異なる遅延量だけ遅延させて使用するようにした。

図１に戻り、転送コントローラ２は、ホスト装置２００との間の通信インタフェースの制御およびホスト装置２００とＲＡＭ３との間のデータ転送の制御を実行するホストインタフェースコントローラ（ホストＩ／Ｆコントローラ）２１と、ＲＡＭ３に対するデータのリード／ライトを制御するＲＡＭコントローラ２２と、ＮＡＮＤメモリ１とＲＡＭ３との間のデータ転送の制御を実行するＮＡＮＤコントローラ２３と、ファームウェアに基づいて転送コントローラ２全体の制御を実行するＭＰＵ２４と、転送コントローラ２の各構成要素およびＮＡＮＤメモリ１を動作させるクロックを生成するクロック発生回路としてのクロックコントローラ２５と、をさらに備えている。

メモリチップ１１ａ〜１１ｄは、クロックコントローラ２５から供給されるクロックを基本クロックとして用いて動作する。ＮＡＮＤコントローラ２３は、ＭＰＵ２４からの読み出し指示／書き込み指示／消去指示に基づいて、メモリチップ１１ａ〜１１ｄにコマンド、アドレス、データを含むＩ／Ｏ信号と制御信号とを送信し、メモリチップ１１ａ〜１１ｄは、Ｉ／Ｏ信号および制御信号に基づいてリード／プログラム／イレースを実行する。なお、転送コントローラ２および電源回路４とメモリチップ１１ａ〜１１ｄとの間の接続については後ほど詳述する。

図７は、ＳＳＤ１００のレイアウトを示す図である。図８は図７に示したＩＩ−ＩＩ線に沿ったＳＳＤ１００の断面図である。

基板５１上には、メモリチップ１１ａ、スペーサ５３、メモリチップ１１ｂ、スペーサ５３、メモリチップ１１ｃ、スペーサ５３、メモリチップ１１ｄ、スペーサ５３、ＲＡＭ３、転送コントローラ２が順次積層されている。最下層のメモリチップ１１ａは、樹脂からなるアンダーフィル５４によって基板５１に固定されている。

基板５１上には、複数の端子５２が設けられている。メモリチップ１１の夫々、ＲＡＭ３、および転送コントローラ２が備える夫々のピンは、ボンディングワイヤ５５を介して基板５１上の端子５２に電気的に接続されている。基板５１の下には、半田ボール５６が設けられている。半田ボール５６は、端子５２に電気的に接続されている。ＳＳＤ１００は、例えば、ホスト装置２００が搭載されたプリント基板に半田実装される。ホスト装置２００からの各種信号は、半田ボール５６、端子５２およびボンディングワイヤ５５を介して転送コントローラ２が備える対応するピンに入力される。基板５１上に積層された複数のＮＡＮＤチップ２１及びボンディングワイヤ５５は、モールド樹脂５７によって封止されている。

なお、ここではＳＳＤ１００はＢＧＡ（Ball Grid Array）のパッケージ構造を有するとして説明しているが、ＰＧＡ（Pin Grid Array Package）など他のパッケージ構造で構成するようにしてもよい。

図９は、メモリチップ１１ａの構成例を説明する図である。なお、メモリチップ１１ｂ〜１１ｄは、以下に説明するメモリチップ１１ａと同一の構成を備えている。

図９に示すように、メモリチップ１１ａは、メモリセルアレイ１１１のほかに、クロックを発生させる基本クロック発生回路１１２と、外部とクロックを入出力するためのクロックピン１３０と、クロック発生源を選択するとともに、選択したクロック発生源からのクロックを遅延させるクロック選択・遅延回路１１３と、ＣＬＫ＿ＥＸＴが入力される外部クロック設定ピン１３１ａと、ＣＬＫ＿ＩＮＴが入力される内部クロック設定ピン１３１ｂと、メモリチップ１１ａ〜１１ｄを互いに識別するための識別情報としてのチップアドレスＡＤＤ＿Ｃが設定されるチップアドレス設定ピン１３１ｃと、を備えている。

なお、チップアドレスＡＤＤ＿Ｃは、４つのメモリチップ１１ａ〜１１ｄを夫々識別するために、２ビットの情報量を有し、チップアドレスＡＤＤ＿Ｃの上位桁ＡＤＤ＿Ｃ１はチップアドレス設定ピン１３１ｃ１、下位桁ＡＤＤ＿Ｃ２はチップアドレス設定ピン１３１ｃ２から夫々入力される。チップアドレスＡＤＤ＿Ｃは、クロック選択・遅延回路１１３および後述するシーケンス制御回路１１５の夫々に入力される。また、ＣＬＫ＿ＥＸＴおよびＣＬＫ＿ＩＮＴは、夫々クロック選択・遅延回路１１３に入力される。

以降、外部クロック設定ピン１３１ａ、内部クロック設定ピン１３１ｂ、チップアドレス設定ピン１３１ｃ１、チップアドレス設定ピン１３１ｃ２を総称して設定ピン１３１ということもある。設定ピン１３１への各信号は、ボンディングにより設定される。ボンディングについては後述する。

図１０は、クロック選択・遅延回路１１３の構成例を説明する図である。図示するように、Ｎチャネル型のＭＯＳトランジスタとＰチャネル型のＭＯＳトランジスタとを組み合わせたスイッチトランジスタＮＰ１、ＮＰ２と、Ｎチャネル型のＭＯＳトランジスタのスイッチトランジスタＮ１〜Ｎ７と、デコード回路１１３１とを備えている。

スイッチトランジスタＮＰ１は、基本クロック発生回路１１２から供給される基本クロックをＯＮ／ＯＦＦするためのスイッチであり、内部クロック設定ピン１３１ｂからのＣＬＫ＿ＩＮＴによりＯＮされる。また、スイッチトランジスタＮＰ２は、クロックピン１３０との間の接続をＯＮ／ＯＦＦするためのスイッチであり、外部クロック設定ピン１３１ａからのＣＬＫ＿ＥＸＴによりＯＮされる。スイッチトランジスタＮ１〜Ｎ４のドレインは、夫々、スイッチトランジスタＮＰ１、ＮＰ２の夫々に共通接続されている。

前述のように、第１の実施の形態では、メモリチップ１１ａ〜１１ｄは、クロックコントローラ２５からのクロックを基本クロックとして用いる。そのための設定として、クロックピン１３０にはクロックコントローラ２５からのクロック信号が入力され、ＣＬＫ＿ＩＮＴには“Ｌ”、ＣＬＫ＿ＥＸＴには“Ｈ”が夫々設定される。これにより、スイッチトランジスタＮＰ１〜４のドレインには、クロックコントローラ２５からのクロック信号が伝達されてくる。

なお、本第１の実施の形態では、メモリチップを４つ備えた構成としているが、メモリチップを１つだけ備える構成とする場合、ＣＬＫ＿ＩＮＴを“Ｈ”、ＣＬＫ＿ＥＸＴを“Ｌ”とすることによってメモリチップ１１ａを基本クロック発生回路１１２から供給される基本クロックで駆動するようにすることもできるようになっている。

スイッチトランジスタＮ２のソースには、遅延回路Ｄ１を介してスイッチトランジスタＮ５のドレインが接続されている。また、スイッチトランジスタＮ３のソースには、遅延回路Ｄ２を介してスイッチトランジスタＮ６のドレインが接続されている。また、スイッチトランジスタＮ４のソースには、遅延回路Ｄ３を介してスイッチトランジスタＮ７のドレインが接続されている。そして、スイッチトランジスタＮ１、Ｎ５、Ｎ６、Ｎ７のソースはシーケンス制御回路１１５にクロック信号を供給するための配線に共通接続されている。なお、遅延回路Ｄ１〜Ｄ３の遅延量は、夫々異なる。ここでは、遅延回路Ｄ１〜Ｄ３は、夫々５μｓ、１０μｓ、１５μｓの遅延量を有するものとしている。

図１１は、遅延回路（遅延回路Ｄ１〜Ｄ３）の構成例を説明する図である。図示するように、遅延回路は、遅延量に応じた数のインバータ回路を直列に接続して構成されている。

デコード回路１１３１は、チップアドレス信号ＡＤＤ＿Ｃをデコードして夫々１ビットの信号ｓｗ０〜ｓｗ３を生成する。例えば、ＡＤＤ＿Ｃ＝“００”は、｛ｓｗ０、ｓｗ１、ｓｗ２、ｓｗ３｝＝｛１、０、０、０｝のようにデコードされる。また、ＡＤＤ＿Ｃ＝“０１”は、｛ｓｗ０、ｓｗ１、ｓｗ２、ｓｗ３｝＝｛０、１、０、０｝のようにデコードされる。

スイッチトランジスタＮ１は、信号ｓｗ０によりＯＮされる。スイッチトランジスタＮ２、Ｎ５はともに信号ｓｗ１によりＯＮされる。また、スイッチトランジスタＮ３、Ｎ６はともに信号ｓｗ２によりＯＮされる。また、スイッチトランジスタＮ４、Ｎ７はともに信号ｓｗ３によりＯＮされる。このように構成されることにより、チップアドレス信号ＡＤＤ＿Ｃの設定毎に異なる遅延量が選択されるようになっている。

図１２は、転送コントローラ２および電源回路４とメモリチップ１１ａ〜１１ｄとの間の接続例を説明する図である。図示するように、メモリチップ１１ａ〜１１ｄが夫々備える設定ピン１３１が含む外部クロック設定ピン１３１ａ、内部クロック設定ピン１３１ｂ、チップアドレス設定ピン１３１ｃ１、チップアドレス設定ピン１３１ｃ２の夫々には電源回路４が生成する電源電位Ｖｃｃまたは接地電位Ｖｓｓの何れか１つがボンディングされる。ここでは、電源電位Ｖｃｃが接続されている状態を“Ｈ（１）”とし、接地電位Ｖｓｓが接続されている状態を“Ｌ（０）”とするものとする。

図１３は、設定ピン１３１の設定例を説明する図である。図示するように、メモリチップ１１ａには、チップアドレス設定ピン１３１ｃ１、１３１ｃ２に共に接地電位Ｖｓｓがボンディングされ、チップアドレスＡＤＤ＿Ｃとして“００”が設定されている。メモリチップ１１ｂ〜１１ｃには、チップアドレスＡＤＤ＿Ｃとして、“０１”、“１０”、“１１”が夫々設定されている。また、メモリチップ１１ａ〜１１ｄの外部クロック設定ピン１３１ａ、内部クロック設定ピン１３１ｂには夫々“Ｈ”、“Ｌ”が設定されている。

このように設定されることにより、転送コントローラ２（クロックコントローラ２５）からのクロック信号は、メモリチップ１１ａ〜１１ｄが夫々備えるクロック遅延・選択回路１１３に入力される。そして、メモリチップ１１ａのクロック遅延・選択回路１１３は、入力されたクロック信号をそのままシーケンス制御回路１１５に入力する。また、メモリチップ１１ｂのクロック遅延・選択回路１１３は、入力されたクロック信号を５μｓの遅延量を加えて自メモリチップ１１ｂのシーケンス制御回路１１５に入力する。また、メモリチップ１１ｃのクロック遅延・選択回路１１３は、入力されたクロック信号を１０μｓの遅延量を加えて自メモリチップ１１ｃのシーケンス制御回路１１５に入力する。また、メモリチップ１１ｄのクロック遅延・選択回路１１３は、入力されたクロック信号を１５μｓの遅延量を加えて自メモリチップ１１ｄのシーケンス制御回路１１５に入力する。すなわち、メモリチップ１１ａ〜１１ｄが備えるクロック遅延・選択回路１１３は、夫々、同一のクロック信号にメモリチップ毎に異なる時間の遅延を加える。

転送コントローラ２からの制御信号線は、メモリチップ１１ａ〜１１ｄに共通入力される。なお、制御信号は、チップイネーブル信号（ＣＥ）、コマンドラッチイネーブル信号（ＣＬＥ）、アドレスラッチイネーブル信号（ＡＬＥ）、ライトイネーブル信号（ＷＥ）、リードイネーブル信号（ＲＥ）、ライトプロテクト信号（ＷＰ）を含む。Ｉ／Ｏ信号線は、転送コントローラ２とメモリチップ１１ａ〜１１ｄの夫々との間でバス接続されている。ＮＡＮＤコントローラ２３が送信するＩ／Ｏ信号は、コマンド、アドレス、書き込みデータを含み、入出力回路１１４が送信するＩ／Ｏ信号は、読み出しデータを含む。メモリチップ１１ａ〜１１ｄの夫々からのレディービジー（Ｒｙ／Ｂｙ）信号線は、転送コントローラ２に共通接続されている。メモリチップ１１ａ〜１１ｄの夫々は、自メモリチップが動作中であるとき、Ｒｙ／Ｂｙ信号を“Ｂｙ”とし、動作中でないとき、Ｒｙ／Ｂｙ信号を“Ｒｙ”とする。

図９に戻り、メモリチップ１１ａは、制御信号ピン１３２と、Ｉ／Ｏ信号ピン１３３と、Ｒｙ／Ｂｙ信号ピン１３４と、入出力回路１１４と、シーケンス制御回路１１５と、電位発生回路１１６と、アドレス発生回路１１７と、ロウデコーダ１１８と、カラムデコーダ１１９と、センスアンプ／データラッチ回路１２０と、を備えている。入出力回路１１４と、シーケンス制御回路１１５と、電位発生回路１１６と、アドレス発生回路１１７と、ロウデコーダ１１８と、カラムデコーダ１１９と、センスアンプ／データラッチ回路１２０とは、協働して、メモリセルアレイ１１１に対するアクセスを行う周辺回路として機能する。

具体的には、入出力回路１１４は、ＮＡＮＤコントローラ２３が送信する制御信号を介して受け付ける。また、入出力回路１１４は、Ｉ／Ｏ信号ピン１３３を介してＮＡＮＤコントローラ２３との間でＩ／Ｏ信号の送受信を行う。また、入出力回路１１４は、Ｒｙ／Ｂｙ信号ピン１３４を介してＲｙ／Ｂｙ信号の送信を行う。

入出力回路１１４が受け付けたコマンドおよび制御信号はシーケンス制御回路１１５に送られる。また、入出力回路１１４が受け付けたデータはセンスアンプ／データラッチ回路１２０に送られる。入出力回路１１４が受け付けたアドレスは、アドレス発生回路１１７に送られる。

メモリチップ１１ａ当たりの記憶容量が大容量化している現在、転送コントローラ２から送信されてくるアドレスの桁数はＩ／Ｏ信号線のバス幅よりも大きい場合が多い。例えば、４つのメモリチップ１１ａ〜１１ｄが夫々１ギガビットの記憶容量を備える場合、ＳＳＤ１００は合計４ギガビットのメモリ空間を備えるため、ＳＳＤ１００のメモリ空間を管理するためには少なくとも３２桁のアドレスが必要となる。これに対して、Ｉ／Ｏ信号線は、８ビットや１６ビットのバス幅を備えたものが一般的である。したがって、アドレスは、Ｉ／Ｏ信号線を介して複数回に分けて送信されてくる。アドレス発生回路１１７は、複数回に分けて送信されてきたアドレスを蓄積し、１つに結合する。

結合されたアドレスは、上位から、チップアドレス、ロウアドレス、カラムアドレスを含んでいる。チップアドレスはシーケンス制御回路１１５、ロウアドレスはロウデコーダ１１８、カラムアドレスはカラムデコーダ１１９に夫々送られる。

シーケンス制御回路１１５は、クロック選択・遅延回路１１３を介して供給されるクロックによって駆動されるステートマシンである。シーケンス制御回路１１５は、アドレス発生回路１１７からのチップアドレスとチップアドレス設定ピン１３１ｃに設定されたチップアドレスＡＤＤ＿Ｃとを比較し、自メモリチップ１１ａがアクセス対象となっているか否かを判定する。そして、自メモリチップ１１ａがアクセス対象であった場合、シーケンス制御回路１１５は、電位発生回路１１６、ロウデコーダ１１８、カラムデコーダ１１９、センスアンプ／データラッチ回路１２０に動作モードに応じた動作指令を送信する。

電位発生回路１１６は、メモリセルアレイ１１１の基板に印加するイレース電圧、メモリセルアレイ１１１のうちの選択されたワード線ＷＬに印加されるプログラム電圧、非選択のワード線ＷＬに印加される転送電圧など、各種の電圧を生成する。また、電位発生回路１１６は、イレース時に、メモリセルアレイ１１１の基板にイレース電圧を印加する。

ロウデコーダ１１８は、アドレス発生回路１１７から送られてくるロウアドレスに基づき、電位発生回路１１６が生成した電圧を用いてメモリセルアレイ１１１内のワード線ＷＬの電位を制御する。カラムデコーダ１１９は、アドレス発生回路１１７から送られてくるカラムアドレスに基づいて、メモリセルアレイ１１１内のビット線ＢＬを選択する。

センスアンプ／データラッチ回路１２０は、プログラム時に、入出力回路１１４から送られてきた書き込みデータを一時的に記憶し、該記憶した書き込みデータをカラムデコーダ１１９により選択されたビット線ＢＬに属するメモリセルトランジスタＭＴに書き込む。また、センスアンプ／データラッチ回路１２０は、カラムデコーダ１１９により選択されたビット線ＢＬに属するメモリセルトランジスタＭＴからデータを読み出し、読み出したリードデータを一時的に記憶する。センスアンプ／データラッチ回路１２０に一時的に記憶されたリードデータは、入出力回路１１４に送られて、入出力回路１１４からＩ／Ｏ信号線を介してＮＡＮＤコントローラ２３に送られる。

夫々の動作モードにおいてメモリセルアレイ１１１に印加される電圧の例を説明する。

プログラミング時においては、センスアンプ／データラッチ回路１２０は、選択されたビット線ＢＬを０Ｖとし、ロウデコーダ１１８は、選択されたワード線ＷＬにプログラム電圧を用いてプログラミングパルスを印加する。すると、選択されたビット線ＢＬおよび選択されたワード線ＷＬに接続されたメモリセルトランジスタの浮遊ゲート電極に電子が注入され、浮遊ゲート電極のしきい値電圧が上昇する。そして、センスアンプ／データラッチ回路１２０は、プログラミングパルスが印加される毎に、しきい値電圧が所望の電圧に到達したか否かを確認するためのベリファイリードを実行する。前述のように、プログラミングパルスが印加されるとき、消費電流がピークを形成する。なお、プログラミングパルス印加時においては、非選択のビット線ＢＬのしきい値電圧の上昇を抑制するために、センスアンプ／データラッチ回路１２０は、非選択のビット線ＢＬに電源電位Ｖｃｃを供給しておく。

イレース時においては、電位発生回路１１６はメモリセルアレイ１１１の基板にイレース電圧（例えば２０Ｖ）を印加し、ロウデコーダ１１８はイレース対象のブロックのワード線ＷＬを全て接地電位Ｖｓｓとする。すると、選択されたブロック内のメモリセルトランジスタＭＴでは、浮遊ゲート電極から電子が放出され、消去状態（すなわち“１１”を記憶している状態）となる。電位発生回路１１６は、イレース電圧を複数回に分けて印加し、センスアンプ／データラッチ回路１２０は、イレース電圧を印加する毎に消去が完了したか否かを確認するためのベリファイリードを実行する。ここで、電位発生回路１１６がメモリセルアレイ１１１にイレース電圧を印加したとき、消費電流がピークを形成する。

なお、電位発生回路１１６は、一回のイレース電圧の印加によりイレースを行うようにしてもよい。

リード時においては、センスアンプ／データラッチ回路１２０は、ビット線ＢＬに電源電位Ｖｃｃをプリチャージし、ロウデコーダ１１８が選択されたワード線ＷＬにデータ（“１１”、“０１”、“０１”、“００”）に夫々対応するしきい値電圧を夫々識別するための複数種類の読み出し（リード）電位を順次印加する。なお、ロウデコーダ１１８は、非選択のワード線ＷＬには転送電位を印加し、非選択のワード線ＷＬに属するメモリセルトランジスタＭＴを導通状態にしておく。センスアンプ／データラッチ回路１２０は、プリチャージにより蓄えられた電荷がどのリード電位が印加されたときにソース線ＳＬに流れ出たか否かを検知することによって対象のメモリセルトランジスタＭＴに記憶されているデータを判定する。ここで、センスアンプ／データラッチ回路１２０が読み出し電位を印加する毎に消費電流がピークを形成する。

なお、電位発生回路１１６、アドレス発生回路１１７、ロウデコーダ１１８、カラムデコーダ１１９、およびセンスアンプ／データラッチ回路１２０は、シーケンス制御回路１１５からの指令に基づいて動作する。したがって、メモリセルアレイ１１１への各種電位の印加は、クロック選択・遅延回路１１３からのクロック信号に同期するタイミングで実行される。

次に、以上のように構成されるＳＳＤ１００の動作を説明する。図１４は、プログラム時におけるＩ／Ｏ信号とプログラムタイミングを説明するタイミングチャートである。なお、本第１の実施の形態の説明において、ここから以降は、煩雑を避けるために、ＳＳＤ１００が備えるメモリチップは２個（メモリチップ１１ａ、メモリチップ１１ｂ）であるとして説明する。

図１４に示すように、転送コントローラ２は、Ｉ／Ｏ信号線に２個のメモリチップ（メモリチップ１１ａ、１１ｂ）に並列動作させる旨の並列動作コマンドＣ１を送信する。そして、転送コントローラ２は、プログラムを指令する旨のプログラムコマンドＣ２を送信する。そして、転送コントローラ２は、複数回（ここでは５回）に分割したメモリチップ１１ａの書き込み先アドレス（Ａｄｄ０〜Ａｄｄ４）を順次送信し、アドレスの送信後、プログラム対象のデータ（Ｄａｔａ０、Ｄａｔａ１、・・・）を送信する。メモリチップ１１ａを書き込み先としたプログラム対象データ（Ｄａｔａ０、Ｄａｔａ１、・・・）を送信し終わると、転送コントローラ２は、プログラム開始を待機させる旨のプログラム準備コマンドＣ３を送信する。

続いて、転送コントローラ２は、再度並列動作コマンドＣ１を送信し、プログラムコマンドＣ２を送信する。そして、転送コントローラ２は、メモリチップ１１ｂの書き込み先アドレス（Ａｄｄ０〜Ａｄｄ４）とメモリチップ１１ｂを書き込み先としたプログラム対象データ（Ｄａｔａ０、Ｄａｔａ１、・・・）を順次送信する。そして、転送コントローラ２は、複数のメモリチップに同時にプログラム開始させる旨の同時プログラム開始コマンドＣ４を送信する。

図１５は、同時プログラム開始コマンドＣ４を受信してメモリチップ１１ａ、メモリチップ１１ｂがプログラムを開始したときの消費電流の経時変化を説明する図である。メモリチップ１１ａ、メモリチップ１１ｂは同一の基本クロックをタイミングをずらして使用するので、夫々のプログラムパルス印加のタイミングがずれ、結果としてメモリチップ１１ａ、１１ｂのピークが重なることが防止される。すなわち、図６に示した場合に比べて、ＳＳＤ１００全体としてピーク電流の大きさが低減されている。

図１６は、イレース時におけるＩ／Ｏ信号とイレースタイミングとを説明するタイミングチャートである。まず、転送コントローラ２は、並列動作コマンドＣ１を送信する。そして、転送コントローラ２は、イレースを指令する旨のイレースコマンドＣ５を送信する。そして、メモリチップ１１ａのイレース領域を指定するアドレス（Ａｄｄ０〜Ａｄｄ２）を送信し、イレース開始を待機させる旨のイレース準備コマンドＣ６を送信する。なお、イレース時は、チップアドレスとイレース対象のブロックアドレスとのみが必要とされる。したがって、イレース時においてはアドレスがプログラム時に比べて少ない回数（ここでは３回）に分けて送信される。

続いて、転送コントローラ２は、再度並列動作コマンドＣ１を送信し、イレースコマンドＣ５を送信する。そして、転送コントローラ２は、メモリチップ１１ｂのイレース領域を指定するアドレス（Ａｄｄ０〜Ａｄｄ２）を送信する。そして、転送コントローラ２は、複数のメモリチップに同時にイレース開始させる旨の同時イレース開始コマンドＣ７を送信する。

図１７は、イレース時におけるメモリチップ１１ａおよびメモリチップ１１ｂのうちの１つのメモリチップ単独の消費電流の経時変化を説明する図である。図示するように、メモリセルアレイ１１１の基板にイレース電圧が印加されるタイミングと、一回のイレース電圧印加の後に行われるベリファイリードが行われるタイミングと、に形成される電流ピークの対が繰り返し出現している。

図１８は、同時イレース開始コマンドＣ７を受信してメモリチップ１１ａ、メモリチップ１１ｂがイレースを開始したときの消費電流の経時変化を説明する図である。プログラム時と同様に、夫々のピーク電流が出現するタイミングがずれ、結果としてメモリチップ１１ａ、１１ｂのピークが重なることが防止されている。

図１９は、リード時におけるＩ／Ｏ信号とイレースタイミングとを説明するタイミングチャートである。まず、転送コントローラ２は、並列動作コマンドＣ１を送信する。そして、転送コントローラ２は、リードを指令する旨のリードコマンドＣ８を送信する。そして、メモリチップ１１ａのリード先を指定するアドレス（Ａｄｄ０〜Ａｄｄ４）を送信し、リード開始を待機させる旨のリード準備コマンドＣ９を送信する。続いて、転送コントローラ２は、再度並列動作コマンドＣ１を送信し、リードコマンドＣ８を送信する。そして、転送コントローラ２は、メモリチップ１１ｂのリード先を指定するアドレス（Ａｄｄ０〜Ａｄｄ４）を送信する。そして、転送コントローラ２は、複数のメモリチップに同時にリード開始させる旨の同時リード開始コマンドＣ１０を送信する。

図２０は、リード時におけるメモリチップ１１ａおよびメモリチップ１１ｂのうちの１つのメモリチップ単独の消費電流の経時変化を説明する図である。図示するように、ロウデコーダ１１８がしきい値電圧を印加する毎にピーク電流が流れている。

図２１は、同時リード開始コマンドＣ１０を受信してメモリチップ１１ａ、メモリチップ１１ｂがリードを開始したときの消費電流の経時変化を説明する図である。プログラム時と同様に、夫々のピーク電流が出現するタイミングがずれ、結果としてメモリチップ１１ａ、１１ｂのピークが重なることが防止されている。なお、読み出されたデータはセンスアンプ／データラッチ回路１２０の一時的にデータを記憶する領域（ページバッファ）に記憶される。

図１９に戻り、メモリチップ１１ａ、メモリチップ１１ｂが夫々リードデータをページバッファに読み出すと、転送コントローラ２は、ページバッファからリードデータを読み出して転送コントローラ２に送信させる旨のバッファ読み出しコマンドＣ１１を送信し、該バッファ読み出しコマンドＣ１１に続いてメモリチップ１１ａのページバッファに記憶されているリードデータが読み出されたリード先アドレス（Ａｄｄ０〜Ａｄｄ４）を送信する。すると、メモリチップ１１ａは、自メモリチップ１１ａのページバッファからリードデータを読み出して、読み出したリードデータ（Ｄａｔａ０、Ｄａｔａ１、・・・）を転送コントローラ２へ順次送信する。転送コントローラ２は、メモリチップ１１ａからのリードデータの受信を終えると、再度バッファ読み出しコマンドＣ１１を送信し、該バッファ読み出しコマンドＣ１１に続いてメモリチップ１１ｂのページバッファに記憶されているリードデータが読み出されたリード先アドレス（Ａｄｄ０〜Ａｄｄ４）を送信する。メモリチップ１１ｂは、自メモリチップ１１ｂのページバッファからリードデータを読み出して、読み出したリードデータ（Ｄａｔａ０、Ｄａｔａ１、・・・）を転送コントローラ２へ順次送信する。

なお、以上の説明においては、チップアドレスＡＤＤ＿Ｃ、ＣＬＫ＿ＩＮＴ、ＣＬＫ＿ＥＸＴはボンディングにより設定されるものとして説明したが、チップアドレスＡＤＤ＿Ｃ、ＣＬＫ＿ＩＮＴ、ＣＬＫ＿ＥＸＴのうちの一部もしくは全部はボンディング以外の手段で設定されるように構成してもよい。例えば、メモリチップ１１ａ〜１１ｄの夫々がＲＯＭを備え、該ＲＯＭにより設定されるようにしてもよい。また、ヒューズにより設定されるようにしてもよい。

また、メモリチップ１１ａ〜１１ｄの遅延回路Ｄ１〜Ｄ３の遅延量を夫々可変に構成しておき、マルチチップパッケージを作成する際などに遅延回路Ｄ１〜Ｄ３の遅延量をトリミングにより調節できるようにしてもよい。

また、４個のメモリチップ１１ａ〜１１ｄを互いに識別するためのチップアドレスＡＤＤ＿Ｃは２ビットの情報量を有するとして説明したが、チップアドレスＡＤＤ＿Ｃは予めエンコードされた状態で設定され、デコード回路１１３１を省略するようにしても構わない。

また、ＳＳＤ１００は４個のメモリチップ１１ａ〜１１ｄを備えるとして説明したが、ＳＳＤ１００が備えるメモリチップの数は４個以外の複数であっても構わない。

また、メモリチップ１１ａ〜１１ｄはクロックコントローラ２５からのクロック信号を基本クロックとして用いるとして説明したが、転送コントローラ２の外にクロック発生回路を設け、該クロック発生回路からのクロック信号を基本クロックとして用いるようにしても構わない。

このように、本発明の第１の実施の形態によれば、クロックコントローラ２５が生成したクロック信号をメモリチップ１１ａ〜１１ｄの夫々に共通入力するようにし、メモリチップ１１ａ〜１１ｄの夫々は、前記クロック信号にメモリチップ毎に異なる時間の遅延を加えるクロック選択・遅延回路１１３を備え、電位発生回路１１６が生成した電位をクロック選択・遅延回路１１３が遅延させたクロック信号に基づくタイミングでメモリセルアレイ１１１に印加する、ように構成したので、メモリチップ１１ａ〜１１ｄの消費電流のピークが重なることを防止することができるので、消費電流のピーク値を低減することができるようになる。

また、クロック選択・遅延回路１１３は、クロック信号にメモリチップ毎に設定されたチップアドレスに応じた時間の遅延を加える、ように構成したので、メモリチップ１１ａ〜１１ｄに遅延量を設定するピンを用意することなくメモリチップ毎に異なる時間の遅延を加えることができるようになる。

また、転送コントローラ２は、夫々のメモリチップ１１ａ〜１１ｄにプログラム対象のデータを送信した後、同時プログラム開始コマンドＣ４を同時送信し、メモリチップ１１ａ〜１１ｄの夫々は、ページバッファにプログラム対象のデータを記憶させておき、同時プログラム開始コマンドＣ４を受信したとき、ページバッファに記憶させておいたデータのメモリセルアレイ１１１へのプログラムを開始するようにしたので、ピーク電流を大きくすることなくメモリチップ１１ａ〜１１ｄに対する同時プログラムを実行することができるようになる。

また、転送コントローラ２は、夫々のメモリチップ１１ａ〜１１ｄに消去対象のブロックアドレスを送信した後、同時イレース開始コマンドＣ７を同時送信し、メモリチップ１１ａ〜１１ｄの夫々は、同時イレース開始コマンドＣ７を受信したとき、イレースを開始するように構成したので、ピーク電流を大きくすることなくメモリチップ１１ａ〜１１ｄに対する同時イレースを実行することができるようになる。

また、転送コントローラ２は、夫々のメモリチップ１１ａ〜１１ｄにメモリチップ毎の読み出しアドレスを送信した後、同時リード開始コマンドＣ１０を同時送信し、メモリチップ１１ａ〜１１ｄの夫々は、同時リード開始コマンドＣ１０を受信したとき、リードを開始するように構成したので、ピーク電流を大きくすることなくメモリチップ１１ａ〜１１ｄに対する同時リードを実行することができるようになる。

（第２の実施の形態）
第２の実施の形態のマルチチップパッケージは、第１の実施の形態のマルチチップパッケージから転送コントローラを除いた構成となっている。図２２は、第２の実施の形態のマルチチップパッケージを搭載したＳＳＤの構成例を説明する図である。なお、本第２の実施の形態の説明において、第１の実施の形態と同様の機能を備える構成要素には同一の符号を付し、詳細な説明は省略する。

図２２に示すように、ＳＳＤ３００は、ＮＡＮＤメモリ５と、転送コントローラ６と、ＲＡＭ３と、電源回路４と、を備えている。ＮＡＮＤメモリ５は、複数（ここでは４つ）のマルチチップパッケージ（マルチチップパッケージ５ａ〜５ｄ）を備えて構成されている。マルチチップパッケージ５ａ〜５ｄの夫々は、夫々メモリセルアレイ１１１を備えた複数（ここでは４つ）のメモリチップ（メモリチップ１１ａ〜１１ｄ）が積層されて構成されている。なお、各メモリチップ１１ａ〜１１ｄの構成は、第１の実施の形態と同一である。ＮＡＮＤメモリ５は、電源回路４が生成した内部電源を用いて動作する。

転送コントローラ６は、ホストＩ／Ｆコントローラ２１と、ＲＡＭコントローラ２２と、ＭＰＵ２４と、クロックコントローラ２５と、ＮＡＮＤコントローラ２６と、をさらに備えている。

マルチチップパッケージ５ａ〜５ｄは夫々独立に信号線群（チャネルＣｈ．０〜Ｃｈ．３）を介してＮＡＮＤコントローラ２６に接続されている。ＮＡＮＤコントローラ２６は、ＭＰＵ２４からの読み出し指示／書き込み指示／消去指示に基づいて、マルチチップパッケージ５ａ〜５ｄに夫々個別にコマンド、アドレス、データを含むＩ／Ｏ信号と制御信号とを送信し、マルチチップパッケージ５ａ〜５ｄに対するリード／プログラム／イレースを実行する。

図２３は、第２の実施の形態のマルチチップパッケージ５ａ内のメモリチップ１１ａ〜１１ｄ間の接続例を説明する図である。図２４は、マルチチップパッケージ５ａにおける設定ピン１３１の設定例を説明する図である。なお、マルチチップパッケージ５ｂ〜５ｄの接続は、マルチチップパッケージ５ａと同等である。

図２３に示すように、メモリチップ１１ａ〜１１ｄのクロックピン１３０は互いに接続され、図２４に示すように、メモリチップ１１ａのＣＬＫ＿ＥＸＴおよびＣＬＫ＿ＩＮＴがともに“Ｈ”に設定される。これにより、メモリチップ１１ａでは、基本クロック発生回路１１２が発生したクロックは、スイッチトランジスタＮＰ１、ＮＰ２、メモリチップ１１ａのクロックピン１３０を介してメモリチップ１１ｂ〜１１ｄの夫々に供給される。

メモリチップ１１ｂ〜１１ｄでは、ＣＬＫ＿ＥＸＴが“Ｈ”、ＣＬＫ＿ＩＮＴが“Ｌ”に設定されている。また、メモリチップ１１ａ〜１１ｄのチップアドレスＡＤＤ＿Ｃの設定は、第１の実施の形態と同一の設定となっている。したがって、メモリチップ１１ａ〜１１ｄは、メモリチップ１１ａの基本クロック発生回路１１２が発生したクロックに夫々異なる遅延量を加えて動作するようになる。

なお、転送コントローラ２からの制御信号線は、メモリチップ１１ａ〜１１ｄに共通入力される。また、Ｉ／Ｏ信号線は、転送コントローラ２とメモリチップ１１ａ〜１１ｄの夫々との間でバス接続されている。また、メモリチップ１１ａ〜１１ｄの夫々からのレディービジー（Ｒｙ／Ｂｙ）信号線は、転送コントローラ２に共通接続されている。

第２の実施の形態のＩ／Ｏ信号とプログラム／イレース／リード動作のタイミングは第１の実施の形態と同等であるので、説明を省略する。

なお、以上の説明においては、メモリチップ１１ａ〜１１ｄはメモリチップ１１ａが備える基本クロック発生回路１１２からのクロック信号を基本クロックとして用いるとして説明したが、メモリチップ１１ａ〜１１ｄのうちのどのメモリチップが備える基本クロック発生回路１１２が生成するクロック信号を基本クロックとして用いてもよい。また、基本クロックを生成するクロック生成回路をメモリチップ１１ａ〜１１ｄの外に設け、該クロック発生回路からのクロック信号を基本クロックとして用いるようにしても構わない。

このように、本発明の第２の実施の形態によれば、基本クロック発生回路１１２が生成したクロック信号をメモリチップ１１ａ〜１１ｄの夫々に共通入力するようにし、メモリチップ１１ａ〜１１ｄの夫々は、前記クロック信号にメモリチップ毎に異なる時間の遅延を加えるクロック選択・遅延回路１１３を備え、電位発生回路１１６が生成した電位をクロック選択・遅延回路１１３が遅延させたクロック信号に基づくタイミングでメモリセルアレイ１１１に印加する、ように構成したので、メモリチップ１１ａ〜１１ｄの消費電流のピークが重なることを防止することができるので、消費電流のピーク値を低減することができるようになる。

第１および第２の実施の形態では、メモリチップ１１ａ〜１１ｄは、クロック信号を生成する基本クロック発生回路１１２と、外部からのクロック信号の入力を受け付けるクロックピン１３０とを備え、クロック選択・遅延回路１１３は、基本クロック発生回路１１２が生成するクロック信号とクロックピン１３０からのクロック信号とのうちの１つを選択し、選択したクロック信号に複数の夫々異なる時間のうちの１つの時間の遅延を加えるクロック遅延回路と、を備えるように構成している。したがって、ＣＬＫ＿ＩＮＴ＝“Ｈ”、ＣＬＫ＿ＥＸＴ＝“Ｌ”とすることによって、第１および第２の実施の形態のメモリチップ１１ａ〜１１ｄをシングルチップパッケージ構成で使用することもできる。

また、クロック選択・遅延回路１１３は、クロック信号にメモリチップ毎に設定されたチップアドレスに応じた時間の遅延を加える、ように構成したので、メモリチップ１１ａ〜１１ｄをマルチチップパッケージを構成する場合に遅延量を設定するピンを用意することなくメモリチップ毎に異なる時間の遅延を加えることができ、かつマルチチップパッケージの消費電流のピーク値を低減することができるようになる。

なお、クロックピン１３０を介してクロック信号を外部に出力できるようにしている。が、クロック信号の入力を受け付けるピンとクロック信号の出力を行うピンとを分けて構成してもよい。

また、Ｎチャネル型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタとを組み合わせて構成したことによって、メモリチップ１１ａからメモリチップ１１ｂ〜１１ｄにフルスイングのクロック信号を供給できるようになっているが、スイッチトランジスタＮＰ１、ＮＰ２は、Ｎチャネル型のＭＯＳトランジスタで構成するようにしてもよい。

１ ＮＡＮＤメモリ、２ 転送コントローラ、３ ＲＡＭ、４ 電源回路、５ ＮＡＮＤメモリ、５ａ〜５ｄ マルチチップパッケージ、６ 転送コントローラ、１１ａ〜１１ｄ メモリチップ、１１１ メモリセルアレイ、１１２ 基本クロック発生回路、１１３ クロック遅延・選択回路、１１４ 入出力回路、１１５ シーケンス制御回路、１１６ 電位発生回路、１１７ アドレス発生回路、１１８ ロウデコーダ、１１９ カラムデコーダ、１２０ センスアンプ／データラッチ回路、１３０ クロックピン、１３１ａ 外部クロック設定ピン、１３１ｂ 内部クロック設定ピン、１３１ｃ１ チップアドレス設定ピン、１３１ｃ２ チップアドレス設定ピン、１００ ＳＳＤ、２００ ホスト装置、３００ ＳＳＤ。

Claims (11)

1. メモリセルアレイと、前記メモリセルアレイに印加する電位を生成する電位発生回路と、前記メモリセルアレイに前記電位発生回路が生成した電位を印加して前記メモリセルアレイに対するアクセスを行う周辺回路と、を夫々備える複数のメモリチップと、
   クロック信号を生成するクロック発生回路と、
   前記クロック発生回路が生成したクロック信号を前記複数のメモリチップの夫々に共通入力するクロック配線と、
   を備え、
   前記複数のメモリチップは、夫々、前記クロック配線から入力されるクロック信号にメモリチップ毎に異なる時間の遅延を加えるクロック遅延回路をさらに備え、
   前記周辺回路は、前記電位発生回路が生成した電位を前記クロック遅延回路が遅延させたクロック信号に基づくタイミングで前記メモリセルアレイに印加する、
   ことを特徴とするマルチチップパッケージ。
2. ホスト装置と前記複数のメモリチップとの間のデータ転送を行う転送コントローラをさらに備える、ことを特徴とする請求項１に記載のマルチチップパッケージ。
3. 前記クロック発生回路は、前記転送コントローラに備えられる、ことを特徴とする請求項２に記載のマルチチップパッケージ。
4. 前記クロック発生回路は、前記複数のメモリチップのうちの１つに備えられる、
   ことを特徴とする請求項１に記載のマルチチップパッケージ。
5. 前記複数のメモリチップを互いに識別するためのチップアドレスが設定されるチップアドレス設定部をさらに備え、
   前記クロック遅延回路は、前記クロック配線から入力されるクロック信号に前記チップアドレス設定部に設定されたチップアドレスに応じた時間の遅延を加える、
   ことを特徴とする請求項１〜請求項４のうちの何れか一項に記載のマルチチップパッケージ。
6. 前記転送コントローラは、書き込み対象のデータを前記複数のメモリチップの夫々に送信した後、書き込み開始指令を前記複数のメモリチップの夫々に同時送信し、
   前記複数のメモリチップは、夫々、前記転送コントローラから受信する前記データを一時記憶するデータ記憶回路を備え、前記書き込み開始指令を受信したとき、前記複数のメモリチップが夫々備える周辺回路は、前記データ記憶回路が一時記憶している前記書き込み対象のデータの前記メモリセルアレイへの書き込みを開始する、
   ことを特徴とする請求項２または請求項３に記載のマルチチップパッケージ。
7. 前記転送コントローラは、消去対象のブロックアドレスを前記複数のメモリチップの夫々に送信した後、消去開始指令を前記複数のメモリチップの夫々に同時送信し、
   前記複数のメモリチップが夫々備える周辺回路は、前記消去開始指令を受信したとき、前記メモリセルアレイのうちの前記消去対象のブロックアドレスの記憶内容の消去を開始する、
   ことを特徴とする請求項２または請求項３に記載のマルチチップパッケージ。
8. 前記転送コントローラは、メモリチップ毎の読み出しアドレスを前記複数のメモリチップの夫々に送信した後、読み出し開始指令を前記複数のメモリチップの夫々に同時送信し、
   前記複数のメモリチップが夫々備える周辺回路は、前記読み出し開始指令を受信したとき、前記メモリセルアレイの前記読み出しアドレスが指定する位置からのデータの読み出しを開始する、
   ことを特徴とする請求項２または請求項３に記載のマルチチップパッケージ。
9. マルチチップパッケージを構成するメモリチップであって、
   メモリセルアレイと、
   前記メモリセルアレイに印加する電位を生成する電位発生回路と、
   第１クロック信号を生成するクロック発生回路と、
   第２クロック信号の入力を受け付けるクロック入力ピンと、
   前記クロック発生回路が生成する第１クロック信号と前記クロック入力ピンが受け付ける第２クロック信号とのうちの何れか１つを選択するクロック選択回路と、
   前記クロック選択回路が選択したクロック信号に複数の夫々異なる時間のうちの１つの時間の遅延を加えるクロック遅延回路と、
   前記クロック遅延回路が遅延させたクロック信号に基づくタイミングで前記電位発生回路が生成した電位を前記メモリセルアレイに印加して前記メモリセルアレイに対するアクセスを行う周辺回路と、
   を備えることを特徴とするメモリチップ。
10. 前記マルチチップパッケージを構成するメモリチップを互いに識別するためのチップアドレスが設定されるチップアドレス設定部をさらに備え、
    前記クロック遅延回路は、前記選択したクロック信号に前記チップアドレス設定部に設定されたチップアドレスに応じた時間の遅延を加える、
    ことを特徴とする請求項９に記載のメモリチップ。
11. 前記第１クロックを外部に出力するクロック出力ピンをさらに備える、ことを特徴とする請求項９または請求項１０に記載のメモリチップ。

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