JP5253901B2 - メモリシステム - Google Patents

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Description

本発明は、不揮発性半導体記憶装置を用いて構成されるメモリシステムに関する。
コンピュータシステムに用いられる外部記憶装置として、フラッシュメモリ（フラッシュＥＥＰＲＯＭ）を搭載したメモリシステムとしてＳＳＤ（Solid State Drive）が注目されている。フラッシュメモリは、磁気ディスク装置に比べ、高速、軽量などの利点を有している。
ＳＳＤ内には、複数のフラッシュメモリチップ、ホスト装置からの要求に応じて各フラッシュメモリチップのリード／ライト制御を行うコントローラ、各フラッシュメモリチップとホスト装置との間でデータ転送を行うためのバッファメモリ、電源回路、ホスト装置に対する接続インタフェースなどを備えている（例えば、特許文献１）。
しかしながら、ＳＳＤを設計する場合、コントローラチップのＰｉｎ数や実装面積が限られた中で、データ容量を増やすために、メモリＣｈｉｐを複数枚Ｓｔａｃｋ（積層）したＳｔａｃｋ品を使用する必要がある。かかるＳｔａｃｋ品では、内部でＩＯ信号線および制御信号線をメモリＣｈｉｐ数分纏めた形となり、各信号線の負荷容量もＳｔａｃｋしたメモリＣｈｉｐ数につれて大きくなる。
各信号線の負荷容量が大きくなると、ＩＯ信号および制御信号のＣＲ遅延による遅れが生じ、同期設計したコントローラを使用した場合、低負荷（Ｓｔａｃｋ数：少）ではメモリからの読み取りデータをラッチして出力できるが、高負荷（Ｓｔａｃｋ数：多）ではＣＲ遅延によってメモリから読み出したデータの遅延のため、ラッチして出力できないおそれがある。同様に、各信号線の負荷容量が大きくなると、信号遅延のためにメモリに対する書き込みエラーが発生するおそれがある。
特許第３６８８８３５号公報
本発明は、上記課題に鑑みてなされたものであり、不揮発性記憶部の信号線の負荷容量が増大した場合においても、信号遅延を防止することが可能なメモリシステムを提供することを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、複数の不揮発性メモリチップが搭載される不揮発性記憶部と、前記不揮発性記憶部を制御するコントロール回路と、前記コントロール回路を制御するＭＰＵと、ホストとの通信を行うインタフェース回路とが基板上に搭載されるメモリシステムにおいて、前記コントロール回路と前記複数の不揮発性メモリチップ間の信号線の接続を切り替えるバススイッチを備えたことを特徴とする。
本発明によれば、コントローラ回路と不揮発性記憶部に搭載される複数の不揮発性メモリチップ間の信号線の接続を切り替えるバススイッチを設けているので、不揮発性記憶部にアクセスする場合に、バススイッチにより、アクセスする不揮発性メモリチップを接続する一方、アクセスしない不揮発性メモリチップとの接続を遮断することができ、不揮発性記憶部に対するアクセス時の信号線の負荷容量を低減でき、不揮発性記憶部の信号線の負荷容量が増大した場合においても、信号遅延を防止することが可能なメモリシステムを提供することが可能となるという効果を奏する。
以下に、この発明につき図面を参照しつつ詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。また、下記実施例における構成要素には、当業者が容易に想定できるものまたは実質的に同一のものが含まれる。
本実施例のメモリシステムは、不揮発性半導体記憶装置を含み、たとえば、パーソナルコンピュータなどのホスト装置の２次記憶装置（ＳＳＤ：Solid State Drive）として使用され、ホスト装置から書込要求が出されたデータを記憶し、またホスト装置から読出要求のあったデータを読出してホスト装置に出力する機能を有する。
［ＳＳＤの構成例］
図１は、ＳＳＤ１００の構成例を示すブロック図である。ＳＳＤ１００は、システム基板（基板）１２０に搭載されたＡＳＩＣおよびＮＡＮＤメモリ１０で構成されている。また、ＡＳＩＣには、ドライブ制御回路４，電源回路５，ＤＲＡＭ２０が搭載されている。
ＳＳＤ１００は、ＡＴＡインタフェース（ＡＴＡ Ｉ／Ｆ）２などのメモリ接続インタフェースを介してパソコンあるいはＣＰＵコアなどのホスト装置（ホスト）１と接続され、ホスト装置１の外部メモリとして機能する。また、ＳＳＤ１００は、ＲＳ２３２Ｃインタフェース（ＲＳ２３２Ｃ Ｉ／Ｆ）３などの通信インタフェースを介して、デバッグ用機器２００との間でデータを送受信することができる。ＳＳＤ１００は、不揮発性メモリとしてのＮＡＮＤフラッシュメモリ（以下、ＮＡＮＤメモリと略す）１０と、コントローラとしてのドライブ制御回路４と、揮発性メモリとしてのＤＲＡＭ２０と、電源回路５と、状態表示用のＬＥＤ６などを備えている。
電源回路５は、ホスト装置１側の電源回路から供給される外部直流電源から複数の異なる内部直流電源電圧を生成し、これら内部直流電源電圧をＳＳＤ１００内の各回路に供給する。また、電源回路５は、外部電源の立ち上がりまたは立ち下がりを検知し、パワーオンリセット信号またはパワーオフリセット信号を生成して、ドライブ制御回路４に供給する。
ＮＡＮＤメモリ（不揮発性記憶部）１０は、４ＣｈのＮＡＮＤメモリパッケージ１０ａ〜１０ｄを有する。１つのＮＡＮＤメモリパッケージは、積層された複数のＮＡＮＤメモリチップ（以下、「Ｃｈｉｐ」と称する）によって構成されている。図１に示す例では、例えば、ＮＡＮＤメモリパッケージ１０ａは、８枚のＣｈｉｐ０〜７（例えば、１Ｃｈｉｐ＝１６ＧＢ）がＳｔａｃｋされた８ＳｔａｃｋＣｈｉｐ１０ａ１と、８枚のＣｈｉｐ８〜１５がＳｔａｃｋされた８ＳｔａｃｋＣｈｉｐ１０ａ２とを備え、他のＮＡＮＤメモリパッケージ１０ｂ〜ｄも同様に、２組の８ＳｔａｃｋＣｈｉｐを備えており、ＮＡＮＤメモリ１０は１２８ＧＢの容量を有する。４ＣｈのＮＡＮＤメモリパッケージ１０ａ〜１０ｄは、４並列動作が可能となっている。
ＤＲＡＭ２０は、ホスト装置１とＮＡＮＤメモリ１０間でのデータ転送用キャッシュおよび作業領域用メモリとして機能する。ドライブ制御回路４は、ホスト装置１とＮＡＮＤメモリ１０との間でＤＲＡＭ２０を介してデータ転送制御を行うとともに、ＳＳＤ１００内の各構成要素を制御する。また、ドライブ制御回路４は、状態表示用ＬＥＤ６にステータス表示用信号を供給するとともに、電源回路５からのパワーオン／オフリセット信号を受けて、リセット信号およびクロック信号を自回路内およびＳＳＤ１００内の各部に供給する機能も有している。
各ＮＡＮＤメモリチップは、データ消去の単位であるブロックを複数配列して構成されている。図２は、ＮＡＮＤメモリチップに含まれる１個のブロックの構成例を示す回路図である。各ブロックは、Ｘ方向に沿って順に配列された（ｍ＋１）個のＮＡＮＤストリングを備えている（ｍは、０以上の整数）。（ｍ＋１）個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、ドレインがビット線ＢＬ０〜ＢＬｍに接続され、ゲートが選択ゲート線ＳＧＤに共通接続されている。また、選択トランジスタＳＴ２は、ソースがソース線ＳＬに共通接続され、ゲートが選択ゲート線ＳＧＳに共通接続されている。
各メモリセルトランジスタＭＴは、半導体基板上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（metal oxide semiconductor field effect transistor）から構成される。積層ゲート構造は、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（浮遊ゲート電極）、及び電荷蓄積層上にゲート間絶縁膜を介在して形成された制御ゲート電極を含んでいる。メモリセルトランジスタＭＴは、浮遊ゲート電極に蓄えられる電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記憶する。メモリセルトランジスタＭＴは、１ビットを記憶するように構成されていてもよいし、多値（２ビット以上のデータ）を記憶するように構成されていてもよい。
各ＮＡＮＤストリングにおいて、（ｎ＋１）個のメモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、複数のメモリセルトランジスタＭＴは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でＹ方向に直列接続される。
そして、最もドレイン側に位置するメモリセルトランジスタＭＴから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｎにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｎに接続されたメモリセルトランジスタＭＴのソースは選択トランジスタＳＴ２のドレインに接続されている。
ワード線ＷＬ０〜ＷＬｎは、ブロック内のＮＡＮＤストリング間で、メモリセルトランジスタＭＴの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルトランジスタＭＴの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｍ＋１）個のメモリセルトランジスタＭＴは１ページとして取り扱われ、このページごとにデータの書き込み及びデータの読み出しが行われる。
また、ビット線ＢＬ０〜ＢＬｍは、ブロック間で、選択トランジスタＳＴ１のドレインを共通に接続している。つまり、複数のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。
図１に示したように、ＮＡＮＤメモリ１０においては、４つの並列動作要素であるＮＡＮＤメモリパッケージ１０ａ〜１０ｄが各８ビットの４チャネル（４Ｃｈ）を介してドライブ制御回路４に並列接続されている。４つのＮＡＮＤメモリパッケージ１０ａ〜１０ｄを単独動作させるか、並列動作させるか、ＮＡＮＤメモリ１０の倍速モードを使用するか否か、という組み合わせにより、下記３種類のアクセスモードが提供される。
（１）８ビットノーマルモード
１Ｃｈだけ動作させ、８ビット単位で読み書きをするモードである。転送サイズの１単位はページサイズ（４ｋＢ）である。
（２）３２ビットノーマルモード
４Ｃｈ並列で動作させ、３２ビット単位で読み書きをするモードである。転送サイズの１単位はページサイズ×４（１６ｋＢ）である。
（３）３２ビット倍速モード
４Ｃｈ並列で動作させ、更に、ＮＡＮＤメモリ１０の倍速モードを利用して読み書きをするモードである。転送サイズの１単位はページサイズ×４×２（３２ｋＢ）である。
４Ｃｈ並列動作する３２ビットノーマルモードまたは３２ビット倍速モードでは、並列動作する４または８ブロックが、ＮＡＮＤメモリ１０としての消去単位となり、並列動作する４または８ページが、ＮＡＮＤメモリ１０としての書き込み単位及び読み出し単位となる。
図３は、ドライブ制御回路４のハードウェア的な内部構成例を示すブロック図である。ドライブ制御回路４は、データアクセス用バス１０１、第１の回路制御用バス１０２、及び第２の回路制御用バス１０３を備えている。第１の回路制御用バス１０２には、ドライブ制御回路４全体を制御するプロセッサ１０４が接続されている。第１の回路制御用バス１０２には、ＮＡＮＤメモリ１０に記憶された各管理プログラム（ＦＷ：ファームウエア）をブートするブート用プログラムが格納されたブートＲＯＭ１０５がＲＯＭコントローラ１０６を介して接続されている。また、第１の回路制御用バス１０２には、図１に示した電源回路５からのパワーオン／オフリセット信号を受けて、リセット信号及びクロック信号を各部に供給するクロックコントローラ１０７が接続されている。
第２の回路制御用バス１０３は、第１の回路制御用バス１０２に接続されている。第２の回路制御用バス１０３には、図１に示した状態表示用ＬＥＤ６にステータス表示用信号を供給するパラレルＩＯ（ＰＩＯ）回路１０８、ＲＳ２３２Ｃ Ｉ／Ｆ３を制御するシリアルＩＯ（ＳＩＯ）回路１０９が接続されている。
ＡＴＡインタフェースコントローラ（ＡＴＡコントローラ）１１０、第２のＥＣＣ（Error Check and Correct）回路１１１、ＮＡＮＤコントローラ１１２、及びＤＲＡＭコントローラ１１３は、データアクセス用バス１０１と第１の回路制御用バス１０２との両方に接続されている。ＡＴＡコントローラ１１０は、ＡＴＡインタフェース２を介してホスト装置１との間でデータを送受信する。データアクセス用バス１０１には、データ作業領域として使用されるＳＲＡＭ１１４がＳＲＡＭコントローラ１１５を介して接続されている。ＳＲＡＭ１１４には、ＮＡＮＤメモリ１０に記憶されているファームウエアが起動時、ブートＲＯＭ１０５に記憶されたブート用プログラムによって転送される。
ＮＡＮＤコントローラ１１２は、ＮＡＮＤメモリ１０の各ＮＡＮＤメモリパッケージ１０ａ〜１０ｄとのインタフェース処理を行うＮＡＮＤ Ｉ／Ｆ１１６、第１のＥＣＣ回路１１７、ＮＡＮＤメモリ１０−ＤＲＡＭ２０間のアクセス制御を行うＤＭＡ転送制御用ＤＭＡコントローラ１１８、およびプロセッサ１０４により制御データが書き込まれる制御レジスタ１１９を備えている。
ＮＡＮＤメモリ１０にデータを書き込む場合は、第１のＥＣＣ回路１１７は、書き込み対象のデータに対して、所定単位データＤ（例えば、５１２Ｂ）毎に、誤り検出符号（例えば、ＣＲＣ３２）および１ｂｉｔの訂正能力がある第１の誤り訂正符号（例えば、ハミング符号）を生成して付加する。また、第１のＥＣＣ回路１１７は、８個の単位データＤ毎に、複数ｂｉｔ（例えば、４８ｂｉｔ）の訂正能力がある第２の誤り訂正符号（例えば、ＢＣＨ符号）を生成して付加する。誤り検出符号および第１の誤り訂正符号が付加されたデータがＮＡＮＤ Ｉ／Ｆ１１６によりＮＡＮＤメモリ１０に書き込まれる。
また、ＮＡＮＤメモリ１０からデータを読み出す場合は、第１のＥＣＣ回路１１７は、ＮＡＮＤ Ｉ／Ｆ１１６によりＮＡＮＤメモリ１０から読み出されたデータに対して、まず、第１の誤り訂正を行った後、誤り検出符号で誤りがあるか否かを検出し、第１の誤り訂正後のデータ、第１の誤り訂正による訂正ｂｉｔ数、および誤り検出結果を、ＤＭＡコントローラ１１８を介して、ＤＲＡＭ２０に格納する。第２のＥＣＣ回路１１１は、誤り検出結果で誤りがある場合に、すなわち、第１の誤り訂正で誤りを訂正できなかった場合に、第２の誤り訂正を行って、第２の誤り訂正後のデータおよび第２の誤り訂正による訂正ｂｉｔ数をＤＲＡＭ２０に格納する。
［ＮＡＮＤコントローラおよびＮＡＮＤメモリ］
図４は、ＮＡＮＤ Ｉ／Ｆ１１６とＮＡＮＤメモリ１０との接続を説明するための図である。ＮＡＮＤ Ｉ／Ｆ１１６は、４Ｃｈのインタフェース回路であるＣｈ０〜Ｃｈ３制御部２１０ａ〜２１０ｄを備えており、Ｃｈ０〜Ｃｈ３制御部２１０ａ〜２１０ｄの制御信号ピン２０１およびＩＯ信号ピン２０２は、Ｃｈ０〜Ｃｈ３のＮＡＮＤパッケージ１０ａ〜１０ｄ（ＮＡＮＤ Ｃｈ０〜Ｃｈ３）とそれぞれ独立に接続されている。制御信号ピン２０１からは制御信号が出力され、ＩＯピン２０２からは８ビットのデータＩＯ０〜７が入出力される。ＣＥ（チップイネーブル）０〜３信号は、ＮＡＮＤパッケージ１０ａ〜１０ｄ（ＮＡＮＤ Ｃｈ０〜Ｃｈ３）を選択する。
以下の説明では、各Ｃｈの構成は同一であるので、Ｃｈ０を代表させて説明する。図５および図６は、ＮＡＮＤメモリ１０の負荷容量およびＣＲ遅延を説明するための図である。図６において、２１３は入出力ＩＯ，２１４および２１５は出力ＩＯを示している。
図５に示すように、８ＳｔａｃｋＣｈｉｐ１０ａ１は、ＩＯ信号（ＩＯデータＩＯ０〜７（アドレスデータを含む））、制御信号｛ＷＥ（ライトイネーブル）信号、ＲＥ（リードイネーブル）信号、ＣＬＥ（コマンドラッチイネーブル）信号、ＡＬＥ（アドレスラッチイネーブル）信号、ＷＰ（ライトプロテクト）信号等｝が１本／８Ｃｈｉｐであるので、負荷容量が８倍に増加する。また、ＮＡＮＤパッケージ１０ａは、信号ｐｉｎを減らすために、ＩＯ信号ＩＯ０〜７および制御信号／２個の８ＳｔａｃｋＣｈｉｐ１０ａ１，１０ａ２としているため、負荷容量がさらに２倍に増加する。このため、ＣＲ遅延が増加する。また、一般に負荷容量はＩＯ信号＞制御信号であるため、ＩＯ信号と制御信号で遅延差が生じる。
図７は、ＮＡＮＤメモリ１０からのデータの読み出しを説明するためのタイミングチャートである。同図において、（Ａ）はＲＥ信号、（Ｂ）はＩＯデータを示している。ここで、システムは、ＲＥ信号の立ち下がりからｔＲＥＡ経過した後に、読み出しデータの出力が保証され、ＲＥの立ち上がりからｔＲＬＯＨ経過した後は、読み出しデータの出力が保証されないスペックであるとする。この場合、負荷容量が大きくＣＲ遅延が大きい場合は、ｔＲＥＡが遅れ負荷容量が小さい場合のラッチタイミングではデータを取得できなくなってしまい、そのタイミング調整が必要となる。
図８〜図１０を参照して、ＮＡＮＤ Ｉ／Ｆ１１６のＣｈ制御部に完全同期設計回路を搭載した場合の信号遅延について説明する。図８は、完全同期設計回路を説明するための図、図９は、負荷容量が小さい場合のタイミングチャート、図１０は、負荷容量が大きい場合のタイミングチャートを示している。なお、以下、フリップフロップをＦＦと表記する。
図８において、Ｃｈ０制御部２１０ａは、クロックコントローラ１０７（図３参照）で生成された内部クロックＣＬＫに同期してＲＥを出力するＦＦ_ＲＥと、内部クロックＣＬＫに同期してＩＯ［７：０］をラッチして出力するＦＦ_ＤＡＴＡ［７：０］とを備えている。同図において、ｔ１は、ＩＯとＣＲ遅延、ｔ２，ｔ５は、伝搬（配線）遅延、ｔ４はＩＯ遅延、ｔＲＥＡはＮＡＮＤデータ出力とＩＯとＣＲ遅延を示している。
図９および図１０において、（Ａ）は内部ＣＬＫ、（Ｂ）はＦＦ_ＲＥ出力、（Ｃ）はＮＡＮＤ ＲＥ、（Ｄ）はＮＡＮＤ ＩＯ［７：０］、（Ｅ）はＦＦ_ＤＡＴＡ［７：０］入力、（Ｆ）はＦＦ_ＤＡＴＡ［７：０］出力を示している。
図９に示すように、負荷容量が小さい場合には、ｔ１およびｔＲＥＡのＣＲ遅延が小さいため、内部クロックＣＬＫのタイミングでデータを取得することができる。他方、図１０に示すように、負荷容量が大きい場合には、ｔ１およびｔＲＥＡのＣＲ遅延が大きくなるため、内部クロックＣＬＫのタイミングでデータを取得することができなくなってしまう。なお、ここでは、データリードの場合を説明したが、信号遅延によりライトエラーが発生する場合もある。このため、信号遅延を防止するために、ＮＡＮＤメモリ１０のアクセス（リード／ライト）時に信号線（バスライン）の負荷容量を低減する必要がある。
［ＮＡＮＤメモリ１０のリード／ライト時の負荷容量の低減］
図１１〜図１５を参照して、ＮＡＮＤメモリ１０のアクセス時に、信号線の負荷容量を低減して信号遅延を防止する方法について説明する。本実施の形態では、ＮＡＮＤコントローラ１１２とＣｈｉｐ間の信号線の接続を切り替えるバススイッチを設け、ＮＡＮＤメモリ１０のリード／ライト時にアクセスしないＣｈｉｐとの接続を遮断することにより、リード／ライト時の信号線の負荷容量を低減して信号遅延を防止する。
（実施例１）
図１１は、実施例１に係るＮＡＮＤコントローラ１１２およびＮＡＮＤメモリ１０を説明するための図である。図１１において、上記図６と同様の機能を有する部位には同一符号を付しており、共通する部分の説明を省略する。実施例１は、図１１に示すように、システム基板上１２０にバススイッチ３００ａを設けた構成である。なお、同図では、Ｃｈ０のみを図示しているが、他のＣｈ１〜３についても同様にバススイッチが設けられている。また、同図において、２１７は出力ＩＯを示している。
実施例１では、システム基板板１２０上に、ＩＯ信号ＩＯ０〜７および制御信号（ＷＥ，ＲＥ、・・・）の信号線の接続を、８ＳｔａｃｋＣｈｉｐ１０ａ１と８ＳｔａｃｋＣｈｉｐ１０ａ２とで切り替えるためのバススイッチ３００ａを配置した。ＩＯ用のバススイッチ３００ａは、８ビット幅のスイッチが用いられており、制御信号用のバススイッチ３００ａは、１ビット幅のスイッチが用いられている。同図では、バススイッチ３００ａを模式的に示しており、バススイッチ３００ａは公知のバススイッチを使用することができるので、その詳細な説明を省略する。ＮＡＮＤコントローラ１１２のＮＡＮＤ Ｉ／Ｆ１１６は、バススイッチ３００ａの切り替えを制御するバススイッチ制御部２２０を備えている。
バススイッチ制御部２２０は、バススイッチ切替信号によりバススイッチ３００ａの切替制御を実行し、リード／ライト時のアドレスに応じてバススイッチ３００ａの上位（８ＳｔａｃｋＣｈｉｐ１０ａ１側）／下位（８ＳｔａｃｋＣｈｉｐ１０ａ２側）の切り替えを行う。バススイッチ制御部２２０は、プロセッサ１０４から８ＳｔａｃｋＣｈｉｐ１０ａ０側のアクセス命令がきた場合には、バススイッチ切替信号ＳＥＬ＝Ｌｏｗを、８ＳｔａｃｋＣｈｉｐ１０ａ１側のアクセス命令がきた場合には、バススイッチ切替信号ＳＥＬ＝Ｈｉｇｈを、各バススイッチ３００ａに出力する。バススイッチ制御部２２０は、ｃｈ１〜ｃｈ３に設けられたバススイッチ（不図示）についても同様にその切り替えを制御する。
バススイッチ３００ａは、バススイッチ切替信号ＳＥＬ＝Ｌｏｗの場合は、８ＳｔａｃｋＣｈｉｐ１０ａ１側を接続し、バススイッチ切替信号（ＳＥＬ）＝Ｈｉｇｈの場合は、８ＳｔａｃｋＣｈｉｐ１０ａ２側を接続する。
これにより、８ＳｔａｃｋＣｈｉｐ１０ａ１に対するリード／ライトの場合は、８ＳｔａｃｋＣｈｉｐ１０ａ２が切断された状態であり、また、８ＳｔａｃｋＣｈｉｐ１０ａ２に対するリード／ライトの場合は、８ＳｔａｃｋＣｈｉｐ１０ａ１が切断された状態であるので、リード／ライト時の信号線の負荷容量を１／２にすることができる。
なお、実施例１では、負荷の分割数を２つとしているが、本発明はこれに限られるものではなく、ＮＡＮＤコントローラ１１２のｐｉｎ数やＮＡＮＤメモリ１０の負荷に応じて適宜分割することができる。
（実施例２）
上記実施例１は、システム基板上１２０にバススイッチ３００ａを設けた構成である。これに対して、実施例２は、各ＮＡＮＤメモリパッケージ１０ａ〜１０ｄの内部にバススイッチを設けた構成である。図１２は、実施例２に係るＮＡＮＤメモリ１０を説明するための図である。同図では、ＮＡＮＤメモリパッケージ１０ａのみを示しているが、ＮＡＮＤメモリパッケージ１０ｂ〜１０ｄも同様な構成である。
同図に示すように、ＮＡＮＤメモリパッケージ１０ａの内部には、８ＳｔａｃｋＣｈｉｐ１０ａ１のＣｈｉｐ０〜７のいずれか１つを選択して接続するバススイッチ３０１ａ１と、８ＳｔａｃｋＣｈｉｐ１０ａ２のＣｈｉｐ０〜７のいずれか１つを選択して接続するバススイッチ３０１ａ２とが設けられている。バススイッチ３０１ａ１、３０１ａ２は、アクセスアドレスに基づいてアクセスするＣｈｉｐを選択（デコード）し、選択したＣｈｉｐを接続する。実施例２では、バススイッチ３０１ａ１、３０１ａ２はアクセスアドレスに基づいてアクセスするＣｈｉｐを選択する構成であるので、実施例１のように、バススイッチ制御部２２０（図１１参照）を設ける必要がなくなる。
実施例２では、ＩＯ信号用のバススイッチ３０１ａ、３０１ｂのみを示しているが、その他、ＷＥ／ＲＥ等の制御信号全てに対して、バススイッチを設けることにしてもよい。また、実施例２では、８ＳｔａｃｋＣｈｉｐ１０ａ１，１０ａ２毎にバススイッチを設ける構成としたが、図１３−１に示すように、８ＳｔａｃｋＣｈｉｐ１０ａ１，１０ａ２のＣｈｉｐの接続の切り替えを１つのバススイッチ３０２ａで行う構成としてもよい。また、図１３−２に示すように、ＮＡＮＤメモリパッケージを１つの８ＳｔａｃｋＣｈｉｐで構成し、８ＳｔａｃｋＣｈｉｐに１つのバススイッチを設ける構成としてもよい。また、図１３−３に示すように、８ＳｔａｃｋＣｈｉｐ毎にＮＡＮＤメモリパッケージを構成し、各８ＳｔａｃｋＣｈｉｐに１つのバススイッチを設けると共に、各８ＳｔａｃｋＣｈｉｐでＣｈｉｐが同時に選択されるのを防止するために、バススイッチ３０１ａ１、３０１ａ２に、ＣＥ（チップイネーブル）０〜３信号を入力する構成としてもよい。バススイッチ３０１ａ１、３０１ａ２はＣＥ（チップイネーブル）０〜３信号に基づいてＣｈｉｐ群を選択し、さらに、アクセスアドレスに基づいてアクセスするＣｈｉｐを選択（デコード）し、選択したＣｈｉｐを接続する。これにより、本実施例２によれば、実施例１の効果に加えて、コントローラ側がバススイッチを制御する必要がなり、またバススイッチがメモリに内蔵されるため部品数を減るため小型化を図ることができる。
（実施例３）
上記実施例２では、バススイッチ３０１ａ１、３０１ａ２がアクセスアドレスに基づいてアクセスするＣｈｉｐを選択する構成である。これに対して、実施例３は、バススイッチがＮＡＮＤコントローラ１１２から入力されるバススイッチ切替信号ＳＥＬに基づいて、Ｃｈｉｐの接続の切り替えを行う構成である。図１４は、実施例３に係るＮＡＮＤメモリ１０を説明するための図である。同図では、ＮＡＮＤメモリパッケージ１０ａのみを示しているが、ＮＡＮＤメモリパッケージ１０ｂ〜１０ｄも同様な構成である。
同図において、バススイッチ３０３ａ１、３０３ａ２は、ＮＡＮＤコントローラ１１２から入力されるバススイッチ切替信号ＳＥＬに基づいて、８ＳｔａｃｋＣｈｉｐ１０ａ１のＣｈｉｐ０〜７および８ＳｔａｃｋＣｈｉｐ１０ａ２のＣｈｉｐ０〜７のいずれか１つを接続する。これにより、信号線の負荷容量を低減して信号遅延を防止することができる。なお、実施例３においても、実施例２の変形例（図１３−１〜図１３−３）のように構成することにしてもよい。
（実施例４）
上記実施例２は、バススイッチによりＮＡＮＤメモリ１０の１つのＣｈｉｐ単位で接続を切り替える構成である。これに対して、実施例４は、バススイッチによりＮＡＮＤメモリ１０の複数チップ単位で接続を切り替える構成である。図１５は、実施例４に係るＮＡＮＤメモリ１０を説明するための図である。同図では、ＮＡＮＤメモリパッケージ１０ａのみを示しているが、ＮＡＮＤメモリパッケージ１０ｂ〜１０ｄも同様な構成である。
同図に示すように、８ＳｔａｃｋＣｈｉｐ１０ａ１は、Ｃｈｉｐ０〜３（チップ群）とＣｈｉｐ４〜７（チップ群）の信号線がそれぞれ纏められており、すなわち、ＣＥ信号の単位毎（４Ｃｈｉｐ毎）に纏められている。同様に、８ＳｔａｃｋＣｈｉｐ１０ａ２の信号線もＣＥ信号の単位毎（４Ｃｈｉｐ毎）に纏められている。バススイッチ３０４ａ１、３０４ａ２は、アクセスアドレスに基づいて、アクセスするＣｈｉｐ群を選択し、選択したＣｈｉｐ群に接続を切り替える。これにより、信号線の負荷容量を低減して信号遅延を防止することができる。なお、実施例４においても、実施例２の変形例（図１３−１〜図１３−３）のように構成することにしてもよい。
なお、実施例１〜実施例４は適宜組み合わせて実施可能であり、例えば、実施例１のように、システム基板１２０上にバススイッチを配置する場合においても、実施例２のように、バススイッチがアクセスアドレスに応じて信号線の接続を切り替える構成としてもよく、また、実施例２、４のように、バススイッチは、１または複数のＣｈｉｐ単位で接続を切り替える構成としてもよい。
以上説明したように、本実施の形態によれば、ＮＡＮＤコントローラ１１２とＮＡＮＤメモリ１０に搭載される複数のＣｈｉｐ間の信号線の接続を切り替えるバススイッチを設けているので、ＮＡＮＤメモリ１０にアクセスする場合に、バススイッチにより、アクセスするＣｈｉｐを接続する一方、アクセスしないＣｈｉｐとの接続を遮断することができ、ＮＡＮＤメモリ１０に対するアクセス時の信号線の負荷容量を低減でき、ＮＡＮＤメモリ１０の信号線の負荷容量が増大した場合においても、信号遅延を防止することが可能となる。
また、バススイッチをシステム基板１２０上またはＮＡＮＤメモリ１０に搭載することとしたので、ＳＳＤ１００のレイアウトを考慮して、バススイッチを配置する位置を決定することが可能となる。
また、ＮＡＮＤコントローラ１１２のＮＡＮＤ Ｉ／Ｆ１１６にリード／ライトアドレスに応じて、バススイッチの切り替えを指示するバススイッチ切替信号をバススイッチに出力するバススイッチ制御部１１０を設け、バススイッチは、バススイッチ切替信号に基づいて信号線の接続の切り替えを行うこととしたので、バススイッチの構成を簡素化することが可能となる。
また、バススイッチは、リード／ライトアドレスに応じて、信号線の接続の切り替えを行うこととしたので、ＮＡＮＤコントローラ１１２の構成を簡素化することが可能となる。
また、バススイッチは、１または複数のＣｈｉｐ単位で信号線の接続の切り替えを行うこととしたので、ＮＡＮＤコントローラ１１２のｐｉｎ数やＮＡＮＤメモリ１０の信号線の負荷容量に応じて、接続を切り替えるＣｈｉｐ単位数を適宜選択することが可能となる。
なお、上記実施の形態では、本発明を、ＮＡＮＤメモリを有するＳＳＤに適用するようにしたが、ＮＯＲ型などの他のフラッシュＥＥＰＲＯＭを有するＳＳＤに本発明を適用するようにしてもよい。
ＳＳＤ（Solid State Drive）の構成例を示すブロック図である。 ＮＡＮＤメモリチップに含まれる１個のブロックの構成例を示す回路図である。 ドライブ制御回路のハードウェア的な内部構成例を示すブロック図である。 ＮＡＮＤ Ｉ／ＦとＮＡＮＤメモリとの接続を説明するための図である。 ＮＡＮＤメモリの負荷容量およびＣＲ遅延を説明するための図である。 ＮＡＮＤメモリの負荷容量およびＣＲ遅延を説明するための図である。 ＮＡＮＤメモリからのデータの読み出しを説明するためのタイミングチャートである。 完全同期設計回路を説明するための図である。 負荷容量が小さい場合のタイミングチャートである。 負荷容量が大きい場合のタイミングチャートを示している。 実施例１に係るＮＡＮＤコントローラおよびＮＡＮＤメモリを説明するための図である。 実施例２に係るＮＡＮＤコントローラおよびＮＡＮＤメモリを説明するための図である。 実施例２の変形例１を説明するための図である。 実施例２の変形例２を説明するための図である。 実施例２の変形例３を説明するための図である。 実施例３に係るＮＡＮＤコントローラおよびＮＡＮＤメモリを説明するための図である。 実施例４に係るＮＡＮＤコントローラおよびＮＡＮＤメモリを説明するための図である。
符号の説明
１００ ＳＳＤ
１ ホスト装置
２ ＡＴＡインタフェース（ＡＴＡ Ｉ／Ｆ）
３ ＲＳ２３２Ｃ Ｉ／Ｆ
４ ドライブ制御回路
５ 電源回路
６ ＬＥＤ
１０ ＮＡＮＤメモリ
１０ａ〜ｄ ＮＡＮＤメモリパッケージ
１０ａ１，１０ａ２〜１０ｄ１，１０ｄ２ ８ＳｔａｃｋＣｈｉｐ
２０ ＤＲＡＭ
１０１ データアクセス用バス
１０２ 第１の回路制御用バス
１０３ 第２の回路制御用バス
１０４ プロセッサ
１０５ ブートＲＯＭ
１０６ ＲＯＭコントローラ
１０７ クロックコントローラ
１０８ パラレルＩＯ（ＰＩＯ）回路
１０９ シリアルＩＯ（ＳＩＯ）回路
１１０ ＡＴＡインタフェースコントローラ（ＡＴＡコントローラ）
１１１ 第２のＥＣＣ（Error Check and Correct）回路
１１２ ＮＡＮＤコントローラ
１１３ ＤＲＡＭコントローラ
１１４ ＳＲＡＭ
１１５ ＳＲＡＭコントローラ
１１６ ＮＡＮＤ Ｉ／Ｆ
１１７ 第１のＥＣＣ回路
１１８ ＤＭＡコントローラ
１１９ 制御レジスタ
１２０ システム基板
２２０ バススイッチ制御部
３００ａ，３０１ａ，３０２ａ，３０３ａ，３０４ａ バススイッチ

Claims (6)

  1. 基板と、
    前記基板に実装されたパッケージ内に格納された第１不揮発性メモリチップと第２不揮発性メモリチップとを含み、前記第１不揮発性メモリチップと電気的に接続された第１信号線と、前記第２不揮発性メモリチップと電気的に接続された第２信号線とが設けられた記憶部と、
    前記基板に実装され、前記不揮発性記憶部を制御するコントロール回路と、
    前記基板に実装され、前記コントロール回路を制御するＭＰＵと、
    前記基板に実装され、ホストとの通信を行うインタフェース回路と、
    を備え、
    前記第１不揮発性メモリチップがアクセスされる場合は、前記第２信号線が電気的に切断された状態になるように構成されることを特徴とするメモリシステム。
  2. 前記パッケージには、互いに重ねられた複数の前記第１不揮発性メモリチップと、互いに重ねられた複数の前記第２不揮発性メモリチップと、がそれぞれ格納されており、
    前記第１信号線は、前記複数の前記第１不揮発性メモリチップとそれぞれ電気的に接続され、
    前記第２信号線は、前記複数の前記第２不揮発性メモリチップとそれぞれ電気的に接続されることを特徴とする請求項１に記載のメモリシステム。
  3. 前記第１信号線と前記第２信号線とを切り替えるバススイッチを備え、
    前記バススイッチは、前記基板上または前記不揮発性記憶部に搭載されることを特徴とする請求項１又は請求項２に記載のメモリシステム。
  4. 前記コントロール回路は、リード／ライトアドレスに応じて、前記バススイッチの切り替えを指示するバススイッチ切替信号を前記バススイッチに出力するバススイッチ制御部を含み、
    前記バススイッチは、前記バススイッチ切替信号に基づいて、前記信号線の接続の切り替えを行うことを特徴とする請求項３に記載のメモリシステム。
  5. 前記バススイッチは、リード／ライトアドレスに応じて、前記信号線の接続の切り替えを行うことを特徴とする請求項３に記載のメモリシステム。
  6. 前記バススイッチは、１または複数の不揮発性メモリチップ単位で前記信号線の接続の切り替えを行うことを特徴とする請求項３〜請求項５のいずれか１つに記載のメモリシステム。
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