KR100843546B1

KR100843546B1 - 멀티 칩 패키지 플래시 메모리 장치 및 그것의 상태 신호독출 방법

Info

Publication number: KR100843546B1
Application number: KR1020060115387A
Authority: KR
Inventors: 변대석
Original assignee: 삼성전자주식회사
Priority date: 2006-11-21
Filing date: 2006-11-21
Publication date: 2008-07-04
Also published as: US20080117682A1; CN101226765A; US7843758B2; KR20080046003A; CN101226765B

Abstract

본 발명에 따른 복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치의 상태 데이터 출력 방법은 상기 복수의 메모리 칩들로 상기 상태 데이터의 출력을 지시하는 명령어를 제공하는 단계; 그리고 상기 복수의 메모리 칩들 각각의 상태 데이터를 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들을 통하여 제공받는 단계를 포함한다. 상술한 멀티 칩 메모리 장치의 상태 데이터의 출력 방법에 따르면, 멀티 칩 메모리 장치의 상태 데이터를 제공받기 위한 대기시간을 줄일 수 있어 동작 속도를 향상시킬 수 있다.

Description

멀티 칩 패키지 플래시 메모리 장치 및 그것의 상태 신호 독출 방법{MULTI-CHIP PACKAGED FLASH MEMORY DEVICE AND READING METHOD OF STATUS DATA THEREOF}

도 1는 일반적인 멀티 칩 플래시 메모리 장치의 레디/비지 신호의 출력 방식을 간략히 보여주는 타이밍도;

도 2는 본 발명의 멀티 칩 플래시 메모리 장치의 구성을 간략히 보여주는 블록도;

도 3은 상술한 도 2의 메모리 칩 각각의 내부 구성을 간략히 보여주는 블록도;

도 4는 본 발명에 따른 멀티 칩 플래시 메모리 장치의 레디/비지 신호의 출력을 간략히 보여주는 타이밍도;

도 5는 도 2에 도시된 각 메모리 칩들에 대한 레디/비지 신호의 할당 방식을 예시적으로 보여주는 표;

도 6은 본 발명에 따른 멀티 칩 플래시 메모리 장치의 인터리브 프로그램 동작을 간략히 보여주는 타이밍도;

도 7은 본 발명에 따른 멀티 칩 플래시 메모리 장치를 장착하는 시스템을 간략히 보여주는 블록도.

* 도면의 주요 부분에 대한 부호 설명 *

10 : 멀티 칩 플래시 메모리

20, 30, 40 : 메모리 칩 50 : 입출력 라인

60 : 메모리 제어기 100 : 셀 어레이

110 : 출력 버퍼 120 : 입력 버퍼

130 : 어드레스 레지스터 140 : 명령어 레지스터

150 : 제어부 160 : RnB 핀 지정 블록

170 : 디코더 210 : 플래시 메모리

220 : 제어기 230 : 중앙처리장치

240 : 램 250 : 입력 키

260 : 디스플레이 270 : 시스템 버스

본 발명은 플래시 메모리 장치에 관한 것으로, 좀 더 구체적으로는 멀티 칩 플래시 메모리 장치 및 그것의 상태 신호 출력 방법에 관한 것이다.

최근, 불 휘발성 메모리의 응용들이 MP3 플레이어, PMP, 휴대전화, 노트북 컴퓨터, PDA, 등과 같은 모바일 기기들에 급속히 확산되고 있다. 그러한 모바일 기기들은 다양한 기능들(예를 들면, 동영상 재생 기능)을 제공하기 위해서 점차 대용량의 저장 장치들을 필요로 하고 있다. 그러한 요구를 충족하기 위한 다양한 노력들이 행해져 오고 있다. 그러한 노력들 중 하나로서 패키지 내에 복수의 메모리 장 치를 구비하는 멀티 칩 패키지 스킴이 제안되어 있다. 멀티 칩 패키지 방식은 같은 종류의 메모리 칩들을 적층(Stack)함으로써 메모리의 용량 대비 패키지의 면적을 획기적으로 감소시킬 수 있다. 일반적으로 멀티 칩 플래시 메모리 장치에 포함되는 칩들 각각은 입출력 버스(I/O Bus) 및 제어 핀들을 공유한다. 그러나 각각의 메모리 칩들은 독립적으로 프로그램 동작이나 소거 동작을 수행할 수 있다. 이러한 각각의 메모리 칩들을 제어하고 외부 또는 호스트로 하나의 메모리 장치로 인식하도록 하기 위한 메모리 제어기가 제공되어야 한다.

최근의 플래시 메모리 장치들은 칩 내부에 프로그램 및 소거 동작의 시퀀스 제어를 수행하는 메모리 제어기를 내장하고 있다. 이러한 플래시 메모리 장치에서는, 외부로부터 명령어와 프로그램 데이터가 입력되면, 데이터 쓰기 동작 및 그 후의 검증 동작을 포함하여 프로그램의 완료까지의 일련의 동작이 자동적으로 실행된다. 상술한 프로그램 및 소거 동작에 있어서, 동작 개시로부터 완료까지는 외부로는 레디/비지 신호(RnB)가 출력되어 액세스가 금지된다. 그러나 하나의 패키지 내에 복수의 플래시 메모리 칩이 내장되는 멀티 칩 플래시 메모리 장치에서는 모든 칩들이 동시에 프로그램 동작이나 소거 동작을 수행하지 않을 가능성이 크다. 따라서, 각각의 칩들은 칩들이 인식하는 고유한 명령어에 응답하여 서로 다른 시간에 레디/비지 신호를 외부의 호스트로 제공한다. 즉, 각각의 메모리 칩들의 레디/비지 신호들은 시분할적으로 제공되는 명령어에 의하여, 시분할적으로 출력된다. 일반적으로, 각각의 메모리 칩들은 레디/비지 신호(RnB)를 데이터의 입출력 수단으로 사용하는 입출력 핀(I/O 핀)으로 출력한다.

도 1은 일반적인 멀티 칩 패키지 플래시 메모리 장치의 레디/비지 신호(RnB)의 출력 방식을 간략히 보여주는 타이밍도이다. 도 1을 참조하면, 일반적인 멀티 칩 플래시 메모리 장치는 상술한 설명과 같이 시분할 방식으로 레디/비지 신호(RnB)를 출력한다. 즉, 레디/비지 신호(RnB)를 출력하기 위한 명령어는 각각의 메모리 칩들로 서로 다른 시간에 각각 제공된다.

대용량 데이터를 저장하는 경우, 제공되는 데이터에 대해서 모든 칩들이 프로그램을 지속적으로 수행하는 인터리브(Interleave) 방식으로 동작할 수 있다. 이 경우, 호스트(Host) 또는 메모리 제어기(Momory Controller)는 메모리 칩들 각각의 프로그램 동작 여부를 확인하기 위해, 빈번하게 레디/비지 신호(RnB)를 각각의 칩들로 요청하게 된다. 시분할 방식으로 레디/비지 신호(RnB)를 출력하는 일반적인 멀티 칩 플래시 메모리 장치에서는 이러한 요청이 각각의 칩들만이 인식할 수 있는 명령어로 제공된다. 즉, 하나의 칩은 상술한 레디/비지 신호(RnB)의 요청 명령을 인식하지만, 다른 하나의 칩은 인식할 수 없도록 각각의 칩들에 대한 레디/비지 신호(RnB)의 요청 명령어가 할당된다. 호스트 또는 메모리 제어기는 메모리 칩으로 대응하는 레디/비지 신호(RnB)의 요청 명령어를 입력하고, 레디/비지 신호(RnB)를 소정의 클록 동안 출력 받는다. 만일, 모든 메모리 칩들에 대해서 레디/비지 신호(RnB)의 요청이 필요한 경우라면, 이러한 동작은 모든 칩들에 대해서 각각 이루어져야 한다. 따라서, 모든 칩들로 각각에 대응하는 명령어의 입력과 각각의 메모리 칩으로부터 출력되는 레디/비지 신호(RnB)의 상태를 확인하면 제반 칩들의 상태 확인이 종료된다. 칩들의 레디/비지 상태 확인이 종료되면, 호스트(또는 메모리 제 어기)는 프로그램 동작을 수행할 칩을 선택하여 프로그램될 데이터를 제공한다. 상술한 시분할 방식의 레디/비지 신호(RnB)의 출력에 따르면, 한 번의 출력 인에이블 신호(nRE)의 토글링(Toggling) 시 출력되는 입출력 비트들(즉, I/O<n-1:0>) 중 하나의 핀으로 출력되는 비트 데이터가 레디/비지 신호(RnB)로 지정된다. 예를 들면, 한 클록 동안 출력되는 n 비트의 데이터 중 I/O<1>이 상술한 레디/비지 신호(RnB)에 해당한다. 따라서, 모든 메모리 칩들의 레디/비지 상태를 호스트가 제공받기 위해서는 각각의 칩들로 서로 다른 시간에 서로 다른 명령어를 제공하고, 서로 다른 시간에 각각의 레디/비지 신호(RnB)를 획득한다. 그러나 대용량 데이터의 프로그램 동작(즉, 멀티 칩에서의 인터리브 프로그램 동작)의 경우, 멀티 칩 플래시 메모리 장치 내의 모든 메모리 칩들에 대하여 빈번하게 레디/비지 신호(RnB)를 요청해야 한다. 이러한 빈번한 레디/비지 신호(RnB)의 요청과 출력에 많은 시간 자원을 할당해야 한다. 그리고 신속한 내부 동작 상태의 확인이 불가능하면 고속의 인터리브 프로그램 동작이 구현될 수 없다. 즉, 멀티 칩 플래시 메모리 장치의 레디/비지 신호(RnB)를 확인하기 위해 소요되는 대기 시간은 메모리 시스템의 속도 성능을 저하시킨다.

멀티 칩 플래시 메모리 장치에서의 레디/비지 신호(RnB)의 출력을 제어하기 위한 기술들이 U.S. Patent No. 5,603,001에 "SEMICONDUCTOR DISK SYSTEM HAVING A PLURALITY OF FLASH MEMORIES"라는 제목으로, U.S. Patent No. 6,680,858에 "SEMICONDUCTOR MEMORY DEVICE HAVING A PLURALITY OF CHIPS AND CAPABILITY OF OUTPUTTING A BUSY SIGNAL"라는 제목으로, U.S. Patent No. 6,888,733에 "MULTIPLE CHIP SYSTEM INCLUDING A PLURALITY OF NON-VOLATILE SEMICONDUCTOR MEMORY DEVICES"라는 제목으로 개시되어 있고, 이 출원의 레퍼런스로 포함된다. 그러나 앞서 기술한 출원들에서는 복수의 칩들 각각으로부터 제공되는 레디/비지 신호(RnB)의 대기 시간을 감소시킬 수 있는 기술에 대해서는 개시하고 있지 못한 실정이다. 멀티 칩 플래시 메모리 장치의 인터리브 동작의 효율과 동작 속도의 향상을 위해서는 상술한 레디/비지 신호(RnB)의 출력 대기 시간을 감소시키는 기술이 절실히 요구되고 있다.

본 발명의 목적은 멀티 칩 메모리 장치의 상태 신호의 출력에 소요되는 시간을 감소시키는 데 있다.

상술한 목적을 달성하기 위한 본 발명의 복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치의 상태 데이터 출력 방법은, 상기 복수의 메모리 칩들로 상기 상태 데이터의 출력을 지시하는 명령어를 제공하는 단계; 그리고 상기 복수의 메모리 칩들 각각의 상태 데이터를 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들을 통하여 제공받는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들 각각은 상기 멀티 칩 메모리 장치의 입출력 라인들을 공유한다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들 각각은 상기 서로 다른 입출력 라인들로 동시에 상기 상태 데이터를 출력한다.

바람직한 실시예에 있어서, 상기 상태 데이터는 레디/비지 신호(RnB)이다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들은 동시에 각각의 상기 상태 데이터를 출력한다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들은 각각 상기 상태 데이터를 상기 입출력 라인과 전기적으로 연결되는 입출력 핀으로 출력한다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들의 상태 데이터를 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들로 동시에 제공받는 단계에서, 상기 상태 데이터는 출력 인에이블 신호(nRE)에 동기되어 출력된다.

바람직한 실시예에 있어서, 상기 상태 데이터는 적어도 2 개 이상의 메모리 칩들의 레디/비지 신호(RnB)를 포함한다.

상술한 목적을 달성하기 위한 본 발명의 복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치의 상태 데이터의 출력방법은, 상기 복수의 메모리 칩들 각각의 상태 데이터가 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들로 출력되도록 설정하는 단계; 상기 복수의 메모리 칩들로 상기 상태 데이터의 출력을 지시하는 명령어를 제공하는 단계; 그리고 상기 상태 데이터를 상기 서로 다른 입출력 라인들을 통하여 동시에 제공받는 단계를 포함한다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들 각각의 상태 데이터가 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들로 출력되도록 설정하는 단계에서, 상기 복수의 메모리 칩들 각각은 본딩 처리에 의해서 상기 상태 데이터가 출력되는 입출력 라인이 선택된다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들 각각의 상태 데이터가 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들로 출력되도록 설정하는 단계에서, 상기 복수의 메모리 칩들 각각은 퓨즈 프로그램에 의해서 상기 상태 데이터가 출력되는 입출력 라인이 선택된다.

상술한 목적을 달성하기 위한 본 발명의 멀티 칩 플래시 메모리 장치는, 입출력 라인들; 상기 입출력 라인들과 전기적으로 연결된 메모리 제어기; 및 상기 입출력 라인들과 각각의 입출력 핀들이 전기적으로 연결되며, 상태 요청 명령어에 응답하여 상기 입출력 라인들의 서로 다른 라인으로 각각의 상태 신호들을 출력하는 복수의 메모리 칩들을 포함한다.

바람직한 실시예에 있어서, 상기 상태 요청 명령어는 상기 입출력 라인들을 통해서 상기 복수의 메모리 칩들 각각으로 제공된다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들 각각은: 상기 상태 요청 명령어에 응답하여 상기 상태 신호를 생성하는 제어부; 상기 상태 신호가 실시간으로 저장되는 출력 버퍼; 및 상기 출력 버퍼로 상기 상태 신호가 출력되는 상기 입출력 핀을 지정하기 위한 핀 할당 정보를 제공하는 수단을 포함하되, 상기 핀 할당 정보는 상기 복수의 메모리 칩들 각각이 서로 다른 입출력 핀으로 상기 상태 신호를 출력하도록 설정된다.

바람직한 실시예에 있어서, 상기 핀 할당 정보를 제공하는 수단은 퓨즈 프로그램에 의해서 설정된다.

바람직한 실시예에 있어서, 상기 핀 할당 정보를 제공하는 수단은 상기 복수 의 메모리 칩들 각각의 본딩 처리에 의해서 설정된다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들 각각에 포함되는 제어부들은 상기 상태 요청 명령어에 응답하여 동시에 각각의 상태 신호들을 출력한다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들 각각의 출력 버퍼들은 서로 다른 입출력 핀들로 상기 상태 신호를 출력한다.

바람직한 실시예에 있어서, 상기 서로 다른 입출력 핀들로 출력되는 상기 복수의 메모리 칩들 각각의 상태 신호들은 상기 입출력 라인들을 경유하여 동시에 상기 메모리 제어기로 제공된다.

바람직한 실시예에 있어서, 상기 상태 신호는 레디/비지 신호(RnB)이다.

바람직한 실시예에 있어서, 상기 복수의 메모리 칩들은 플래시 메모리 장치들이다.

이상에서 설명된 본 발명의 멀티 칩 플래시 메모리 장치는 1회의 명령어 제공으로 모든 메모리 칩들의 레디/비지 상태를 동시에 감지할 수 있다. 따라서, 레디/비지 상태를 확인하기 위한 대기 시간을 줄여 동작 속도를 향상시킬 수 있다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

이하에서는, 플래시 메모리 장치가 본 발명의 특징 및 기능을 설명하기 위한 한 예로서 사용된다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 본 발명은 다른 실시 예들을 통해 또한, 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다.

도 2는 본 발명에 따른 멀티 칩 플래시 메모리 장치(10)를 간략히 보여주는 블록도이다. 도 2를 참조하면, 본 발명의 멀티 칩 플래시 메모리 장치는 1회의 레디/비지 신호(RnB)를 요청하는 명령어 입력만으로 모든 메모리 칩들의 레디/비지 신호(RnB)의 상태를 동시에 얻을 수 있다. 이를 위하여, 본 발명의 멀티 칩 플래시 메모리 장치(10)는 각각의 메모리 칩들(20~40)이 공유하는 입출력 라인(I/O Line, 또는 I/O Bus)(50)을 갖는다. 본 발명의 멀티 칩 플래시 메모리 장치(10)는 1회의 레디/비지 신호(RnB)를 요청하는 명령어에 응답하여 동시에 모든 메모리 칩들의 레디/비지 신호(RnB)들을 메모리 제어기(60) 또는 호스트로 제공할 수 있다.

메모리 칩들(20, 30, 40)은 호스트나 메모리 제어기(60)로부터 제공되는 상태 요청 명령어를 동시에 전달받는다. 일반적으로 레디/비지 신호(RnB)의 출력을 요청하는 상태 요청 명령어는 제어 신호 CNTL(예를 들면, 쓰기 인에이블 신호; nWE)에 동기 되어 메모리 칩들 각각의 입력 버퍼로 동시에 입력된다. 입력되는 상태 요청 명령어에 응답하여, 각각의 메모리 칩들은 각각 배타적으로 할당된 입출력 핀(I/O<x>)으로 레디/비지 상태를 동시에 전달하게 될 것이다. 모든 메모리 칩들은 각각 할당된 서로 다른 입출력 핀으로 상술한 레디/비지 상태를 출력한다. 따라서, 입출력 라인(50)을 공유하는 멀티 칩 메모리 장치에서도 할당된 각각의 입출력 핀의 레벨을 검출하는 것으로 모든 메모리 칩들 각각의 레디/비지 신호(RnB)를 제공받을 수 있다. 각각의 메모리 칩들은 퓨즈나 본딩 처리에 의해서 각각의 레디/비지 신호(RnB)를 출력하기 위한 입출력 핀(I/O<x>)의 할당 정보를 제공받는다. 도면을 참조하면, 칩1(20)의 입출력 핀들(n 개) 중 어느 하나가 레디/비지 신호(RnB)의 출력 핀으로 할당될 것이다. 이 경우, 칩2(30)는 n개의 칩2(30)의 입출력 핀들 중 칩1(20)이나 나머지 메모리 칩들에 할당되지 않은 입출력 핀으로 레디/비지 신호(RnB)를 출력해야 한다. 따라서, 각각의 메모리 칩들(20-40)은 상호 배타적으로 레디/비지 신호(RnB)를 출력하는 입출력 핀을 할당받게 된다.

입출력 라인(50)은 각각의 메모리 칩들의 입출력 핀들과 전기적으로 연결된다. 따라서, 레디/비지 신호(RnB)의 출력을 요청하는 명령어가 입출력 라인(50)을 경유하여 동시에 모든 메모리 칩들로 제공될 수 있다. 또한, 레디/비지 신호(RnB)를 요청하는 명령어에 응답하여 동시에 출력되는 메모리 칩들의 레디/비지 신호(RnB)는 입출력 라인(50)의 서로 다른 라인들을 통해서 메모리 제어기(60)로 전달된다.

메모리 제어기(60)는 호스트로부터의 쓰기 명령 및 소거 명령 등에 응답하여 각각의 메모리 칩들을 선택한다. 메모리 제어기(60)는 쓰기 명령에 뒤따라 제공되는 프로그램 데이터를 선택된 메모리 칩의 셀 어레이 영역에 프로그램하도록 멀티 칩 플래시 메모리 장치(10)를 제어한다. 여기서, 메모리 제어기(60)는 멀티 칩 플래시 메모리 장치(10)와는 별도의 구성으로 도시되었으나, 메모리 제어기(60)는 멀 티 칩 플래시 메모리 장치(10)의 내부에 포함될 수 있음은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다.

이상에서 설명된 본 발명의 멀티 칩 플래시 메모리 장치에 따르면 인터리브 프로그램 동작시에 신속한 레디/비지 신호(RnB)의 출력이 가능하다. 즉, 대용량 데이터의 저장과 같은 상황에서 멀티 칩 플래시 메모리 장치의 내부에서는 모든 메모리 칩들이 지속적으로 프로그램 동작을 수행하는 상황에 직면한다. 이러한 지속적인 프로그램 동작을 수행하기 위해서, 메모리 제어기(60)는 빈번하게 멀티 칩 플래시 메모리 장치(10)의 내부 상태를 확인하기 위한 레디/비지 신호의 요청 명령어를 각각의 메모리 칩들로 동시에 입력한다. 그리고 서로 다른 입출력 핀들로 동시에 출력되는 각각의 메모리 칩들의 레디/비지 신호(RnB)를 제공받을 수 있다. 따라서, 각각의 메모리 칩들의 동작 상태를 신속히 판단하여 준비된(Ready) 메모리 칩으로 프로그램 데이터를 신속히 제공할 수 있다. 이러한 동작은 레디/비지 신호(RnB)를 확인하기 위한 대기 시간을 획기적으로 줄일 수 있음을 의미한다.

도 3은 상술한 도 2의 멀티 칩 플래시 메모리 장치에 포함되는 메모리 칩들 각각의 구성을 간략히 보여주는 블록도이다. 도 3을 참조하면, 본 발명의 멀티 칩 플래시 메모리 장치에 포함되는 메모리 칩들 각각은 레디/비지 신호(RnB)를 출력하기 위한 입출력 핀(I/O<x>)의 할당 정보를 제공받는다. 상술한 입출력 핀(I/O<x>)의 할당 정보는 일반적으로 본딩에 의해서, 또는 퓨즈 프로그램을 통해서 설정될 수 있으나 본 발명은 이에 국한되지 않는다.

셀 어레이(100)에는 메모리 제어기(60)로부터 전달되는 프로그램 데이 터(W_Data)가 저장된다. 또한, 독출 동작시에는 제공되는 어드레스에 응답하여 메모리 영역으로부터의 독출 데이터(R_Data)를 출력한다.

출력 버퍼(110)는 셀 어레이(100)로부터 전달되는 독출 데이터(Read Data)를 입출력 핀(I/O<n-1:0>)을 통하여 메모리 칩(20)의 외부로 출력한다. 특히, 출력 버퍼(110)는 메모리 칩 내부에서 생성되는 내부 레디/비지 신호(Internal RnB)를 메모리 칩(20) 각각에 할당되는 고유한 입출력 핀(I/O<x>)으로 출력한다. 이때, 출력 버퍼(110)는 RnB 핀 지정 블록(160)으로부터 제공되는 입출력 핀(I/O<x>)에 대한 할당 정보를 제공받는다. 출력 버퍼(110)에는 메모리 칩(20)이 프로그램 동작 또는 프로그램 동작 완료시에 제어부(150)로부터 제공되는 내부 레디/비지 신호(Internal RnB)가 실시간으로 저장된다. 즉, 독출 데이터(R_Data)가 출력 버퍼(110)에 저장되지 않는 동안에는 내부 레디/비지 신호(Internal RnB)의 레벨(High 또는 Low)이 논리값으로 출력 버퍼(110)에 저장된다. 그리고 출력 버퍼(110)에 저장된 논리값은 출력 인에이블 신호(nRE)에 응답하여 레디/비지 신호(RnB)로써 외부로 출력된다.

입력 버퍼(120)는 외부로부터 제공되는 입력 데이터를 일시 저장한다. 입력 데이터는 일반적으로 명령어(Command), 어드레스(Address) 또는 프로그램 데이터(W_Data)이다. 입력 데이터는 입력 버퍼(120)에 일시 저장된 이후, 입력 데이터 각각에 대응하는 구성 요소들로 공급된다. 어드레스 레지스터(130)는 입력 버퍼(120)로부터 제공되는 어드레스를 래치하여 디코더(170)로 제공한다. 명령어 레지스터(140)는 입력 버퍼(120)에 저장된 명령어를 전달받아 명령어에 대응하는 동 작을 수행하기 위해 제어부(150)로 전달한다.

제어부(150)는 명령어 또는 제어신호(미도시됨)에 응답하여 메모리 칩의 내부 동작을 제어한다. 특히, 제어부(150)는 프로그램 동작이나 소거 동작 등이 진행중일 때에는 내부 레디/비지 신호(Internal RnB)를 생성한다. 제어부(150)에 의해서 생성된 내부 레디/비지 신호(Internal RnB)는 출력 버퍼(110)를 통해서 외부로 제공되며, 프로그램 동작이나 소거 동작 등이 진행중임(Busy)을 알려준다. 일반적으로 이러한 레디/비지 신호(RnB)는 레디/비지 신호(RnB)의 레벨을 저장하는 레지스터에 설정되고, 레지스터에 설정된 데이터 값이 별도로 구비되는 레디/비지 핀(RnB Pin)으로 출력된다. 그러나 멀티 칩 플래시 메모리 장치에서는 비용이나 제어 동작이 용이성을 위해, 복수의 메모리 칩들로부터 출력되는 복수의 레디/비지 신호(RnB)는 입출력 핀(I/O Pin)으로 출력된다. 따라서, 제어부(150)로부터 생성된 내부 레디/비지 신호(Internal RnB)는 출력 버퍼(110)를 통해서 복수의 입출력 핀들 중 어느 하나를 통해서 외부로 출력된다.

RnB 핀 지정 블록(160)은 출력 버퍼(110)로 레디/비지 신호(RnB)를 출력할 입출력 핀(I/O<x>)의 지정 정보를 제공한다. 만일, 해당 메모리 칩의 레디/비지 신호(RnB)가 출력되는 입출력 핀의 번호가 I/O<1>이라면, RnB 핀 지정 블록(160)은 입출력 핀(I/O<1>)를 선택하도록 출력 버퍼(110)에 정보를 제공한다. 여기서, RnB 핀 지정 블록(160)은 퓨즈 프로그램을 통해서 구현될 수 있다. 또는, RnB 핀 지정 블록(160)은 본딩(Bonding)에 의해서 설정될 수 있다. 그러나 RnB 핀 지정 블록(160)의 설정 방식은 이러한 방법들에만 국한되지는 않는다. 즉, 파워-온 동작 시에 호스트나 메모리 제어기(60)로부터 제공되는 설정 데이터(Configuration data)에 의해서 설정되는 레지스터로 구성될 수 있을 것이다.

디코더(170)는 어드레스 레지스터(130)에 래치되는 어드레스(Add)를 디코딩하여 셀 어레이(100)의 선택 신호로 제공한다.

이상에서 설명된 본 발명의 메모리 칩들(20, 30, 40) 각각은 호스트나 메모리 제어기(60)로부터의 명령어에 응답하여 동시에 내부의 레디/비지 상태를 각각 서로 다른 입출력 핀으로 동시에 출력할 수 있다. 상술한 명령어는 모든 메모리 칩들이 동시에 인식할 수 있다. 따라서, 1회의 명령어 입력만으로 멀티 칩 플래시 메모리 장치(10)에 포함되는 모든 메모리 칩들이 동시에 레디/비지 상태를 출력할 수 있다. 본 발명의 멀티 칩 플래시 메모리 장치는 메모리 제어기(60)나 호스트로부터의 1회의 명령어에 응답하여 모든 메모리 칩들의 프로그램 동작 또는 소거 동작 등의 진행 여부를 신속히 출력한다.

도 4는 상술한 멀티 칩 플래시 메모리 장치의 레디/비지 신호(RnB)의 출력 데이터를 간략히 보여주는 타이밍도이다. 도 4를 참조하면, 본 발명에 따른 멀티 칩 플래시 메모리 장치는 1회의 명령어(G0h)에 응답하여 모든 메모리 칩들의 레디/비지 신호(RnB)들을 할당된 입출력 핀들 각각으로 동시에 출력할 수 있다.

메모리 칩들 각각의 프로그램 동작이나 소거 동작의 진행 여부를 확인하기 위해, 호스트나 메모리 제어기(60)는 레디/비지 신호(RnB)의 요청 명령어(G0h)를 쓰기 인에이블 신호(nWE)에 동기시켜 멀티 칩 플래시 메모리 장치로 입력한다. 레디/비지 신호(RnB)의 요청 명령어(G0h)는 입출력 라인(50)를 경유하여 각각의 메모리 칩들로 동시에 입력된다. 각각의 메모리 칩들에 포함되는 제어부(150)들은 상술한 레디/비지 신호(RnB)의 요청 명령어(G0h)를 인식한다. 각각의 메모리 칩들에 포함되는 제어부(150)들은 현재의 진행 중인 동작을 참조하여 동시에 내부 레디/비지 신호(Internal RnB)를 출력 버퍼(110)로 제공한다. 출력 버퍼(110)에 제공된 내부 레디/비지 신호(Internal RnB)는 복수의 입출력 핀(I/O Pin)들 중에 RnB 핀 지정 블록(160)에 의해서 할당된 입출력 핀(I/O<x>)으로 전달된다.

다시 도면을 참조하면, 출력 버퍼(110)에 저장된 메모리 칩들의 레디/비지 신호(RnB)는 출력 인에이블 신호(nRE)의 토글링(Toggling)에 응답하여 출력된다. 즉, 각 메모리 칩들의 레디/비지 신호(RnB)에 대응하는 상태 데이터(SD_0, SD_1,…, SD_k)가 출력 인에이블 신호(nRE)의 상승 에지(Rising Edge)에 응답하여 할당된 각각의 입출력 핀(I/O<x>)으로 출력된다 여기서, 출력 인에이블 신호(nRE)의 토글링 회수는 메모리 칩들의 제어 정책에 의존함은 이 분야에서 통상의 지식을 습득한 자들에게는 자명하다. 입출력 핀으로 최초 출력되는 8비트의 레디/비지 신호(RnB)는 멀티 칩에 포함되는 메모리 칩이 8개이며, 데이터 입출력 핀(I/O<7:0>)도 8개인 경우를 예로 들어 설명하였다. 이 경우, 출력 인에이블 신호(nRE)의 1회 토글링에 의하여 입출력 핀으로 출력되는 데이터 8비트 각각은 하나의 메모리 칩의 레디/비지 신호(RnB)에 대응한다. 그리고 이러한 레디/비지 신호(RnB)들은 출력 인에이블 신호(nRE)의 토글링에 의해서 소정의 횟수 지속적으로 출력되어 호스트나 메모리 제어기(60)로 제공된다.

이상의 도 4에 도시된 본 발명의 레디/비지 신호(RnB)의 출력 방법에 따르 면, 1회의 요청 명령어(G0h)의 입력으로 동시에 모든 메모리 칩들의 내부 동작 상태를 확인할 수 있는 멀티 칩 플래시 메모리 장치가 제공된다. 또한, 한 번의 명령어 제공 이후, 서로 다른 입출력 핀으로 동시에 출력되는 레디/비지 신호(RnB)들을 참조하여 메모리 제어기(60)나 호스트는 신속한 대응이 가능하다. 메모리 제어기(60)나 호스트는 각각의 메모리 칩들의 내부 동작 상태를 동시에 판단하여 대용량 데이터의 프로그램 동작과 같은 상황에서 프로그램할 칩(또는 Ready chip)을 신속하게 선택한다. 그리고 선택된 메모리 칩으로는 프로그램 데이터가 입력될 것이다. 즉, 메모리 제어기(60)나 호스트는 지속적으로 공급되는 프로그램 데이터를 기입할 메모리 칩을 신속히 파악 및 선택하여 프로그램 동작을 수행함으로써, 레디/비지 신호(RnB)를 제공받기 위한 대기 시간이 최소화될 수 있다.

도 5는 상술한 도 4에서 도시된 멀티 칩 플래시 메모리 장치의 레디/비지 신호들(SD_0, SD_1, SD_2,…SD_k) 각각을 구성하는 입출력 핀의 할당 정보를 예시적으로 보여주는 표이다. 도 5를 참조하면, 멀티 칩 플래시 메모리 장치에 포함되는 메모리 칩들의 입출력 핀들 각각의 레디/비지 신호(RnB)에 대한 입출력 핀(I/O<x>) 할당 정보가 예시적으로 도시되어 있다.

칩1(Chip1)은 앞서 도시된 RnB 핀 지정 블록(160)에 의해서 할당된 입출력 핀(I/O<0>)으로 레디/비지 신호(RnB)를 출력한다. 칩1(Chip1)은 출력 인에이블 신호(nRE)에 응답하여 레디/비지 신호(RnB)를 입출력 핀(I/O<0>)으로 출력한다. 이때, 나머지 입출력 핀들(I/O<1>~I/O<7>)은 고임피던스(High-Z) 상태를 유지한다. 각각의 메모리 칩에 있어서, 레디/비지 신호(RnB)를 출력하는 핀을 제외한 나머지 입출력 핀들이 모두 고임피던스(High-Z)를 유지하는 이유는, 고임피던스(High-Z)로 설정되는 입출력 핀으로 메모리 칩들 중 어느 하나의 레디/비지 신호(RnB)가 출력되기 때문이다. 즉, 입출력 핀 I/O<4>는 칩5(Chip5)의 레디/비지 신호(RnB) 출력단으로 사용된다. 따라서, 칩5(Chip5)를 제외한 나머지 칩들은 입출력 핀 I/O<4>를 고임피던스 상태로 유지하여 칩5(Chip5)의 레디/비지 신호(RnB)가 정상적인 레벨로 출력될 수 있도록 한다. 칩2(Chip2) 내지 칩7(Chip)의 레디/비지 신호(RnB)가 출력되는 각각의 입출력 핀 할당은 상술한 도 5와 같이 순차적으로 배열될 수 있다. 그러나, 이는 예시적인 배열방법일 뿐 본 발명은 이에 국한되지 않는다. 각각의 메모리 칩들이 동일한 입출력 핀으로 레디/비지 신호(RnB)가 출력되지 않도록 입출력 핀(I/O<x>)이 할당되고 외부에서 인식할 수만 있으면 무관하다.

상술한 표와 같은 메모리 칩들의 레디/비지 신호(RnB)의 입출력 핀(I/O<x>)의 할당을 통해서, 본 발명의 멀티 칩 플래시 메모리 장치는 모든 메모리 칩들의 내부 동작의 상태를 동시에 출력할 수 있다.

도 6은 본 발명의 레디/비지 신호(RnB)의 출력 방법에 따른 효과를 간략히 표현하는 타이밍도이다. 도 6을 참조하면, 호스트나 메모리 제어기(60)는 본 발명에 따른 레디/비지 신호(RnB)의 출력 방법에 따라 각각의 메모리 칩들의 내부 동작을 신속히 확인할 수 있다. 그리고 호스트나 메모리 제어기(60)는 프로그램이 종료된 메모리 칩을 신속히 감지하여 프로그램 데이터를 기입 가능한 메모리 칩으로 신속히 제공할 수 있다. 이러한 동작에 따라서, 내부의 메모리 칩들이 연속적으로 프로그램되는 인터리브 프로그램 동작시에도 프로그램 가능한 메모리 칩을 신속히 감 지할 수 있다. 프로그램 동작이 종료된 메모리 칩으로는 입력되는 프로그램 데이터가 즉시 제공됨으로써, 프로그램 동작과 프로그램 동작 사이의 시간 간격을 최소화할 수 있다. 따라서, 본 발명의 레디/비지 신호(RnB)의 출력 방법은 지속적으로 제공되는 대용량 데이터의 프로그램과 같은 인터리브 동작의 속도를 향상시킬 수 있다.

도 7은 본 발명의 멀티 칩 플래시 메모리 장치를 구비하는 시스템의 일예를 간략히 도시한 블록도이다. 도 7을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 시스템에서 본 발명의 멀티 칩 플래시 메모리 장치(210)가 장착된다. 본 발명에 따른 시스템은 버스(270)에 전기적으로 연결된 중앙처리장치(230), 램(240), 입력 키보드(250), 메모리 컨트롤러(220), 그리고 플래시 메모리 장치(210)를 포함한다. 플래시 메모리 장치(210)는 앞서 언급된 멀티 칩 플래시 메모리 장치와 실질적으로 동일하게 구성될 것이다. 멀티 칩 플래시 메모리 장치(210)에는 입력 키보드(250)에 의해서 입력되거나 또는, 중앙처리장치(230)에 의해서 처리된 데이터가 메모리 제어기(220)를 통해 저장된다. 여기서, 멀티 칩 플래시 메모리 장치(210)와 메모리 제어기(220)가 별도의 구성으로 도시되었으나, 메모리 제어기(220)는 멀티 칩 플래시 메모리 장치(210)의 내부에 포함될 수 있다. 만일 본 발명의 시스템의 적용 분야가 모바일 시스템인 경우, 시스템의 구동 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor) 등이 더 제공될 수 있음은 이 분야의 통상적인 지 식을 습득한 자들에게 자명하다.

본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등 물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

상술한 본 발명의 멀티 칩 플래시 메모리 장치의 동작 방법에 따르면, 1회의 명령어 입력으로 동시에 모든 메모리 칩들의 상태 신호를 신속히 제공받을 수 있어 고속 동작이 가능한 멀티 칩 플래시 메모리 장치를 구현할 수 있다.

Claims

복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치의 상태 데이터 출력 방법에 있어서:

상기 복수의 메모리 칩들로 상기 상태 데이터의 출력을 지시하는 명령어를 제공하는 단계; 그리고

상기 복수의 메모리 칩들 각각의 상태 데이터를 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들을 통하여 제공받는 단계를 포함하는 상태 데이터 출력 방법.
제 1 항에 있어서,

상기 복수의 메모리 칩들 각각은 상기 멀티 칩 메모리 장치의 입출력 라인들을 공유하는 것을 특징으로 하는 상태 데이터 출력 방법.
제 2 항에 있어서,

상기 복수의 메모리 칩들 각각은 상기 서로 다른 입출력 라인들로 동시에 상기 상태 데이터를 출력하는 상태 데이터 출력 방법.
제 1 항에 있어서,

상기 상태 데이터는 상기 복수의 메모리 칩들 각각의 레디/비지 신호(RnB)인 것을 특징으로 하는 상태 데이터 출력 방법.
제 1 항에 있어서,

상기 복수의 메모리 칩들은 동시에 각각의 상기 상태 데이터를 출력하는 상태 데이터 출력 방법.
제 1 항에 있어서,

상기 복수의 메모리 칩들은 각각 상기 상태 데이터를 상기 입출력 라인들과 전기적으로 연결되는 입출력 핀들로 출력하는 상태 데이터 출력 방법.
제 1 항에 있어서,

상기 복수의 메모리 칩들의 상태 데이터를 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들로 동시에 제공받는 단계에서, 상기 상태 데이터는 출력 인에이블 신호(nRE)에 동기되어 출력되는 것을 특징으로 하는 상태 데이터 출력 방법.
제 1 항에 있어서,

상기 입출력 라인들은 상기 멀티 칩 모리 장치의 내부 데이터 버스인 것을 특징으로 하는 상태 데이터 출력 방법.
복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치의 상태 데이터의 출력방법에 있어서:

상기 복수의 메모리 칩들 각각의 상태 데이터가 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들로 출력되도록 설정하는 단계;

상기 복수의 메모리 칩들로 상기 상태 데이터의 출력을 지시하는 명령어를 제공하는 단계; 그리고

상기 상태 데이터를 상기 서로 다른 입출력 라인들을 통하여 동시에 제공받는 단계를 포함하는 상태 데이터 출력 방법.
제 9 항에 있어서,

상기 복수의 메모리 칩들 각각의 상태 데이터가 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들로 출력되도록 설정하는 단계에서, 상기 복수의 메모리 칩들 각각은 본딩 처리에 의해서 상기 상태 데이터가 출력되는 입출력 라인이 선택되는 상태 데이터 출력 방법.
제 9 항에 있어서,

상기 복수의 메모리 칩들 각각의 상태 데이터가 상기 멀티 칩 메모리 장치의 서로 다른 입출력 라인들로 출력되도록 설정하는 단계에서, 상기 복수의 메모리 칩들 각각은 퓨즈 프로그램에 의해서 상기 상태 데이터가 출력되는 입출력 라인이 선택되는 상태 데이터 출력 방법.
입출력 라인들;

상기 입출력 라인들과 전기적으로 연결된 메모리 제어기; 및

상기 입출력 라인들과 각각의 입출력 핀들이 전기적으로 연결되며, 상태 요청 명령어에 응답하여 상기 입출력 라인들의 서로 다른 라인으로 각각의 상태 신호들을 출력하는 복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치.
제 12 항에 있어서,

상기 상태 요청 명령어는 상기 입출력 라인들을 통해서 상기 복수의 메모리 칩들 각각으로 제공되는 것을 특징으로 하는 멀티 칩 메모리 장치.
제 12 항에 있어서,

상기 복수의 메모리 칩들 각각은:

상기 상태 요청 명령어에 응답하여 상기 상태 신호를 생성하는 제어부;

상기 상태 신호가 실시간으로 저장되는 출력 버퍼; 및

상기 출력 버퍼로 상기 상태 신호가 출력되는 상기 입출력 핀을 지정하기 위한 핀 할당 정보를 제공하는 수단을 포함하되,

상기 핀 할당 정보는 상기 복수의 메모리 칩들 각각이 서로 다른 입출력 핀으로 상기 상태 신호를 출력하도록 설정되는 멀티 칩 메모리 장치.
제 14 항에 있어서,

상기 핀 할당 정보를 제공하는 수단은 퓨즈 프로그램에 의해서 설정되는 것 을 특징으로 하는 멀티 칩 메모리 장치.
제 14 항에 있어서,

상기 핀 할당 정보를 제공하는 수단은 상기 복수의 메모리 칩들 각각의 본딩 처리에 의해서 설정되는 것을 특징으로 하는 멀티 칩 메모리 장치.
제 14 항에 있어서,

상기 복수의 메모리 칩들 각각에 포함되는 제어부들은 상기 상태 요청 명령어에 응답하여 동시에 각각의 상태 신호들을 출력하는 것을 특징으로 하는 멀티 칩 메모리 장치.
제 17 항에 있어서,

상기 복수의 메모리 칩들 각각의 출력 버퍼들은 서로 다른 입출력 핀들로 상기 상태 신호를 출력하는 것을 특징으로 하는 멀티 칩 메모리 장치.
제 18 항에 있어서,

상기 서로 다른 입출력 핀들로 출력되는 상기 복수의 메모리 칩들 각각의 상태 신호들은 상기 입출력 라인들을 경유하여 동시에 상기 메모리 제어기로 제공되는 멀티 칩 메모리 장치.
제 12항에 있어서,

상기 상태 신호는 레디/비지 신호(RnB)인 것을 특징으로 하는 멀티 칩 메모리 장치.
제 12 항에 있어서,

상기 복수의 메모리 칩들은 플래시 메모리 장치들인 것을 특징으로 하는 멀티 칩 메모리 장치.