KR101893176B1

KR101893176B1 - 멀티 칩 메모리 장치 및 그것의 구동 방법

Info

Publication number: KR101893176B1
Application number: KR1020100122920A
Authority: KR
Inventors: 정회주
Original assignee: 삼성전자주식회사
Priority date: 2010-12-03
Filing date: 2010-12-03
Publication date: 2018-08-29
Also published as: US20120140583A1; CN102591590A; KR20120061573A; CN102591590B; US8996759B2

Abstract

본 발명의 일 실시 예에 따른 멀티 칩 메모리 장치는, 제 1 메모리 칩, 및 상기 제 1 메모리 칩과 입출력 신호 라인을 공유하는 제 2 메모리 칩을 포함하되, 상기 제 1 메모리 칩 및 상기 제 2 메모리 칩 각각은 명령어들의 이력을 참조하여 어드레스를 동반하지 않는 명령어에 대한 수행 여부를 판단한다.

Description

멀티 칩 메모리 장치 및 그것의 구동 방법{MULTI- CHIP MEMORY DEVICE AND CONTROL METHOD THEREOF}

본 발명은 반도체 메모리 장치에 관한 것으로, 더욱 상세하게는 동일한 복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치 및 상기 메모리 칩들의 제어 방법에 관한 것이다.

모바일 기기의 기술이 발전함에 따라 반도체 제품도 소형화, 경량화하기 위한 기술이 요구되고 있다. 이를 위해, 단일 칩 면적 내에 더 많은 소자를 집적시켜 기능 및 용량을 지수적으로 증가시키는 한편, 반도체 칩의 패키징 기술의 측면에서도 점차 다수의 칩을 하나의 패키지에 구성하는 기술이 발전하였다.

이 중에서 듀얼 다이 패키지(DDP; Dual Die Package)는 멀티 칩 패키지 기술의 일종으로, 하나의 패키지 내에 동일한 구조의 두 개의 칩을 실장 하는 기술이다. 두 개의 칩들은 완전히 동일한 인터페이스를 가지므로 상기 DDP의 동작이 단일 칩 동작과 동일하도록 만들기 위한 방법이 문제된다.

본 발명의 목적은 동일한 복수 개의 메모리 칩이 패키지 되어 있는 멀티 칩 메모리 장치에서 외부 메모리 컨트롤러가 단일 메모리 칩의 동작과 동일하게 제어할 수 있도록 하는 메모리 장치 및 그것의 제어 방법을 제공하는 데 있다.

본 발명에 따른 각각 입출력 신호 라인을 공유하는 복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치의 상태 신호 출력 방법은, 외부로부터 제공되는 명령어와 어드레스를 저장하는 단계, 상기 명령어와 어드레스를 참조하여 선택된 칩의 구동 상태를 저장하는 단계, 외부로부터 상태 읽기 명령을 수신하는 단계, 그리고 상기 선택된 칩의 구동 상태 신호를 출력단으로 출력하되, 선택되지 않은 메모리 칩들의 출력단은 하이 임피던스(Hi-Z)로 설정하는 단계를 포함한다.

본 발명에 따른 각각 입출력 신호 라인을 공유하는 복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치의 명령어 수행 방법은, 멀티 칩들 각각에 대한 외부로부터 제공되는 명령어들 및 상기 명령어들의 입력 순서 정보를 저장하는 단계, 중지 또는 재개 명령을 수신하는 단계, 그리고 상기 저장된 명령어들 및 입력 순서 정보를 참조하여 중지 또는 재개 동작을 수행하되, 상기 복수의 메모리 칩들 중 가장 최근에 선택된 어느 하나의 동작에 대한 중지 또는 재개를 먼저 수행하는 단계를 포함한다.

본 발명의 또 다른 실시 예에 따른 멀티 칩 메모리 장치는, 제 1 메모리 칩, 및 상기 제 1 메모리 칩과 입출력 신호 라인을 공유하는 제 2 메모리 칩을 포함하되, 상기 제 1 메모리 칩 및 상기 제 2 메모리 칩 각각은, 외부에서 입력된 어드레스가 메모리 셀 어레이 내의 특정 어드레스에 매칭되는 경우에는 상기 메모리 셀 어레이로의 액세스 없이 버퍼 메모리에 액세스한다.

본 발명에 따른 멀티 칩 메모리 장치는 동일한 복수의 메모리 칩을 패키지 하여 데이터의 저장 용량을 증가시키는 한편, 단일 칩과 동일한 동작을 수행하도록 하는 멀티 칩 메모리 장치의 제어 방법을 제공할 수 있다.

도 1은 본 발명에 따른 반도체 시스템에 관한 블록도이다.
도 2는 본 발명에 따른 멀티 칩 메모리 장치의 블록도이다.
도 3은 본 발명의 일 실시예에 따른 멀티 칩 메모리 장치의 순서도이다.
도 4는 본 발명의 일 실시예에 따른 멀티 칩 메모리 장치의 블록도이다.
도 5는 도 4의 출력 드라이버를 나타내는 회로도이다.
도 6은 본 발명의 일 실시 예에 따른 멀티 칩 메모리 장치의 타이밍도 이다.
도 7은 본 발명의 다른 실시 예에 따른 멀티 칩 메모리 장치의 순서도 이다.
도 8은 도 2의 커맨드 추적기를 나타낸 블록도이다.
도 9는 단일 칩에서 기입(PGM) 및 소거(ERS) 동작에 대한 상태 표이다.
도 10은 멀티 칩 메모리 장치에서 기입(PGM) 및 소거(ERS) 동작에 대한 상태 표이다.
도 11은 본 발명의 다른 실시 예에 따른 멀티 칩 메모리 장치의 타이밍 도이다.
도 12는 도 2의 메모리 셀 영역과 오버레이 윈도우 레지스터의 블록도이다.
도 13은 본 발명의 또 다른 실시 예에 따른 멀티 칩 메모리 장치의 순서도 이다.
도 14는 도 2의 모드 선택부의 회로도이다.
도 15는 도 14의 오버레이 윈도우 어드레스 비교기의 로직도이다.
도 16은 본 발명에 따른 반도체 메모리를 장착하는 정보처리 시스템의 일 예를 나타내는 블록도이다.

앞의 일반적인 설명 및 다음의 상세한 설명 모두 예시적이라는 것이 이해되어야 하며, 청구된 발명의 부가적인 설명이 제공되는 것으로 여겨져야 한다. 참조 부호들이 본 발명의 바람직한 실시 예들에 상세히 표시되어 있으며, 그것의 예들이 참조 도면들에 표시되어 있다. 가능한 어떤 경우에도, 동일한 참조 번호들이 동일한 또는 유사한 부분을 참조하기 위해서 설명 및 도면들에 사용된다.

본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 1을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템은 메모리 컨트롤러(100) 및 멀티 칩 메모리 장치(200)를 포함한다.

메모리 컨트롤러(100)는 멀티 칩 메모리 장치(200)에 기입 및 독출 동작을 위한 커맨드 및 어드레스를 전송한다. 메모리 컨트롤러(100)는 호스트(HOST)로부터의 요청에 따라 멀티 칩 메모리 장치(200)를 액세스하기 위한 제반 제어 동작을 수행할 것이다.

멀티 칩 메모리 장치(200)는 제 1 칩(220), 제 2 칩(240)을 포함한다. 상기 제 1 칩(220)과 제 2 칩(240)은 동일한 구조를 가지는 다이(Die)로 구성될 수 있다. 제 1 칩(220)과 제 2 칩(240)에 대응하는 다이(Die)들 각각은 메모리 컨트롤러(100)로부터 동일한 커맨드 및 어드레스를 입력받는다. 실질적으로 멀티 칩 메모리 장치(200)는 복수의 메모리 칩(220, 240)을 포함하지만, 외부에서는 단일 칩으로 인식되고 제어된다. 대신, 메모리 컨트롤러(100)로부터 제공되는 어드레스(ADDR)에는 제 1 칩(220)과 제 2 칩(240)을 구별하기 위하여 적어도 하나의 어드레스 비트가 포함될 것이다. 예를 들어, 512M 메모리 칩을 액세스하기 위한 어드레스가 19비트라고 할 때, 2개의 512M 메모리 칩이 패키지 된 듀얼 다이 패키지(Dual Die package, DDP)의 어드레스는 적어도 하나의 비트가 더 추가된 20비트가 될 수 있다. 하나의 다이로 구성되는 1G 메모리 칩의 어드레스도 20비트가 될 것이다. 따라서, 듀얼 다이 패키지(DDP) 외부에 있는 메모리 컨트롤러(100)는 멀티 칩 메모리 장치(200)를 512M 칩이 두 개가 패키지 되어있다고 보지 않고 하나의 1G 칩으로 인식하고 제어한다.

상기 복수의 동일한 메모리 칩을 단일 칩으로 인식하고 제어하기 위하여, 멀티 칩 메모리 장치(200)가 단일 칩과 동일한 방식으로 외부의 명령이나 제어에 응답해야 할 것이다. 멀티 칩 메모리 장치(200)가 단일 칩과 동일하게 응답하기 위해서는 어드레스가 제공되지 않는 명령이나 제어에 대해서 두 칩의 반응이 명확히 정의되어야 한다. 예를 들면, 폴링 명령에 대한 응답이나, 중지-재개(Suspend-Resume) 명령에 대해서 멀티 칩 메모리 장치(200)에 포함되는 제 1 칩(220)과 제 2 칩(240) 각각은 경쟁 없이 응답해야 할 것이다.

도 2는 본 발명의 실시 예에 따른 멀티 칩 메모리 장치의 블록도 이다. 멀티 칩 메모리 장치(200)는 동일한 구조를 가지는 제 1 칩(220)과 제 2 칩(240)을 포함한다. 제 1 칩(220)과 제 2 칩(240)은 각각 오버레이 윈도우 레지스터(221, 241), 기입 드라이버(222, 242), 프로그램 제어부(233, 253), 메모리 셀 어레이(223, 243), 센스 엠프(S/A, 224, 244), 출력 데이터 버퍼(225, 245), 입출력부(I/O, 226, 246), 출력 인에이블 신호 제어부(227, 247), 커맨드 추적기(228, 248), 칩 선택부(232, 252), 커맨드 디코더(230, 250), OWEN 모드 선택부(231, 251), 디코더 및 래치(229, 249)를 포함한다. 제 1 칩(220)과 제 2 칩(240)의 각각의 구성과 기능은 실질적으로 동일하다. 따라서, 설명의 편의를 위하여 제 1 칩(220)의 구성 및 기능만을 설명하기로 한다.

메모리 셀 어레이(223)는 다수의 비트 라인들(BLi, i는 0 또는 자연수), 다수의 워드 라인들(WLj, 0 또는 j는 자연수) 및 상기 비트 라인들(BLi)과 워드 라인들(WLi)에 접속되는 다수의 메모리 셀들을 포함한다. 상기 메모리 셀들은 독출 동작에 비해 기입 동작이 더 오래 걸리는 플래시 메모리 및 PRAM, RRAM과 같은 저항성 메모리 셀일 수 있다. 상기 메모리 셀 어레이는 복수의 파티션(partition)으로 구분될 수 있으며, 상기 파티션은 복수의 타일(Tile)을 포함할 수 있다.

기입 회로(222)는 프로그램 제어부(233)의 제어 신호에 따라 메모리 셀에 데이터를 기입할 수 있다. 기입 회로(222)는 입출력부(226)를 통해서 오버레이 윈도우 레지스터(Overlay window register, 221)와 같은 라이트 버퍼(Write buffer)에 일시 저장되는 쓰기 데이터를 메모리 셀 어레이(223)에 기입할 수 있다.

센스 앰프(224)는 메모리 셀 어레이(223)에 저장된 데이터의 검증 독출(verify read), 또는 독출(read) 동작을 수행한다. 검증 독출 동작은 데이터의 쓰기 동작에 대한 성공 여부를 판별하기 위한 독출 동작을 말한다. 그리고 일반적인 읽기 명령이 입력되면, 센스 앰프(224)는 선택된 메모리 셀들에 저장된 데이터를 감지하여 이진 데이터로 출력한다.

칩 선택부(232)는 외부에서 커맨드 및 어드레스가 들어오면 칩 어드레스 비트가 일치하는지를 검출한다. 칩 선택부(232)는 입력되는 어드레스에서 칩을 선택하기 위한 비트 값을 참조하여 대응하는 칩의 동작을 활성화한다. 마찬가지로, 제 2 칩(240)에 포함되는 칩 선택부(252)도 입력되는 어드레스에서 칩을 선택하기 위한 비트 값을 참조하여 제 2 칩(240)의 활성화 여부를 결정한다. 칩 선택부들(232, 252)에 의해서 제 1 칩(220) 또는 제 2 칩(240) 중 어느 칩이 동작할지가 결정된다. 예를 들어, 듀얼 다이 패키지(DDP)에서 최상위 비트(MSB)를 이용하여 제 1 칩과 제 2 칩을 구별하는 경우에는, 제 1 칩(220)은 최상위 비트 값이 '0'일 때 선택될 수 있고, 제 2 칩(240)은 최상위 비트 값이 '1'일 때 선택될 수 있다.

커맨드 디코더(Command DEC, 230)는 메모리 컨트롤러(100)부터 입력된 커맨드를 디코딩 한다. 더불어, 커맨드 디코더(230)는 OWEN 모드 선택부(231)를 포함한다. OWEN 모드 선택부(231)는 입력받은 어드레스에 따라 오버레이 윈도우 레지스터(221)에 액세스할지, 메모리 셀 어레이(223)에 액세스할지 결정한다.

디코더 및 래치(229)는 컬럼 어드레스 디코더와 로우 어드레스 디코더를 포함한다. 컬럼 어드레스 디코더는 다수의 비트 라인(BLi)들 중에서 적어도 하나의 비트 라인을 선택할 수 있으며, 로우 어드레스 디코더는 다수의 워드 라인(WLi)들 중에서 적어도 하나의 워드 라인을 선택할 수 있다.

커맨드 추적기(228)는 제 1 칩(220) 및 제 2 칩(240)의 각 동작 상태를 저장한다. 예를 들어 논리 '0'값을 가지는 칩 어드레스(Chip ADDR)와 독출 커맨드가 제 1 칩(220)에 인가된 경우에는, 커맨드 추적기(228)는 제 1 칩(220)이 독출 동작을 하고 있는 상태임을 저장할 수 있다. 커맨드 추적기(228)는 제 1 칩(220)뿐 아니라, 제 2 칩(240)에 입력되는 커맨드도 저장한다. 따라서, 제 1 칩(220)에 포함되는 커맨드 추적기(228)는 제 1 칩에 입력된 커맨드들뿐 아니라 제 2 칩(240)에 입력된 커맨드들 및 그 순서 정보를 저장한다. 이러한 커맨드 추적기(228)의 기능은 제 2 칩(248)의 커맨드 추적기(248)도 동일하게 수행할 것이다.

출력 인에이블 신호 제어부(OEN CTRL, 227)는 커맨드 디코더(230)와 커맨드 추적기(228)로부터 제공되는 제어 신호들에 응답하여 출력 드라이버(226)를 제어한다. 출력 인에이블 신호 제어부(227)에 대한 동작은 후술하는 도 4에서 보다 구체적으로 설명하기로 한다. 입출력부(226)는 출력 데이터 버퍼(225)에 저장된 데이터를 출력하거나 혹은 기입하기 위해 입력된 데이터를 오버레이 윈도우 레지스터(221)에 전송한다. 또한, 입출력부(226)는 후술하게 되는 출력 드라이버(Output driver)를 포함하여 어느 하나의 칩에서 데이터가 출력될 때, 다른 칩의 데이터 출력을 차단할 수 있다. 이상에서 설명된 본 발명의 실시 예에 따른 멀티 칩 메모리 장치(200)는 외부에서는 하나의 메모리 칩으로 인식하고 제어하더라도, 멀티 칩들 각각은 상호 충돌없이 외부로 응답할 수 있다.

도 3 내지 도 6은 본 발명의 일 실시 예에 따른 멀티 칩 메모리 장치에서의 폴링 동작을 구현하기 위한 순서도, 블록도 및 타이밍도들이다. 플래시 메모리 및 PRAM(Phase-change Random Access Memory), RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 장치 등은 일반적으로 독출 동작에 비해 기입 동작에 소요되는 시간이 더 길다. 이렇게 독출 동작과 기입 동작의 밴드위스(Bandwidth) 차이가 큰 메모리 장치의 경우 핸드 쉐이크 방식의 인터페이스(Handshake-based interface)를 구성하여 채널의 효율을 높이고 있다. 이를 위해 메모리 컨트롤러는 메모리 장치에 동작 수행 명령을 내린 후에 동작 완료를 확인할 수 있는 수단인 DRB(Device Ready bit) 체크를 한다. DRB 체크와 같은 상태 읽기(Status Read) 명령에서는 일반적으로 어드레스가 제공되지 않는다. 따라서, 멀티 칩 메모리 장치(200)의 경우, 동일한 명령어를 제공받은 칩들 중 어떤 칩에서 DRB신호를 내보낼 것인지가 문제 된다. 본 발명의 일 실시 예에서는 이러한 상태 읽기 동작에 있어서, 멀티 칩들이 충돌없이 조화롭게 응답하기 위한 수단 및 방법이 개시될 것이다.

도 3 은 본 발명의 일 실시 예에 따른 멀티 칩 메모리 장치(200)의 동작 방법을 보여주는 순서도 이다. 도 2 및 도 3을 참조하여, 폴링 명령어와 같은 상태 읽기 동작시에 멀티 칩들 각각의 동작 절차가 설명될 것이다.

멀티 칩 메모리 장치(200)는 메모리 컨트롤러(100)부터 커맨드(Command)와 칩 어드레스(Chip ADDR)를 전송 받는다(S110). 상기 커맨드와 칩 어드레스에 따른 칩의 동작 상태를 커맨드 추적기(228, 248)에 각각 저장한다(S120). 멀티 칩 메모리 장치(200)의 동작 상태를 확인하기 위한 폴링 커맨드(polling)가 주기적으로 들어오는지를 체크한다(S130).

이 후에 폴링 동작의 수행 여부를 확인한다. 만일, 폴링 커맨드가 입력되면, 절차는 앞서 저장된 커맨드와 칩 어드레스를 참조하여 상태(Status)를 출력하기 위한 S150 단계로 이동한다. 반면, 폴링 커맨드의 입력이 없으면, 지속적으로 폴링 커맨드의 입력을 검출하기 위한 S130 단계로 복귀한다(S140).

S150 단계에서, 앞서 입력된 명령어에 의해서 현재 활성화되어 있는 칩의 상태가 DRB 신호로 외부에 출력된다. 즉, 칩 어드레스에 의해서 선택된 칩만이 앞서 입력된 커맨드에 대한 동작 진행 여부를 외부에 전송한다. 그러나 칩 어드레스에 의해서 선택되지 않은 칩은 출력 드라이버의 출력 노드를 하이 임피던스(Hi-Z) 상태로 유지할 것이다(S150).

상술한 방법에 따른 상태 명령 출력에 따라 적어도 두 개의 칩들이 포함되는 멀티 입들이라 하더라도 충돌없이 상태 읽기 명령에 대해 외부에 응답할 수 있다.

도 4 는 본 발명의 일 실시 예에 따른 멀티 칩 메모리 장치(200)를 보여주는 블록도이다. 특히, 도 4는 도 2의 구성 요소들 중 폴링 동작 및 커맨드 추적에 관여하는 구성 요소들과 이에 따른 신호선을 보여준다. 제 1 칩(220)의 기능 블록들과 그에 대응하는 제 2 칩(240)의 기능 블록들 각각은 동일한 동작을 수행한다. 따라서, 제 1 칩(220)의 기능 블록을 설명하는 것으로 본 발명의 이점이 충분히 설명될 수 있다.

칩 선택부(232)는 비교기(232a)와 롬(232b)을 포함한다. 롬(ROM, Read only memory 232b)은 제 1 칩(220)의 어드레스를 나타내는 어드레스 비트를 저장한다. 예를 들어, 최상위 비트(MSB)를 이용하여 제 1 칩(220)과 제 2 칩(240)을 구별하는 경우에는 제 1 칩(220)은 롬(232b)에 최상위 비트 값으로 '0'을 저장하고, 제 2 칩(240)은 롬(252b)에 최상위 비트 값으로 '1'을 저장할 수 있다.

비교기(Comparator, 232a)는 롬(232b)에 저장된 어드레스 비트 값과 메모리 컨트롤러(100)부터 들어온 칩 어드레스(Chip ADDR) 값을 각각 비교하여, 두 값이 동일한 값을 가지는 지 확인한다. 이후, 비교 결과는 커맨드 디코더(230)와 커맨드 추적기(228)에 전달된다. 예를 들어, 칩 어드레스(Chip ADDR)가 '0'인 경우에는 제 1 칩(220)이 활성화되며, 칩 어드레스(Chip ADDR)가 '1'인 경우에는 제 2 칩(240)이 활성화될 수 있다.

커맨드 디코더(CMD DEC, 230)는 메모리 컨트롤러(100)부터 입력된 커맨드를 디코딩한 후에, 상기 디코딩된 커맨드를 각각 커맨드 추적기(228)와 출력 인에이블 신호 제어부(227)에 전송한다. 또한, 폴링 커맨드를 받을 때에도 상기 신호를 출력 인에이블 신호 제어부(227)에 전송한다.

커맨드 추적기(CMD Tracker, 228)는 칩 선택부(232)로부터 활성화된 칩 정보와 커맨드 디코더(230)로부터 커맨드를 받는다. 그리고 제 1 칩(220)의 상태를 저장한다. 이 후, DRB 인에이블 신호 (DRBEN_0)를 출력 인에이블 신호 제어부(227) 및 출력 드라이버(226a)에 전송한다.

출력 인에이블 신호 제어부(OEN CTRL, 227)는 커맨드 디코더(230)로부터 폴링 신호(polling) 및 DRB 인에이블 신호(DRBEN_0)를 입력받아 출력 인에이블 신호(OEN_0)를 출력 드라이버(226a)에 전송한다.

출력 드라이버(Output Driver, 226a)는 출력 인에이블 신호(OEN_0) 및 DRB 인에이블 신호(DRBEN_0)를 입력받아서 폴링 커맨드에 따른 DRB_0(Device Ready bit)를 멀티 칩 패키지 외부에 전달한다. 만일, 출력 인에이블 신호(OEN_0)가 비활성화된 상태라면, 출력 드라이버(226a)는 출력 노드를 하이 임피던스(Hi-Z) 상태로 유지할 것이다. 그리고, 출력 드라이버(226a)는 또는 DRB 인에이블 신호(DRBEN_0)가 비활성화된 상태일 때에도 출력 노드를 하이 임피던스(Hi-Z) 상태로 유지할 것이다. 출력 드라이버(Output Driver, 246a)이 동작도 출력 드라이버(226a)와 동일하게 제어된다.

도 5는 도 4의 멀티 칩 메모리 장치(200)의 구성요소인 출력 드라이버(226a)의 구체적인 예를 보여주는 회로도이다. 도 5를 참조하면, 3상 버퍼로 구성된 출력 드라이버(226a)는 DRB 인에이블 신호(DRBEN_0)와 출력 인에이블 신호(OEN_0)에 따라 DRB 신호(DRB_0)의 출력 여부가 결정된다. 이를 위하여, 출력 드라이버(226a)는 DRB 인에이블 신호(DRBEN_0)와 출력 인에이블 신호(OEN_0)의 논리곱(AND) 연산을 위한 게이트(G1)를 포함할 수 있다. 그리고 DRB 인에이블 신호(DRBEN_0)와 출력 인에이블 신호(OEN_0)의 논리곱에 따라 3상 버퍼가 제어된다.

이러한 구성에 따라, DRB 신호(DRB_0)는 제 1 칩(220)이 입력된 커맨드를 수행 중일 때만 외부로 전달될 수 있다. 반면, DRB 인에이블 신호(DRBEN_0)와 출력 인에이블 신호(OEN_0) 중 어느 하나만이라도 비활성화된 상태에서, 출력 드라이버(226a)는 출력단을 하이 임피던스(Hi-Z) 상태로 유지할 것이다.

도 6 은 본 발명의 일 실시 예에 따른 멀티 칩 메모리 장치의 동작을 보여주는 타이밍도이다. 도 4 및 도 6을 참조하면, 메모리 컨트롤러(100)로부터 칩 어드레스 '0'값과 소거 커맨드(ERS)가 전송되면 제 1 칩(220)이 활성화된다. 따라서, ERS_0 신호가 로직 '하이' 레벨로 올라가고 제 2 칩(240)의 ERS_1신호는 로직 '로우' 레벨로 유지된다. 제 1 칩(220)은 데이터의 소거동작을 실행하며, 상기 상태를 커맨드 추적기(228)에 저장한다. 커맨드 추적기(228)는 로직 '하이' 레벨을 가지는 DRB 인에이블 신호(DRBEN_0)를 출력 인에이블 신호 제어부(227)와 출력 드라이브(226a)에 전송한다. 이 때, 제 2 칩의 커맨드 추적기(248)는 로직 '로우' 레벨을 가지는 DRB 인에이블 신호(DRBEN_1)를 출력 인에이블 신호 제어부(247)와 출력 드라이브(246a)에 전송한다

이 후, 폴링 커맨드(Polling CMD)가 제 1 및 제 2 칩(220, 240) 각각에 입력되면, 제 1 칩(220)의 출력 인에이블 신호 제어부(227)는 로직 '하이' 레벨을 가지는 출력 인에이블 신호(OEN_0)을 발생한다. 제 2 칩(240)의 출력 인에이블 신호(OEN_1)는 로직 '로우' 레벨로 유지된다. 즉, 제 2 칩(240)에서 발생되는 DRB 신호(DRB_1)는 비활성화되고, 제 1 칩(220)의 출력 드라이버(226a)에 DRB 신호(DRB_0)가 멀티 칩 메모리 장치(200)의 외부에 전송된다.

도 7 내지 도 11은 본 발명의 다른 실시 예를 보여주는 도면들이다. 읽기와 쓰기 동작의 대역폭(Bandwidth) 차이를 가지는 메모리 장치에서 중지-재개 동작(Suspend-Resume command sequence)이 사용된다. . 동작이 진행 중인 메모리 장치에 대해서 갑자기 발생된 긴급한 동작을 수행하기 위해서는 중지-재개 동작(Suspend-Resume command sequence)이 필요하다. 특히 소거 동작(ERS)에 긴 수행 시간을 필요로 하는 메모리의 경우에는, 진행 중인 소거 동작(ERS)을 중지하고 필요한 다른 동작을 실행하기 위한 중지(SUS) 커맨드가 입력된다. 그러나, 연속적으로 중지-재기 동작이 반복되는 경우, 입력된 커맨드들에 대한 순차적인 실행을 위해서는 커맨드 스택 동작이 요구된다.

일반적으로 중지(SUS) 및 재개(RSM) 커맨드는 어드레스를 동반하지 않는다. 단일 칩의 경우에는 중지(SUS) 또는 재개(RSM) 커맨드를 주는 것만으로 이런 커맨드 스택 동작이 가능하지만, 복수의 칩을 내장하고 있는 멀티 칩 메모리 장치의 경우에는 어떤 칩의 어떤 동작을 중지 후 재개하는 것 인지 불분명할 수 있기 때문에 명확한 구현을 위한 방법이 문제된다. 본 발명의 다른 실시 예에 따르면, 멀티 칩 메모리 장치에 중지-재기 명령이 반복되어 입력되더라도 멀티 칩들 각각이 혼동 없이 지정된 동작을 수행할 수 있다. 이러한 동작을 위한 방법이나 수단들이 이하의 도 7 내지 11에서 상세히 설명될 것이다.

도 7 은 본 발명의 다른 실시 예에 따른 멀티 칩 메모리 장치의 커맨드 스택 동작을 보여주는 순서도이다. 도 7을 참조하면, 멀티 칩 메모리 장치(200, 도 2 참조)는 외부로부터의 커맨드와 칩 어드레스를 참조하여, 중지-재개 동작 시에 하나의 칩이 응답하는 것처럼 구동될 수 있다. 좀더 자세히 설명하면 다음과 같다.

멀티 칩 메모리 장치(200, 도 2 참조)는 외부 메모리 컨트롤러(100, 도 2 참조)로부터 칩 어드레스와 커맨드를 입력받는다(S210). 커맨드 추적기(228)는 각 메모리 칩들(220, 240)이 입력받은 커맨드들과 커맨드들 각각의 입력 순서를 저장한다(S220).

이 후, 중지(Suspend) 또는 재개(Resume) 동작 커맨드가 입력되었는지 검출된다(S230). 만일, 중지(Suspend) 또는 재개(Resume) 동작 커맨드가 입력되지 않았다면, 절차는 계속해서 입력되는 커맨드들과 커맨드들 상호 간의 입력 순서를 저장하기 위한 S220 단계로 복귀한다. 반면, 중지 또는 재개 동작 커맨드가 입력되는 경우, 절차는 커맨드 추적기(228)에 저장된 커맨드 입력 순서 등을 참조하여 중지 또는 재개 동작을 수행하기 위한 S240 단계로 이동한다.

S240 단계에서, 각각의 메모리 칩들(220, 240)에 포함되는 커맨드 추적기들(228, 248)은 이전에 입력된 모든 명령어들에 대한 이력(History)을 참조하여, 중지 또는 재개 동작을 수행한다(S240). 예를 들면, 제 1 칩(220)이 프로그램 동작 중에 중지 명령이 입력되면, 제 1 칩(220)의 프로그램 동작이 중지될 것이다. 반면, 제 1 칩(220)에 소거 커맨드와 중지 커맨드가 들어오고, 이어서 제 2 칩(240)에 프로그램 커맨드와 중지 커맨드가 입력된 상태라면, 커맨드 추적기들(228, 248)에는 이러한 제반 커맨드들의 입력 이력이 저장된다. 이후에 재개 명령이 입력되면, 제 2 칩(240)의 프로그램 동작이 재개될 것이다. 또다시, 재개 명령이 입력되면, 중지되었던 제 1 칩(220)의 소거 동작이 재개될 것이다.

즉, 듀얼 다이 패키지(DDP)에서 중지- 재개 동작의 커맨드가 입력될 때 칩 어드레스 정보가 같이 입력되지 않는다. 따라서, 중지-재개 커맨드를 정확하게 수행하기 위해서는 커맨드 추적기들(228, 248)에 저장된 커맨드들의 이력을 참조해야 한다.

도 8 은 도 2의 커맨드 추적기(228)를 예시적으로 보여주는 블록도이다. 커맨드 추적기(228)는 제 1 칩(220)의 상태 레지스터(311), 제 2 칩의 상태 레지스터(312), 커맨드 순서 레지스터(313)를 포함한다. 제 1 칩의 상태 레지스터(311)는 제 1 칩(220)의 동작 상태를 저장한다. 예를 들어, 제 1 칩(220)에서 소거 동작을 수행하고 있는 경우, 소거(ERS) 동작 상태가 저장된다. 제 2 칩의 상태 레지스터(312)는 제 2 칩(240)의 동작 상태를 저장한다. 예를 들어, 제 2 칩(240)에서 기입 동작을 하고 있는 경우 기입(PGM) 동작 상태임이 저장된다. 커맨드 순서 레지스터(313)는 각 칩에 입력된 커맨드를 순서대로 저장한다. 예를 들어, 제 1 칩(220)에서 소거 동작 중 중지되고, 이 후, 제 2 칩(240)에 기입 동작 실행 중 중지되고, 다시 재개 커맨드가 연속으로 들어오는 경우, 커맨드 순서 레지스터(313)는 "ERS[0] - SUS - PGM[1]- SUS - RSM - RSM" 같이 저장될 수 있다.

커맨드 추적기(228)는 상술한 상태 레지스터(311), 상태 레지스터(312), 커맨드 순서 레지스터(313)에 저장된 명령어들의 이력을 참조하여 어드레스를 동반하지 않는 명령어에 대한 실행 여부를 결정한다.

도 9 는 단일 칩일 경우에 대한 기입(PGM) 및 소거(ERS) 동작에 대한 상태표이다. 메모리 컨트롤러(100)는 본 발명에 따른 멀티 칩 메모리 장치(200)에 대해서도 단일 칩으로 상정하고 커맨드를 전송하기 때문에, 상기 상태표(500)는 메모리 컨트롤러(100)를 기준으로 할 경우를 나타내기도 한다.

유휴 상태(IDLE_510)에 있는 메모리 장치는 메모리 컨트롤러로부터 기입(PGM) 또는 소거(ERS) 신호를 받아 이를 수행한다. 예를 들어, 메모리 장치는 기입 신호(pgm)를 받아 기입 동작(PGM, 520)을 수행하다가 중지 신호(sus)를 입력 받으면 기입 동작을 중지(PGMSUS; Program suspended, 530)한다. 이 후, 다시 재개 신호(rsm)를 받으면 기입 동작(PGM, 520) 상태로 되돌아 간다. 기입 동작(PGM)이 완료되면 메모리 장치는 동작 완료(done) 신호를 메모리 컨트롤러에 보낸다.

또 다른 예로, 메모리 장치는 소거 신호(ers)를 받아 소거 동작(ERS, 540)을 수행하다가 중지 신호(sus)를 입력 받으면 소거 동작을 중지(ERSSUS; Erase suspended, 550)한다. 이 후, 다시 재개 신호(rsm)를 받으면 소거 동작(PGM, 540) 상태로 되돌아 간다. 그러나 소거 중지(ERSSUS, 550) 상태에서 기입 신호(pgm)를 받으면, 소거 동작 중지 상태에서 기입 동작(PGM ERSSUS, 560)을 수행한다. 이 상태에서 또다시 중지 신호(sus)를 입력 받으면 소거 동작 및 기입 동작이 중지된 상태(PGMSUS ERSSUS, 570)가 된다. 이 경우, 재개 신호(rsm)가 들어오면 가장 최근에 중지되었던 기입 동작부터 재개된다(PGM ERSSUS, 560).

도 10은 본 발명의 실시 예에 따른 멀티 칩 메모리 장치에서 기입(PGM) 및 소거(ERS) 동작에 대한 상태 표이다. 두 개의 칩을 내장하고 있는 듀얼 다이 패키지(DDP)에서 기입 또는 소거 동작을 수행할 경우, 어느 하나의 칩만 동작을 수행한다. 그러나. 외부에서는 단일 칩이 동작하는 것으로 보이기 때문에 다른 칩은 가상(Pseudo)으로 수행된다고 가정한다.

예를 들어, 유휴 상태(IDLE_610)에 있는 멀티 칩 메모리 장치(200)는 기입 신호(PGM) 및 칩 어드레스 '1' 신호 (pgm mtch=1)를 받으면 제 2 칩(240)에 기입 동작(PGM; program, 630)을 수행한다. 이 때, 메모리 컨트롤러(100)는 멀티 칩 메모리 장치(200)를 단일 칩으로 상정하고 있기 때문에 제 1 칩(220)은 동작을 하지 않음에도 가상 기입(pPGM, pseudo-Program, 620) 동작으로 표시할 수 있다. 제 2 칩은 기입 동작(PGM, 630)을 하던 중에 중지 신호(sus)를 입력 받으면 기입 동작을 중지(PGMSUS; program suspended, 631) 되었다가 다시 재개 신호(rsm)를 받으면 기입동작(PGM, 630) 상태로 되돌아 간다. 기입 동작(PGM)이 완료되면 메모리 장치(200)는 동작 완료(done) 신호를 메모리 컨트롤러(100)에 보낸다.

또 다른 예로, 메모리 장치(200)는 소거 신호(ers) 및 칩 어드레스 '0' 신호(mtch=0)를 받으면 제 1 칩(220)에서 소거 동작(ERS, 640)을 수행한다. 이 때, 제 2 칩(240)은 동작상태가 아님에도 가상의 소거 동작(pERS: pseudo Erase, 650)이 수행되는 것으로 가정된다. 다시 메모리 장치에 중지 신호(sus)가 입력되면 제 1 칩(220)의 소거 동작은 중지(ERSSUS; Erase suspended, 641)된다. 이 후, 다시 재개 신호(rem)를 받으면 소거 동작(ERS, 640) 상태로 되돌아 간다. 그러나 소거 동작 중지(ERSSUS, 641) 상태에서 기입 신호(pgm) 및 칩 어드레스 '1' 신호(mtch=1)를 받으면 제 2 칩(240)은 기입 동작(PGM ERSSUS, 644)을 수행한다. 이 상태에서 또 다시 중지 신호(sus)를 입력 받으면 제 1 칩(220)의 소거 동작 및 제 2 칩(240)의 기입 동작이 중지된 상태(PGMSUS ERSSUS, 645)가 된다. 이 경우, 재개 신호(rsm)가 들어오면 가장 최근에 중지되었던 제 2칩(240)의 기입 동작부터 재개된다(PGM ERSSUS, 644).

도 11은 본 발명의 다른 실시 예에 따른 멀티 칩 메모리 장치의 타이밍 도이다. 도 4, 도 7, 도 8, 도 10 및 도 11을 참조하면, 메모리 컨트롤러(100)로부터 칩 어드레스 '0'값과 소거 커맨드(ERS)가 전송되면, 제 1 칩(220)은 소거 동작을 수행한다. 따라서, ERS_0 신호가 로직 '하이' 레벨로 올라가고, 폴링 커맨드에 대한 응답으로 제 1 칩의 DRB 인이에블 신호(DRBEN_0)도 로직 '하이' 레벨로 올라간다.

다음에 중지 커맨드(SUS)가 전송되면, 제 1 칩(220)이 수행하던 소거 동작이 중지되어야 할 것이다. 따라서, 제 1 칩(220)의 소거 동작 여부를 나타내는 ERS_0 신호가 로직 '로우' 레벨로 내려가면서, ERS SUS_0 신호가 로직 '하이' 레벨로 상승한다.

이 후, 칩 어드레스 '1' 값과 프로그램 커맨드(PGM)가 입력되면, 제 2 칩(240)의 프로그램 동작의 상태를 나타내는 PGM_1 신호가 로직 '하이' 레벨로 상승한다. 폴링 커맨드에 대한 응답으로 제 1 칩의 DRB 인이에블 신호(DRBEN_0)가 로직 '로우' 레벨로 내려가면서 제 2 칩의 DRB 인이에블 신호(DRBEN_1)는 로직 '하이' 레벨로 올라간다.

다음에 중지(SUS) 신호가 입력되면, 제 2 칩(240)이 수행 중인 프로그램 동작을 중지해야 할 것이다. 따라서, 제 2 칩(240)의 프로그램 동작의 상태를 나타내는 PGM_1 신호가 로직 '로우' 레벨로 내려간다.

이어서, 재개 커맨드가 연속적으로 입력되면, 각각의 칩들은 커맨드 추적기들(228, 248)에 저장된 칩들의 명령어 및 명령어 입력 순서를 참조하여 재개 동작을 수행한다. 즉, 가장 최근에 중지된 동작이 가장 먼저 재개될 것이다. 따라서, 첫 번째 재개 커맨드에 응답하여 제 2 칩(240)의 프로그램 동작이 재개될 것이다. 이어서 입력되는 재개 커맨드에 응답하여 제 1 칩(220)의 소거 동작이 재개될 것이다.

도 12 내지 도 15는 본 발명의 또 다른 실시 예에 따른 멀티 칩 메모리 장치에서의 오버레이 동작 모드에 대한 순서도 및 블록도이다. 플래시 메모리 및 PRAM(Phase-change Random Access Memory), RRAM(Resistive Random Access Memory)과 같은 비휘발성 메모리 장치 등은 일반적으로 독출 동작에 비해 기입 동작이 더 오래 걸린다. 따라서 독출 동작은 중간 단계 없이 바로 메모리 셀 어레이에 액세스 되지만, 기입 동작은 기입 속도가 빠른 SRAM(Static random access memory)등의 버퍼(Buffer)에 우선 저장했다가 이를 다시 메모리 셀 어레이(223)에 저장할 수 있다. 상기 버퍼를 오버레이 윈도우 레지스터(221)라고 한다.

도 12는 도 2의 멀티 칩 메모리 장치에서 메모리 셀 어레이와 오버레이 윈도우 레지스터에 대한 블록도이다. 제 1 칩(220)과 제 2 칩(240)은 동일한 기능 블록이 있으므로 여기서는 제 1 칩(220)에 대해서만 설명한다. 메모리 셀 어레이(223)는 다수의 파티션(partition)으로 구분되고, 상기 다수의 파티션 각각은 복수의 타일(tile)을 포함할 수 있다.

오버레이 윈도우 레지스터(221)의 어드레스는 따로 할당되지 아니하고, 메모리 셀 어레이(223)의 일부 공간의 어드레스를 사용한다. 따라서 메모리 셀 어레이(221)의 특정 어드레스인 오버레이 윈도우 베이스 어드레스(Overlay window base address, 이하 OWBA)는 메모리 셀 어레이(223)을 가리키지 아니하고, 오버레이 윈도우 레지스터(221)를 가리키게 된다. 더불어, 오버레이 윈도우 인에이블 (Overlay window enable, 이하 OWEN) 모드에 진입하면 오버레이 윈도우 베이스 어드레스(OWBA)에 해당하는 커맨드는 오버레이 윈도우 레지스터(221)에 저장된 데이터를 메모리 셀 어레이(223)에 기입하는 등의 내부 동작을 제어하는 수단으로 사용된다.

도 13은 본 발명의 또 다른 실시 예에 따른 멀티 칩 메모리 장치의 동작을 보여주는 순서도이다. 도 2 및 도 13을 참조하면, 멀티 칩 메모리 장치(200)는 메모리 컨트롤러(100)로부터 커맨드(command)와 어드레스(address)를 입력 받는다(310). 칩 선택부(232, 252)에서 하나의 칩이 선택된 후에 입력된 커맨드와 어드레스는 커맨드 디코더(230, 250)로 전송된다(S310). 커맨드 디코더(230, 250)에 포함되어 있는 OWEN 모드 선택부(231, 251)는 입력된 어드레스 중 칩 어드레스에 대한 부분을 제외한 후(S320)에 오버레이 윈도우 베이스 어드레스와 비교하여 모드 진입 여부를 판별한다(S330). 남은 어드레스 비트가 오버레이 윈도우 베이스 어드레스에 해당하는 경우 오버레이 윈도우 레지스터(221, 241)에 액세스 된다(S340). 그러나 남은 어드레스 비트가 오버레이 윈도우 베이스 어드레스에 해당하지 않으면 메모리 셀 어레이(223, 243)에 액세스 된다(S350).

도 14 는 도 2의 OWEN 모드 선택부(231)의 구성을 간략히 보여주는 블록도이다. OWEN 모드 선택부(231)는 오버레이 윈도우 베이스 어드레스(Overlay window base address, 이하 OWBA) 저장부(261) 및 OWBA 비교기(260)를 포함한다.

도 2, 도 12, 도 13 및 도 14를 참조하면, OWEN 모드 선택부(231)에 입력된 어드레스가 k+m+n 비트로 이루어져 있다고 할 때, k 비트는 칩 선택하기 위한 비트이고, 다음 m 비트는 OWEN 모드 진입 여부를 판별하기 위한 비트이다. 다음 n 비트는 하위 어드레스를 가리키기 위한 비트이다. 예를 들어, 2개의 512M 메모리 칩이 패키지 된 듀얼 다이 패키지(Dual Die package, DDP)로, 오버레이 윈도우 레지스터의 용량이 8K라고 할 때, 칩을 선택하기 위한 k비트의 수는 1개, OWEN모드를 진입 판별하는 m비트의 수는 6개, 그 외 하위 어드레스를 나타내는 n비트의 수는 13개가 될 수 있다.

칩을 선택하는 k비트의 경우, 메모리 패키지에 장착되는 다이(die)의 개수에 따라 DDP(Dual Die Package) 일 때는 1비트, QDP(Quadrupled Die Package) 2비트, ODP(Octuple die Package)일 때는 3비트로 설정될 수 있다.

OWEN 모드 선택부(231)의 동작을 살펴보면, 메모리 컨트롤러(100)부터 k+m+n 비트의 어드레스(262)를 입력 받으면, 그 중에서 m 비트는 OWBA 저장부(261)에 저장된 오버레이 윈도우 베이스 어드레스와 OWBA 비교기(260)에서 일치 여부를 비교한다. 입력된 어드레스(262)가 오버레이 윈도우 베이스 어드레스에 해당하면 OWEN 모드로 진입되어 오버레이 윈도우 레지스터에 액세스 되며, 오버레이 윈도우 베이스 어드레스에 해당하지 않으면 메모리 셀 어레이로 액세스 된다. 하위 어드레스인 n비트는 오버레이 윈도우 레지스터나 메모리 셀 어레이에 진입 후의 어드레스를 나타낸다.

도 15 는 도 14의 오버레이 윈도우 어드레스 비교기(260)의 로직도이다.

모드 선택부(231)에 입력된 어드레스 중 k번째 비트부터 k+m-1번째 비트까지 총 m개의 비트(A[0] 내지 A[m-1])에 대해 오버레이 윈도우 베이스 어드레스(B[0] 내지 B[m-1])와 각각 엑스 오어 게이트(XOR gate, 60)를 통해 일치 여부를 확인한다. 상기 논리 합 연산에 의해 출력 값들을 앤드 게이트(63)의 입력 값으로 넣으면 모두 일치하는 경우에만 OWEN 모드 진입 여부를 판단할 수 있다.

도 15에서 설명된 OWBA 비교기(260)의 구성은 하나의 예를 제시한 것에 불과하며, 상기 언급된 인버터들의 개수와 논리 소자들의 구성은 동일한 목적을 달성하기 위해서 다른 구성을 취할 수 있고, 반도체 메모리 장치의 타이밍 특성에 의해서도 일부 변경될 수 있음은 당업자에게 있어서 자명하다.

도 16은 본 발명에 따른 반도체 메모리를 장착하는 정보처리 시스템의 일 예를 나타내는 블록도이다. 도 16을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 듀얼 다이 패키지(DDP, 1120)가 장착된다. 본 발명에 따른 정보 처리 시스템(1000)은 듀얼 다이 패키지(1120)와 각각 시스템 버스(1600)에 전기적으로 연결된 모뎀(1500), 중앙처리장치(1200), 램(1300), 유저 인터페이스(1400)를 포함한다. 듀얼 다이 패키지(1120)는 앞서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 듀얼 다이 패키지(1120)에는 중앙처리장치(1200)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 메모리 장치 또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flatpack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline), TQFP(Thin Quad Flatpack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.

100 : 메모리 컨트롤러 200 : 멀티 칩 메모리 장치
220 : 제 1 칩 240 : 제 2 칩
221, 241 : 오버레이 윈도우 레지스터
223, 243 : 메모리 셀 어레이
228, 248 : 커맨드 추적기 230, 250 : 커맨드 디코더
231, 251 : OWEN 모드 선택부 232, 252 : 칩 선택부
232a, 252a : 비교기 232b, 252b : 롬
227, 247 : 출력 인에이블 신호 제어부
226a, 246a : 출력 드라이버 313 : 커맨드 순서 레지스터
260 : OWBA 비교기 261 : OWBA 저장부
1000 : 컴퓨팅 시스템 1100 : 메모리 시스템
1110 : 메모리 컨트롤러 1120 : DDP
1200 : 중앙처리장치 1300 : 램
1400 : 유저 인터페이스 1500 : 모뎀
1600 : 시스템 버스

Claims

입력되는 명령어들의 이력을 저장하는 제 1 메모리 칩; 및
상기 제 1 메모리 칩과 입출력 신호 라인을 공유하는 제 2 메모리 칩을 포함하되,
상기 제 1 메모리 칩은 상기 저장된 명령어들의 이력을 참조하여 어드레스를 동반하지 않는 명령어에 대한 수행 여부를 판단하고,
상기 어드레스를 동반하지 않는 명령어는 중지 또는 재개 명령을 포함하는 멀티 칩 메모리 장치.
삭제
삭제
삭제
삭제
삭제
제 1 항에 있어서,
상기 제 1 메모리 칩 및 상기 제 2 메모리 칩 각각은 연속적으로 입력되는 명령어들 및 상기 명령어들의 순서를 저장하는 멀티 칩 메모리 장치.
제 7 항에 있어서,
상기 제 1 메모리 칩 및 상기 제 2 메모리 칩 각각은, 상기 중지 또는 재개 명령이 입력되면, 상기 명령어들의 입력 순서 정보를 참조하여 중지 또는 재개 동작을 결정하는 멀티 칩 메모리 장치.
제 8 항에 있어서,
상기 중지 명령이 입력되면, 상기 제 1 메모리 칩과 상기 제 2 메모리 칩들 중 가장 최근에 선택된 어느 하나가 수행하는 동작을 중지하는 멀티 칩 메모리 장치.
제 8 항에 있어서,
상기 재개 명령이 입력되면, 상기 중지 명령에 의해서 가장 최근에 동작 중지된 메모리 칩의 중지된 동작이 먼저 재개되는 멀티 칩 메모리 장치.
제 1 항에 있어서,
상기 제 1 메모리 칩 및 상기 제 2 메모리 칩들 각각은,
칩 어드레스를 참조하여 칩의 선택 여부를 검출하는 칩 선택부; 그리고
상기 제 1 메모리 칩과 상기 제 2 메모리 칩들 각각에 대응하는 명령어들의 이력 정보와 상기 명령어들의 입력 순서 정보를 저장하는 커맨드 추적기를 포함하되,
커맨드 추적기는 상기 이력 정보와 입력 순서 정보를 참조하여, 상기 중지 명령 또는 상기 재개 명령에 대한 실행 여부를 판단하는 멀티 칩 메모리 장치.
제 11 항에 있어서,
상기 커맨드 추적기는 상기 중지 명령에 응답하여 칩 어드레스에 의해서 가장 최근에 선택된 어느 하나의 메모리 칩의 동작을 먼저 중지시키도록 설정되는 멀티 칩 메모리 장치.
제 11 항에 있어서,
상기 커맨드 추적기는, 상기 재개 명령에 응답하여 칩 어드레스에 의해서 가장 최근에 중지된 어느 하나의 메모리 칩의 동작을 먼저 재개시키도록 설정되는 멀티 칩 메모리 장치.
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각각 입출력 신호 라인을 공유하는 복수의 메모리 칩들을 포함하는 멀티 칩 메모리 장치의 명령어 수행 방법에 있어서:
멀티 칩들 각각에 대한 외부로부터 제공되는 명령어들 및 상기 명령어들의 입력 순서 정보를 저장하는 단계;
중지 또는 재개 명령을 수신하는 단계; 그리고
상기 저장된 명령어들 및 입력 순서 정보를 참조하여 중지 또는 재개 동작을 수행하되, 상기 복수의 메모리 칩들 중 가장 최근에 선택된 어느 하나의 동작에 대한 중지 또는 재개를 먼저 수행하는 단계를 포함하는 명령어 수행 방법.
제 16 항에 있어서,
상기 중지 또는 재개 명령의 입력시에는 칩 어드레스가 포함되지 않는 명령어 수행 방법.
제 16 항에 있어서,
상기 중지 또는 재개를 먼저 수행하는 단계에서,
상기 중지 명령에 응답하여 칩 어드레스에 의해서 가장 최근에 선택된 어느 하나의 메모리 칩의 동작이 먼저 중지되는 명령어 수행 방법.
제 16 항에 있어서,
상기 중지 또는 재개를 먼저 수행하는 단계에서,
상기 재개 명령에 응답하여 칩 어드레스에 의해서 가장 최근에 중지된 어느 하나의 메모리 칩의 동작이 먼저 재개되는 명령어 수행 방법.
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