KR102554416B1 - 메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템 - Google Patents

메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템 Download PDF

Info

Publication number
KR102554416B1
KR102554416B1 KR1020160103752A KR20160103752A KR102554416B1 KR 102554416 B1 KR102554416 B1 KR 102554416B1 KR 1020160103752 A KR1020160103752 A KR 1020160103752A KR 20160103752 A KR20160103752 A KR 20160103752A KR 102554416 B1 KR102554416 B1 KR 102554416B1
Authority
KR
South Korea
Prior art keywords
state
signal
memory
output
chip enable
Prior art date
Application number
KR1020160103752A
Other languages
English (en)
Other versions
KR20180019418A (ko
Inventor
우성훈
김학선
이광진
전수창
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160103752A priority Critical patent/KR102554416B1/ko
Priority to CN201710695642.1A priority patent/CN107767913B/zh
Priority to US15/678,759 priority patent/US10346087B2/en
Publication of KR20180019418A publication Critical patent/KR20180019418A/ko
Priority to US16/503,116 priority patent/US11003382B2/en
Priority to US17/231,734 priority patent/US11847339B2/en
Application granted granted Critical
Publication of KR102554416B1 publication Critical patent/KR102554416B1/ko
Priority to US18/506,293 priority patent/US20240078034A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0653—Monitoring storage devices or systems
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series

Abstract

메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템에 관하여 개시한다. 메모리 장치의 상태 신호 출력 장치는 메모리 장치의 내부 동작 상태를 나타내는 제1 신호를 생성하는 상태 신호 생성 회로 및, 상기 제1 신호를 입력하여 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 어느 하나에 기초하여 출력 패드로 제2 신호를 출력하는 상태 신호 출력 제어 회로를 포함하고, 상기 제1신호는 2가지 상태로 구분하여 출력되고, 상기 제2신호는 3가지 상태로 구분하여 출력되는 것을 특징으로 한다.

Description

메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템 {Internal status output device of memory device and memory system adopting the same}
본 발명은 메모리 시스템의 인터페이스 장치 및 방법에 관한 것으로서, 자세하게는 메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템에 관한 것이다.
하나 이상의 불휘발성 메모리 디바이스를 포함하는 메모리 시스템에서는 메모리 컨트롤러에서 불휘발성 메모리 장치들을 제어하기 위하여 불휘발성 메모리 장치들 각각에 대하여 레디/비지(ready/busy) 상태 등과 같은 내부 상태를 확인한다. 특히, 멀티 웨이의 메모리 시스템에서 웨이 별로 내부 상태를 확인하기 위하여 메모리 컨트롤러에서 필요로 하는 레디/비지(ready/busy) 핀에 대응되는 패드의 개수가 증가하게 된다. 이에 따라서, 메모리 컨트롤러의 패드(pad) 수를 줄이면서 I/O 처리 속도를 향상시킬 수 있는 불휘발성 메모리 장치들에 대한 내부 상태 확인 처리 기술이 필요하게 되었다.
본 발명의 목적은 멀티 웨이(multi-way)로 구성된 메모리 시스템에서 컨트롤러의 패드 수를 줄이면서 빠르게 메모리 장치들의 내부 상태를 판별하는 메모리 장치의 내부 상태 출력 장치를 제공하는데 있다.
본 발명의 다른 목적은 멀티 웨이의 메모리 장치들의 내부 상태를 컨트롤러의 패드 수를 줄이면서 빠르게 판별하는 메모리 시스템을 제공하는데 있다.
본 발명의 기술적 사상의 일면에 따른 메모리 장치의 상태 신호 출력 장치는 메모리 장치의 내부 동작 상태를 나타내는 제1 신호를 생성하는 상태 신호 생성 회로 및, 상기 제1 신호를 입력하여 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 어느 하나에 기초하여 출력 패드로 제2 신호를 출력하는 상태 신호 출력 제어 회로를 포함하고, 상기 제1신호는 2가지 상태로 구분하여 출력되고, 상기 제2신호는 3가지 상태로 구분하여 출력되는 것을 특징으로 한다.
발명의 기술적 사상의 다른 면에 따른 메모리 시스템은 칩 별로 적어도 하나의 상태 출력 핀이 각각 배치된 복수의 메모리 칩들 및, 상기 복수의 메모리 칩들에 배치된 제 1 상태 출력 핀들과 연결 논리곱(wired AND)으로 접속되는 단일의 제 1 상태 입력 핀이 배치되고, 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 하나를 상기 복수의 메모리 칩들로 전송하는 메모리 컨트롤러를 포함하고, 상기 복수의 메모리 칩들 각각은 상기 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 하나에 기초하여 제 1 내부 동작 상태를 나타내는 제 1 상태 신호를 3가지 상태로 구분하여 상기 제 1 상태 출력 핀으로 출력하는 것을 특징으로 한다.
본 발명에 따르면 멀티 웨이의 메모리 시스템에서 칩 인에이블된 메모리 장치에 대해서만 내부 상태를 나타내는 신호를 레디/비지 단자로 출력하고 칩 디스에이블 구간에서는 레디/비지 단자가 하이 임피던스 상태가 되도록 제어함으로써, 채널 당 1개의 레디/비지 핀을 배치하여 멀티 웨이 각각에 대한 내부 상태를 개별적으로 확인할 수 있는 효과가 발생된다.
그리고, 초기 설정된 기능 커맨드(예로서, CE Reduction Command)를 이용하여 칩 인에이블 구간에서는 내부 상태(예로서, Ready/Busy 상태)를 나타내는 신호를 레디/비지 단자로 출력하고 칩 디스에이블 구간에서는 레디/비지 단자가 하이 임피던스 상태가 되도록 제어함으로써, 멀티 웨이의 내부 상태를 확인하기 위한 동작 타이밍을 단축시킬 수 있는 효과가 발생된다.
도 1은 본 발명의 기술적 사상에 따른 메모리 시스템 구성의 일 예를 보여준다.
도 2는 도 1에 도시된 메모리 시스템의 멀티 웨이에서의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 주요 신호들의 파형도이다.
도 3은 본 발명의 기술적 사상에 따른 메모리 시스템 구성의 다른 예를 보여준다.
도 4는 도 1에 도시된 메모리 시스템에서 상태 리드 커맨드(status read command)를 이용하여 멀티 웨이에서의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명에서 새로 제안하는 멀티 웨이에서의 메모리 장치의 상태 신호를 생성하는 방식을 설명하기 위한 주요 신호들의 파형도이다.
도 6은 본 발명에서 새로 제안하는 상태 신호 출력 방식이 적용되는 메모리 시스템 구성의 일 예를 보여준다.
도 7은 본 발명에서 새로 제안하는 상태 신호 출력 방식이 적용되는 메모리 시스템 구성의 다른 예를 보여준다.
도 8a 및 도 8b는 본 발명에서 새로 제안하는 상태 신호 출력 방식이 적용되는 메모리 시스템 구성의 다른 예를 보여준다.
도 9은 도 6 또는 도 7에 도시된 상태 신호 출력 장치의 구성을 예시적으로 보여준다.
도 10은 도 6 또는 도 7에 도시된 상태 신호 출력 장치의 또 다른 구성을 예시적으로 보여준다.
도 11는 도 9에 도시된 상태 신호 출력 제어 회로 구성의 일 예를 보여준다.
도 12은 도 9에 도시된 상태 신호 출력 제어 회로의 구성의 다른 예를 보여준다.
도 13a는 도 11 또는 도 12에 도시된 푸쉬풀 회로 및 삼-상태 인버터의 세부적인 회로 구성의 일 예를 보여준다.
도 13b는 도 11 또는 도 12에 도시된 푸쉬풀 회로 및 삼-상태 인버터의 세부적인 회로 구성의 다른 예를 보여준다.
도 14는 도 6 또는 도 7에 도시된 메모리 시스템에서의 멀티 웨이 내의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 주요 신호들의 파형도이다.
도 15는 도 8a에 도시된 메모리 시스템에서의 멀티 웨이 내의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 주요 신호들의 파형도이다.
도 16은 도 6 또는 도 7에 도시된 메모리 시스템에서의 멀티 웨이 내의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 타이밍도이다.
도 17는 도 6 또는 도 7에 도시된 메모리 장치의 구성을 예시적으로 보여준다.
도 18는 도 17에 도시된 메모리 셀 어레이의 일 예를 나타낸다.
도 19은 도 18에 도시된 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 20은 도 18에 도시된 메모리 셀 어레이에 포함된 메모리 블록의 다른 예를 나타내는 회로도이다.
도 21은 도 6 또는 도 7에 도시된 메모리 컨트롤러에 대한 구성의 일 예를 보여준다.
도 22는 본 발명의 실시 예들에 따른 메모리 시스템을 메모리 카드 시스템에 적용한 예를 나타내는 블록도이다.
도 23은 본 발명의 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
도 24는 본 발명의 실시 예들에 따른 메모리 시스템을 SSD 시스템에 적용한 예를 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 1은 본 발명의 기술적 사상에 따른 메모리 시스템 구성의 일 예(100A)를 보여준다.
도 1에 도시된 바와 같이, 메모리 시스템(100A)은 복수의 메모리 장치들(110A-0 ~ 110A-7)과 메모리 컨트롤러(120A)를 포함한다.
예로서, 도 1에는 8개의 메모리 장치들(110A-0 ~ 110A-7)로 하나의 채널(channel)을 구성하는 예를 보여준다. 즉, 도 1의 메모리 시스템(100A)는 하나의 채널이 8개의 웨이(way)로 구성된 예를 보여준다.
메모리 장치들(110A-0 ~ 110A-7)은 불휘발성 메모리 디바이스로 구현할 수 있다. 예로서, 메모리 장치들(110A-0 ~ 110A-7)은 플래시 메모리 디바이스, PRAM(Phase change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 디바이스 등으로 구성될 수 있다.
메모리 장치들(110A-0 ~ 110A-7)은 칩 인에이블 신호(CE[7:0])와 상관없이 내부 상태를 나타내는 레디/비지 신호(RnB)를 핀들(P0 ~ P7)을 통하여 출력한다. 메모리 장치들(110A-0 ~ 110A-7)의 핀들(P0 ~ P7)은 연결 논리곱(wired AND)으로 메모리 컨트롤러(120A)에 배치된 단일의 RnB 핀(PX)에 접속된다. 이에 따라서, 메모리 컨트롤러(120A)는 단일의 RnB 핀(PX)를 통하여 하나의 채널을 구성하는 복수의 메모리 장치들(110A-0 ~ 110A-7) 각각의 레디/비지 신호(RnB)를 수신한다.
도 1에 도시된 메모리 시스템(100A)에서의 동일 채널에 포함된 메모리 장치(110A-0 ~ 110A-7)의 내부 상태를 판단하는 방법에 대하여 도 2를 참조하여 설명하기로 한다.
도 2는 도 1에 도시된 메모리 시스템에서의 멀티 웨이 내의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 주요 신호들의 파형도이다. 참고적으로, 도 2는 설명의 편의를 위하여 웨이 0 ~ 웨이 7의 8개 웨이들 중에서 웨이0의 메모리 장치(110A-0) 및 웨이1의 메모리 장치(110A-1)에 대한 레디/비지 신호(RnB)를 도시하였다.
도 2를 참조하면, 웨이0의 메모리 장치(110A-0)의 내부 상태를 나타내는 레디/비지 신호(WAY0-RnB)에 따르면 T1 ~ T3 구간에서 비지 상태(busy state)가 출력된다. 그리고, 웨이1의 메모리 장치(110A-1)의 내부 상태를 나타내는 레디/비지 신호(WAY1-RnB)에 따르면 T2 ~ T4 구간에서 비지 상태(busy state)가 출력된다.
메모리 장치들(110A-0 ~ 110A-7)의 핀들(P0 ~ P7)은 연결 논리곱(wired AND)으로 메모리 컨트롤러(120A)에 배치된 단일의 RnB 핀(PX)에 접속되어 있으므로, WAY0-RnB 및 WAY1-RnB 중의 어느 하나의 신호가 비지 상태(LOW)에 있으면 메모리 컨트롤러(120A)는 단일의 RnB 핀(PX)으로 수신되는 레디/비지 신호(RnB)는 비지 상태를 유지한다. 이에 따라서, 메모리 컨트롤러(120A)는 T1 ~ T4 구간에서 비지 상태에 있는 것으로 판단한다. 그러나, T1 ~ T4 구간에서 어느 웨이에서 비지 상태를 갖는지를 구분할 수가 없다.
도 2에 따르면, T3 ~ T4 구간에서의 웨이0의 메모리 장치(110A-0)가 레디 상태에 있다는 것을 파악할 수 없으므로 성능 하락을 초래할 수 있게 된다. 이와 같은 단점을 보완하기 위한 메모리 시스템의 구성 예를 도 3에 도시하였다.
도 3은 본 발명의 기술적 사상에 따른 메모리 시스템 구성의 다른 예(100B)를 보여준다.
도 3에 도시된 바와 같이, 메모리 시스템(100B)은 복수의 메모리 장치들(110B-0 ~ 110B-7)과 메모리 컨트롤러(120B)를 포함한다.
도 3을 참조하면, 메모리 컨트롤러(120B)에 웨이 개수만큼 메모리 장치들(110B-0 ~ 110B-7)의 내부 상태(예로서, RnB)를 파악하기 위한 핀들(PX0 ~ PX7)을 배치한다. 이에 따라서, 메모리 컨트롤러(120B)는 멀티 웨이 내의 메모리 장치들(110B-0 ~ 110B-7)의 내부 상태를 개별적으로 식별할 수 있게 된다. 그러나, 이와 같은 구성에 따르면 메모리 컨트롤러(120B)의 핀(또는 패드(PAD)) 개수가 증가된다. 예로서, 8개 웨이의 2개 채널로 설계되는 경우에 메모리 레디/비지를 확인하기 위하여 메모리 컨트롤러는 16개의 패드를 필요로 한다.
이와 같은 단점을 보완하기 위하여 본 발명에서 제안하는 또 다른 실시 예는 도 1과 같이 메모리 시스템에서 상태 리드 커맨드(status read command)를 이용하여 멀티 웨이에서의 메모리 장치들의 내부 상태를 판단할 수 있다.
도 4는 도 1에 도시된 메모리 시스템에서 상태 리드 커맨드(status read command)를 이용하여 멀티 웨이에서의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 멀티 웨이에서의 메모리 장치들 중의 어느 하나의 메모리 장치는 ST1 구간 동안에 리드 커맨드를 수신하고, ST2 구간 동안에 리드 커맨드에 따른 데이터 리드 동작을 수행한다. 그리고, 메모리 컨트롤러는 ST3 구간 동안에 상태 리드 커맨드(status read command)를 이용하여 메모리 장치들의 상태를 확인한다. 상태 확인 후에 ST4 구간 동안에 랜덤 아웃 커맨드 커맨드(random out CMD)를 수신하고, ST5 구간 동안에 다이렉트 메모리 액세스(DMA) 동작에 따라서 메모리 장치에서 읽어낸 데이터를 메모리 컨트롤러로 전송한다.
이와 같은 동작에 따르면, ST3 구간에서 멀티 웨이에서의 메모리 장치들의 내부 상태를 판단하기 위하여 상태 리드 커맨드(status read command)를 사용함으로 인하여 커맨드 오버헤드(command overhead)가 발생된다. 또한, 상태 리드 커맨드(status read command) 이후에 데이터 출력(data out)을 위하여 랜덤 아웃 커맨드(random out) 커맨드가 추가로 필요하게 된다. 이로 인하여 멀티 웨이에서의 메모리 장치들의 내부 상태를 판단하는 동작 타이밍이 길어지게 된다. 특히, 멀티 웨이에서의 메모리 장치들이 High Queue Depth Random Read 동작을 수행하는 때에는, 메모리 장치들 각각에 대한 상태 리드를 위해 다수의 상태 리드 커맨드들은 상태 리드 동작을 위해 미리 Queue에 저장될 수 있다. Queue에 저장된 각각의 상태 리드 커맨드에 대응되는 메모리 장치 내부 상태를 판단할 때에 소요되는 시간이 길어지게 되면, 이에 따라 Queue에 저장된 다른 커맨드들에 대한 처리속도가 저하되는 문제가 있었다.
위에서 설명한 본 발명의 다양한 실시 예들에 따른 멀티 웨이에서의 메모리 장치들의 내부 상태를 판단하는 방식들의 단점을 개선하여 High Queue Depth Random Read 동작 등을 포함하는 메모리 장치의 동작의 성능을 향상시키기 위한 새로운 방식을 제안한다.
본 발명에서 새로 제안하는 멀티 웨이에서의 메모리 장치들의 내부 상태를 판단하는 방식은 칩 인에이블 신호(CE) 또는 초기 설정된 기능 커맨드(예로서, CE Reduction Command)에 맞추어 메모리 장치의 내부 상태(Internal Status)를 세가지 상태로 만들어 레디/비지 신호(RnB) 핀을 통해 출력한다. 예로서, 위의 세가지 상태는 0, 1, Hi-Z(하이 임피던스)로 구분될 수 있다.
도 5는 본 발명에서 새로 제안하는 멀티 웨이에서의 메모리 장치의 상태 신호를 생성하는 방식을 설명하기 위한 주요 신호들의 파형도이다.
도 5에 도시된 바와 같이, 칩 인에이블 신호(CE) 또는 초기 설정된 기능 커맨드(예로서, CE Reduction Command)에 기초하여 칩 인에이블 구간(예로서, CE의 LOW 구간) 동안에만 내부 상태(예로서, Ready/Busy 상태)를 나타내는 0 또는 1 상태를 출력한다. 그리고, 칩 디스에이블 구간(예로서, CE의 HIGH 구간)에서는 메모리 장치의 내부 상태와 관계없이 레디/비지 신호(RnB) 핀은 Hi-Z(하이 임피던스)가 된다.
도 6은 본 발명에서 새로 제안하는 상태 신호 출력 방식이 적용되는 메모리 시스템 구성의 일 예(100C)를 보여준다.
도 6에 도시된 바와 같이, 메모리 시스템(100C)은 복수의 메모리 장치들(110C-0 ~ 110C-7)과 메모리 컨트롤러(120C)를 포함한다.
예로서, 도 6에는 8개의 메모리 장치들(110C-0 ~ 110C-7)로 하나의 채널을 구성하는 예를 보여준다. 즉, 도 6의 메모리 시스템(100C)는 하나의 채널이 8개의 웨이(way)로 구성된 예를 보여준다. 본 발명은 이에 한정되지 않고 하나 이상의 채널을 구비하고, 각각의 채널은 멀티 웨이로 구성될 수 있다.
메모리 장치들(110C-0 ~ 110C-7)은 불휘발성 메모리 디바이스로 구현할 수 있다. 예로서, 메모리 장치들(110C-0 ~ 110C-7)은 플래시 메모리 디바이스, PRAM(Phase change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 디바이스 등으로 구성될 수 있다. 메모리 장치들(110C-0 ~ 110C-7)은 적어도 하나의 불휘발성 메모리 디바이스들과 적어도 하나의 휘발성 메모리 디바이스들이 혼합된 형태로 구성되거나, 적어도 두 종류 이상의 불휘발성 메모리 디바이스들이 혼합된 형태로 구성될 수도 있다.
예로서, 메모리 장치들(110C-0 ~ 110C-7) 각각은 단일의 메모리 칩으로 구성할 수 있다. 하나의 메모리 칩은 단일의 다이(Die) 또는 복수개의 다이들로 구성될 수 있다. 하나의 다이는 단일의 플레인(Plane) 또는 복수개의 플레인들로 구성될 수 있다. 하나의 플레인은 복수개의 메모리 블록(Block)들을 포함하고, 메모리 블록들 각각은 복수개의 페이지(Page)들을 포함하고, 페이지들 각각은 복수개의 섹터(Sector)들을 포함한다. 그리고, 메모리 장치들(110C-0 ~ 110C-7) 각각은 상태 신호 출력 장치(20)를 포함한다. 그리고, 메모리 장치들(110C-0 ~ 110C-7)에는 내부 상태를 나타내는 신호를 출력하기 위한 상태 출력 핀들(P0 ~ P7)이 배치된다. 예로서, 상태 출력 핀들(P0 ~ P7)은 Ready/Busy 상태를 나타내는 RnB 핀으로 할당될 수 있다.
상태 신호 출력 장치(20)는 칩 인에이블 신호(CE) 또는 초기 설정된 기능 커맨드(예로서, CE Reduction Command) 중의 적어도 하나에 기초하여 내부 동작 상태를 나타내는 신호를 3가지 상태로 구분하여 상태 출력 핀(예로서, RnB 핀)으로 출력한다.
예로서, 상태 신호 출력 장치(20)는 칩 인에이블 신호(CE) 또는 초기 설정된 기능 커맨드(예로서, CE Reduction Command)에 기초하여 칩 인에이블 구간에서는 내부 상태(예로서, Ready/Busy 상태)를 나타내는 0 또는 1 상태를 상태 출력 핀으로 출력한다. 그리고, 칩 디스에이블 구간에서는 메모리 장치의 내부 상태와 관계없이 상태 출력 핀은 Hi-Z(하이 임피던스)를 갖는다.
메모리 컨트롤러(120C)는 8개의 웨이(way)에 대한 칩 인에이블 신호(CE[7:0])를 생성하여 메모리 장치들(110C-0 ~ 110C-7)로 전송한다. 메모리 장치들(110C-0 ~ 110C-7)의 상태 출력 핀들(P0 ~ P7)은 연결 논리곱(wired AND)으로 메모리 컨트롤러(120C)에 배치된 단일의 RnB 핀(PX)에 접속된다.
이에 따라서, 메모리 컨트롤러(120C)는 하나의 RnB 핀(PX)을 통하여 메모리 장치들(110C-0 ~ 110C-7)의 내부 상태를 개별적으로 확인할 수 있게 된다. 세부적으로, 메모리 컨트롤러(120C)는 칩 인에이블 신호의 논리 상태와 연계하여 메모리 장치들(110C-0 ~ 110C-7)의 내부 상태를 개별적으로 확인할 수 있게 된다. 예로서, 웨이0의 칩 인에이블 신호가 인에이블의 논리 상태를 나타내는 구간에서 RnB 핀(PX)에서 비지 상태의 논리 상태가 검출될 때, 메모리 컨트롤러(120C)는 멀티 웨이에서 웨이0의 메모리 장치(110C-0)가 비지 상태에 있는 것으로 확인할 수 있다.
도 7은 본 발명에서 새로 제안하는 상태 신호 출력 방식이 적용되는 메모리 시스템 구성의 다른 예(100D)를 보여준다.
도 7에 도시된 바와 같이, 메모리 시스템(100D)은 복수의 메모리 장치들(110D-0 ~ 110D-7)과 메모리 컨트롤러(120D)를 포함한다.
예로서, 도 7에는 8개의 메모리 장치들(110D-0 ~ 110D-7)로 하나의 채널을 구성하는 예를 보여준다. 즉, 도 7의 메모리 시스템(100D)는 하나의 채널이 8개의 웨이(way)로 구성된 예를 보여준다. 본 발명은 이에 한정되지 않고 하나 이상의 채널에 복수의 웨이로 구성될 수 있다.
메모리 장치들(110D-0 ~ 110D-7)은 불휘발성 메모리 디바이스로 구현할 수 있다. 예로서, 메모리 장치들(110D-0 ~ 110D-7)은 플래시 메모리 디바이스, PRAM(Phase change RAM), FRAM(Ferroelectric RAM), MRAM(Magnetic RAM) 디바이스 등으로 구성될 수 있다. 메모리 장치들(110D-0 ~ 110D-7)은 적어도 하나의 불휘발성 메모리 디바이스들과 적어도 하나의 휘발성 메모리 디바이스들이 혼합된 형태로 구성되거나, 적어도 두 종류 이상의 불휘발성 메모리 디바이스들이 혼합된 형태로 구성될 수도 있다.
도 6의 메모리 장치들(110C-0 ~ 110C-7)과 같이 도 7의 메모리 장치들(110D-0 ~ 110D-7)도 단일 또는 복수의 다이(Die)들로 구성될 수 있으며, 각각의 다이는 단일 또는 복수의 플레인(Plane)들로 구성될 수 있다. 물론, 하나의 플레인은 복수개의 메모리 블록(Block)들을 포함하고, 메모리 블록들 각각은 복수개의 페이지(Page)들을 포함하고, 페이지들 각각은 복수개의 섹터(Sector)들을 포함한다.
그리고, 메모리 장치들(110D-0 ~ 110D-7) 각각은 상태 신호 출력 장치(20)를 포함한다. 그리고, 메모리 장치들(110D-0 ~ 110D-7)에는 내부 상태를 나타내는 신호를 출력하기 위한 상태 출력 핀들(P0 ~ P7)이 배치된다. 예로서, 상태 출력 핀들(P0 ~ P7)은 Ready/Busy 상태를 나타내는 RnB 핀으로 할당될 수 있다.
상태 신호 출력 장치(20)는 도 6에서 이미 설명하였으므로, 중복적인 설명은 피하기로 한다.
메모리 컨트롤러(120C)는 초기 설정된 기능 커맨드인 칩 인에이블 리덕션 커맨드(CE Reduction Command)를 생성하여 메모리 장치들(110D-0 ~ 110D-7)로 전송한다. 칩 인에이블 리덕션 커맨드(CE Reduction CMD)는 메모리 장치들(110D-0 ~ 110D-7) 각각에 대한 칩 인에이블 타이밍을 설정하는 기능 커맨드이다. 즉, 칩 인에이블 리덕션 커맨드(CE Reduction CMD)에 따라서 웨이 별로 메모리 장치들(110D-0 ~ 110D-7) 각각에 대한 칩 인에이블 신호를 생성할 수 있다.
메모리 장치들(110D-0 ~ 110D-7)의 상태 출력 핀들(P0 ~ P7)은 연결 논리곱(wired AND)으로 메모리 컨트롤러(120D)에 배치된 단일의 RnB 핀(PX)에 접속된다. 이에 따라서, 메모리 컨트롤러(120D)는 하나의 RnB 핀(PX)을 통하여 메모리 장치들(110D-0 ~ 110D-7)의 내부 상태를 개별적으로 확인할 수 있게 된다. 세부적으로, 메모리 컨트롤러(120C)는 칩 인에이블 리덕션 커맨드(CE Reduction CMD)에 따른 칩 인에이블 신호의 논리 상태와 연계하여 메모리 장치들(110D-0 ~ 110D-7)의 내부 상태를 개별적으로 확인할 수 있게 된다.
도 6 또는 7의 실시 예에서 메모리 시스템(100C 또는 100D)은 메모리 칩 단위로 내부 상태를 확인한다. 다른 예로서, 도 6 또는 도 7의 메모리 시스템(100C 또는 100D)에 메모리 장치들(110C-0 ~ 110C-7 또는 110D-0 ~ 110D-7)의 다이 또는 플레인 별로 상태 출력 핀들을 추가로 배치하고, 메모리 컨트롤러(120C 또는 120D)에 다이 또는 플레인 단위로 RnB 핀(PX)들을 추가로 배치하면 다이 또는 플레인 단위로 내부 상태를 확인할 수 있다.
도 8a 및 도 8b는 본 발명에서 새로 제안하는 상태 신호 출력 방식이 적용되는 메모리 시스템 구성의 다른 예(100E, 100F)를 보여준다.
도 8a에 도시된 바와 같이, 메모리 시스템(100E)은 복수의 메모리 장치들(110E-0 ~ 110E-7)과 메모리 컨트롤러(120E)를 포함한다. 다만, 도 6에 도시된 메모리 컨트롤러(120C)와 달리 제 1 RnB 핀(PX0) 및 제 2 RnB(PX1)을 포함할 수 있다. 또한, 도 6에 도시된 메모리 장치들(110C-0 ~ 110C-7)과 달리 메모리 장치들(110E-0 ~ 110E-7)은 내부 상태를 나타내는 신호를 출력하기 위한 제 1 상태 출력 핀들(P0_0 ~ P7_0) 및 제 2 상태 출력 핀들(P0_1 ~ P7_7)이 배치될 수 있다.
예로서, 메모리 장치들(110E-0 ~ 110E-7) 각각은 제 1 상태 출력 핀들(P0_0 ~ P7_0)을 통해 메모리 장치들(110E-0 ~ 110E-7)의 제 1 상태를 나타내는 신호를 출력할 수 있으며, 메모리 장치들(110E-0 ~ 110E-7) 각각은 제 2 상태 출력 핀들(P0_1 ~ P7_1)을 통해 메모리 장치들(110E-0 ~ 110E-7)의 제 2 상태를 나타내는 신호를 출력할 수 있다. 일 실시예로, 제 1 상태는 리드 동작의 성공 또는 실패를 나타내는 PASS/FAIL의 상태일 수 있으며, 제 2 상태는 프로그램 동작의 성공 또는 실패를 나타내는 PASS/FAIL의 상태일 수 있다. 다만, 본 개시는 이에 국한되지 않으며, 제 1 상태 및 제 2 상태는 메모리 장치들(110E-0 ~ 110E-7)의 다양한 내부 상태들 중 어느 하나일 수 있다.
메모리 컨트롤러(120E)는 제 1 RnB 핀(PX0) 및 제 2 RnB 핀(PX1)을 통해 메모리 장치들(110E-0 ~ 110E-7)의 두 종류의 내부 상태(예를 들면, 리드 동작의 성공 또는 실패, 프로그램 동작의 성공 또는 실패)를 한개의 칩 인에이블 신호(CE)를 이용하여 판단할 수 있는 효과가 있다. 이에 대한 구체적인 내용은 후술한다.
도 8b에 도시된 바와 같이, 메모리 시스템(100F)은 복수의 메모리 장치들(110F-0 ~ 110F-7)과 메모리 컨트롤러(120F)를 포함한다. 다만, 도 6에 도시된 메모리 컨트롤러(120C)와 달리 복수의 RnB 핀(PX0 ~ PXn)을 포함할 수 있다. 또한, 도 6에 도시된 메모리 장치들(110C-0 ~ 110C-7)과 달리 메모리 장치들(110F-0 ~ 110F-7)은 내부 상태를 나타내는 신호를 출력하기 위한 제 1 상태 출력 핀들(P0_0 ~ P7_0) 내지 제 n 상태 출력 핀들(P0_n ~ P7_n)이 배치될 수 있다. 예로서, 메모리 장치들(110F-0 ~ 110F-7) 각각은 제 1 상태 출력 핀들(P0_0 ~ P7_0)을 통해 메모리 장치들(110F-0 ~ 110F-7)의 제 1 상태를 나타내는 신호를 출력할 수 있으며, 메모리 장치들(110F-0 ~ 110F-7) 각각은 제 n 상태 출력 핀들(P0_n ~ P7_n)을 통해 메모리 장치들(110F-0 ~ 110F-7)의 제 n 상태를 나타내는 신호를 출력할 수 있다. 이와 같이, 메모리 컨트롤러(120F)는 메모리 장치들(110F-0 ~ 110F-7)로부터 제 1 내지 제 n 상태를 나타내는 신호를 제 1 내지 제 n RnB 핀(PX0 ~ PXn)을 통해 수신받을 수 있다.
메모리 컨트롤러(120F)는 제 1 내지 제 n RnB 핀(PX0 ~ PXn)을 통해 메모리 장치들(110F-0 ~ 110F-7)의 다수의 내부 상태들을 한개의 칩 인에이블 신호(CE)를 이용하여 판단할 수 있는 효과가 있다.
도 9은 도 6 또는 도 7에 도시된 상태 신호 출력 장치(20A)의 구성을 예시적으로 보여준다.
도 9에 도시된 바와 같이, 상태 신호 출력 장치(20A)는 상태 신호 생성 회로(21A), 상태 신호 출력 제어 회로(22A) 및 출력 패드(23A)를 포함한다.
상태 신호 생성 회로(21A)는 메모리 장치의 내부 동작 상태를 2가지 상태로 구분하여 나타내는 제1 신호(S1)를 생성한다.
예로서, 상태 신호 생성 회로(21A)는 수신된 커맨드(CMD)에 따른 동작의 수행 중인 비지(busy) 상태를 나타내는 제1논리 상태의 제1신호(S1)를 생성하거나 수신된 커맨드(CMD)에 따른 동작을 완료한 레디(ready) 상태를 나타내는 제2논리 상태의 제1신호(S1)를 생성할 수 있다.
다른 예로서, 상태 신호 생성 회로(21A)는 수신된 커맨드(CMD)에 따라서 수행되는 리드 동작, 프로그램 동작 또는 소거 동작 중의 적어도 하나의 동작에 관련된 상태를 나타내는 제1신호(S1)를 생성할 수도 있다. 예로서, 리드 동작, 프로그램 동작 또는 소거 동작 중의 적어도 하나의 동작에 성공 또는 실패를 나타내는 PASS/FAIL의 상태 신호를 제1신호(S1)로서 생성할 수도 있다.
상태 신호 출력 제어 회로(22A)는 제1 신호(S1)를 입력하여 칩 인에이블 신호(CE) 또는 칩 인에이블 리덕션 커맨드(CE Reduction CMD) 중의 적어도 어느 하나에 기초하여 출력 패드(23A)로 3가지 상태로 구분되는 제2 신호(S2)를 출력한다.
예로서, 상태 신호 출력 제어 회로(22A)는 칩 인에이블 신호(CE) 또는 칩 인에이블 리덕션 커맨드(CE Reduction CMD) 중의 적어도 어느 하나에 따라서 칩 인에이블(Chip Enable) 구간에서는 제1 신호(S1)의 논리 상태에 연동되는 논리 상태를 갖는 제2신호(S2)를 출력 패드(23A)로 출력한다. 그리고, 칩 디스에이블(Chip Disable) 구간에서 출력 패드(23A)는 제1신호(S1)의 논리 상태와 관계없이 하이 임피던스(High Impedance) 상태를 갖는다.
도 10은 도 6 또는 도 7에 도시된 상태 신호 출력 장치(20B)의 또 다른 구성을 예시적으로 보여준다.
도 10에 도시된 바와 같이, 도 9에 도시된 상태 신호 출력 장치(20A)와 비교하여 상태 신호 생성 회로(21B)는 커맨드 기반 신호 생성 제어 유닛(21B_a)을 더 포함할 수 있다. 일 실시예로, 커맨드 기반 신호 생성 제어 유닛(21B_a)은 설정 커맨드(S_CMD)를 수신받아, 설정 커맨드(S_CMD)를 기반으로 상태 신호 생성 회로(21B)가 소정의 커맨드(CMD)를 수신 받았을 때에 메모리 장치의 다수의 내부 상태들 중 어떠한 내부 상태와 관련된 제 1 신호(S1)를 생성할지를 선택할 수 있다.
예를 들면, 커맨드 기반 신호 생성 제어 유닛(21B_a)은 설정 커맨드(S_CMD)에 기반하여, 커맨드(CMD)가 리드 커맨드인 때에는, 상태 신호 생성 회로(21B)가 리드 동작의 PASS/FAIL 상태를 나타내는 제 1 신호(S1)를 생성하도록 제어할 수 있으며, 커맨드(CMD)가 프로그램 커맨드인 때에는, 상태 신호 생성 회로(21B)가 프로그램 동작의 PASS/FAIL 상태를 나타내는 제 1 신호(S1)를 생성하도록 제어할 수 있다. 또 다른 예로, 커맨드 기반 신호 생성 제어 유닛(21B_a)은 설정 커맨드(S_CMD)에 기반하여, 커맨드(CMD)의 종류에 상관없이 상태 신호 생성 회로(21B)가 메모리 장치의 비지(busy) 또는 레디(ready) 상태를 나타내는 제 1 신호(S1)를 생성하도록 제어할 수 있다.
도 11는 도 9에 도시된 상태 신호 출력 제어 회로 구성의 일 예(22A)를 보여준다.
도 11에 도시된 바와 같이, 상태 신호 출력 제어 회로(22A)는 푸쉬풀(PUSH-PULL) 회로(22-1) 및 삼-상태 인버터(tri-state inverter; 22-2)를 포함한다.
푸쉬풀 회로(22-1)는 제1노드(ND1)로 제1신호(S1)를 입력하여 반전된 제1신호(/S1)를 제2노드(ND2)로 출력한다.
삼-상태 인버터(22-2)는 제2노드(ND2)의 신호를 입력하고, 칩 인에이블 신호(CE)가 제1논리 상태일 때 제2노드(ND2)의 신호를 반전시켜 출력 패드(23)로 출력한다. 그리고, 삼-상태 인버터(22-2)는 칩 인에이블 신호(CE)가 제2논리 상태일 때 출력 패드(23)가 하이 임피던스 상태를 갖도록 동작한다. 즉, 칩 인에이블 신호(CE)가 제2논리 상태일 때 제2노드(ND2)의 신호의 논리 상태에 관계없이 출력 패드(23)는 하이 임피던스 상태를 갖게 된다. 이에 따라서, 출력 패드(23)에서 검출되는 제2신호(S2)의 상태는 0, 1, Hi-Z(하이 임피던스)의 3가지 상태로 구분될 수 있다.
도 12은 도 9에 도시된 상태 신호 출력 제어 회로의 구성의 다른 예(22B)를 보여준다.
도 12에 도시된 바와 같이, 상태 신호 출력 제어 회로(22B)는 푸쉬풀(PUSH-PULL) 회로(22-1), 삼-상태 인버터(tri-state inverter; 22-2) 및 논리 회로(22-3)를 포함한다.
푸쉬풀 회로(22-1) 및 삼-상태 인버터(22-2)는 도 11에서 이미 설명하였으므로, 중복적인 설명은 피하기로 한다.
논리 회로(22-3)는 칩 인에이블 리덕션 커맨드(CE Reduction CMD)로부터 메모리 장치가 속하는 웨이에 대한 칩 인에이블 신호(CE_RDT)를 생성한다. 논리 회로(22-3)에서 생성되는 칩 인에이블 신호(CE_RDT)는 도 11의 삼-상태 인버터(22-2)에 인가되는 칩 인에이블 신호(CE)와 실질적으로 동등한 논리 상태의 파형을 갖는다.
이에 따라서, 도 12의 삼-상태 인버터(tri-state inverter; 22-2)에서 출력 패드(23)로 출력되는 제2신호(S2)와 도 11의 삼-상태 인버터(tri-state inverter; 22-2)에서 출력 패드(23)로 출력되는 제2신호(S2)는 동등한 상태의 파형을 갖는다.
도 13a는 도 11 또는 도 12에 도시된 푸쉬풀 회로(22-1) 및 삼-상태 인버터(22-2)의 세부적인 회로 구성의 일 예를 보여준다.
푸쉬풀 회로(22-1)는 2개의 트랜지스터들로 구성될 수 있다. 예로서, 하나의 PMOS 트랜지스터(P1)와 하나의 NMOS 트랜지스터(N1)로 구성될 수 있다. 세부적으로, PMOS 트랜지스터(P1)의 게이트는 제1노드(ND1)에 접속되고, 소스는 전원 단자(VDD)에 접속되고, 드레인은 제2노드(ND2)에 접속된다. 그리고, NMOS 트랜지스터(N1)의 게이트는 제1노드(ND1)에 접속되고, 소스는 접지 단자(VSS)에 접속되고, 드레인은 제2노드에 접속된다.
제1노드(ND1)로 입력되는 제1신호(S1)가 로우(LOW) 논리 상태인 구간에서 PMOS 트랜지스터(P1)는 턴 온(turn on) 되고, NMOS 트랜지스터(N1)는 턴 오프(turn off) 된다. 이에 따라서, 제2노드(ND2)에는 하이(HIGH) 상태의 신호가 출력된다.
그리고, 제1노드(ND1)로 입력되는 제1신호(S1)가 하이(HIGH) 논리 상태인 구간에서 PMOS 트랜지스터(P1)는 턴 오프(turn off) 되고, NMOS 트랜지스터(N1)는 턴 온(turn on) 된다. 이에 따라서, 제2노드(ND2)에는 로우(LOW) 상태의 신호가 출력된다.
이에 따라서, 푸쉬풀 회로(22-1)는 제1노드(ND1)로 입력되는 제1신호(S1)를 반전시켜 제2노드(ND2)로 출력한다.
삼-상태 인버터(22-2A)는 반전된 칩 인에이블 신호(/CE)가 논리적 하이(HIGH)일 때 제2노드(ND2)의 신호를 반전시켜 출력 패드(23)로 출력한다. 그리고, 반전된 칩 인에이블 신호(/CE)가 논리적 로우(LOW)일 때 삼-상태 인버터(22-2A)는 하이 임피던스(high impedance) 상태가 된다.
이에 따라서, 반전된 칩 인에이블 신호(/CE)가 논리적 하이(HIGH)인 구간에서 출력 패드(23)로는 제1신호(S1)와 동등한 논리 상태를 갖는 제2신호(S2)가 출력된다. 그리고, 반전된 칩 인에이블 신호(/CE)가 논리적 로우(LOW)인 구간에서 출력 패드(23)는 제1신호(S1)의 논리 상태와 관계없이 하이 임피던스(high impedance) 상태를 갖게 된다.
도 13b는 도 11 또는 도 12에 도시된 푸쉬풀 회로 및 삼-상태 인버터의 세부적인 회로 구성의 다른 예를 보여준다.
푸쉬풀 회로(22-1)는 도 13a의 푸쉬풀 회로(22-1)의 구성과 동일하므로 중복적인 설명은 피하기로 한다.
도 13b는 도 13a의 회로 구성에 비하여 삼-상태 인버터(22-2B)가 다르게 설계되어 있다.
즉, 삼-상태 인버터(22-2B)는 칩 인에이블 신호(CE)가 논리적 로우(LOW)일 때 제2노드(ND2)의 신호를 반전시켜 출력 패드(23)로 출력한다. 그리고, 칩 인에이블 신호(CE)가 논리적 하이(HIGH)일 때 삼-상태 인버터(22-2B)는 하이 임피던스(high impedance) 상태가 된다.
이에 따라서, 칩 인에이블 신호(CE)가 논리적 로우(LOW)인 구간에서 출력 패드(23)로는 제1신호(S1)와 동등한 논리 상태를 갖는 제2신호(S2)가 출력된다. 그리고, 칩 인에이블 신호(CE)가 논리적 하이(HIGH)인 구간에서 출력 패드(23)는 제1신호(S1)의 논리 상태와 관계없이 하이 임피던스(high impedance) 상태를 갖게 된다.
예로서, 도 13a 및 도 13b에서 칩 인에이블 신호(CE)가 액티브 로우(Active Low)로 설정된 경우의 삼-상태 인버터(22-2A 또는 22-2B)를 설계한 실시 예를 보여준다. 다른 예로서, 칩 인에이블 신호(CE)가 액티브 하이(Active High)로 설정되도록 삼-상태 인버터(22-2A 또는 22-2B)를 설계할 수도 있다.
도 14는 도 6 또는 도 7에 도시된 메모리 시스템(100C 또는 100D)에서의 멀티 웨이 내의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 주요 신호들의 파형도이다. 참고적으로, 도 14는 설명의 편의를 위하여 웨이0의 메모리 장치(110C-0 또는 110D-0) 및 웨이1의 메모리 장치(110C-1 또는 110D-1)에 대한 레디/비지 신호(RnB)를 도시하였다. 예로서, 도 14에서 칩 인에이블 신호는 액티브 로우(Active Low)로 설정되어 있다.
도 14를 참조하면, T1 ~ T2 구간에서 웨이0의 칩 인에이블 신호(CE0)가 로우(LOW) 상태가 된다. 칩 인에이블 신호(CE0)가 로우 상태인 구간에 웨이0가 칩 인에이블 된다.
T1 ~ T2 구간에서 웨이0의 메모리 장치(110C-0 또는 110D-0)의 내부 상태를 나타내는 레디/비지 신호(WAY0-RnB)가 레디 상태의 하이 상태이면, 메모리 컨트롤러(120C 또는 120D)의 RnB 핀(PX)으로는 하이 상태의 레디/비지 신호(RnB)가 전송된다. 이에 따라서, T1 ~ T2 구간에서 웨이0로 커맨드(CDM)가 전송될 수 있다.
T2 ~ T3 구간에서 웨이1의 칩 인에이블 신호(CE1)가 로우(LOW) 상태가 된다. 칩 인에이블 신호(CE1)가 로우 상태인 구간에 웨이1가 칩 인에이블 된다.
T2 ~ T3 구간에서 웨이1의 메모리 장치(110C-1 또는 110D-1)의 내부 상태를 나타내는 레디/비지 신호(WAY1-RnB)가 레디 상태의 하이 상태이면, 메모리 컨트롤러(120C 또는 120D)의 RnB 핀(PX)으로는 하이 상태의 레디/비지 신호(RnB)가 전송된다. 이에 따라서, T2 ~ T3 구간에서 웨이1로 커맨드(CDM)가 전송될 수 있다.
웨이0의 메모리 장치(110C-0 또는 110D-0)는 전송된 커맨드 동작 수행에 따라서 T2 ~ T6 구간 동안에 비지 상태에 있고 T6 이후에 레디 상태로 천이된다고 가정하자. 그리고, 웨이1의 메모리 장치(110C-1 또는 110D-1)는 전송된 커맨드 동작 수행에 따라서 T3 ~ T7 구간 동안에 비지 상태에 있고 T7 이후에 레디 상태로 천이된다고 가정하자.
도 13a 또는 도 13b에서 알 수 있듯이, 하나의 채널을 구성하는 웨이들 중의 적어도 하나의 웨이의 칩 인에이블 신호(CE0 또는 CE1)가 로우(LOW) 상태인 구간에서 메모리 컨트롤러(120C 또는 120D)의 RnB 핀(PX)으로는 웨이들의 내부 상태에 따라서 하이 상태 또는 로우 상태의 레디/비지 신호(RnB)가 전송된다. 그리고, 하나의 채널을 구성하는 모든 웨이들의 칩 인에이블 신호(CE0 및 CE1)가 하이(HIGH) 상태인 구간에서 메모리 컨트롤러(120C 또는 120D)의 RnB 핀(PX)은 하이 임피던스(HIGH-Z)가 된다.
이에 따라서, T3 ~ T4, T5 ~ T6, T7 ~ T8, T9 이후의 구간에서 메모리 컨트롤러(120C 또는 120D)의 RnB 핀(PX)은 하이 임피던스(HIGH-Z) 상태가 된다.
T4 ~ T5 구간에는 웨이1의 칩 인에이블 신호(CE1)가 로우(LOW) 상태이므로 웨이1의 메모리 장치(110C-1 또는 110D-1)의 내부 상태를 나타내는 레디/비지 신호(WAY1-RnB)가 RnB 핀(PX)으로 전송된다. 이에 따라서, T4 ~ T5 구간에서는 웨이1의 메모리 장치(110C-1 또는 110D-1)의 내부 상태가 비지 상태이므로, 비지 상태를 나타내는 로우 상태의 RnB 신호가 RnB 핀(PX)으로 전송된다.
T6 ~ T7 구간에는 웨이0의 칩 인에이블 신호(CE0)가 로우(LOW) 상태이므로 웨이0의 메모리 장치(110C-0 또는 110D-0)의 내부 상태를 나타내는 레디/비지 신호(WAY0-RnB)가 RnB 핀(PX)으로 전송된다. 이에 따라서, T6 ~ T7 구간에서는 웨이0의 메모리 장치(110C-0 또는 110D-0)의 내부 상태가 레디 상태이므로, 레디 상태를 나타내는 하이 상태의 RnB 신호가 RnB 핀(PX)으로 전송된다.
그리고, T8 ~ T9 구간에는 웨이1의 칩 인에이블 신호(CE1)가 로우(LOW) 상태이므로 웨이1의 메모리 장치(110C-1 또는 110D-1)의 내부 상태를 나타내는 레디/비지 신호(WAY1-RnB)가 RnB 핀(PX)으로 전송된다. 이에 따라서, T8 ~ T9 구간에서는 웨이1의 메모리 장치(110C-1 또는 110D-1)의 내부 상태가 레디 상태이므로, 레디 상태를 나타내는 하이 상태의 RnB 신호가 RnB 핀(PX)으로 전송된다.
이에 따라서, 메모리 컨트롤러(120C 또는 120D)는 단일의 RnB 핀(PX)으로 전송되는 RnB 신호의 상태와 멀티 웨이들에 대한 칩 인에이블 신호의 상태에 기초하여 웨이들 각각에 대한 내부 상태를 확인할 수 있게 된다.
도 15는 도 8a에 도시된 메모리 시스템(100E)에서의 멀티 웨이 내의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 주요 신호들의 파형도이다.
도 8a 및 도 15를 참조하면, 소정의 커맨드에 의하여 프로그램 동작 및 리드 동작을 수행한 결과 제 1 메모리 장치(110E-0)는 프로그램 패스, 리드 실패 상태일 수 있으며, 제 2 메모리 장치(110E-1)는 프로그램 실패, 리드 패스 상태일 수 있다. 다만, 제 1 메모리 장치(110E-0)가 칩 인에이블 신호(CE0)를 수신받은 때에는, 제 1 메모리 장치(110E-0)는 제 1 RnB(PX0)에 제 1 메모리 장치(110E-0)의 프로그램 실패 상태를 나타내는 로직 로우의 WAY0-RnB0 신호를 출력하고, 동시에 제 2 RnB(PX1)에 리드 패스 상태를 나타내는 로직 하이의 WAY1-RnB1 신호를 출력할 수 있다. 이후에, 제 2 메모리 장치(110E-1)가 칩 인에이블 신호(CE1)를 수신받은 때에는, 제 2 메모리 장치(110E-1)는 제 1 RnB 핀(PX0)에 제 2 메모리 장치(110E-1)의 프로그램 패스 상태를 나타내는 로직 하이의 WAY0-RnB0 신호를 출력하고, 동시에 제 2 RnB(PX1)에 리드 실패 상태를 나타내는 로직 로우의 WAY1-RnB1 신호를 출력할 수 있다. 이를 통해, 메모리 컨트롤러(120E)는 하나의 칩 인에이블 신호(CE0)를 통해 제 1 메모리 장치(110E-0)가 프로그램 패스 상태, 리드 실패 상태임을 알 수 있다. 또한, 메모리 컨트롤러(120E)는 하나의 칩 인에이블 신호(CE1)를 통해 제 2 메모리 장치(110E-1)가 프로그램 실패 상태, 리드 패스 상태임을 알 수 있다.
이와 같이, 메모리 컨트롤러(120E)는 메모리 장치(110E-0)에 하나의 칩 인에이블 신호(CE0)를 제공함으로써, 메모리 장치(110E-0)의 두 종류 이상의 내부 상태신호를 다수의 RnB 핀들(PX0, PX1)을 통해 수신받을 수 있다. 이를 통해, 각 메모리 장치(110E-0 ~ 110E-7)의 다양한 내부 상태를 판단하는데 소요되는 시간을 줄임으로써, 전체적인 메모리 시스템 성능이 향상될 수 있다.
도 16은 도 6 또는 도 7에 도시된 메모리 시스템에서의 멀티 웨이 내의 메모리 장치들의 내부 상태를 판단하는 동작을 설명하기 위한 타이밍도이다.
도 16을 참조하면, 멀티 웨이에서의 메모리 장치들 중의 어느 하나의 메모리 장치는 ST1 구간 동안에 리드 커맨드를 수신하고, ST2 구간 동안에 리드 커맨드에 따른 데이터 리드 동작을 수행한다. 그리고, 메모리 컨트롤러는 ST3a 구간 동안에 칩 인에이블 신호(CE) 또는 칩 인에이블 리덕션 커맨드(CE Reduction CMD)를 이용하여 메모리 장치들 각각에 대한 개별적인 내부 상태를 확인한다. 상태 확인 후에 ST5 구간 동안에 다이렉트 메모리 액세스(DMA) 동작에 따라서 메모리 장치에서 읽어낸 데이터를 메모리 컨트롤러로 전송한다.
도 4에 도시된 상태 리드 커맨드(status read command)를 이용한 멀티 웨이에서의 메모리 장치들의 내부 상태를 판단하는 동작 타이밍에 비하여 도 16의 동작 타이밍에서는 랜덤 아웃 커맨드 커맨드(random out CMD)를 필요로 하지 않으므로 랜덤 아웃 커맨드 커맨드(random out CMD)를 전송하는 ST4 구간이 생략될 수 있다. 또한, 도 16의 동작 타이밍에 따르면 상태 리드 커맨드(status read command) 사용에 따른 커맨드 오버헤드(command overhead)가 발생되지 않으므로 멀티 웨이에서의 메모리 장치들의 내부 상태를 확인하는 ST3a의 구간의 길이가 도 4의 ST3 구간의 길이에 비하여 단축된다.
도 17는 도 6 또는 도 7에 도시된 메모리 장치의 구성의 일 예(110)를 보여준다.
도 17를 참조하면, 메모리 장치(110)는 메모리 셀 어레이(11), 제어 로직(control logic; 12), 전압 생성부(13), 로우 디코더(14) 및 페이지 버퍼(15)를 포함할 수 있다.
메모리 셀 어레이(11)는 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래시 메모리 셀들일 수 있다. 예로서, 메모리 셀 어레이(11)는 낸드(NAND) 플래시 메모리 셀 어레이 또는 노아(NOR) 플래시 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 낸드 플래시 메모리 셀들인 경우를 예로 하여 본 발명의 실시 예들을 상술하기로 한다.
메모리 셀 어레이(11)는 다수의 메모리 셀들이 직렬로 연결되는 스트링(string) 구조로 이루어진다. 예로서, 각각의 셀 스트링은 공통 소스 라인(Common Source Line; CSL)과 비트 라인(BL) 사이에 접지 선택 트랜지스터, 하나 이상의 더미 메모리 셀, 복수의 메인 메모리 셀들, 스트링 선택 트랜지스터가 직렬로 연결된다. 공통 소스 라인(CSL) 쪽에서 메인 메모리 셀들에 미치는 커플링(coupling) 영향을 줄이기 위하여 더미 메모리 셀은 접지 선택 트랜지스터와 복수의 메인 메모리 셀들 사이에 배치할 수 있다. 즉, 메인 메모리 셀의 에지(edge)에 더미 메모리 셀을 배치할 수 있다. 복수의 비트 라인들에 접속된 메인 메모리 셀들 및 더미 메모리 셀들은 각기 다른 워드라인들에 접속된다. 예로서, 더미 메모리 셀들이 접속되는 워드라인을 더미 워드라인이라 칭할 수 있다.
그리고, 셀 스트링 구조의 취약점인 백 패턴 종속성(back pattern dependency)를 최소화하기 위하여 셀 스트링에서 글로벌 소스 라인(Global source line; GSL)이 접속되는 접지 선택 트랜지스터에서 가장 가까운 메모리 셀부터 순차적으로 프로그램을 진행한다. 여기에서, 글로벌 소스 라인(GSL)은 접지 선택 라인(Ground Selection Line)이라 칭할 수도 있다.
예로서, 메모리 셀 어레이(11)는 2차원 플래너 낸드 플래시 메모리 셀 구조로 설계될 수 있다. 다른 예로서, 메모리 셀 어레이(11)는 3차원 수직 구조의 낸드(vertical NAND) 플래시 메모리 셀 구조로 설계될 수 있다.
본 발명의 기술적 사상에 의한 일 실시 예에서, 3 차원 (3D) 구조의 메모리 셀 어레이(11)는 실리콘 기판 위에 배치되는 활성 영역과, 메모리 셀들의 동작과 관련된 회로로서 상기 기판상에 또는 상기 기판 내에 형성된 회로를 가지는 메모리 셀 어레이들의 적어도 하나의 물리적 레벨에 모놀리식으로 형성된다. 상기 용어 "모놀리식"은 상기 어레이를 구성하는 각 레벨의 층들이 상기 어레이 중 각 하부 레벨의 층들의 바로 위에 적층되어 있음을 의미한다.
본 발명의 기술적 사상에 의한 일 실시 예에서, 상기 3D 구조의 메모리 어레이는 적어도 하나의 메모리 셀이 다른 메모리 셀의 위에 위치하도록 수직 방향으로 배치된 버티칼 NAND 스트링들을 포함한다. 상기 적어도 하나의 메모리 셀은 전하 트랩층을 포함할 수 있다.
미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호는 3D 메모리 어레이가 복수 레벨로 구성되고 워드 라인들 및/또는 비트 라인들이 레벨들간에 공유되어 있는 3D 메모리 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합될 수 있다.
메모리 셀 어레이(11)에 소거 전압이 인가되면 복수의 메모리 셀들(MC)은 소거 상태가 되며, 메모리 셀 어레이(11)에 프로그램 전압이 인가되면 복수의 메모리 셀들(MC)은 프로그램 상태가 된다. 이때, 각 메모리 셀(MC)은 문턱 전압에 따라 구분되는 소거 상태 및 제1 내지 제n 프로그램 상태들(P1 내지 Pn) 중 하나를 가질 수 있다.
여기서, n은 2 이상의 자연수일 수 있다. 예를 들어, 메모리 셀(MC)이 2 비트 레벨 셀인 경우 n은 3일 수 있다. 다른 예에서, 메모리 셀(MC)이 3 비트 레벨 셀인 경우 n은 7일 수 있다. 또 다른 예에서, 메모리 셀(MC)이 4 비트 레벨 셀인 경우 n은 15일 수 있다. 이와 같이, 복수의 메모리 셀들(MC)은 멀티 레벨 셀들을 포함할 수 있다. 그러나, 본 발명의 기술적 사상은 이에 한정되지 않고, 복수의 메모리 셀들(MC)은 싱글 레벨 셀들을 포함할 수도 있다.
제어 로직(12)은 메모리 컨트롤러(120A 또는 120B)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기초로 하여, 메모리 셀 어레이(11)에 데이터를 기입하거나 메모리 셀 어레이(11)로부터 데이터를 독출하거나, 메모리 셀 어레이(11)를 소거하기 위한 각종 제어 신호를 출력할 수 있다. 이로써, 제어 로직(12)은 메모리 장치(110) 내의 각종 동작을 전반적으로 제어할 수 있다.
제어 로직(12)에서 생성된 제어 신호들은 전압 생성부(13), 로우 디코더(14) 및 페이지 버퍼(15)에 제공될 수 있다. 예로서, 제어 로직(12)은 전압 생성부(13)에 전압 제어 신호(CTRL_vol)를 제공할 수 있고, 로우 디코더(14)에 로우 어드레스(X_ADDR)를 제공할 수 있으며, 페이지 버퍼(15)에 칼럼 어드레스(Y_ADDR)를 제공할 수 있다.
예로서, 제어 로직(12)은 상태 신호 출력 장치(20)를 포함할 수 있다. 이에 따라서, 상태 신호 출력 장치(20)를 이용하여 제어 로직(12)은 칩 인에이블 신호(CE) 또는 초기 설정된 기능 커맨드(예로서, CE Reduction Command) 중의 적어도 하나에 기초하여 내부 동작 상태를 나타내는 신호를 3가지 상태로 구분하여 상태 출력 핀(예로서, RnB 핀)으로 출력할 수 있다. 다른 예로서, 상태 신호 출력 장치(20)에 대한 회로 구성을 제어 로직(12)과 분리하여 메모리 장치(110)에 배치할 수도 있다.
전압 생성부(13)는 전압 제어 신호(CTRL_vol)를 기초로 하여 메모리 셀 어레이(11)에 대한 프로그램, 독출 및 소거 동작을 수행하기 위한 다양한 종류의 전압들을 생성할 수 있다. 구체적으로, 전압 생성부(13)는 복수의 워드 라인들(WL)을 구동하기 위한 제1 구동 전압(VWL), 복수의 스트링 선택 라인들(SSL)을 구동하기 위한 제2 구동 전압(VSSL) 및 복수의 접지 선택 라인들(GSL)을 구동하기 위한 제3 구동 전압(VGSL)을 생성할 수 있다.
이때, 제1 구동 전압(VWL)은 프로그램 전압(또는 기입 전압), 독출 전압, 소거 전압, 패스 전압 또는 프로그램 검증 전압일 수 있다. 또한, 제2 구동 전압(VSSL)은 스트링 선택 전압, 즉, 온(on) 전압 또는 오프(off) 전압일 수 있다. 나아가, 제3 구동 전압(VGSL)은 접지 선택 전압, 즉, 온 전압 또는 오프 전압일 수 있다.
로우 디코더(14)는 복수의 워드 라인들(WL)을 통해 메모리 셀 어레이(11)에 연결되고, 제어 로직(12)으로부터 수신한 로우 어드레스(X_ADDR)에 응답하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 구체적으로, 독출 동작 시에 로우 디코더(14)는 선택된 워드 라인에 독출 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다.
한편, 프로그램 동작 시에 로우 디코더(14)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비 선택된 워드 라인에 패스 전압을 인가할 수 있다.
그리고, 소거 동작 시에 로우 디코더(14)는 워드 라인들(WL)에 소거용 전압(예로서, 0V)을 인가하고, 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)을 각각 플로팅(Floating) 시킬 수 있다.
페이지 버퍼(15)는 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(11)에 연결될 수 있다. 구체적으로, 독출 동작 시에 페이지 버퍼(15)는 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(11)에 저장된 데이터(DATA)를 출력할 수 있다. 한편, 프로그램 동작 시에 페이지 버퍼(15)는 기입 드라이버(write driver)로 동작하여 메모리 셀 어레이(11)에 저장하고자 하는 데이터(DATA)를 입력시킬 수 있다.
도 18는 도 17에 도시된 메모리 셀 어레이(11)의 일 예를 나타낸다.
도 18를 참조하면, 메모리 셀 어레이(11)는 플래시 메모리 셀 어레이일 수 있다. 이때, 메모리 셀 어레이(11)는 a(a는 2 이상의 정수)개의 메모리 블록들(BLK1 내지 BLKa)을 포함하고, 각 메모리 블록(BLK1 내지 BLKa)은 b(b는 2이상의 정수)개의 페이지들(PAGE1 내지 PAGEb)을 포함하며, 각 페이지들(PAGE1 내지 PAGEb)은 c(c는 2 이상의 정수)개의 섹터들(SEC1 내지 SECc)을 포함할 수 있다. 도 4에서는 도시의 편의를 위해, 메모리 블록 BLK1에 대하여만 페이지들(PAGE0 내지 PAGEb) 및 섹터들(SEC1 내지 SECc)을 도시하였으나, 다른 메모리 블록들(BLK2 내지 BLKa)도 메모리 블록 BLK1과 동일한 구조를 가질 수 있다.
도 19는 도 18에 도시된 메모리 셀 어레이(11)에 포함된 메모리 블록(BLK1)의 일 예를 나타내는 회로도이다.
도 19을 참조하면, 제1메모리 블록(BLK1)은 수평 구조의 낸드 플래쉬 메모리일 수 있고, 도 18에 도시된 각 메모리 블록들(BLK1 내지 BLKa)은 도 19과 같이 구현될 수 있다. 제1 메모리 블록(BLK1)은 예를 들어, 8개의 메모리 셀들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 셀 스트링(STR)들을 포함할 수 있다. 각 셀 스트링(STR)은 직렬로 연결된 메모리 셀들의 양 끝에 각각 연결되는 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다. 여기에서, 하나의 셀 스트링에 포함되는 8개의 메모리 셀들 중에서 접지 선택 트랜지스터(GST)에 인접된 하나 이상의 메모리 셀을 더미 메모리 셀로 설정할 수 있다.
도 19의 실시 예에서는 접지 선택 트랜지스터(GST)에 인접된 2개의 메모리 셀들을 더미 메모리 셀(DMC)로 설정하였다. 이에 따라서, 하나의 셀 스트링에 포함되는 8개의 메모리 셀들 중에서 6개의 메모리 셀들이 메인 메모리 셀(MMC)로 설정된다. 다른 예로서, 스트링 선택 트랜지스터(SST)와 메인 메모리 셀(MMC) 사이에 하나 이상의 더미 메모리 셀(DMC)을 추가할 수도 있다.
그리고, 더미 메모리 셀(DMC)에는 더미 워드 라인(DWL)이 연결되고, 메인 메모리 셀(MMC)에는 메인 워드 라인(MWL)이 연결된다. 이와 같이, 공통 소스 라인(CSL) 쪽에서 메인 메모리 셀들에 미치는 커플링(coupling) 영향을 줄이기 위하여 더미 메모리 셀은 접지 선택 트랜지스터(GST)와 복수의 메인 메모리 셀들(MMC1 ~ MMC6) 사이에 배치한다. 즉, 메인 메모리 셀의 에지(edge)에 하나 이상의 더미 메모리 셀을 배치한다.
여기서, 셀 스트링들(STR)의 개수, 더미 워드 라인들(DWL)의 개수, 메인 워드 라인들(MWL)의 개수, 비트 라인들(BL)의 개수는 실시예에 따라 다양하게 변경될 수 있다.
다른 예로서, 각 메모리 블록들에 더미 메모리 셀(DMC)들을 배치하지 않고, 메인 메모리 셀(MMC)들로만 메모리 블록을 구성할 수도 있다.
도 19과 같은 구조를 갖는 낸드 플래쉬 메모리 장치는 메모리 블록 단위로 소거가 수행되고, 각 워드 라인에 대응하는 페이지 단위로 프로그램을 수행할 수 있다. 일 예에서, 메모리 셀이 싱글 레벨 셀인 경우, 각 워드 라인에 하나의 페이지가 대응될 수 있다. 다른 예에서, 메모리 셀이 멀티 레벨 셀 또는 트리플 레벨 셀인 경우, 각 워드 라인에 복수의 페이지들이 대응될 수 있다.
도 20은 도 18에 도시된 메모리 셀 어레이(11)에 포함된 메모리 블록의 다른 예(BLK1')를 나타내는 회로도이다.
제1메모리 블록(BLK1')은 수직 구조의 낸드 플래쉬 메모리일 수 있고, 도 18에 도시된 각 메모리 블록들(BLK1 내지 BLKa)은 도 20과 같이 구현될 수 있다. 제1 메모리 블록(BLK1')은 복수의 셀 스트링들(STR11 내지 STR33), 복수의 워드 라인들(DWL1, DW2, WL1 ~ WL6), 복수의 비트 라인들(BL1 내지 BL3), 접지 선택 라인(GSL), 복수의 스트링 선택 라인들(SSL1 내지 SSL3) 및 공통 소스 라인(CSL)을 포함할 수 있다. 여기서, 셀 스트링들의 개수, 워드 라인들의 개수, 비트 라인들의 개수, 접지 선택 라인의 개수 및 스트링 선택 라인들의 개수는 실시 예에 따라 다양하게 변경될 수 있다.
비트 라인(BL1 내지 BL3)과 공통 소스 라인(CSL) 사이에는 셀 스트링(STR11 내지 STR33)이 연결된다. 각 셀 스트링(예를 들면, STR11)은 직렬로 연결된 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(DMC 및 MMC) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
도 20의 실시 예에서는 셀 스트링에서 접지 선택 트랜지스터(GST)에 인접된 2개의 메모리 셀들을 더미 메모리 셀(DMC)로 설정하였다. 이에 따라서, 하나의 셀 스트링에 포함되는 8개의 메모리 셀들 중에서 6개의 메모리 셀들이 메인 메모리 셀(MMC)로 설정된다. 다른 예로서, 스트링 선택 트랜지스터(SST)와 메인 메모리 셀(MMC) 사이에 하나 이상의 더미 메모리 셀(DMC)을 추가할 수도 있다.
스트링 선택 트랜지스터(SST)는 스트링 선택 라인(SSL1 내지 SSL3)에 연결된다. 복수의 메모리 셀(MC1 내지 MC8)은 각각 대응하는 워드 라인(WL1 내지 WL8)에 연결된다. 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 연결되어 있다. 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결된다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되어 있고, 스트링 선택 라인(SSL1 내지 SSL3)은 분리되어 있다. 워드 라인 WL1에 연결되어 있고 셀 스트링(STR11, STR12, STR13)에 속해 있는 메모리 셀들을 프로그램하는 경우에는, 워드 라인 WL1과 스트링 선택 라인 SSL1이 선택된다.
도 21은 도 6 또는 도 7에 도시된 메모리 컨트롤러(120C 또는 120D)에 대한 구성의 일 예를 보여준다.
도 21에 도시된 바와 같이, 메모리 컨트롤러(120C 또는 120D)는 프로세서(121), RAM(Random Access Memory; 122), 호스트 인터페이스(123), 메모리 인터페이스(124) 및 버스(125)를 구비한다.
메모리 컨트롤러(120C 또는 120D)의 구성요소들은 버스(125)를 통하여 전기적으로 연결될 수 있다.
프로세서(121)는 RAM(122)에 저장된 프로그램 코드 및 데이터들을 이용하여 메모리 시스템(100C 또는 100D)의 동작을 전반적으로 제어한다. 예로서, 프로세서(121)는 마이크로프로세서(micro-processor) 또는 중앙처리장치(Central Processing Unit; CPU) 등으로 구현될 수 있다. 메모리 시스템(100C 또는 100D)이 초기화될 때 프로세서(121)는 메모리 시스템(100C 또는 100D)에서 수행되는 동작들을 제어하는데 필요한 프로그램 코드 및 데이터들을 메모리 장치들(110C-0 ~ 110C-7 또는 110D-0 ~ 110D-7)로부터 읽어내어 RAM(122)에 로딩시킬 수 있다.
RAM(122)에는 상태 확인 모듈(122-1)의 프로그램 코드가 저장될 수 있다. 상태 확인 모듈(122-1)의 프로그램 코드에는 칩 인에이블 신호(CE) 또는 초기 설정된 기능 커맨드(예로서, CE Reduction Command) 중의 적어도 하나에 기초하여 단일의 RnB 핀(PX)를 통하여 멀티 웨이들 각각에 내부 상태를 확인하는데 필요한 프로그램가 포함될 수 있다.
그리고, RAM(122)에는 호스트 인터페이스 계층(HIL)에서 수행되는 프로세스에 대한 프로그램 코드와 플래시 변환 계층(FTL)에서 수행되는 프로세스에 대한 프로그램 코드도 로딩될 수 있다.
프로세서(121)는 상태 확인 모듈(122-1)을 이용하여 메모리 인터페이스(124)에 접속된 메모리 장치들의 상태를 확인할 수 있다. 예로서, 상태 확인 모듈(122-1)은 칩 인에이블 신호 또는 칩 인에이블 리덕션 커맨드(CE Reduction CMD)에 따른 칩 인에이블 신호의 논리 상태와 연계하여 단일의 RnB 핀(PX)를 통하여 전송된 RnB 신호로부터 메모리 장치들 각각에 대한 개별적인 레디/비지 상태를 확인할 수 있다.
그리고, 프로세서(121)는 리드 동작 시에는 리드 커맨드 및 어드레스를 메모리 장치(110)에 제공하고, 프로그램 동작 시에는 프로그램 커맨드, 어드레스, 그리고 데이터를 제공하고, 소거 동작 시에는 소거 커맨드 및 어드레스를 제공한다.
호스트 인터페이스(123)는 메모리 시스템(100C 또는 100D)과 접속되는 호스트(도면에 미도시)와의 데이터 송/수신 프로토콜을 구비하고, 메모리 시스템(100C 또는 100D)과 호스트를 상호 연결한다. 호스트 인터페이스(123)는 ATA(Advanced Technology Attachment) 인터페이스, SATA(Serial Advanced Technology Attachment) 인터페이스, PATA(Parallel Advanced Technology Attachment) 인터페이스, USB(Universal Serial Bus) 또는 SAS(Serial Attached Small Computer System) 인터페이스, SCSI(Small Computer System Interface), eMMC(embedded Multi Media Card) 인터페이스, UFS(Universal Flash Storage) 인터페이스로 구현할 수 있다. 그러나 이는 예시일 뿐 이에 제한되는 것은 아니다. 호스트 인터페이스(123)는 프로세서(121)의 제어에 따라서 호스트로부터 커맨드, 어드레스 및 데이터를 수신하거나, 호스트로 데이터를 전송할 수 있다.
메모리 인터페이스(124)는 메모리 장치들과 전기적으로 연결되어 있다. 메모리 인터페이스(124)는 프로세서(121)의 제어에 따라서 메모리 장치들로 커맨드, 어드레스 및 데이터를 전송하거나, 메모리 장치들로부터 데이터를 수신할 수 있다. 메모리 인터페이스(124)는 NAND 플래시 메모리 또는 NOR 플래시 메모리를 지원하도록 구성될 수 있다. 메모리 인터페이스(124)는 복수 개의 채널들을 통하여 소프트웨어 또는 하드웨어 인터리브 동작들이 수행되도록 구성될 수도 있다. 예로서, 채널들 각각은 복수의 웨이들로 구성될 수 있다.
도 22는 본 발명의 실시 예들에 따른 메모리 시스템을 메모리 카드 시스템(1000)에 적용한 예를 나타내는 블록도이다.
도 22를 참조하면, 메모리 카드 시스템(1000)은 호스트(1100) 및 메모리 카드(1200)를 포함할 수 있다. 호스트(1100)는 호스트 컨트롤러(1110) 및 호스트 접속부(1120)를 포함할 수 있다. 메모리 카드(1200)는 카드 접속부(1210), 메모리 컨트롤러(1220) 및 메모리 장치(1230)를 포함할 수 있다. 메모리 컨트롤러(1220) 및 메모리 장치(1230)는 도 6 또는 도 7에 도시된 메모리 컨트롤러(120C 또는 120D) 및 메모리 장치(110)가 적용될 수 있다.
호스트(1100)는 메모리 카드(1200)에 데이터를 기입하거나, 메모리 카드(1200)에 저장된 데이터를 독출할 수 있다. 호스트 컨트롤러(1110)는 커맨드(CMD), 호스트(1100) 내의 클럭 발생기(미도시)에서 발생한 클럭 신호(CLK) 및 데이터(DATA)를 호스트 접속부(1120)를 통해 메모리 카드(1200)로 전송할 수 있다.
메모리 컨트롤러(1220)는 카드 접속부(1210)를 통해 수신된 커맨드에 응답하여, 메모리 컨트롤러(1220) 내에 있는 클럭 발생기(미도시)에서 발생한 클럭 신호에 동기하여 데이터를 메모리 장치(1230)에 저장할 수 있다. 메모리 장치(1230)는 호스트(1100)로부터 전송된 데이터를 저장할 수 있다.
메모리 카드(1230)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 23은 본 발명의 실시 예들에 따른 메모리 시스템을 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다.
도 23을 참조하면, 컴퓨팅 시스템(2000)은 메모리 시스템(2100), 프로세서(2200), RAM(2300), 입출력 장치(2400) 및 전원 장치(2500)를 포함할 수 있다.
메모리 시스템(2100)은 메모리 장치(2110) 및 메모리 컨트롤러(2120)를 포함한다. 메모리 장치(2110) 및 메모리 컨트롤러(2120)는 도 6 또는 도 7에 도시된 메모리 컨트롤러(120C 또는 120D) 및 메모리 장치(110)가 적용될 수 있다.
한편, 도 23에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(2000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다.
프로세서(2200)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2200)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일수 있다. 프로세서(2200)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 RAM(2300), 입출력 장치(2400) 및 메모리 시스템(2100)과 통신을 수행할 수 있다. 실시 예에 따라, 프로세서(2200)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
RAM(2300)은 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(2300)은 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
입출력 장치(2400)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2500)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
도 24은 본 발명의 실시 예들에 따른 메모리 시스템을 SSD 시스템(3000)에 적용한 예를 나타내는 블록도이다.
도 24을 참조하면, SSD 시스템(3000)은 호스트(3100) 및 SSD(3200)를 포함할 수 있다. SSD(3200)는 신호 커넥터(signal connector)를 통해 호스트(3100)와 신호를 주고 받으며, 전원 커넥터(power connector)를 통해 전원을 입력 받는다. SSD(3200)는 메모리 컨트롤러(3210), 보조 전원 장치(3220) 및 복수의 메모리 장치들(3230, 3240, 3250)을 포함할 수 있다. 메모리 컨트롤러(3210) 및 복수의 메모리 장치들(3230, 3240, 3250)은 도 6 또는 도 7에 도시된 메모리 컨트롤러(120C 또는 120D) 및 메모리 장치(110)가 적용될 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 메모리 장치의 제1 내부 동작 상태를 나타내는 제1 신호를 생성하는 상태 신호 생성 회로; 및
    상기 제1 신호를 입력하여 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 어느 하나에 기초하여 제1 출력 패드로 제2 신호를 출력하는 상태 신호 출력 제어 회로를 포함하고,
    상기 제1신호는 2가지 상태로 구분하여 출력되고, 상기 제2신호는 3가지 상태로 구분하여 출력되고,
    상기 상태 신호 생성 회로는,
    제2 내부 동작 상태를 나타내는 제3 신호를 더 생성하고,
    상기 상태 신호 출력 제어 회로는,
    상기 제3 신호를 입력하여 상기 칩 인에이블 신호 또는 상기 기능 커맨드 중의 적어도 어느 하나에 기초하여 제2 출력 패드로 제4 신호를 더 출력하고,
    상기 제3 신호는 2가지 상태로 구분하여 출력되고, 상기 제4 신호는 3가지 상태로 구분하여 출력되며,
    상기 제1 및 제2 내부 동작 상태는, 각각 상이한 메모리 동작의 결과를 나타내는 것을 특징으로 하는 메모리 장치의 상태 신호 출력 장치.
  2. 제1항에 있어서, 상기 제2신호는 상기 메모리 장치에 대한 칩 인에이블 구간에서는 상기 제1 신호의 논리 상태에 연동되는 논리 상태를 갖고, 상기 메모리 장치에 대한 칩 디스에이블 구간에서 상기 출력 패드는 상기 제1신호의 논리 상태와 관계없이 하이 임피던스 상태를 갖는 것을 특징으로 하는 메모리 장치의 상태 신호 출력 장치.
  3. 제1항에 있어서, 상기 제1신호는 상기 메모리 장치가 레디(ready) 상태 또는 비지(busy) 상태 중의 어느 상태에 있는지를 나타내는 상태 신호를 포함함을 특징으로 하는 메모리 장치의 상태 신호 출력 장치.
  4. 제1항에 있어서, 상기 제1신호는 상기 메모리 장치에서 수행되는 리드 동작, 프로그램 동작 또는 소거 동작 중의 적어도 하나의 동작에 관련된 상태를 나타내는 상태 신호를 포함함을 특징으로 하는 메모리 장치의 상태 신호 출력 장치.
  5. 제1항에 있어서, 상기 상태 신호 출력 제어 회로는
    제1노드로 입력되는 제1신호를 반전시켜 제2노드로 출력하는 푸쉬풀 회로; 및
    상기 칩 인에이블 신호가 제1논리 상태일 때 상기 제2노드의 신호를 반전시켜 상기 출력 패드로 출력하는 삼-상태 인버터(tri-state inverter)를 포함하고,
    상기 칩 인에이블 신호가 제2논리 상태일 때 상기 출력 패드는 하이 임피던스 상태를 갖는 것을 특징으로 하는 메모리 장치의 상태 신호 출력 장치.
  6. 제5항에 있어서, 상기 푸쉬풀 회로는 하나의 PMOS 트랜지스터 및 하나의 NMOS 트랜지스터를 포함하고,
    상기 PMOS 트랜지스터의 게이트는 상기 제1노드에 접속되고, 소스는 전원 단자에 접속되고, 드레인은 상기 제2노드에 접속되며,
    상기 NMOS 트랜지스터의 게이트는 상기 제1노드에 접속되고, 소스는 접지 단자에 접속되고, 드레인은 상기 제2노드에 접속되는 것을 특징으로 하는 메모리 장치의 상태 신호 출력 장치.
  7. 제1항에 있어서, 상기 상태 신호 출력 제어 회로는
    상기 초기 설정된 기능 커맨드로부터 상기 메모리 장치가 속하는 웨이에 대한 칩 인에이블 신호를 생성하는 논리 회로;
    제1노드로 입력되는 제1신호를 반전시켜 제2노드로 출력하는 푸쉬풀 회로; 및
    상기 논리 회로에서 생성된 칩 인에이블 신호가 제1논리 상태일 때 상기 제2노드의 신호를 반전시켜 상기 출력 패드로 출력하는 삼-상태 인버터(tri-state inverter)를 포함하고,
    상기 논리 회로에서 생성된 칩 인에이블 신호가 제2논리 상태일 때 상기 출력 패드는 하이 임피던스 상태를 갖는 것을 특징으로 하는 메모리 장치의 상태 신호 출력 장치.
  8. 칩 별로 적어도 하나의 상태 출력 핀이 각각 배치된 복수의 메모리 칩들; 및
    상기 복수의 메모리 칩들에 배치된 제 1 상태 출력 핀들과 연결 논리곱(wired AND)으로 접속되는 제 1 상태 입력 핀이 배치되고, 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 하나를 상기 복수의 메모리 칩들로 전송하는 메모리 컨트롤러를 포함하고,
    상기 복수의 메모리 칩들 각각은 상기 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 하나에 기초하여 제 1 내부 동작 상태를 나타내는 제 1 상태 신호를 3가지 상태로 구분하여 상기 제 1 상태 출력 핀으로 출력하고,
    상기 메모리 컨트롤러는,
    상기 복수의 메모리 칩들에 배치된 제 2 상태 출력 핀들과 연결 논리곱으로 접속되는 제 2 상태 입력 핀이 더 배치되고,
    상기 복수의 메모리 칩들 각각은, 상기 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 하나에 기초하여 제 2 내부 동작 상태를 나타내는 제 2 상태 신호를 3가지 상태로 구분하여 상기 제 2 상태 출력 핀으로 출력하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서, 상기 복수의 메모리 칩들 각각은 상기 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 하나에 기초하여 칩 인에이블 구간에서는 레디(ready) 상태 또는 비지(busy) 상태 중의 어느 상태에 있는지를 2가지 상태로 구분하여 나타내는 상태 신호를 상기 제 1 상태 출력 핀으로 출력하고, 칩 디스에이블 구간에서는 상기 제 1 상태 출력 핀은 상기 내부 동작 상태에 관계없이 하이 임피던스 상태를 갖는 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서, 상기 복수의 메모리 칩들 각각은
    내부 동작 상태를 나타내는 제1 신호를 생성하는 상태 신호 생성 회로; 및
    상기 제1 신호를 입력하여 칩 인에이블 신호 또는 초기 설정된 기능 커맨드 중의 적어도 어느 하나에 기초하여 상기 제 1 상태 출력 핀으로 제2 신호를 출력하는 상태 신호 출력 제어 회로를 포함하고,
    상기 제1신호는 2가지 상태로 구분하여 출력되고, 상기 제2신호는 3가지 상태로 구분하여 출력되는 것을 특징으로 하는 메모리 시스템.
KR1020160103752A 2016-08-16 2016-08-16 메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템 KR102554416B1 (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020160103752A KR102554416B1 (ko) 2016-08-16 2016-08-16 메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템
CN201710695642.1A CN107767913B (zh) 2016-08-16 2017-08-15 输出存储装置的内部状态的装置和使用其的存储系统
US15/678,759 US10346087B2 (en) 2016-08-16 2017-08-16 Apparatus for outputting internal state of memory apparatus and memory system using the apparatus
US16/503,116 US11003382B2 (en) 2016-08-16 2019-07-03 Apparatus for outputting internal state of memory apparatus and memory system using the apparatus
US17/231,734 US11847339B2 (en) 2016-08-16 2021-04-15 Apparatus for outputting internal state of memory apparatus and memory system using the apparatus
US18/506,293 US20240078034A1 (en) 2016-08-16 2023-11-10 Apparatus for outputting internal state of memory apparatus and memory system using the apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160103752A KR102554416B1 (ko) 2016-08-16 2016-08-16 메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템

Publications (2)

Publication Number Publication Date
KR20180019418A KR20180019418A (ko) 2018-02-26
KR102554416B1 true KR102554416B1 (ko) 2023-07-11

Family

ID=61191646

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160103752A KR102554416B1 (ko) 2016-08-16 2016-08-16 메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템

Country Status (3)

Country Link
US (4) US10346087B2 (ko)
KR (1) KR102554416B1 (ko)
CN (1) CN107767913B (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3822798B1 (en) * 2017-06-23 2022-08-24 Huawei Technologies Co., Ltd. Memory access technology and computer system
US10522201B2 (en) * 2018-05-31 2019-12-31 Qualcomm Incorporated Methods and systems for serial memory device control
CN108932961A (zh) * 2018-07-20 2018-12-04 江苏华存电子科技有限公司 一种利用闪存引脚提升反应速率方法
KR102649213B1 (ko) 2018-11-23 2024-03-21 삼성전자주식회사 메모리 칩을 선택하는데 사용되는 인터페이스 칩 그리고 메모리 칩과 인터페이스 칩을 포함하는 스토리지 장치
KR20200137739A (ko) * 2019-05-31 2020-12-09 에스케이하이닉스 주식회사 반도체장치
JP6982127B2 (ja) * 2020-04-20 2021-12-17 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
KR20220077400A (ko) * 2020-12-02 2022-06-09 삼성전자주식회사 메모리 장치, 메모리 시스템 및 이의 동작 방법
US11698731B2 (en) * 2021-08-06 2023-07-11 Micron Technology, Inc. Performance throttling based on power-off time
KR102579878B1 (ko) * 2021-11-15 2023-09-19 삼성전자주식회사 상태 입력 핀을 이용하여 메모리 장치의 메모리 동작 상태를 확인하는 메모리 시스템
US20230152976A1 (en) * 2021-11-15 2023-05-18 Samsung Electronics Co., Ltd. Memory systems including memory controllers that use status input pins to check memory operation statuses of memory devices

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5524231A (en) * 1993-06-30 1996-06-04 Intel Corporation Nonvolatile memory card with an address table and an address translation logic for mapping out defective blocks within the memory card
US6016560A (en) * 1995-06-14 2000-01-18 Hitachi, Ltd. Semiconductor memory, memory device, and memory card
US20050114587A1 (en) 2003-11-22 2005-05-26 Super Talent Electronics Inc. ExpressCard with On-Card Flash Memory with Shared Flash-Control Bus but Separate Ready Lines
DE10043397B4 (de) * 1999-09-06 2007-02-08 Samsung Electronics Co., Ltd., Suwon Flash-Speicherbauelement mit Programmierungszustandsfeststellungsschaltung und das Verfahren dafür
JP2001167586A (ja) 1999-12-08 2001-06-22 Toshiba Corp 不揮発性半導体メモリ装置
TW561491B (en) * 2001-06-29 2003-11-11 Toshiba Corp Semiconductor memory device
KR100442091B1 (ko) 2002-07-09 2004-07-27 삼성전자주식회사 내장된 각 칩들의 성능을 충분히 동작시킬 수 있는 멀티 칩
US6788112B1 (en) 2003-05-12 2004-09-07 International Business Machines Corporation High performance dual-stage sense amplifier circuit
US20050259609A1 (en) * 2004-05-20 2005-11-24 Hansquine David W Single wire bus interface
US8429313B2 (en) 2004-05-27 2013-04-23 Sandisk Technologies Inc. Configurable ready/busy control
US7428603B2 (en) * 2005-06-30 2008-09-23 Sigmatel, Inc. System and method for communicating with memory devices via plurality of state machines and a DMA controller
KR100816748B1 (ko) * 2006-03-16 2008-03-27 삼성전자주식회사 프로그램 서스펜드/리줌 모드를 지원하는 상 변화 메모리장치 및 그것의 프로그램 방법
US20080079148A1 (en) * 2006-09-30 2008-04-03 Silicon Laboratories Inc. Package for mixed signal mcu with minimal pin count
KR100866624B1 (ko) * 2007-02-23 2008-11-03 삼성전자주식회사 둘 이상의 비휘발성 메모리 장치들을 제어하는 방법 및 그장치
US8245101B2 (en) 2007-12-27 2012-08-14 Sandisk Enterprise Ip Llc Patrol function used in flash storage controller to detect data errors
KR101382563B1 (ko) * 2008-02-14 2014-04-07 삼성전자주식회사 레디/비지 제어회로를 구비하는 플래쉬 메모리장치 및 이를테스트하는 방법
JP5237731B2 (ja) 2008-09-10 2013-07-17 スパンション エルエルシー メモリシステム、メモリ装置、メモリアクセス方法
US8595572B2 (en) 2009-04-08 2013-11-26 Google Inc. Data storage device with metadata command
US8151039B2 (en) 2009-10-19 2012-04-03 Moai Electronics Corporation System and method for controlling flash memory without using ready/busy signal
KR101047005B1 (ko) 2009-12-24 2011-07-06 주식회사 하이닉스반도체 내부커맨드 생성장치
KR101893176B1 (ko) 2010-12-03 2018-08-29 삼성전자주식회사 멀티 칩 메모리 장치 및 그것의 구동 방법
US8797799B2 (en) * 2012-01-05 2014-08-05 Conversant Intellectual Property Management Inc. Device selection schemes in multi chip package NAND flash memory system
US20140122777A1 (en) * 2012-10-31 2014-05-01 Mosaid Technologies Incorporated Flash memory controller having multi mode pin-out
TWI463155B (zh) * 2012-12-24 2014-12-01 Novatek Microelectronics Corp 具有薄膜覆晶封裝的電子裝置
US9335952B2 (en) 2013-03-01 2016-05-10 Ocz Storage Solutions, Inc. System and method for polling the status of memory devices
CN104103318B (zh) * 2013-04-12 2019-11-05 三星电子株式会社 操作存储控制器的方法和包括存储控制器的数据存储设备
US9620182B2 (en) 2013-12-31 2017-04-11 Sandisk Technologies Llc Pulse mechanism for memory circuit interruption
WO2016072007A1 (ja) * 2014-11-07 2016-05-12 株式会社日立製作所 半導体メモリデバイス、ストレージシステム及び計算機
US10552047B2 (en) * 2015-02-23 2020-02-04 Toshiba Memory Corporation Memory system
KR102291639B1 (ko) * 2015-07-13 2021-08-20 에스케이하이닉스 주식회사 레디 비지 신호를 출력하는 반도체 메모리 장치 및 그것을 포함하는 메모리 시스템

Also Published As

Publication number Publication date
US20210294517A1 (en) 2021-09-23
US20240078034A1 (en) 2024-03-07
US20180052639A1 (en) 2018-02-22
CN107767913B (zh) 2022-10-14
US10346087B2 (en) 2019-07-09
KR20180019418A (ko) 2018-02-26
US11003382B2 (en) 2021-05-11
US11847339B2 (en) 2023-12-19
CN107767913A (zh) 2018-03-06
US20190324679A1 (en) 2019-10-24

Similar Documents

Publication Publication Date Title
KR102554416B1 (ko) 메모리 장치의 내부 상태 출력 장치 및 이를 적용하는 메모리 시스템
CN110400588B (zh) 存储器装置以及该存储器装置的操作方法
CN107369470B (zh) 存储设备的编程方法和使用其的存储系统
KR102568203B1 (ko) 비휘발성 메모리 장치
KR102518884B1 (ko) 메모리 시스템 및 그것의 동작 방법
CN110047549B (zh) 存储器系统及其操作方法
KR20130028589A (ko) 비휘발성 메모리 장치, 그 데이터 판독 방법 및 기록 매체
KR102329800B1 (ko) 메모리 장치 및 메모리 장치의 에지 워드라인 관리 방법
KR20170070687A (ko) 멀티 칩 디버깅 방법 및 이를 적용하는 멀티 칩 시스템
KR20120049509A (ko) 로우 디코더 회로 및 이를 포함하는 비휘발성 메모리 장치
KR20220093912A (ko) 메모리 장치 및 그 동작 방법
CN110413219B (zh) 存储器控制器、存储器系统及其操作方法
KR20210151374A (ko) 스토리지 장치 및 그 동작 방법
KR20170136257A (ko) 빠른 재사용 메모리 블록 검출 방법 및 이를 이용한 메모리 블록 관리 방법
US20190214093A1 (en) Memory system and operating method thereof
US11462272B2 (en) Memory device and operating method thereof
KR102461751B1 (ko) 메모리 장치 및 이의 동작 방법
CN114373495A (zh) 存储装置及其操作方法
KR20220020732A (ko) 메모리 장치 및 그 동작 방법
US11133080B2 (en) Memory device and test operation method thereof
US20220223190A1 (en) Memory device, memory system including memory device, and method of operating memory device
KR20230016299A (ko) 메모리 장치 및 그 동작 방법
KR20230012334A (ko) 메모리 장치 및 그 동작 방법
KR20210017109A (ko) 스토리지 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant