JP6982127B2 - 半導体記憶装置 - Google Patents
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Description
100A、100B:チップ
110:外部端子
112:内部配線
120A、120B:内部パッド
210A、210B:メモリセルアレイ
220A、220B:周辺回路
230A、230B:コントローラ
240A、240B:入出力回路
242A、242B:パラレル/シリアル変換回路
244A、244B:出力バッファ部
250A、250B:アドレスレジスタ
252A、252B:行アドレスカウンタ
260A、260B:ワード線選択回路
270A、270B:ページバッファ/センス回路
280A、280B:列選択回路
300A、300B:最終ページ検出部
310A、310B:第1の出力バッファ
320A、320B:第2の出力バッファ
Claims (12)
- 複数のNAND型フラッシュメモリのチップを含む半導体記憶装置であって、
各チップは、
他のチップとアドレス空間を異にするメモリセルアレイと、
ページの連続読出しを行う読出し手段と、
前記読出し手段で読み出されたデータをクロック信号に同期して出力バスに出力する出力手段と、
前記読出し手段による読出しページが当該チップの最終ページであることを検出する検出手段とを有し、
前記読出し手段によりチップ間を跨ぐ最終ページと先頭ページのアドレスを異にする連続読出しが行われる場合に、前記出力手段は、前記検出手段の検出結果に応答して、最終ページのデータを第1の出力インピーダンスで出力した後に、当該最終ページのデータを第1の出力インピーダンスよりも高い第2の出力インピーダンスで出力または保持させる、半導体記憶装置。 - 前記出力手段は、前記第1の出力インピーダンスをもつ第1の出力バッファと、前記第2の出力インピーダンスをもつ第2の出力バッファとを含み、
前記出力手段は、前記検出手段からの検出信号に基づき第1の出力バッファまたは第2の出力バッファを選択的に動作させる、請求項1に記載の半導体記憶装置。 - 前記出力手段は、最終ページが検出されたことに応答して第1の期間で前記第1の出力バッファを動作させ、第1の期間の経過後の第2の期間で前記第2の出力バッファを動作させる、請求項2に記載の半導体記憶装置。
- 前記第1の期間は、前記第2の期間よりも大きい、請求項3に記載の半導体記憶装置。
- 第1のチップの最終ページのデータを出力する期間と、第2のチップの先頭ページのデータを出力する期間とが部分的に重複するとき、最終ページのデータが第2の出力インピーダンスで出力バス上に出力され、先頭ページのデータが第1の出力インピーダンスで出力バス上に出力される、請求項1に記載の半導体記憶装置。
- 前記検出手段は、行アドレスカウンタのカウンタ情報とチップのアドレス空間とを比較することにより最終ページを検出する、請求項1に記載の半導体記憶装置。
- 複数のチップは、同一の構成を有し、複数のチップは、共通の外部端子にそれぞれ接続される、請求項1ないし6いずれか1つに記載の半導体記憶装置。
- 複数のNAND型フラッシュメモリのチップを含む半導体記憶装置の読出し方法であって、
クロック信号に同期してチップ間を跨ぐ最終ページと先頭ページのアドレスを異にする連続読出しが行われるとき、読み出されているチップの最終ページを検出する第1のステップと、
最終ページの検出に応答して、最終ページのデータを第1の出力インピーダンスで出力バスに出力した後に、当該最終ページのデータを第1の出力インピーダンスよりも高い第2の出力インピーダンスで出力バスに出力または保持させる第2のステップと、
を有する読出し方法。 - 前記第2のステップは、第1の期間で第1の出力バッファにより最終ページのデータを出力させ、第1の期間の経過後の第2の期間で第2の出力バッファにより最終ページのデータを出力または保持させる、請求項8に記載の読出し方法。
- 前記第1の期間は、前記第2の期間よりも大きい、請求項9に記載の読出し方法。
- 第1のチップの最終ページのデータを出力する期間と、第2のチップの先頭ページのデータを出力する期間とが部分的に重複するとき、最終ページのデータが第2の出力インピーダンスで出力バス上に出力され、先頭ページのデータが第1の出力インピーダンスで出力バス上に出力される、請求項8に記載の読出し方法。
- 前記検出するステップは、行アドレスカウンタのカウンタ情報とチップのアドレス空間とを比較することにより最終ページを検出する、請求項8に記載の読出し方法。
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