JP3118472B2 - 出力回路 - Google Patents
出力回路Info
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- JP3118472B2 JP3118472B2 JP03200173A JP20017391A JP3118472B2 JP 3118472 B2 JP3118472 B2 JP 3118472B2 JP 03200173 A JP03200173 A JP 03200173A JP 20017391 A JP20017391 A JP 20017391A JP 3118472 B2 JP3118472 B2 JP 3118472B2
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/16—Modifications for eliminating interference voltages or currents
- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
- H03K17/162—Modifications for eliminating interference voltages or currents in field-effect transistor switches without feedback from the output circuit to the control circuit
- H03K17/163—Soft switching
- H03K17/164—Soft switching using parallel switching arrangements
Description
【0001】
【産業上の利用分野】本発明は、メモリなどのICに用
いられる出力回路に関する。メモリなどICに用いられ
る出力回路は、高速化を図るために、駆動能力を大きく
する必要がある。しかしながら、駆動能力を大きくする
と、(1)消費電力が増加する、(2)バスファイトし
た場合の貫通電流が大きくなり信頼性の問題がある、と
いったデメリットが生じる。
いられる出力回路に関する。メモリなどICに用いられ
る出力回路は、高速化を図るために、駆動能力を大きく
する必要がある。しかしながら、駆動能力を大きくする
と、(1)消費電力が増加する、(2)バスファイトし
た場合の貫通電流が大きくなり信頼性の問題がある、と
いったデメリットが生じる。
【0002】このようなデメリットを回避し、しかも高
速化というメリットも生かした出力回路の開発が必要と
されていた。
速化というメリットも生かした出力回路の開発が必要と
されていた。
【0003】
【従来の技術】従来の出力回路をメモリに応用した例を
図6に示す。図6において、1はアドレス信号をラッチ
するアドレスラッチ、2は多数のメモリセルよりなるメ
モリセルアレイ、3は出力データをラッチする出力デー
タラッチ、4は低駆動能力のバッファ(バッファアン
プ)よりなる出力回路である。低駆動能力のバッファよ
りなる出力回路4は、消費電力がふえない、バスファイ
トが生じても信頼性の問題がないというメリットを有し
ている。
図6に示す。図6において、1はアドレス信号をラッチ
するアドレスラッチ、2は多数のメモリセルよりなるメ
モリセルアレイ、3は出力データをラッチする出力デー
タラッチ、4は低駆動能力のバッファ(バッファアン
プ)よりなる出力回路である。低駆動能力のバッファよ
りなる出力回路4は、消費電力がふえない、バスファイ
トが生じても信頼性の問題がないというメリットを有し
ている。
【0004】この回路のタイミング波形を図7に示す。
図7において、Aはアドレス、Bはクロック、Cはデー
タを、それぞれ示す。低駆動能力のバッファを用いてい
るため、出力の立上り、立下りがなまり、アクセスタイ
ムTが大きくなる。
図7において、Aはアドレス、Bはクロック、Cはデー
タを、それぞれ示す。低駆動能力のバッファを用いてい
るため、出力の立上り、立下りがなまり、アクセスタイ
ムTが大きくなる。
【0005】
【発明が解決しようとする課題】このような従来の出力
回路にあっては、低駆動能力のバッファを使用している
ため、低消費電力となり、バスファイトが生じても信頼
性上問題にならないというメリットがあるものの、アク
セスタイムが大きく、出力の高速化を図ることができな
いという問題点があった。
回路にあっては、低駆動能力のバッファを使用している
ため、低消費電力となり、バスファイトが生じても信頼
性上問題にならないというメリットがあるものの、アク
セスタイムが大きく、出力の高速化を図ることができな
いという問題点があった。
【0006】本発明は、このような従来の問題点に鑑み
てなされたものであって、高速化を図ることができ、か
つ、低消費電力でバスファイトが生じても信頼性上問題
がない出力回路を提供することを目的としている。
てなされたものであって、高速化を図ることができ、か
つ、低消費電力でバスファイトが生じても信頼性上問題
がない出力回路を提供することを目的としている。
【0007】
【課題を解決するための手段】図1は本発明の原理説明
図である。図1において、本発明は、第1の論理値と第
2の論理値を交互にとるクロック信号が入力されるデー
タラッチに接続され、該データラッチに保持されるデー
タを出力する出力回路であって、 第1の論理値にある前
記クロック信号がイネーブル信号として入力され、第2
の論理値にある該クロック信号がディスイネーブル信号
として入力される第1出力バッファ5と、 第2の論理値
にある前記クロック信号がイネーブル信号として入力さ
れ、第1の論理値にある該クロック信号がディスイネー
ブル信号として入力される第2出力バッファ6とを備
え、 前記クロック信号の第1の論理値への切り替わりに
応答して、前記第1バッファ5が前記データラッチのデ
ータを出力し、該データの出力期間内に該クロック信号
が第2の論理値に切り替わり、前記第2バッファ6がイ
ネーブル状態となる。
図である。図1において、本発明は、第1の論理値と第
2の論理値を交互にとるクロック信号が入力されるデー
タラッチに接続され、該データラッチに保持されるデー
タを出力する出力回路であって、 第1の論理値にある前
記クロック信号がイネーブル信号として入力され、第2
の論理値にある該クロック信号がディスイネーブル信号
として入力される第1出力バッファ5と、 第2の論理値
にある前記クロック信号がイネーブル信号として入力さ
れ、第1の論理値にある該クロック信号がディスイネー
ブル信号として入力される第2出力バッファ6とを備
え、 前記クロック信号の第1の論理値への切り替わりに
応答して、前記第1バッファ5が前記データラッチのデ
ータを出力し、該データの出力期間内に該クロック信号
が第2の論理値に切り替わり、前記第2バッファ6がイ
ネーブル状態となる。
【0008】
【作用】図2に本発明のタイミング波形を示す。図2に
おいて、(ア)の部分は、低駆動能力の第2出力バッフ
ァ6で駆動した場合を示し、出力の立上り、立下りがな
まるため、遅延は大きくなる。この場合は、従来例と同
じである。
おいて、(ア)の部分は、低駆動能力の第2出力バッフ
ァ6で駆動した場合を示し、出力の立上り、立下りがな
まるため、遅延は大きくなる。この場合は、従来例と同
じである。
【0009】(イ)の部分は、制御信号8により高駆動
能力の第1出力バッファ5が有効となった場合を示し、
速い立上り、立下りとなり、高速にデータが出力され
る。その後、制御信号8がローレベルとなり、第2出力
バッファ6が有効となった場合は(ウ)の部分で示され
る。この部分では低消費電力となり、かつ、他のドライ
バとバスファイトをおこしても信頼性上問題はない。
能力の第1出力バッファ5が有効となった場合を示し、
速い立上り、立下りとなり、高速にデータが出力され
る。その後、制御信号8がローレベルとなり、第2出力
バッファ6が有効となった場合は(ウ)の部分で示され
る。この部分では低消費電力となり、かつ、他のドライ
バとバスファイトをおこしても信頼性上問題はない。
【0010】このように、本発明では高速化を図るとと
もに、低消費電力で、かつ、バスファイトをおこしても
信頼性上問題になることがない。
もに、低消費電力で、かつ、バスファイトをおこしても
信頼性上問題になることがない。
【0011】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図3〜図5は本発明の一実施例を示す図である。
図3において、5は高駆動能力の第1出力バッファ(バ
ッファアンプ)、6は低駆動能力の第2出力バッファ
(バッファアンプ)であり、第2出力バッファ6は第1
出力バッファ5に対して並列に接続されている。これら
の第1出力バッファ5および第2出力バッファ6が出力
回路7を構成している。
する。図3〜図5は本発明の一実施例を示す図である。
図3において、5は高駆動能力の第1出力バッファ(バ
ッファアンプ)、6は低駆動能力の第2出力バッファ
(バッファアンプ)であり、第2出力バッファ6は第1
出力バッファ5に対して並列に接続されている。これら
の第1出力バッファ5および第2出力バッファ6が出力
回路7を構成している。
【0012】第2出力バッファ6は、低駆動能力である
が、消費電力が小さく、また、バスファイトしても信頼
性の問題がないようなオン電流しか流れないようなトラ
ンジスタより構成される。これに対して、高駆動能力の
第1出力バッファ5は、オーム抵抗が小さく、大電流が
流れるトランジスタより構成される。第1出力バッファ
5および第2出力バッファ6には制御信号8が入力し、
制御信号8により第1出力バッファ5または第2出力バ
ッファ6が選択される。すなわち、制御信号8により第
1出力バッファ5に切り換えると、第1出力バッファ5
は、入力信号9をドライブし、出力信号10として出力
し、制御信号8により第2出力バッファ6に切り換える
と、第2出力バッファ6は入力信号9をドライブし、出
力信号10として出力する。
が、消費電力が小さく、また、バスファイトしても信頼
性の問題がないようなオン電流しか流れないようなトラ
ンジスタより構成される。これに対して、高駆動能力の
第1出力バッファ5は、オーム抵抗が小さく、大電流が
流れるトランジスタより構成される。第1出力バッファ
5および第2出力バッファ6には制御信号8が入力し、
制御信号8により第1出力バッファ5または第2出力バ
ッファ6が選択される。すなわち、制御信号8により第
1出力バッファ5に切り換えると、第1出力バッファ5
は、入力信号9をドライブし、出力信号10として出力
し、制御信号8により第2出力バッファ6に切り換える
と、第2出力バッファ6は入力信号9をドライブし、出
力信号10として出力する。
【0013】次に、この出力回路7をメモリに応用した
例を図4に示す。STRAM(SELF TIMED
SRAM)、アドレスラッチ内蔵型SRAMなどのよう
にクロックを入力するメモリにおいては、このクロック
をドライブ能力の切換のための制御信号として代用する
ことができる。図3において、1はアドレスラッチであ
り、アドレスラッチ1はアドレス信号をラッチする。2
は多数のメモリセルよりなるメモリセルアレイであり、
メモリセルアレイ2はアドレスラッチ1からのアドレス
信号により格納されているデータの出力を行う。
例を図4に示す。STRAM(SELF TIMED
SRAM)、アドレスラッチ内蔵型SRAMなどのよう
にクロックを入力するメモリにおいては、このクロック
をドライブ能力の切換のための制御信号として代用する
ことができる。図3において、1はアドレスラッチであ
り、アドレスラッチ1はアドレス信号をラッチする。2
は多数のメモリセルよりなるメモリセルアレイであり、
メモリセルアレイ2はアドレスラッチ1からのアドレス
信号により格納されているデータの出力を行う。
【0014】3は出力データラッチであり、出力データ
ラッチ3はメモリセルアレイ2からの出力データをラッ
チする。7は本発明に係る出力回路であり、出力回路7
は前記第1出力バッファ5と前記第2出力バッファ6か
ら構成されている。アドレスラッチ1、出力データラッ
チ3および出力回路7にはクロックがそれぞれ与えられ
る。
ラッチ3はメモリセルアレイ2からの出力データをラッ
チする。7は本発明に係る出力回路であり、出力回路7
は前記第1出力バッファ5と前記第2出力バッファ6か
ら構成されている。アドレスラッチ1、出力データラッ
チ3および出力回路7にはクロックがそれぞれ与えられ
る。
【0015】図5はメモリ回路のタイミング波形を示
す。図5において、(A)はアドレス、(B)はクロッ
ク、(C)はデータを示す。出力回路7に入力するクロ
ックは、第1出力バッファ5または第2出力バッファ6
を切り換える制御信号8となる。
す。図5において、(A)はアドレス、(B)はクロッ
ク、(C)はデータを示す。出力回路7に入力するクロ
ックは、第1出力バッファ5または第2出力バッファ6
を切り換える制御信号8となる。
【0016】クロックがハイレベルの間は、第1出力バ
ッファ5が有効となる。この場合、立上り、立下りはな
まることがなく、速い立上り、立下りとなるので、アク
セスタイムTは小さく、高速にデータが出力される。そ
の後、クロックがローレベルになると、第2出力バッフ
ァ6が有効になる。この場合には、レベルを維持するだ
けの能力で良く、第2出力バッファ6を用いることがで
きる。第2出力バッファ6を用いるので、低消費電力と
なり、かつ、他のドライバとバスファイトをおこして
も、信頼性上問題のないようなオン電流しか流れない。
ッファ5が有効となる。この場合、立上り、立下りはな
まることがなく、速い立上り、立下りとなるので、アク
セスタイムTは小さく、高速にデータが出力される。そ
の後、クロックがローレベルになると、第2出力バッフ
ァ6が有効になる。この場合には、レベルを維持するだ
けの能力で良く、第2出力バッファ6を用いることがで
きる。第2出力バッファ6を用いるので、低消費電力と
なり、かつ、他のドライバとバスファイトをおこして
も、信頼性上問題のないようなオン電流しか流れない。
【0017】
【発明の効果】以上説明してきたように、本発明によれ
ば、高駆動能力の出力バッファと低駆動能力の出力バッ
ファを外部制御信号により切り換えるようにしたため、
高速化を図ることができ、かつ、低消費電力ですみ、バ
スファイトが生じても信頼性上問題がない。
ば、高駆動能力の出力バッファと低駆動能力の出力バッ
ファを外部制御信号により切り換えるようにしたため、
高速化を図ることができ、かつ、低消費電力ですみ、バ
スファイトが生じても信頼性上問題がない。
【図1】本発明の原理説明図
【図2】本発明のタイミング波形図
【図3】本発明の一実施例を示す図
【図4】メモリに適用した例を示す図
【図5】タイミング波形図
【図6】従来例を示す図
【図7】従来のタイミング波形図
1:アドレスラッチ 2:メモリセルアレイ 3:出力データラッチ 5:第1出力バッファ 6:第2出力バッファ 7:出力回路 8:制御信号 9:入力信号 10:出力信号
Claims (1)
- 【請求項1】第1の論理値と第2の論理値を交互にとる
クロック信号が入力されるデータラッチに接続され、該
データラッチに保持されるデータを出力する出力回路で
あって、 第1の論理値にある前記クロック信号がイネーブル信号
として入力され、第2の論理値にある該クロック信号が
ディスイネーブル信号として入力される第1出力バッフ
ァと、 第2の論理値にある前記クロック信号がイネーブル信号
として入力され、第1の論理値にある該クロック信号が
ディスイネーブル信号として入力される第2出力バッフ
ァとを備え、 前記クロック信号の第1の論理値への切り替わりに応答
して、前記第1バッファが前記データラッチのデータを
出力し、該データの出力期間内に該クロック信号が第2
の論理値に切り替わり、前記第2バッファがイネーブル
状態となることを特徴とする出力回路。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03200173A JP3118472B2 (ja) | 1991-08-09 | 1991-08-09 | 出力回路 |
US07/920,911 US5517129A (en) | 1991-08-09 | 1992-07-28 | High-speed dual-buffered output circuit |
EP92402222A EP0532373B1 (en) | 1991-08-09 | 1992-08-03 | An output circuit |
DE69229315T DE69229315T2 (de) | 1991-08-09 | 1992-08-03 | Ausgangs-Schaltkreis |
KR1019920014315A KR970004821B1 (ko) | 1991-08-09 | 1992-08-08 | 출력회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03200173A JP3118472B2 (ja) | 1991-08-09 | 1991-08-09 | 出力回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0547185A JPH0547185A (ja) | 1993-02-26 |
JP3118472B2 true JP3118472B2 (ja) | 2000-12-18 |
Family
ID=16420010
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03200173A Expired - Fee Related JP3118472B2 (ja) | 1991-08-09 | 1991-08-09 | 出力回路 |
Country Status (5)
Country | Link |
---|---|
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EP (1) | EP0532373B1 (ja) |
JP (1) | JP3118472B2 (ja) |
KR (1) | KR970004821B1 (ja) |
DE (1) | DE69229315T2 (ja) |
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JP6780347B2 (ja) * | 2016-07-28 | 2020-11-04 | 富士通株式会社 | メモリ回路およびメモリ回路の制御方法 |
JP6982127B2 (ja) | 2020-04-20 | 2021-12-17 | ウィンボンド エレクトロニクス コーポレーション | 半導体記憶装置 |
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US4477741A (en) * | 1982-03-29 | 1984-10-16 | International Business Machines Corporation | Dynamic output impedance for 3-state drivers |
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-
1991
- 1991-08-09 JP JP03200173A patent/JP3118472B2/ja not_active Expired - Fee Related
-
1992
- 1992-07-28 US US07/920,911 patent/US5517129A/en not_active Expired - Lifetime
- 1992-08-03 EP EP92402222A patent/EP0532373B1/en not_active Expired - Lifetime
- 1992-08-03 DE DE69229315T patent/DE69229315T2/de not_active Expired - Fee Related
- 1992-08-08 KR KR1019920014315A patent/KR970004821B1/ko not_active IP Right Cessation
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Publication number | Publication date |
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