KR920002426B1 - 집적회로의 출력버퍼회로 - Google Patents

집적회로의 출력버퍼회로 Download PDF

Info

Publication number
KR920002426B1
KR920002426B1 KR1019890007378A KR890007378A KR920002426B1 KR 920002426 B1 KR920002426 B1 KR 920002426B1 KR 1019890007378 A KR1019890007378 A KR 1019890007378A KR 890007378 A KR890007378 A KR 890007378A KR 920002426 B1 KR920002426 B1 KR 920002426B1
Authority
KR
South Korea
Prior art keywords
gate
output
field effect
signal
integrated circuit
Prior art date
Application number
KR1019890007378A
Other languages
English (en)
Other versions
KR900019381A (ko
Inventor
이종석
김승민
박주원
Original Assignee
현대전자산업 주식회사
정몽헌
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 현대전자산업 주식회사, 정몽헌 filed Critical 현대전자산업 주식회사
Priority to KR1019890007378A priority Critical patent/KR920002426B1/ko
Priority to US07/530,819 priority patent/US5057711A/en
Priority to JP2143247A priority patent/JPH0783251B2/ja
Publication of KR900019381A publication Critical patent/KR900019381A/ko
Application granted granted Critical
Publication of KR920002426B1 publication Critical patent/KR920002426B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/01—Modifications for accelerating switching
    • H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
    • H03K19/01728—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals
    • H03K19/01742—Modifications for accelerating switching in field-effect transistor circuits in synchronous circuits, i.e. by using clock signals by means of a pull-up or down element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/92—Capacitors having potential barriers
    • H01L29/94—Metal-insulator-semiconductors, e.g. MOS
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
    • H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Electronic Switches (AREA)

Abstract

내용 없음.

Description

집적회로의 출력버퍼회로
제1도는 종래 집적회로의 출력버퍼회로도.
제2도 내지 제3도는 제1도의 동작특성을 도시한 신호파형도.
제4도는 본 발명에 따라 구성된 집적회로의 출력버퍼회로도.
제5도 내지 제6도는 제4도의 동작 특성을 도시한 신호파형도.
제7도는 제1도의 출력특성을 도시한 파형도.
제8도는 제4도의 출력특성을 도시한 파형도.
* 도면의 주요부분에 대한 부호의 설명
10 : 논리조합부 20 : 출력부
본 발명은 집적회로내의 노이즈 감소를 위한 집적회로의 출력버퍼 회로에 관한 것으로, 특히 회로 출력부의 위상반전시 출력상태를 중간레벨로 조절되게 하는 집적회로의 출력버퍼회로에 관한 것이다.
일반적으로, 집적회로의 출력버퍼회로는 신호가 반전되어 출력될 때 순간적으로 많은 최대치 전류가 흐르게 되는데, 이 순간적인 많은 최대치 전류는 잡음 발생의 원인이 되고, 이 잡음으로 인하여 집적회로의 전체 엑세스 시간을 지연시키며 회로 특성의 저하도 유발시킨다.
따라서, 본 발명은 집적회로의 출력버퍼회로 출력전압의 위상이 반전되기 전에 출력전압을 미리 중간 레벨의 전압으로 만들어서 신호출력시 높은 최대치 전류발생을 저하시키도록 구성한 집적회로의 출력 버퍼 회로를 제공하는데에 그 목적이 있다.
본 발명에 의하면, 출력버퍼의 출력전압과 제어신호를 조합시키는 논리조합부로 구성되어 출력전압의 위상이 반전될 때 순간적으로 흐르는 최대치 전류를 감소시키는 특징이 있다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1도는 종래 집적회로의 출력버퍼회로도로서, 제2도 내지 제3도를 참조하여 그 동작을 설명하면 다음과 같다. 즉, 낸드게이트 ND1 및 ND2는 집적회로내의 제어신호 ø1에 의해 제어되고 집적회로내의 센스(Sense) 증폭기(도시않됨)에서 출력되는 신호 S1 및 S2를 각각 논리 조합하는데, 각 낸드게이트 ND1 및 ND2에서 출력되는 신호는 반전게이트 G1 및 G2를 각기 경유하여 출력버퍼용 전계효과 트랜지스터 Q1 또는 Q2를 도통시키도록 구성된다. 따라서, 제2도 및 제3도에서 보는 바와 같이, 정상적으로 상기 센스증폭기가 동작하면 센스증폭기의 출력신호인 S1 신호와 S2신호는 항상 반전상태를 유지한다.
제2도의 센스증폭기로부터 신호 S1이 논리적 ＂저＂레벨에서 ＂고＂레벨로 천이될 때, 센스증폭기의 다른 출력신호인 S2는 ＂고＂레벨에서 ＂저＂레벨로 떨어지므로, 제어신호 ø1이 논리적 ＂고＂상태이면 상기 트랜지스터 Q2는 Off되고 Q1이 ON되어 캐패시터 CL이 충전되어야 하므로, 순간적으로 많은 최대치 전류(제2도의 F1)가 흐르게 된다.
또한, 제3도의 파형도에서, 센스 증폭기의 출력신호인 S1이 ＂고＂레벨에서 ＂저＂레벨로 떨어지고 (제3도의 S1), 센스 증폭기의 다른 출력신호인 S2는 ＂저＂레벨에서 ＂고＂레벨로 올라가므로(제3도의 S2), 트랜지스터 Q1은 Off되고 Q2가 도통되어서 상기 캐패시터 C1에 충전되어 있는 ＂고＂레벨의 전압(Vcc)을 방전시키려면 트랜지스터 Q2를 통해서 순간적으로 많은 최대치 전류(제3도의 F2)가 흐르므로 노이즈를 야기시키는 결점이 있다.
제4도는 본 발명에 따른 집적회로의 출력버퍼회로도로서, 제5도 및 제6도를 참조하여 그 동작을 설명하기로 한다. 2개의 낸드게이트(ND1 및 ND2)의 한 입력단자에 센스증폭기의 출력신호 S1 및 S2가 인가되고, 다른 입력단자는 상호접속시켜 제어신호 ø1이 입력되게 하고, 그들의 각 출력단자들은 반전게이트 G1 및 G2를 경유하여 전계호과 트랜지스터 Q1 및 Q2의 게이트단자에 각기 접속시키며, 이 전계효과 트랜지스터 Q1 의 소오스 단자와 Q2의 드레인 단자를 상호 접속시킨 다음, 상기 전계효과 트랜지스터 Q1의 드레인 단자에는 Vcc전압을 인가시키고, 상기 전계효과 트랜지스터 Q2의 소오스 단자는 접지시킨다.
한편, 상기 낸드게이트(ND1 및 ND2) 접속점에 논리조합부(10)의 2개의 노아게이트(NOR1 및 NOR2)의 한 입력단자들을 접속시킨 다음 그들의 출력단자들을 풀업, 풀다운 전계효과 트랜지스터 Q3 및 Q4의 게이트 단자에 접속시키고, 이 전계효과 트랜지스터 Q3의 소오스단자와 Q4의 드레인 단자를 상호접속시키며 상기 트랜지스터 Q3의 드레인 단자에는 전술한 Vcc전압이 공급되게 하고 Q4의 소오스단자는 접지시킨다.
한편, 상기 전계효과 트랜지스터 Q1 및 Q2 접속점에 상기 출력부(20)의 상기 전계효과 트랜지스터 Q3 및 Q4 접속점을 서로 연결하여, 이 연결점에서 개패시터 CL을 경유하여 접지함과 동시에, 상기 노아게이트 NOR2의 나머지 입력단자는 반전게이트 G3의 출력단에 접속되고 상기 노아게이트 NOR1의 나머지 입력단자는 상기 반전게이트 G3의 입력단에 직접 접속된다.
이상의 구성에 의하면, 제5도에 도시된 바와 같이 ø1제어신호가 논리적 ＂고＂레벨에서 ＂저＂레벨로 천이 되었다. 다시 ＂고＂레벨로 천이할시, 센스증폭기 신호 S1이 ＂저＂레벨에서 ＂고＂레벨로 천이되고 센스증폭기 신호 S2가 ＂고＂레벨에서 ＂저＂레벨로 천이되면, 상기 ø1신호가 ＂저＂레벨인 상태에서 노드(a) 및 노드(b)는 논리적 ＂저＂상태가 되어 상기 전계효과 트랜지스터 Q1 및 Q2는 Off되고, 이 기간동안 노드 (c)의 레벨은 ＂고＂상태가 되어 상기 전계 효과 트랜지스터 Q3가 ON됨에 따라 상기 개패시터 CL에 Vcc전압이 충전된다.
이 상태에서 상기 ø1신호가 ＂고＂레벨이 되면 노드(a)는 ＂고＂레벨이 되어 상기 전계효과 트랜지스터 Q1은 ON되는 반면, 노드(b)는 ＂저＂레벨이 되어 상기 전계효과 트랜지스터 Q2는 Off된다.
따라서, 공급전압 Vcc가 상기 개패시터 CL에 충전되는데, 상술한 바와 같이 상기 캐패시터 CL은 상기 제어신호 ø1이 잠시 ＂저＂레벨로 되었을시에 상기 캐패시터에 약간의 Vcc전압이 충전된 상태에서 재충전되는, 즉 계단적으로 충전되는 상태(제5도의 dout)가 되어, 한번에 충전할 때 순간적으로 흐르는 최대치 전류류를 감소시킬 수 있다.
제6도는 제5도와는 반대로 캐패시터(CL)의 충전된 전압이 계단적으로 방전되는 상태를 도시한 것으로, 그 설명은 명세서의 간략화를 위하여 생략하기로 한다.
제7도 및 제8도는 종래의 출력버퍼회로와 본 발명의 출력버퍼 회로의 최대치 전류의 실제 실험 파형도로서, 본 발명의 최대치 전류가 적게 흐르는 것을 보다 명확하게 도시하고 있다.
이상에서 설명한 바와 같이, 본 발명에서 설명한 집적회로의 출력 버퍼회로는 출력되는 신호의 피크전류를 50% 저하시키므로써 노이즈를 감소시키고, 또한 출력신호가 항상 중간 레벨로부터 시작하여 ＂고＂레벨로 변화하므로 속도도 상당히 개선되므로 출력 버퍼회로의 안정화를 향상시킬 수 있다.

Claims (3)

  1. 센스증폭기의 출력신호 S1 및 집적회로내의 제어신호 ø1을 입력하여 이를 논리조합하는 낸드게이트 ND1와, 센스증폭기의 출력신호 S2 및 상기 제어신호 ø1을 입력으로 하여 이를 논리조합하는 낸드게이트 ND2와, 상기 낸드게이트 ND1로부터 접속되어 입력되는 신호를 반전시키는 반전게이트 G1와, 상기 낸드게이트 ND2로부터 접속되어 입력되는 신호를 반전시키는 반전게이트 G2와, 상기 반전게이트 G1로부터 접속되어 입력되는 신호에 따라 ON 또는 Off되는 전계효과 트랜지스터 Q1과, 상기 전계효과 트랜지스터 Q1 및 상기 반전게이트 G2로부터 접속되어 게이트 단자에 입력되는 신호에 따라 ON 또는 Off되는 전계효과 트랜지스터 Q2와, 상기 전계효과 트랜지스터 Q1 및 Q2의 접속점과 접지간에 접속되는 상기 전계효과 트랜지스터 Q1이 ON되었을 경우 VCC전압이 충전되는 캐패시터 CL로 구성되는 집적회로의 출력버퍼회로에 있어서, 상기 캐패시터 CL, 상기 낸드게이트 ND1 및 ND2로부터 각기 접속되어 상기 제어신호 ø1및, 전계효과 트랜지스터 Q3 및 Q4의 출력신호를 논리조합하는 논리조합부(10)와, 상기 논리조합부(10) 및 상기 캐패시터 CL간에 접속되어 상기 논리조합부(10)의 출력신호에 따라 상기 캐패시터 CL를 충전 또는 방전시키기 위한 출력부(20)를 포함하는 것을 특징으로하는 집적회로의 출력버퍼회로.
  2. 제1항에 있어서, 상기 논리조합부(10)는 상기 캐패시터 CL로부터 접속되어 입력되는 신호를 반전시키는 반전게이트 G3와, 상기 반전게이트 G3의 출력신호 및 상기 제어신호 ø1을 입력으로하여 이를 논리조합하는 노아게이트 NOR2와, 상기 제어신호 ø1및 상기 반전게이트 G3에 입력되는 신호를 입력으로 하여 이를 논리조합하는 노아게이트 NOR1로 구성되는 것을 특징으로 하는 집적회로의 출력버퍼회로.
  3. 제1항에 있어서, 상기 출력부(20)는 상기 노아게이트 NOR1로부터 접속되어 입력되는 신호에 따라 ON 또는 Off되는 전계효과 트랜지스터 Q3 및 상기 노아게이트 NOR2로부터 접속되어 입력되는 신호에 따라 ON 또는 Off되는 전계효과 트랜지스터 Q4가 접속되는 것을 특징으로 하는 집적회로의 출력버퍼회로.
KR1019890007378A 1989-05-31 1989-05-31 집적회로의 출력버퍼회로 KR920002426B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1019890007378A KR920002426B1 (ko) 1989-05-31 1989-05-31 집적회로의 출력버퍼회로
US07/530,819 US5057711A (en) 1989-05-31 1990-05-30 Noise reducing output buffer circuit for an integrated circuit
JP2143247A JPH0783251B2 (ja) 1989-05-31 1990-05-30 集積回路の出力バッファー回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019890007378A KR920002426B1 (ko) 1989-05-31 1989-05-31 집적회로의 출력버퍼회로

Publications (2)

Publication Number Publication Date
KR900019381A KR900019381A (ko) 1990-12-24
KR920002426B1 true KR920002426B1 (ko) 1992-03-23

Family

ID=19286650

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890007378A KR920002426B1 (ko) 1989-05-31 1989-05-31 집적회로의 출력버퍼회로

Country Status (3)

Country Link
US (1) US5057711A (ko)
JP (1) JPH0783251B2 (ko)
KR (1) KR920002426B1 (ko)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5241221A (en) * 1990-07-06 1993-08-31 North American Philips Corp., Signetics Div. CMOS driver circuit having reduced switching noise
US5285116A (en) * 1990-08-28 1994-02-08 Mips Computer Systems, Inc. Low-noise high-speed output buffer and method for controlling same
JP2583684B2 (ja) * 1990-11-06 1997-02-19 三菱電機株式会社 プルダウン抵抗コントロール入力回路及び出力回路
JP2628942B2 (ja) * 1990-11-06 1997-07-09 三菱電機株式会社 プルアップ抵抗コントロール入力回路及び出力回路
US5281865A (en) * 1990-11-28 1994-01-25 Hitachi, Ltd. Flip-flop circuit
JP2930440B2 (ja) * 1991-04-15 1999-08-03 沖電気工業株式会社 半導体集積回路
JP2573431B2 (ja) * 1991-04-30 1997-01-22 株式会社東芝 出力バッファ回路
US5214322A (en) * 1991-07-15 1993-05-25 Unitrode Corporation High voltage cmos power driver
US5319260A (en) * 1991-07-23 1994-06-07 Standard Microsystems Corporation Apparatus and method to prevent the disturbance of a quiescent output buffer caused by ground bounce or by power bounce induced by neighboring active output buffers
JP3118472B2 (ja) * 1991-08-09 2000-12-18 富士通株式会社 出力回路
US5278803A (en) * 1991-09-11 1994-01-11 Compaq Computer Corporation Memory column address strobe buffer and synchronization and data latch interlock
JP3251661B2 (ja) * 1991-10-15 2002-01-28 テキサス インスツルメンツ インコーポレイテツド 制御されたスルー・レートを有するｃｍｏｓバッファ回路
KR940008718B1 (ko) * 1991-10-25 1994-09-26 삼성전자 주식회사 직류 전류를 제거한 데이타 출력버퍼
EP0585505B1 (en) * 1992-06-26 2001-10-31 STMicroelectronics S.r.l. Low noise buffer
US5500817A (en) * 1993-01-21 1996-03-19 Micron Technology, Inc. True tristate output buffer and a method for driving a potential of an output pad to three distinct conditions
US5426376A (en) * 1993-04-23 1995-06-20 Vlsi Technology, Inc. Noise isolated I/O buffer that uses two separate power supplies
US5469385A (en) * 1993-05-11 1995-11-21 Texas Instruments Incorporated Output buffer with boost from voltage supplies
US5367205A (en) * 1993-05-13 1994-11-22 Micron Semiconductor, Inc. High speed output buffer with reduced voltage bounce and no cross current
US5369316A (en) * 1993-11-22 1994-11-29 United Microelectronics Corporation Advanced output buffer with reduced voltage swing at output terminal
JPH07182864A (ja) * 1993-12-21 1995-07-21 Mitsubishi Electric Corp 半導体記憶装置
US5381059A (en) * 1993-12-30 1995-01-10 Intel Corporation CMOS tristateable buffer
EP0678869B1 (en) * 1994-02-18 1999-07-07 STMicroelectronics S.r.l. Method and circuit for timing the loading of non-volatile memory output data.
US5559465A (en) * 1994-07-29 1996-09-24 Cypress Semiconductor Corporation Output preconditioning circuit with an output level latch and a clamp
US5486782A (en) * 1994-09-27 1996-01-23 International Business Machines Corporation Transmission line output driver
KR0127220B1 (ko) * 1994-10-13 1998-04-02 문정환 메모리소자의 출력버퍼회로
JP2665184B2 (ja) * 1995-03-06 1997-10-22 日本電気エンジニアリング株式会社 出力バッファ回路及びこの出力バッファ回路を用いた伝送装置
FR2735300B1 (fr) * 1995-06-12 1997-08-14 Matra Mhs Dispositif d'interfacage de sortie programmable parmi trois etats pour memoire en technologie cmos
US5684410A (en) * 1995-07-03 1997-11-04 Guo; Frank Tzen-Wen Preconditioning of output buffers
US5568062A (en) * 1995-07-14 1996-10-22 Kaplinsky; Cecil H. Low noise tri-state output buffer
US5900740A (en) * 1995-12-15 1999-05-04 International Business Machines Corporation System and method for adjusting a voltage
JPH09181594A (ja) * 1995-12-26 1997-07-11 Mitsubishi Electric Corp 入力回路
US5760634A (en) * 1996-09-12 1998-06-02 United Microelectronics Corporation High speed, low noise output buffer
US6243779B1 (en) 1996-11-21 2001-06-05 Integrated Device Technology, Inc. Noise reduction system and method for reducing switching noise in an interface to a large width bus
US6472917B2 (en) * 1997-03-19 2002-10-29 Hitachi, Ltd. Semiconductor integrated circuit device having compensation for wiring distance delays
US6114884A (en) * 1999-04-07 2000-09-05 Kaplinsky; Cecil H. Driver circuit providing early release and quick bus turn-around
DE19944519B4 (de) * 1999-09-16 2010-02-11 Infineon Technologies Ag Schaltungsanordnung zum Ansteuern einer Last
US6351172B1 (en) * 2000-02-29 2002-02-26 Dmel Inc. High-speed output driver with an impedance adjustment scheme
JP2002009606A (ja) * 2000-06-27 2002-01-11 Nec Corp 半導体回路
DE10355509A1 (de) * 2003-11-27 2005-07-07 Infineon Technologies Ag Schaltung und Verfahren zum verzögerten Einschalten einer elektrischen Last
US7282961B1 (en) 2006-04-13 2007-10-16 International Business Machines Corporation Apparatus for hysteresis based process compensation for CMOS receiver circuits
TWI388120B (zh) * 2009-12-17 2013-03-01 Phison Electronics Corp 輸入／輸出介面的驅動電路

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3906255A (en) * 1974-09-06 1975-09-16 Motorola Inc MOS current limiting output circuit
JPS58194195A (ja) * 1982-05-07 1983-11-12 Hitachi Ltd 出力回路
JPS5942690A (ja) * 1982-09-03 1984-03-09 Toshiba Corp 半導体記憶装置
JPS62285296A (ja) * 1986-06-03 1987-12-11 Mitsubishi Electric Corp 出力バツフア回路
US4724340A (en) * 1986-11-21 1988-02-09 Motorola, Inc. Output circuit in which induced switching noise is reduced by presetting pairs of output lines to opposite logic states
JPS63234622A (ja) * 1987-03-23 1988-09-29 Toshiba Corp デ−タ出力回路
JPS6432719A (en) * 1987-07-29 1989-02-02 Seiko Instr & Electronics Output device for semiconductor integrated circuit
US4777389A (en) * 1987-08-13 1988-10-11 Advanced Micro Devices, Inc. Output buffer circuits for reducing ground bounce noise
JP2619415B2 (ja) * 1987-09-24 1997-06-11 株式会社日立製作所 半導体論理回路
JPH073945B2 (ja) * 1988-06-27 1995-01-18 日本電気株式会社 Ｃｍｏｓ出力回路
US5001369A (en) * 1990-07-02 1991-03-19 Micron Technology, Inc. Low noise output buffer circuit

Also Published As

Publication number Publication date
KR900019381A (ko) 1990-12-24
JPH0783251B2 (ja) 1995-09-06
JPH0323714A (ja) 1991-01-31
US5057711A (en) 1991-10-15

Similar Documents

Publication Publication Date Title
KR920002426B1 (ko) 집적회로의 출력버퍼회로
US4820942A (en) High-speed, high-drive output buffer circuits with reduced ground bounce
JP2996301B2 (ja) 負荷及び時間適応電流供給ドライブ回路
US5633600A (en) Output buffer circuit having a minimized output voltage propagation
KR930003926B1 (ko) 반도체집적회로
US4574203A (en) Clock generating circuit providing a boosted clock signal
JPH0584597B2 (ko)
US4593203A (en) Semiconductor integrated circuit which allows adjustment of circuit characteristics in accordance with storage data of nonvolatile memory element
JP2793116B2 (ja) 集積回路用出力バッファー回路
US4973861A (en) Integrated circuit comprising logic circuits and at least one push-pull stage
US6829177B2 (en) Output buffer for a nonvolatile memory with optimized slew-rate control
US4490627A (en) Schmitt trigger circuit
JPH0220917A (ja) ＢｉＣＭＯＳによるドライバ回路
KR20000022571A (ko) 알씨 지연시간 안정화 회로
US5576639A (en) BICMOS level shifter of a semiconductor integrated circuit and data output buffer using the same
JPH0139244B2 (ko)
KR100396831B1 (ko) 절전형인버터회로
KR100207546B1 (ko) 모스 부트스트랩 인버터 회로
KR0136826Y1 (ko) 데이타 출력 버퍼
JPS5842558B2 (ja) アドレス バッファ回路
US7214975B2 (en) Semiconductor device with charge share countermeasure
KR100284297B1 (ko) 출력 버퍼
KR940008136B1 (ko) 고속출력 버퍼회로
KR930009489B1 (ko) 대기시 전류 소모가 억제되는 데이타 입력 버퍼
JP2754552B2 (ja) コンパレータ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090223

Year of fee payment: 18

EXPY Expiration of term