JPS58194195A - 出力回路 - Google Patents
出力回路Info
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- JPS58194195A JPS58194195A JP57075335A JP7533582A JPS58194195A JP S58194195 A JPS58194195 A JP S58194195A JP 57075335 A JP57075335 A JP 57075335A JP 7533582 A JP7533582 A JP 7533582A JP S58194195 A JPS58194195 A JP S58194195A
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- JP
- Japan
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- output
- level
- signal
- circuit
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
Landscapes
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は出力回路、時に半導体染槓回路に通した出力
−ｉ路に関する。
−ｉ路に関する。
ランタ′ムｅアクセス・メモリ（以下ＲＡＭと称する）
の１うな牛導体集横１ｇ路においては、ＲＡＭに人力さ
ｎるアドレス４８号によりメモリのめる番地か辿択さｎ
ｌそこに配憶されている情報か銃み出さｎる。
の１うな牛導体集横１ｇ路においては、ＲＡＭに人力さ
ｎるアドレス４８号によりメモリのめる番地か辿択さｎ
ｌそこに配憶されている情報か銃み出さｎる。
この場合、従来のＩＡＭＩｃおいては、一般にアドレス
信号によっである番地か指定さｔまたとき、出力バッフ
ァの１うな出力＋Ｏ１路か、フローティング状態から出
力状鰺に移るか、１前に選択さｉ′Ｌπ番地の悄＠に対
応する状態から、＃穴な番地の情報に対応する出力状態
に移る１うにさｊていた。
信号によっである番地か指定さｔまたとき、出力バッフ
ァの１うな出力＋Ｏ１路か、フローティング状態から出
力状鰺に移るか、１前に選択さｉ′Ｌπ番地の悄＠に対
応する状態から、＃穴な番地の情報に対応する出力状態
に移る１うにさｊていた。
そのため、田方状絵かロウレベルからロウレベルに、る
るｂはハイレベルからハイレベルに移行されるような場
合は信号の変化に伴なう遅延はなく問題はない。しかし
なから、第１図（ａ） 、 （ｂ）に示す工うに、出力
状ＷＩＡかノ）イレペルからロウレベルへあるいに、ロ
ウレベルからハイレベルへ変化さｎるような場合＃／ｃ
に、アクセスタイムかΔｔＡＡだけ遅延さｎてしまり。
るｂはハイレベルからハイレベルに移行されるような場
合は信号の変化に伴なう遅延はなく問題はない。しかし
なから、第１図（ａ） 、 （ｂ）に示す工うに、出力
状ＷＩＡかノ）イレペルからロウレベルへあるいに、ロ
ウレベルからハイレベルへ変化さｎるような場合＃／ｃ
に、アクセスタイムかΔｔＡＡだけ遅延さｎてしまり。
Ｃのように、従′米のＲＡＭ＆？：おいては、出カバソ
ファのアクセスタイムか遅れ、装置全体の高迩化か図ｎ
なりという不都合かめった。ｔ７ｔ、出力信号のハイレ
ベルからロウレベルへの遷移時に欠１れる出力の吸込み
電流か、信号変化の前後のレベル差△Ｖに比的する。そ
のため、出力信号かＩ・イレベルからロウレベルへ変化
する工うな場合には、ΔＶか大きい分だけ電源電圧（Ｇ
ＭＤレベル）にビーク鋤の大きなノイズかのってしまう
という間亀点かあった。
ファのアクセスタイムか遅れ、装置全体の高迩化か図ｎ
なりという不都合かめった。ｔ７ｔ、出力信号のハイレ
ベルからロウレベルへの遷移時に欠１れる出力の吸込み
電流か、信号変化の前後のレベル差△Ｖに比的する。そ
のため、出力信号かＩ・イレベルからロウレベルへ変化
する工うな場合には、ΔＶか大きい分だけ電源電圧（Ｇ
ＭＤレベル）にビーク鋤の大きなノイズかのってしまう
という間亀点かあった。
そこでこの発明は、アドレス信号か変化してから出力レ
ベルか確定されるまでの待ちＦＲｆ間の藺に、出力端子
音出力信号のハイレベルとロウレベルの中間のレベルに
固定させるような回路ｔｆ＆けることによって、出力イ
ロ号の変仕時の前後のレベル差を減少させ、こｔ’ＬＫ
よって、アクセスタイムｔ−ａ少さぜ、かつ信号変化時
に発生下るノイズのレベルも生滅できるようにすること
を目的とする。
ベルか確定されるまでの待ちＦＲｆ間の藺に、出力端子
音出力信号のハイレベルとロウレベルの中間のレベルに
固定させるような回路ｔｆ＆けることによって、出力イ
ロ号の変仕時の前後のレベル差を減少させ、こｔ’ＬＫ
よって、アクセスタイムｔ−ａ少さぜ、かつ信号変化時
に発生下るノイズのレベルも生滅できるようにすること
を目的とする。
以下図（３）に基づいてこの発明１に：説明する。
第２図は本発明か適用された半導体集積−＋ｗ１の一例
としてのＲｈＭＯｇ略構成會示す。
としてのＲｈＭＯｇ略構成會示す。
アドレスデコーダ・〜ＡｎｔｌｌＪ％７Ｆレスバッファ
１′ｔ−介してアドレスデコーダ２に人力され、デコー
ドされる。アドレス信号・−ダ２ＫＬって、メモリアレ
イ３内のアドレス信号ム・〜Ａｎに対応した番旭のメモ
リ素子か選択さｆ”Ｌｘ ’ｆ：ｇＶｃ記憶逼ｊている
情報か絖み出される。絖み出さ７″Ｌ几情報（データ信
号）はプリアンプ４によって増幅場１１信号レベルか充
分に確定してから、出力バッファを含む出力回路５より
出力端子ＯＵＴに出力芒ｊる。
１′ｔ−介してアドレスデコーダ２に人力され、デコー
ドされる。アドレス信号・−ダ２ＫＬって、メモリアレ
イ３内のアドレス信号ム・〜Ａｎに対応した番旭のメモ
リ素子か選択さｆ”Ｌｘ ’ｆ：ｇＶｃ記憶逼ｊている
情報か絖み出される。絖み出さ７″Ｌ几情報（データ信
号）はプリアンプ４によって増幅場１１信号レベルか充
分に確定してから、出力バッファを含む出力回路５より
出力端子ＯＵＴに出力芒ｊる。
また、６は例えばアドレスイＩ！１号の変化を検出して
作らｊる内部クロックと、ＲＡＭに入力されるチップセ
レクト信号Ｃ３Ｔｏるいａライトイネーブル傷号勢に基
づいて過当なコントロールイぎ号ｒ出力するようなコン
トロール１ｐ＋路である。
作らｊる内部クロックと、ＲＡＭに入力されるチップセ
レクト信号Ｃ３Ｔｏるいａライトイネーブル傷号勢に基
づいて過当なコントロールイぎ号ｒ出力するようなコン
トロール１ｐ＋路である。
上記出力ＩｇＩ略５はこのコントロール回路６からのコ
ントロール１１号によって制（２）さｎて、アドレス信
号〃為変化してから、プリアンプ４工りＷ刀されるデー
タ信号Ｐｄのレベルか確定するまでのｆＭｉＶＣ１出力
端子の電位を出力信号のハイレベルとロウレベルの中間
のレベルに１寛させる。
ントロール１１号によって制（２）さｎて、アドレス信
号〃為変化してから、プリアンプ４工りＷ刀されるデー
タ信号Ｐｄのレベルか確定するまでのｆＭｉＶＣ１出力
端子の電位を出力信号のハイレベルとロウレベルの中間
のレベルに１寛させる。
こｔ′ＬＶＣよって、比刀−子ＯＵＴの出力状態は、罰
のめ力状塾のいかんにかかわら丁、メモリ〃・ら絖み出
さｎたデータ信号に心じて、第３図（ａｌ 、 （１）
）のように、中間レベルからロウレベルあるいは中間レ
ベルからハイレベルに変化されるようになる。
のめ力状塾のいかんにかかわら丁、メモリ〃・ら絖み出
さｎたデータ信号に心じて、第３図（ａｌ 、 （１）
）のように、中間レベルからロウレベルあるいは中間レ
ベルからハイレベルに変化されるようになる。
従来のＲＡＭにおける出力状態の変化全示す第１図と比
べると分かるように、本発明の回ｗ８ＶＣお−ては、出
力レベルの変化の前後のレベル差か、その結米、出力信
号かロウレベルま７ｔはハイレベルに充分にｍ足される
までの遅砥時間Δｔムムか従来の約１ ／、 ２になり
、（ロ）路のアクセスタイムか憎くされ、一連化か可能
となる。
べると分かるように、本発明の回ｗ８ＶＣお−ては、出
力レベルの変化の前後のレベル差か、その結米、出力信
号かロウレベルま７ｔはハイレベルに充分にｍ足される
までの遅砥時間Δｔムムか従来の約１ ／、 ２になり
、（ロ）路のアクセスタイムか憎くされ、一連化か可能
となる。
また、出カイ菖号かハイレベルからロウレベルに変化す
ると！Ｋ＞１ｆされる出力の吸込み［ｆｉに工ｐ／Ｊ１
Ａ＜さｎているため、ビーク匝か半減されてＩ！ｌ！１
路のＷＡＩｌｂｔ’￥か防止されるようになる。
ると！Ｋ＞１ｆされる出力の吸込み［ｆｉに工ｐ／Ｊ１
Ａ＜さｎているため、ビーク匝か半減されてＩ！ｌ！１
路のＷＡＩｌｂｔ’￥か防止されるようになる。
次に、第４図に基ついて上記出力回路５の其捧的な一央
り汐１１ｔ″説明する。
り汐１１ｔ″説明する。
図において、１１は電ＯＪ！Ａ亀圧Ｖ。。とグランドと
の間に直夕ｉＪ誉Ｍｇ ｎｙｃ Ｍ Ｏｓ Ｆ ｇτＱ
、１とＱｂとからなる出力バッファである。この用刀バ
ッファ１１ｈ４１１成する２つのＭＯ８ＦＩＣＴＱ弊、
Ｑｂの七ｒそれのゲート端子には、ＡＮＤゲート１２１
と１２ｂの出力か七れぞｒ印加されている。
の間に直夕ｉＪ誉Ｍｇ ｎｙｃ Ｍ Ｏｓ Ｆ ｇτＱ
、１とＱｂとからなる出力バッファである。この用刀バ
ッファ１１ｈ４１１成する２つのＭＯ８ＦＩＣＴＱ弊、
Ｑｂの七ｒそれのゲート端子には、ＡＮＤゲート１２１
と１２ｂの出力か七れぞｒ印加されている。
上記ＡＮＤゲートｔｚａの一方の入力端子Ｋｆｌ、角１
１１［’プリアンプ３から供給逼ｎるデータ信号Ｐｄ１
１．１７ｔｆｌｔ！方の人カー子１ｃＨＩＵｅコントロ
ール（ロ）絡６から供給ｇ４るコントロール信号Ｐ、か
それぞｒ人力されてｂる。また、曲刃のＡＮＤゲート１
２ｂの入力端子ｒ（：ｒｉ、インバータ１３１１−弁し
てデータ信号Ｐｄの反転１ｇ号と、上記コントロール４
Ｍ号Ｐｒｔ）為人力さｔｌて込る。
１１［’プリアンプ３から供給逼ｎるデータ信号Ｐｄ１
１．１７ｔｆｌｔ！方の人カー子１ｃＨＩＵｅコントロ
ール（ロ）絡６から供給ｇ４るコントロール信号Ｐ、か
それぞｒ人力されてｂる。また、曲刃のＡＮＤゲート１
２ｂの入力端子ｒ（：ｒｉ、インバータ１３１１−弁し
てデータ信号Ｐｄの反転１ｇ号と、上記コントロール４
Ｍ号Ｐｒｔ）為人力さｔｌて込る。
ざらｖＣｌ 上１出力バッ７ア１１と出力端子ＯＵＴと
の藺には、出力＃Ｍノと並列に、オペアンプ１４とスイ
ッチ８・とからなるレベル１足（ロ）略か般けらｎてい
る。オペアンプ１４の一方の入力端子には、出力のハイ
レベル（２，４Ｖ）！：ロウレベル（０４Ｖ）の中間レ
ベル（例えば１．５１ ）の基準電圧ｖｒ＠ｆか自」加
され、スイッチ８ｏかオンされると、オペアンプ１４綻
ぶ反転増−器として１作ざｎ４ようにされている。また
、スイッチ８ｏはコントロール（ロ）路６から出力芒ｎ
るコントロール信号Ｐ＝［よってオン、オフ制御さハる
。
の藺には、出力＃Ｍノと並列に、オペアンプ１４とスイ
ッチ８・とからなるレベル１足（ロ）略か般けらｎてい
る。オペアンプ１４の一方の入力端子には、出力のハイ
レベル（２，４Ｖ）！：ロウレベル（０４Ｖ）の中間レ
ベル（例えば１．５１ ）の基準電圧ｖｒ＠ｆか自」加
され、スイッチ８ｏかオンされると、オペアンプ１４綻
ぶ反転増−器として１作ざｎ４ようにされている。また
、スイッチ８ｏはコントロール（ロ）路６から出力芒ｎ
るコントロール信号Ｐ＝［よってオン、オフ制御さハる
。
上記出力（ロ）路でに、第５図に示すように、アドレス
信号か変化してしばらくしてから、チップセレクト信号
Ｃ８か立下がるとこｎに同期してコントロール信号Ｐａ
かハイレベルにされる。こｎによって、スイッチ８ｅ’
＄オン状態にさｊて、オペアンプ１４か反転増幅器とし
て動作され、反転入力端子？、基準電圧ｖｒ＠ｆと轡し
込１．５Ｖにきせるようなフィードバックかかかる。−
また、このときコントロールＭ号Ｐｔｔ’ｉロウレベル
にされているため、ＡＮＤゲー） １２ａ 、１２ｂか
閉じら７１Ｍ０ＥＩＦＩ［ｔＴＱ＆、Ｑ、ｂはオフにさ
れ、出力バッファ１１の用刀ノーＦａにフローティング
状１［ａれてｂる。そのため、出力端子ＯＵＴは初めの
）ｒ：ｘ−−ｒイｙｙ状ｏから、スイッチ８゜のオンに
よって、１．５Ｖｏ工うな中間レベル状態へと移行さｔ
する。
信号か変化してしばらくしてから、チップセレクト信号
Ｃ８か立下がるとこｎに同期してコントロール信号Ｐａ
かハイレベルにされる。こｎによって、スイッチ８ｅ’
＄オン状態にさｊて、オペアンプ１４か反転増幅器とし
て動作され、反転入力端子？、基準電圧ｖｒ＠ｆと轡し
込１．５Ｖにきせるようなフィードバックかかかる。−
また、このときコントロールＭ号Ｐｔｔ’ｉロウレベル
にされているため、ＡＮＤゲー） １２ａ 、１２ｂか
閉じら７１Ｍ０ＥＩＦＩ［ｔＴＱ＆、Ｑ、ｂはオフにさ
れ、出力バッファ１１の用刀ノーＦａにフローティング
状１［ａれてｂる。そのため、出力端子ＯＵＴは初めの
）ｒ：ｘ−−ｒイｙｙ状ｏから、スイッチ８゜のオンに
よって、１．５Ｖｏ工うな中間レベル状態へと移行さｔ
する。
そして、コントロール回路６かアドレス信号の変化を検
出してから一定の時間か経過してデータ信号のレベルか
充分に確定さするようを伏線になルト、コントロール！
号Ｐｌかハイレベルに、マた、Ｐｓ力為ロウレベルに変
化場ｊる。こｔ’ｌ［よって、ムＮＤゲー） １２ａ
、ｔ２ｂが開かれて、出力バッフ７１１にデータ信号ｐ
、１とその反転１８号か供給さｎるとともに、スイッチ
Ｂ、かオフさｎてレベル１足１ｐ＋路か出力端子ＯＵＴ
から切夕繰さｎる。そのＭ来、データ信号Ｐｄかハイレ
ベルのときは、ＭＯ８Ｆ見ＴＱ４かオン、Ｊ）かオフに
ざｊて、出力端子ＯＵＴに中間レベル（１，５Ｖ）から
ハイレベル（２，４Ｖ）に同かって変化させられる。ｔ
７ｔ１データ匍号Ｐｄかロウレベルのトキは、ＭＯ８Ｐ
ＩＴＱ、かオフ、Ｑｂかオンにされて、出力電子ＯＵＴ
［中間レベル（１，５Ｖ）からｏ ウレヘル（０，４）
ＩＣ同かって変化させう７”Ｌる。
出してから一定の時間か経過してデータ信号のレベルか
充分に確定さするようを伏線になルト、コントロール！
号Ｐｌかハイレベルに、マた、Ｐｓ力為ロウレベルに変
化場ｊる。こｔ’ｌ［よって、ムＮＤゲー） １２ａ
、ｔ２ｂが開かれて、出力バッフ７１１にデータ信号ｐ
、１とその反転１８号か供給さｎるとともに、スイッチ
Ｂ、かオフさｎてレベル１足１ｐ＋路か出力端子ＯＵＴ
から切夕繰さｎる。そのＭ来、データ信号Ｐｄかハイレ
ベルのときは、ＭＯ８Ｆ見ＴＱ４かオン、Ｊ）かオフに
ざｊて、出力端子ＯＵＴに中間レベル（１，５Ｖ）から
ハイレベル（２，４Ｖ）に同かって変化させられる。ｔ
７ｔ１データ匍号Ｐｄかロウレベルのトキは、ＭＯ８Ｐ
ＩＴＱ、かオフ、Ｑｂかオンにされて、出力電子ＯＵＴ
［中間レベル（１，５Ｖ）からｏ ウレヘル（０，４）
ＩＣ同かって変化させう７”Ｌる。
一方、アドレス信号か変化しても、チップセレクト＠号
Ｃ８〃・ハイレベルにさｎたままのチップ＃：諮択状急
においてに、コントロール信号Ｐ ｒお工びＰｌかロウ
レベル状態の１１に−ａｔ”Ｌる。での窪め、スイッチ
８・かオンさｎなくなり、がっムＮＤケー） １２ａ
、１２ｂも開がｎなくなる。その結果、ＭＯ８ＦＢＴＱ
ＩＬ、Ｑｔ）かともにオフさｊて、出力バッファ１１の
出力ノードａおよび出力電子ＯＵＴは、フローティング
状ＩＩＫされる。
Ｃ８〃・ハイレベルにさｎたままのチップ＃：諮択状急
においてに、コントロール信号Ｐ ｒお工びＰｌかロウ
レベル状態の１１に−ａｔ”Ｌる。での窪め、スイッチ
８・かオンさｎなくなり、がっムＮＤケー） １２ａ
、１２ｂも開がｎなくなる。その結果、ＭＯ８ＦＢＴＱ
ＩＬ、Ｑｔ）かともにオフさｊて、出力バッファ１１の
出力ノードａおよび出力電子ＯＵＴは、フローティング
状ＩＩＫされる。
第６図は本発明の出力回路の他の実施Ｐｌ’に示す。
この実施例と、第４図の実施ガの違すのみ説明すると、
この実施例では出力バッファＩＩＫデータ信号Ｐｄ′に
供給ゲート回路１２ａ 、１２ｂの代わり圧、スイッチ
８１．８５か使用されている。まπ、オペアンプ１４の
出力端子か、インバータ１５とスイッチ８３會介してＭ
Ｏ８ＦＥｊＴＱ＆のゲート端子に、およびスイッチＢａ
’を介してＭＯ８ＦＫＴＱｂのゲート端子にそｎぞれ接
続さｊている。
この実施例では出力バッファＩＩＫデータ信号Ｐｄ′に
供給ゲート回路１２ａ 、１２ｂの代わり圧、スイッチ
８１．８５か使用されている。まπ、オペアンプ１４の
出力端子か、インバータ１５とスイッチ８３會介してＭ
Ｏ８ＦＥｊＴＱ＆のゲート端子に、およびスイッチＢａ
’を介してＭＯ８ＦＫＴＱｂのゲート端子にそｎぞれ接
続さｊている。
さらに、１ＪＯ８ＦＩｃＴＱａとＱｂのゲート端子とグ
ランドとの間にスイッチ日５．８−か七れぞｎ接続場ｎ
ている。
ランドとの間にスイッチ日５．８−か七れぞｎ接続場ｎ
ている。
ＪＪｅ％スイッチＥｌ、 〜８−にコントロール１ｇｌ
路６からのコントロール信号≠畠 〜φ、に工ってオン
、オフ亀１１＃きｎる。
路６からのコントロール信号≠畠 〜φ、に工ってオン
、オフ亀１１＃きｎる。
アドレス信号の変化か検出さｒすると、先ずコントロー
ル信号φ暑に工ってスイッチｓｌ と８４かオンされて
、オペアンプ１４か反転増ｖｍ器として動作さｎるよう
になる。こｎによって、オペアンプ１４ＩＣは反転入力
端子をｉｓ電圧Ｖ、８．と同じ電位に４竺る工うなフィ
ードバックかががって、出力端子０ＵＴｉユ中関レベル
（Ｌ、５Ｖ）にさｎる。
ル信号φ暑に工ってスイッチｓｌ と８４かオンされて
、オペアンプ１４か反転増ｖｍ器として動作さｎるよう
になる。こｎによって、オペアンプ１４ＩＣは反転入力
端子をｉｓ電圧Ｖ、８．と同じ電位に４竺る工うなフィ
ードバックかががって、出力端子０ＵＴｉユ中関レベル
（Ｌ、５Ｖ）にさｎる。
次に、データ信号Ｐｄのレベルか充分に確定さｎるよう
Ｋなつｔ時涜で、スイッチ８Ｉと８４かオフさｎ１代わ
りにスイッチ８− と８．がコントロール信号φ礁によ
ってオン状態にされる。
Ｋなつｔ時涜で、スイッチ８Ｉと８４かオフさｎ１代わ
りにスイッチ８− と８．がコントロール信号φ礁によ
ってオン状態にされる。
すると、出力バッファ１１に対してデー？）信号ｐ、１
とその反転信号か供給湯１、出力ノードａお工び出力−
子ＯＵＴにデータイ６号に応じたレベル状態に式ｎる。
とその反転信号か供給湯１、出力ノードａお工び出力−
子ＯＵＴにデータイ６号に応じたレベル状態に式ｎる。
なお、上記動作期間中スイッチＢ＠と８−はともにオフ
さｎたま゛まである。
さｎたま゛まである。
こｎに対し、チップセレクトされなかったような場合に
は、スイッチｓ、％８．か丁べてオフさｎ１スイツチ８
ｓと８−かオンさｎる。こｎによって、ＭＯ８１ＦＪＣ
ＴＱａとＱ ｌ） ！＞−ともにオフされて、出力バッ
ファ１１の出力ノード番お↓び出力端子ＯＵＴはフロー
ティング状態に目ｎる。
は、スイッチｓ、％８．か丁べてオフさｎ１スイツチ８
ｓと８−かオンさｎる。こｎによって、ＭＯ８１ＦＪＣ
ＴＱａとＱ ｌ） ！＞−ともにオフされて、出力バッ
ファ１１の出力ノード番お↓び出力端子ＯＵＴはフロー
ティング状態に目ｎる。
なお、前記コントロール信号ＰＩ ＊ ｐ、ｌφ。
〜φｌＦｉチップセレクト信号０！Ｉｔ通当に遅延する
ことにより、チップセレクト信号のみから作ることもで
きる。
ことにより、チップセレクト信号のみから作ることもで
きる。
以上欽明したように１この発明におりては、アドレス信
号のような入力信号か変化してからデータ１ｇ号の１す
な出力信号のレベルか充分に確定されるまでの間に、出
力端子か出力信号のハイレベルとロウレベルの中間レベ
ルにさｎるようにさｆしてｂるため、出力信号のレベル
変化の際の遅延時間〃為蝮〈され、１Ｔｈｌ路の高速化
か可能になるとともに、出力信号の変化に伴って訪起Ｉ
ｎるノイズのレベルも低下されるようになるとｂう効来
かめる。
号のような入力信号か変化してからデータ１ｇ号の１す
な出力信号のレベルか充分に確定されるまでの間に、出
力端子か出力信号のハイレベルとロウレベルの中間レベ
ルにさｎるようにさｆしてｂるため、出力信号のレベル
変化の際の遅延時間〃為蝮〈され、１Ｔｈｌ路の高速化
か可能になるとともに、出力信号の変化に伴って訪起Ｉ
ｎるノイズのレベルも低下されるようになるとｂう効来
かめる。
なお、上記中間レベルは、出力信号のハイレベルとロウ
レベルの間の任意の電位であればよい。
レベルの間の任意の電位であればよい。
１１ｇ１図は従来の出力回路における出力１１！１号の
父化を示す波形図、 ｗＩ、２図は本発明に係る出力回路を過用したＲＡＭの
概略ｍｅ成會示すブロック図、 第３図はその出力信号の変化會示す波形図、第４図は出
力回路の具体的な回路構成ｆ）Ｉｔ示す一１路図、 ＃！５図はそのタイミングチャート、 第６図は出力回路の他の構成Ｔｈ１ｋ示す回路図である
。 ５・・・出力回路、６・・・コントロール回路、１１・
・出力バッファ、１４・・・レベル固定手段（オペアン
プ）、ム０〜ムｎ・・・アドレス４６号、ＰＬ 、Ｐｌ
。 φａ〜φ−・・コントロール（！ＩＱ、Ｐｄ・・・デー
タ信号。
父化を示す波形図、 ｗＩ、２図は本発明に係る出力回路を過用したＲＡＭの
概略ｍｅ成會示すブロック図、 第３図はその出力信号の変化會示す波形図、第４図は出
力回路の具体的な回路構成ｆ）Ｉｔ示す一１路図、 ＃！５図はそのタイミングチャート、 第６図は出力回路の他の構成Ｔｈ１ｋ示す回路図である
。 ５・・・出力回路、６・・・コントロール回路、１１・
・出力バッファ、１４・・・レベル固定手段（オペアン
プ）、ム０〜ムｎ・・・アドレス４６号、ＰＬ 、Ｐｌ
。 φａ〜φ−・・コントロール（！ＩＱ、Ｐｄ・・・デー
タ信号。
Claims (1)
- 田刀バッファド、出力レベルのハイレベルとロウレベル
の中間レベルの電位上発生するレベル固だ＋段と、この
レベル固足手段を出力端子に接続さぜるとともに上記出
力バッファの田力状絵を制飢するためのコントロール手
段と’ｔ−＊え、上記コントロール手段によって、上記
出力バツファへの人力信号のレベルか充分に確足さｎる
まての間、上記出力端子の電位か上記中間レベルに固定
さｎる工う［さｊていることに％黴と丁０出力ｔｇ回路
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075335A JPS58194195A (ja) | 1982-05-07 | 1982-05-07 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57075335A JPS58194195A (ja) | 1982-05-07 | 1982-05-07 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58194195A true JPS58194195A (ja) | 1983-11-12 |
Family
ID=13573276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57075335A Pending JPS58194195A (ja) | 1982-05-07 | 1982-05-07 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58194195A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196589A (ja) * | 1984-10-16 | 1986-05-15 | Mitsubishi Electric Corp | 半導体記憶装置のセンスアンプ |
| JPS61170991A (ja) * | 1985-01-25 | 1986-08-01 | Hitachi Micro Comput Eng Ltd | 記憶装置 |
| JPS6231095A (ja) * | 1985-08-02 | 1987-02-10 | Nec Corp | 出力回路 |
| JPH01119982A (ja) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
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