JP3233911B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に係わり、特に内部回路部を内部電源によって駆動
し、出力ドライバ部を外部電源で駆動する半導体メモリ
回路装置における出力データ電圧レベル変換回路構成に
関するものである。
置に係わり、特に内部回路部を内部電源によって駆動
し、出力ドライバ部を外部電源で駆動する半導体メモリ
回路装置における出力データ電圧レベル変換回路構成に
関するものである。
【０００２】
【従来の技術】近年、半導体メモリ回路装置は、設計基
準の微細化によりメモリセルの耐圧が低くなる傾向にあ
る。このため、一般的な半導体メモリ装置では、内部回
路は外部電源（ＥＶＣＣ：External VCC）より低い電圧
に内部降圧した内部電源（ＩＶＣＣ：Internal VCC）を
使用して動作させ、出力ドライバ部は外部電源ＥＶＣＣ
を使用して動作させている。こうした半導体メモリ回路
装置においては、出力ドライバ部とそれ以外の内部回路
とで電圧の異なる電源を使用しているため、内部回路か
ら出力ドライバ部へ読み出しデータを転送する前段でデ
ータ電圧レベルを内部電源電圧レベルから外部電源電圧
レベルへ変換する必要がある。データ電圧レベルの変換
は、例えば、レベルシフタ回路を使用して電圧レベル変
換を行っている。
準の微細化によりメモリセルの耐圧が低くなる傾向にあ
る。このため、一般的な半導体メモリ装置では、内部回
路は外部電源（ＥＶＣＣ：External VCC）より低い電圧
に内部降圧した内部電源（ＩＶＣＣ：Internal VCC）を
使用して動作させ、出力ドライバ部は外部電源ＥＶＣＣ
を使用して動作させている。こうした半導体メモリ回路
装置においては、出力ドライバ部とそれ以外の内部回路
とで電圧の異なる電源を使用しているため、内部回路か
ら出力ドライバ部へ読み出しデータを転送する前段でデ
ータ電圧レベルを内部電源電圧レベルから外部電源電圧
レベルへ変換する必要がある。データ電圧レベルの変換
は、例えば、レベルシフタ回路を使用して電圧レベル変
換を行っている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
半導体メモリ回路装置は、前述の通り、レベルシフタ回
路により内部回路から出力ドライバ部へ読み出しデータ
を転送する前段に設けたレベルシフタ回路によりデータ
電圧レベルを内部電源レベルから外部電源レベルへ変換
している。このため、レベルシフタ回路の段数およびレ
ベルシフタ回路特有の動作に起因するデータアクセス遅
延を生じている。レベルシフタ回路特有の動作に起因す
るデータアクセス遅延に対しては、電流を大きくするこ
とで対応することも考えられるが、消費電流の増大ある
いは予期しないノイズの発生といった更なるディメリッ
トを生じることにつながってしまう。
半導体メモリ回路装置は、前述の通り、レベルシフタ回
路により内部回路から出力ドライバ部へ読み出しデータ
を転送する前段に設けたレベルシフタ回路によりデータ
電圧レベルを内部電源レベルから外部電源レベルへ変換
している。このため、レベルシフタ回路の段数およびレ
ベルシフタ回路特有の動作に起因するデータアクセス遅
延を生じている。レベルシフタ回路特有の動作に起因す
るデータアクセス遅延に対しては、電流を大きくするこ
とで対応することも考えられるが、消費電流の増大ある
いは予期しないノイズの発生といった更なるディメリッ
トを生じることにつながってしまう。
【０００４】また、ますます加速する半導体メモリ回路
装置の高集積化に対応していくために、出力ドライバ部
前段に設けられたレベルシフタ回路を省いた半導体メモ
リ回路装置構成を実現することは、チップスペース確保
につながるという点においても非常に期待されている。
装置の高集積化に対応していくために、出力ドライバ部
前段に設けられたレベルシフタ回路を省いた半導体メモ
リ回路装置構成を実現することは、チップスペース確保
につながるという点においても非常に期待されている。
【０００５】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体集積回路装置は、外部電源より低
い電圧に内部降圧した内部電源電圧と外部電源電圧とを
発生する電源回路と、この電源回路が発生させた内部電
源を使って動作する内部回路と、内部電源を使って動作
するとともにメモリセルから読み出された相補データ信
号を受け取り、増幅された相補データ信号として出力す
る第１のアンプと、外部電源を使って動作し第１のアン
プから出力された内部電源電圧レベルの相補データ信号
を受け取り増幅するとともに外部電源電圧レベルに変換
する第２のアンプと、外部電源を使って動作するととも
に前記外部電源電圧レベルのデータ信号を出力する出力
ドライバとから構成したものである。
めに、本発明の半導体集積回路装置は、外部電源より低
い電圧に内部降圧した内部電源電圧と外部電源電圧とを
発生する電源回路と、この電源回路が発生させた内部電
源を使って動作する内部回路と、内部電源を使って動作
するとともにメモリセルから読み出された相補データ信
号を受け取り、増幅された相補データ信号として出力す
る第１のアンプと、外部電源を使って動作し第１のアン
プから出力された内部電源電圧レベルの相補データ信号
を受け取り増幅するとともに外部電源電圧レベルに変換
する第２のアンプと、外部電源を使って動作するととも
に前記外部電源電圧レベルのデータ信号を出力する出力
ドライバとから構成したものである。
【０００６】
【発明の実施の形態】第１の実施形態 図１は、本発明の第１の実施形態を示す回路図である。
図２は、本発明の第１の実施形態の動作を示すタイミン
グチャートである。図１に示す半導体メモリ回路は、図
示しないカラム線の選択によりメモリセルからデータバ
ス１上に読み出されたデータの増幅を行うカレントミラ
ー型アンプ２と、カレントミラー型アンプ２から出力さ
れたデータを更に増幅する差動アンプ３と、差動アンプ
３から出力されたデータをデータラッチ信号ＤＡＴＡＬ
に応じてラッチするデータラッチ回路４と、データラッ
チ回路４から出力されたデータを外部へ出力する出力ド
ライバ５とから構成されている。
図２は、本発明の第１の実施形態の動作を示すタイミン
グチャートである。図１に示す半導体メモリ回路は、図
示しないカラム線の選択によりメモリセルからデータバ
ス１上に読み出されたデータの増幅を行うカレントミラ
ー型アンプ２と、カレントミラー型アンプ２から出力さ
れたデータを更に増幅する差動アンプ３と、差動アンプ
３から出力されたデータをデータラッチ信号ＤＡＴＡＬ
に応じてラッチするデータラッチ回路４と、データラッ
チ回路４から出力されたデータを外部へ出力する出力ド
ライバ５とから構成されている。
【０００７】カレントミラー型アンプ２は内部電源ＩＶ
ＣＣを電源として使用し、リードアンプアクティブ信号
ＲＡＣに応じてデータバス１上のノードｎ１、ｎ１Ｂに
現れるデータを増幅する。差動アンプ３は４つのＰＭＯ
ＳトランジスタＰ１〜Ｐ４と３つのＮＭＯＳトランジス
タＮ１〜Ｎ３、そして２つのインバータＭ１、Ｍ２とか
ら構成され、外部電源ＥＶＣＣを電源として使用し、ロ
ウアドレスイネーブル信号ＲＡＥに応じてカレントミラ
ー型アンプ２の出力ノードｎ２、ｎ２Ｂに現れるデータ
を増幅する。差動アンプ３の使用する電源が外部電源Ｅ
ＶＣＣであるため、差動アンプ３の出力ノードｎ４、ｎ
４Ｂのデータ電位レベルは外部電源電圧レベル（ＥＶＣ
Ｃレベル）の信号に変換されている。
ＣＣを電源として使用し、リードアンプアクティブ信号
ＲＡＣに応じてデータバス１上のノードｎ１、ｎ１Ｂに
現れるデータを増幅する。差動アンプ３は４つのＰＭＯ
ＳトランジスタＰ１〜Ｐ４と３つのＮＭＯＳトランジス
タＮ１〜Ｎ３、そして２つのインバータＭ１、Ｍ２とか
ら構成され、外部電源ＥＶＣＣを電源として使用し、ロ
ウアドレスイネーブル信号ＲＡＥに応じてカレントミラ
ー型アンプ２の出力ノードｎ２、ｎ２Ｂに現れるデータ
を増幅する。差動アンプ３の使用する電源が外部電源Ｅ
ＶＣＣであるため、差動アンプ３の出力ノードｎ４、ｎ
４Ｂのデータ電位レベルは外部電源電圧レベル（ＥＶＣ
Ｃレベル）の信号に変換されている。
【０００８】リードアンプアクティブ信号ＲＡＣ、ロウ
アドレスイネーブル信号ＲＡＥおよびデータラッチ信号
ＤＡＴＡＬにおける“Ｈｉｇｈ”レベルは、いずれも外
部電源電圧レベル（ＥＶＣＣレベル）を用いる。ロウア
ドレスイネーブル信号ＲＡＥは、２段のインバータＭ
３、Ｍ４を用いてリードアンプアクティブ信号ＲＡＣを
遅延させた信号である。
アドレスイネーブル信号ＲＡＥおよびデータラッチ信号
ＤＡＴＡＬにおける“Ｈｉｇｈ”レベルは、いずれも外
部電源電圧レベル（ＥＶＣＣレベル）を用いる。ロウア
ドレスイネーブル信号ＲＡＥは、２段のインバータＭ
３、Ｍ４を用いてリードアンプアクティブ信号ＲＡＣを
遅延させた信号である。
【０００９】次に、動作について説明する。データバス
１上のデータは、カレントミラー型アンプ２において、
リードアンプアクティブ信号ＲＡＣが“Ｌｏｗ”レベル
から“Ｈｉｇｈ”レベルに変化したことに応じて増幅さ
れる。この時、カレントミラー型アンプ２の出力ノード
ｎ２、ｎ２Ｂは、“Ｈｉｇｈ”レベルおよび“Ｌｏｗ”
レベルにそれぞれ分かれ始める。出力ノードｎ２、ｎ２
Ｂに現れるデータは、次段の差動アンプ３において、ロ
ウアドレスイネーブル信号ＲＡＥが“Ｌｏｗ”レベルか
ら“Ｈｉｇｈ”レベルに変化したことに応じてさらに増
幅され、インバータＭ２から出力される。次段のデータ
ラッチ回路４では、ワンショットパルス信号であるデー
タラッチ信号ＤＡＴＡＬが“Ｌｏｗ”レベルから“Ｈｉ
ｇｈ”レベルに変化したことに応じて差動アンプ３の出
力ノード４ｎに現れるデータはラッチされる。そして、
データラッチ回路４の出力データは次段の出力ドライバ
５から外部へ出力される。
１上のデータは、カレントミラー型アンプ２において、
リードアンプアクティブ信号ＲＡＣが“Ｌｏｗ”レベル
から“Ｈｉｇｈ”レベルに変化したことに応じて増幅さ
れる。この時、カレントミラー型アンプ２の出力ノード
ｎ２、ｎ２Ｂは、“Ｈｉｇｈ”レベルおよび“Ｌｏｗ”
レベルにそれぞれ分かれ始める。出力ノードｎ２、ｎ２
Ｂに現れるデータは、次段の差動アンプ３において、ロ
ウアドレスイネーブル信号ＲＡＥが“Ｌｏｗ”レベルか
ら“Ｈｉｇｈ”レベルに変化したことに応じてさらに増
幅され、インバータＭ２から出力される。次段のデータ
ラッチ回路４では、ワンショットパルス信号であるデー
タラッチ信号ＤＡＴＡＬが“Ｌｏｗ”レベルから“Ｈｉ
ｇｈ”レベルに変化したことに応じて差動アンプ３の出
力ノード４ｎに現れるデータはラッチされる。そして、
データラッチ回路４の出力データは次段の出力ドライバ
５から外部へ出力される。
【００１０】本実施形態では、初段のカレントミラー型
アンプ２には内部電源ＩＶＣＣを使用し、次段の差動ア
ンプ３には外部電源ＥＶＣＣを使用する構成としたた
め、従来、出力ドライバ部前段に設けられていたレベル
シフタ回路を省いた半導体メモリ回路装置構成を実現す
ることができる。この結果、半導体メモリ回路のデータ
アクセス動作を高速化することができる。
アンプ２には内部電源ＩＶＣＣを使用し、次段の差動ア
ンプ３には外部電源ＥＶＣＣを使用する構成としたた
め、従来、出力ドライバ部前段に設けられていたレベル
シフタ回路を省いた半導体メモリ回路装置構成を実現す
ることができる。この結果、半導体メモリ回路のデータ
アクセス動作を高速化することができる。
【００１１】第２の実施形態 図３は、本発明の第２の実施形態を示す回路図である。
第１の実施形態との違いは、次の点にある。差動アンプ
１３を構成するグランド電圧ＶＳＳ側のＮＭＯＳトラン
ジスタＮ３をＮ４、Ｎ５に２分割した点。ＮＭＯＳトラ
ンジスタＮ４の制御ゲートに差動アンプ１３の出力に基
づく信号を、ＮＭＯＳトランジスタＮ５の制御ゲートに
ロウアドレスイネーブル信号ＲＡＥをそれぞれ入力する
制御回路１６を設けた点にある。この制御回路１６は、
ＮＭＯＳトランジスタＮ４、Ｎ５の導通／非導通の切り
換えを制御する。尚、本実施形態ではＮＭＯＳトランジ
スタＮ３を２分割した例を説明するが、決して２分割に
限定されるものではなく、３つ以上に分割することが可
能である。
第１の実施形態との違いは、次の点にある。差動アンプ
１３を構成するグランド電圧ＶＳＳ側のＮＭＯＳトラン
ジスタＮ３をＮ４、Ｎ５に２分割した点。ＮＭＯＳトラ
ンジスタＮ４の制御ゲートに差動アンプ１３の出力に基
づく信号を、ＮＭＯＳトランジスタＮ５の制御ゲートに
ロウアドレスイネーブル信号ＲＡＥをそれぞれ入力する
制御回路１６を設けた点にある。この制御回路１６は、
ＮＭＯＳトランジスタＮ４、Ｎ５の導通／非導通の切り
換えを制御する。尚、本実施形態ではＮＭＯＳトランジ
スタＮ３を２分割した例を説明するが、決して２分割に
限定されるものではなく、３つ以上に分割することが可
能である。
【００１２】本実施形態における半導体メモリ回路は、
差動アンプ１３へ制御回路１６を接続した以外は、第１
の実施形態で説明した図１と同じ構成であるため、同一
の符号を付するとともにその説明は省略する。差動アン
プ１３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４と４
つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ４、Ｎ５、そ
して２つのインバータＭ１、Ｍ２とから構成されてい
る。差動アンプ１３は、外部電源ＥＶＣＣを電源として
使用し、ロウアドレスイネーブル信号ＲＡＥに応じてカ
レントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂに現
れるデータを増幅する。差動アンプ１３の使用する電源
が外部電源ＥＶＣＣであるため、差動アンプ１３の出力
ノードｎ４、ｎ６のデータ電位レベルは外部電源電圧レ
ベル（ＥＶＣＣレベル）の信号に変換されている。
差動アンプ１３へ制御回路１６を接続した以外は、第１
の実施形態で説明した図１と同じ構成であるため、同一
の符号を付するとともにその説明は省略する。差動アン
プ１３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４と４
つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ４、Ｎ５、そ
して２つのインバータＭ１、Ｍ２とから構成されてい
る。差動アンプ１３は、外部電源ＥＶＣＣを電源として
使用し、ロウアドレスイネーブル信号ＲＡＥに応じてカ
レントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂに現
れるデータを増幅する。差動アンプ１３の使用する電源
が外部電源ＥＶＣＣであるため、差動アンプ１３の出力
ノードｎ４、ｎ６のデータ電位レベルは外部電源電圧レ
ベル（ＥＶＣＣレベル）の信号に変換されている。
【００１３】制御回路１６は、リードアンプアクティブ
信号ＲＡＣからロウアドレスイネーブル信号ＲＡＥを作
成出力するための２段のインバータＭ３、Ｍ４と、差動
アンプ１３の２つの出力ノードｎ４、ｎ６にそれぞれ現
れる２つの信号とインバータＭ３の出力ノードｎ７に現
れる信号を入力とする３入力ＮＯＲ回路Ｍ５とから構成
される。３入力ＮＯＲ回路Ｍ５の出力側はＮＭＯＳトラ
ンジスタＮ４の制御ゲートに接続され、インバータＭ４
の出力側（ロウアドレスイネーブル信号ＲＡＥ）がＮＭ
ＯＳトランジスタＮ５の制御ゲートに接続されている。
信号ＲＡＣからロウアドレスイネーブル信号ＲＡＥを作
成出力するための２段のインバータＭ３、Ｍ４と、差動
アンプ１３の２つの出力ノードｎ４、ｎ６にそれぞれ現
れる２つの信号とインバータＭ３の出力ノードｎ７に現
れる信号を入力とする３入力ＮＯＲ回路Ｍ５とから構成
される。３入力ＮＯＲ回路Ｍ５の出力側はＮＭＯＳトラ
ンジスタＮ４の制御ゲートに接続され、インバータＭ４
の出力側（ロウアドレスイネーブル信号ＲＡＥ）がＮＭ
ＯＳトランジスタＮ５の制御ゲートに接続されている。
【００１４】次に、第２の実施形態の動作を説明する。
第１の実施形態の動作と重複する説明は省略し、第２の
実施形態の特徴部分である差動アンプ１３の動作を説明
する。図４は、本発明の第２の実施形態の動作を示すタ
イミングチャートである。リードアンプアクティブ信号
ＲＡＣが“Ｌｏｗ”レベルの時（差動アンプ１３が非動
作時）は、インバータＭ３の出力ノードｎ７が“Ｈｉｇ
ｈ”レベルであるため３入力ＮＯＲ回路Ｍ５の出力ノー
ドｎ８は“Ｌｏｗ”レベルとなる。よって、ＮＭＯＳト
ランジスタＮ４、Ｎ５はいずれもオフしている。一方、
リードアンプアクティブ信号ＲＡＣが“Ｈｉｇｈ”レベ
ルの時（差動アンプ１３が動作時）は、インバータＭ３
の出力ノードｎ７が“Ｌｏｗ”レベル、また、差動アン
プ１３の動作開始時において出力ノードｎ４、ｎ６はい
ずれも“Ｌｏｗ”レベルであるため３入力ＮＯＲ回路Ｍ
５の出力ノードｎ８は“Ｈｉｇｈ”レベルとなる。この
とき、ロウアドレスイネーブル信号ＲＡＥも“Ｈｉｇ
ｈ”レベルであるためＮＭＯＳトランジスタＮ４、Ｎ５
はいずれもオンする。
第１の実施形態の動作と重複する説明は省略し、第２の
実施形態の特徴部分である差動アンプ１３の動作を説明
する。図４は、本発明の第２の実施形態の動作を示すタ
イミングチャートである。リードアンプアクティブ信号
ＲＡＣが“Ｌｏｗ”レベルの時（差動アンプ１３が非動
作時）は、インバータＭ３の出力ノードｎ７が“Ｈｉｇ
ｈ”レベルであるため３入力ＮＯＲ回路Ｍ５の出力ノー
ドｎ８は“Ｌｏｗ”レベルとなる。よって、ＮＭＯＳト
ランジスタＮ４、Ｎ５はいずれもオフしている。一方、
リードアンプアクティブ信号ＲＡＣが“Ｈｉｇｈ”レベ
ルの時（差動アンプ１３が動作時）は、インバータＭ３
の出力ノードｎ７が“Ｌｏｗ”レベル、また、差動アン
プ１３の動作開始時において出力ノードｎ４、ｎ６はい
ずれも“Ｌｏｗ”レベルであるため３入力ＮＯＲ回路Ｍ
５の出力ノードｎ８は“Ｈｉｇｈ”レベルとなる。この
とき、ロウアドレスイネーブル信号ＲＡＥも“Ｈｉｇ
ｈ”レベルであるためＮＭＯＳトランジスタＮ４、Ｎ５
はいずれもオンする。
【００１５】その後、差動アンプ１３におけるデータ増
幅により、出力ノードｎ４、ｎ６のいずれか一方が“Ｈ
ｉｇｈ”レベルとなる。その結果、３入力ＮＯＲ回路Ｍ
５の出力ノードｎ８は“Ｈｉｇｈ”レベルから“Ｌｏ
ｗ”レベルへ遷移するのでＮＭＯＳトランジスタＮ４は
オフする。ＮＭＯＳトランジスタＮ４は、リードアンプ
アクティブ信号ＲＡＣが“Ｌｏｗ”レベルになって一端
リセットされ、再度、リードアンプアクティブ信号ＲＡ
Ｃが“Ｈｉｇｈ”レベルになるまでオフ状態を維持す
る。
幅により、出力ノードｎ４、ｎ６のいずれか一方が“Ｈ
ｉｇｈ”レベルとなる。その結果、３入力ＮＯＲ回路Ｍ
５の出力ノードｎ８は“Ｈｉｇｈ”レベルから“Ｌｏ
ｗ”レベルへ遷移するのでＮＭＯＳトランジスタＮ４は
オフする。ＮＭＯＳトランジスタＮ４は、リードアンプ
アクティブ信号ＲＡＣが“Ｌｏｗ”レベルになって一端
リセットされ、再度、リードアンプアクティブ信号ＲＡ
Ｃが“Ｈｉｇｈ”レベルになるまでオフ状態を維持す
る。
【００１６】第１の実施形態と同様、本実施形態で用い
るリードアンプアクティブ信号ＲＡＣ、ロウアドレスイ
ネーブル信号ＲＡＥおよびデータラッチ信号ＤＡＴＡＬ
における“Ｈｉｇｈ”レベルは、いずれも外部電源電圧
レベル（ＥＶＣＣレベル）を用いる。
るリードアンプアクティブ信号ＲＡＣ、ロウアドレスイ
ネーブル信号ＲＡＥおよびデータラッチ信号ＤＡＴＡＬ
における“Ｈｉｇｈ”レベルは、いずれも外部電源電圧
レベル（ＥＶＣＣレベル）を用いる。
【００１７】本実施形態では、第１の実施形態と同様、
半導体メモリ回路のデータアクセス動作を高速化するこ
とができるとともに、差動アンプ１３の出力データが確
定した時点で差動アンプ１３の消費電流を低減すること
ができる。この利点は、図４からも理解することができ
る。図４には、従来の差動アンプの活性期間Ａに対して
本実施形態における差動アンプ１３の活性期間Ｂが減少
していることが示されている。このような差動アンプの
活性期間の減少が、消費電流の低減を実現している。ま
た、差動アンプ１３を完全にオフさせない、言い換えれ
ば、差動アンプ１３の内部ノードがフローティング状態
にならないので、ノイズ等による誤動作が発生すること
はない。
半導体メモリ回路のデータアクセス動作を高速化するこ
とができるとともに、差動アンプ１３の出力データが確
定した時点で差動アンプ１３の消費電流を低減すること
ができる。この利点は、図４からも理解することができ
る。図４には、従来の差動アンプの活性期間Ａに対して
本実施形態における差動アンプ１３の活性期間Ｂが減少
していることが示されている。このような差動アンプの
活性期間の減少が、消費電流の低減を実現している。ま
た、差動アンプ１３を完全にオフさせない、言い換えれ
ば、差動アンプ１３の内部ノードがフローティング状態
にならないので、ノイズ等による誤動作が発生すること
はない。
【００１８】第３の実施形態 図５は、本発明の第３の実施形態を示す回路図である。
第１の実施形態との違いは次の点にある。差動アンプ２
３のグランド電圧ＶＳＳ側にＮＭＯＳトランジスタＮ
６、Ｎ７を並列に接続した点。ＮＭＯＳトランジスタＮ
６の制御ゲートにバーイン信号ＢＩに基づく信号を、Ｎ
ＭＯＳトランジスタＮ７の制御ゲートにロウアドレスイ
ネーブル信号ＲＡＥをそれぞれ入力する制御回路２６を
設けた点にある。この制御回路２６は、ＮＭＯＳトラン
ジスタＮ６、Ｎ７の導通／非導通の切り換えを制御す
る。尚、本実施形態ではグランド電圧ＶＳＳ側に２つの
ＮＭＯＳトランジスタを並列接続した例を説明するが、
決して２つに限定されるものではなく、３つ以上のＮＭ
ＯＳトランジスタ並列接続することが可能である。
第１の実施形態との違いは次の点にある。差動アンプ２
３のグランド電圧ＶＳＳ側にＮＭＯＳトランジスタＮ
６、Ｎ７を並列に接続した点。ＮＭＯＳトランジスタＮ
６の制御ゲートにバーイン信号ＢＩに基づく信号を、Ｎ
ＭＯＳトランジスタＮ７の制御ゲートにロウアドレスイ
ネーブル信号ＲＡＥをそれぞれ入力する制御回路２６を
設けた点にある。この制御回路２６は、ＮＭＯＳトラン
ジスタＮ６、Ｎ７の導通／非導通の切り換えを制御す
る。尚、本実施形態ではグランド電圧ＶＳＳ側に２つの
ＮＭＯＳトランジスタを並列接続した例を説明するが、
決して２つに限定されるものではなく、３つ以上のＮＭ
ＯＳトランジスタ並列接続することが可能である。
【００１９】本実施形態における半導体メモリ回路は、
差動アンプ２３へ制御回路２６を接続した以外は、第１
の実施形態で説明した図１と同じ構成であるため、同一
の符号を付するとともにその説明は省略する。差動アン
プ２３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４と４
つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ６、Ｎ７、そ
して２つのインバータＭ１、Ｍ２とから構成されてい
る。差動アンプ２３は、外部電源ＥＶＣＣを電源として
使用し、ロウアドレスイネーブル信号ＲＡＥに応じてカ
レントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂに現
れるデータを増幅する。差動アンプ１３の使用する電源
が外部電源ＥＶＣＣであるため、差動アンプ１３の出力
ノードｎ４、ｎ６のデータ電位レベルは外部電源電圧レ
ベル（ＥＶＣＣレベル）の信号に変換されている。
差動アンプ２３へ制御回路２６を接続した以外は、第１
の実施形態で説明した図１と同じ構成であるため、同一
の符号を付するとともにその説明は省略する。差動アン
プ２３は、４つのＰＭＯＳトランジスタＰ１〜Ｐ４と４
つのＮＭＯＳトランジスタＮ１、Ｎ２、Ｎ６、Ｎ７、そ
して２つのインバータＭ１、Ｍ２とから構成されてい
る。差動アンプ２３は、外部電源ＥＶＣＣを電源として
使用し、ロウアドレスイネーブル信号ＲＡＥに応じてカ
レントミラー型アンプ２の出力ノードｎ２、ｎ２Ｂに現
れるデータを増幅する。差動アンプ１３の使用する電源
が外部電源ＥＶＣＣであるため、差動アンプ１３の出力
ノードｎ４、ｎ６のデータ電位レベルは外部電源電圧レ
ベル（ＥＶＣＣレベル）の信号に変換されている。
【００２０】制御回路２６は、リードアンプアクティブ
信号ＲＡＣからロウアドレスイネーブル信号ＲＡＥを作
成出力するための２段のインバータＭ３、Ｍ４と、バー
イン信号ＢＩとインバータＭ３の出力ノードｎ６に現れ
る信号を入力とする２入力ＮＯＲ回路Ｍ６とから構成さ
れる。２入力ＮＯＲ回路Ｍ６の出力側はＮＭＯＳトラン
ジスタＮ６の制御ゲートに接続され、インバータＭ４の
出力側（ロウアドレスイネーブル信号ＲＡＥ）がＮＭＯ
ＳトランジスタＮ７の制御ゲートに接続されている。
信号ＲＡＣからロウアドレスイネーブル信号ＲＡＥを作
成出力するための２段のインバータＭ３、Ｍ４と、バー
イン信号ＢＩとインバータＭ３の出力ノードｎ６に現れ
る信号を入力とする２入力ＮＯＲ回路Ｍ６とから構成さ
れる。２入力ＮＯＲ回路Ｍ６の出力側はＮＭＯＳトラン
ジスタＮ６の制御ゲートに接続され、インバータＭ４の
出力側（ロウアドレスイネーブル信号ＲＡＥ）がＮＭＯ
ＳトランジスタＮ７の制御ゲートに接続されている。
【００２１】次に、第２の実施形態の動作を説明する。
第１の実施形態の動作と重複する説明は省略し、第２の
実施形態の特徴部分であるバーイン試験時における差動
アンプ２３の動作を説明する。バーイン試験時には、バ
ーイン信号ＢＩは“Ｌｏｗ”レベルから“Ｈｉｇｈ”レ
ベルへ遷移するため２入力ＮＯＲ回路Ｍ６の出力ノード
ｎ７は“Ｌｏｗ”レベルとなる。この結果、ＮＭＯＳト
ランジスタＮ６はオフし電流は流れないので、差動アン
プ２３中を流れる電流が絞り込まれ通常動作時より遅い
動作となる。バーイン試験とは、半導体デバイスの加速
試験の一種であり高温高電圧環境下で比較的ルーズなサ
イクルで動作させる試験のことである。
第１の実施形態の動作と重複する説明は省略し、第２の
実施形態の特徴部分であるバーイン試験時における差動
アンプ２３の動作を説明する。バーイン試験時には、バ
ーイン信号ＢＩは“Ｌｏｗ”レベルから“Ｈｉｇｈ”レ
ベルへ遷移するため２入力ＮＯＲ回路Ｍ６の出力ノード
ｎ７は“Ｌｏｗ”レベルとなる。この結果、ＮＭＯＳト
ランジスタＮ６はオフし電流は流れないので、差動アン
プ２３中を流れる電流が絞り込まれ通常動作時より遅い
動作となる。バーイン試験とは、半導体デバイスの加速
試験の一種であり高温高電圧環境下で比較的ルーズなサ
イクルで動作させる試験のことである。
【００２２】本実施形態では、第１の実施形態と同様、
半導体メモリ回路のデータアクセス動作を高速化するこ
とができるとともに、バーイン試験時には差動アンプ２
３中を流れる電流が絞り込まれるため通常動作時に比べ
ゆっくりとした動作が可能となる。この結果、高電圧に
よるピーク電流の上昇を抑え、バーイン試験時の電源ノ
イズによるメモリ回路の誤動作を防止することができ
る。
半導体メモリ回路のデータアクセス動作を高速化するこ
とができるとともに、バーイン試験時には差動アンプ２
３中を流れる電流が絞り込まれるため通常動作時に比べ
ゆっくりとした動作が可能となる。この結果、高電圧に
よるピーク電流の上昇を抑え、バーイン試験時の電源ノ
イズによるメモリ回路の誤動作を防止することができ
る。
【００２３】第１、第２の実施形態と同様、本実施形態
で用いるリードアンプアクティブ信号ＲＡＣ、ロウアド
レスイネーブル信号ＲＡＥおよびデータラッチ信号ＤＡ
ＴＡＬにおける“Ｈｉｇｈ”レベルは、いずれも外部電
源電圧レベル（ＥＶＣＣレベル）を用いる。また、バー
イン信号ＢＩの“Ｈｉｇｈ”レベルも外部電源電圧レベ
ル（ＥＶＣＣレベル）を用いる。
で用いるリードアンプアクティブ信号ＲＡＣ、ロウアド
レスイネーブル信号ＲＡＥおよびデータラッチ信号ＤＡ
ＴＡＬにおける“Ｈｉｇｈ”レベルは、いずれも外部電
源電圧レベル（ＥＶＣＣレベル）を用いる。また、バー
イン信号ＢＩの“Ｈｉｇｈ”レベルも外部電源電圧レベ
ル（ＥＶＣＣレベル）を用いる。
【００２４】
【発明の効果】以上詳細に説明したように、本発明によ
れば、出力ドライバ部前段に設けられたレベルシフタ回
路を省いた半導体メモリ回路装置構成を実現することが
できる。この結果、メモリ回路におけるデータアクセス
動作を高速化することができるとともに、レベルシフタ
回路レスによるチップスペース確保が期待できる。ま
た、他の発明によれば、消費電流の低減やノイズ等によ
る誤動作を防止することができる。
れば、出力ドライバ部前段に設けられたレベルシフタ回
路を省いた半導体メモリ回路装置構成を実現することが
できる。この結果、メモリ回路におけるデータアクセス
動作を高速化することができるとともに、レベルシフタ
回路レスによるチップスペース確保が期待できる。ま
た、他の発明によれば、消費電流の低減やノイズ等によ
る誤動作を防止することができる。
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第１の実施形態の動作を示すタイミン
グチャートである。
グチャートである。
【図３】本発明の第２の実施形態を示す回路図である。
【図４】本発明の第２の実施形態の動作を示すタイミン
グチャートである。
グチャートである。
【図５】本発明の第３の実施形態を示す回路図である。
１ データバス ２ カレントミラー型
アンプ ３、１３、２３ 差動アンプ ４ データラッチ回路 ５ 出力ドライバ部 １６、２６ 制御回路
アンプ ３、１３、２３ 差動アンプ ４ データラッチ回路 ５ 出力ドライバ部 １６、２６ 制御回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419 H03K 19/00
Claims (10)
- 【請求項１】 外部電源より低い電圧に内部降圧した内
部電源電圧と外部電源電圧とを発生する電源回路と、 前記電源回路が発生させた内部電源を使って動作する内
部回路と、 前記内部電源を使って動作するとともにメモリセルから
読み出された相補データ信号を受け取り、増幅された相
補データ信号として出力する第１のアンプと、 前記外部電源を使って動作し前記第１のアンプから出力
された内部電源電圧レベルの相補データ信号を受け取り
増幅するとともに外部電源電圧レベルに変換する第２の
アンプと、 前記外部電源を使って動作するとともに前記外部電源電
圧レベルのデータ信号を出力する出力ドライバとから構
成される半導体集積回路装置。 - 【請求項２】 前記第１のアンプは、リードアンプアク
ティブ信号に応じてデータ信号の増幅を行うことを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項３】 前記第２のアンプは、ロウアドレスイネ
ーブル信号に応じてデータ信号の増幅を行うことを特徴
とする請求項１記載の半導体集積回路装置。 - 【請求項４】 第１、第２の電源電圧と、 前記第１の電源電圧より低い電圧に降圧された第３の電
源電圧と、 前記第３の電源電圧を使って動作する内部回路と、 前記第２の電源電圧と前記第３の電源電圧間に接続さ
れ、メモリセルから読み出された相補データ信号を受け
取り、増幅された相補データ信号として出力する第１の
アンプと、 前記第１の電源電圧と前記第２の電源電圧間に接続さ
れ、前記第１のアンプから出力された前記第３の電源電
圧レベルの相補データ信号を受け取り増幅するとともに
前記第１の電源電圧レベルに変換する第２のアンプと、 前記第１の電源電圧を使って動作するとともに前記第１
の電源電圧レベルのデータ信号を出力する出力ドライバ
とから構成される半導体集積回路装置。 - 【請求項５】 前記第１のアンプは、リードアンプアク
ティブ信号に応じてデータ信号の増幅を行うことを特徴
とする請求項４記載の半導体集積回路装置。 - 【請求項６】 前記第２のアンプは、ロウアドレスイネ
ーブル信号に応じて データ信号の増幅を行うことを特徴
とする請求項４記載の半導体集積回路装置。 - 【請求項７】 外部電源より低い電圧に内部降圧した内
部電源電圧と外部電源電圧とを発生する電源回路と、 前記電源回路が発生させた内部電源を使って動作する内
部回路と、 前記内部電源を使って動作するとともにメモリセルから
読み出されたデータ信号を受け取り増幅する第１のアン
プと、 前記外部電源とグランド間に接続され、前記第１のアン
プから出力された前記内部電源電圧レベルのデータ信号
を受け取り増幅するとともに前記外部電源電圧レベルに
変換する第２のアンプと、 前記外部電源を使って動作するとともに前記外部電源電
圧レベルのデータ信号を出力する出力ドライバと、 前記第２のアンプの出力と活性化信号に応じて、前記第
２のアンプのグランド側のＭＯＳトランジスタの導通／
非導通を切り換える制御回路とから構成される半導体集
積回路装置。 - 【請求項８】 外部電源より低い電圧に内部降圧した内
部電源電圧と外部電源電圧とを発生する電源回路と、 前記電源回路が発生させた内部電源を使って動作する内
部回路と、 前記内部電源を使って動作するとともにメモリセルから
読み出されたデータ信号を受け取り増幅する第１のアン
プと、 前記外部電源とグランド間に接続され、前記第１のアン
プから出力された前記内部電源電圧レベルのデータ信号
を受け取り増幅するとともに前記外部電源電圧レベルに
変換する第２のアンプと、 前記外部電源を使って動作するとともに前記外部電源電
圧レベルのデータ信号を出力する出力ドライバと、 バーンイン許可信号と活性化信号に応じて、前記第２の
アンプのグランド側のＭＯＳトランジスタの導通／非導
通を切り換える制御回路とから構成される半導体集積回
路装置。 - 【請求項９】 前記第１のアンプは、リードアンプアク
ティブ信号に応じてデータの増幅を行うことを特徴とす
る請求項７または８記載の半導体集積回路装 置。 - 【請求項１０】 前記第２のアンプは、ロウアドレスイ
ネーブル信号に応じてデータの増幅を行うことを特徴と
する請求項７または８記載の半導体集積回路装置。
Priority Applications (5)
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|---|---|---|---|
| JP07227999A JP3233911B2 (ja) | 1999-03-17 | 1999-03-17 | 半導体集積回路装置 |
| US09/336,752 US20020017927A1 (en) | 1999-03-17 | 1999-06-21 | Data output circuit having first and second sense amplifiers |
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| DE60042381T DE60042381D1 (de) | 1999-03-17 | 2000-03-08 | Integrierte Halbleiterschaltungsanordnung |
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|---|---|---|---|
| JP07227999A JP3233911B2 (ja) | 1999-03-17 | 1999-03-17 | 半導体集積回路装置 |
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|---|---|---|---|
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|---|---|
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Family
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|---|---|---|---|
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-
2000
- 2000-03-08 DE DE60042381T patent/DE60042381D1/de not_active Expired - Fee Related
- 2000-03-08 EP EP00301899A patent/EP1037212B1/en not_active Expired - Lifetime
- 2000-03-09 KR KR1020000011743A patent/KR100591200B1/ko not_active IP Right Cessation
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