JP3085782B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック型ＲＡＭ
（ＤＲＡＭ）セルを用いた半導体記憶装置に係わり、特
にビット線リストア回路の改良をはかった半導体記憶装
置に関する。
（ＤＲＡＭ）セルを用いた半導体記憶装置に係わり、特
にビット線リストア回路の改良をはかった半導体記憶装
置に関する。
【０００２】
【従来の技術】ＭＯＳ型半導体メモリのうちＤＲＡＭ
は、これを構成するメモリセルが簡素なため、現在最も
高集積化が進んでいる。高集積化の背景には、微細加工
技術の進展に伴うデバイス寸法の縮小が大きく寄与して
いる。このようにデバイスの微細化が進むと、特にトラ
ンジスタの信頼性の確保の観点から半導体メモリに印加
する電源電圧をスケーリングする必要が生じる。
は、これを構成するメモリセルが簡素なため、現在最も
高集積化が進んでいる。高集積化の背景には、微細加工
技術の進展に伴うデバイス寸法の縮小が大きく寄与して
いる。このようにデバイスの微細化が進むと、特にトラ
ンジスタの信頼性の確保の観点から半導体メモリに印加
する電源電圧をスケーリングする必要が生じる。
【０００３】一方、半導体メモリや中央演算装置、ゲー
トアレイ等のロジック回路を同一或いは複数のボード上
に実装した、いわゆる半導体システムにおいては、その
電源端に依然として単一５Ｖが印加されている。このた
め、特に１６Ｍビット以上の集積度を有するＤＲＡＭに
おいては、チップ内に電源電圧変換のための降圧回路を
内蔵するものが数多く発表されている。例えば、JSSC.V
oL.23,No.5,Oct.1988,P.1104〜1112、或いは JSSC.VoL.
23,Oct.1988,P.1113〜1119、さらに JSSC.VoL.24,No.3,
June.1989,P.763 〜770 等がある。これらのＤＲＡＭに
おいては、降圧電位をメモリセル部のみ供給するもの、
或いは周辺回路を含めたチップ全体に供給するもの、さ
らにメモリセル部と周辺回路部に異なる降圧電位を供給
するもの等、その種類は数タイプに分類されるが、いず
れにせよ最も微細化の進んだメモリセル部には必ず降圧
電位が供給されている。
トアレイ等のロジック回路を同一或いは複数のボード上
に実装した、いわゆる半導体システムにおいては、その
電源端に依然として単一５Ｖが印加されている。このた
め、特に１６Ｍビット以上の集積度を有するＤＲＡＭに
おいては、チップ内に電源電圧変換のための降圧回路を
内蔵するものが数多く発表されている。例えば、JSSC.V
oL.23,No.5,Oct.1988,P.1104〜1112、或いは JSSC.VoL.
23,Oct.1988,P.1113〜1119、さらに JSSC.VoL.24,No.3,
June.1989,P.763 〜770 等がある。これらのＤＲＡＭに
おいては、降圧電位をメモリセル部のみ供給するもの、
或いは周辺回路を含めたチップ全体に供給するもの、さ
らにメモリセル部と周辺回路部に異なる降圧電位を供給
するもの等、その種類は数タイプに分類されるが、いず
れにせよ最も微細化の進んだメモリセル部には必ず降圧
電位が供給されている。
【０００４】一般に、ＤＲＡＭにおいては、メモリセル
部に供給される電圧がメモリセルへの“１”書き込みレ
ベル、換言すればビット線のリストアレベルに相当す
る。従ってこの電源としては、負荷の大きなビット線を
所望の時間で充電する目的のため、大きな電流供給能力
が必要となる。この傾向は、高集積化が進み１回のＲＡ
Ｓサイクルで充放電される総ビット線容量が大きくなる
ほど強くなる。このことは、チップ内の降圧電位のＡＣ
的な揺れが大きくなることを意味する。従って、セルア
レイ部以外の周辺回路もメモリセル部と同一の降圧回路
で動作させることは周辺回路の動作マージンを著しく損
なうため、降圧回路をセルアレイ用と周辺回路用に分離
する方向に進みつつある。
部に供給される電圧がメモリセルへの“１”書き込みレ
ベル、換言すればビット線のリストアレベルに相当す
る。従ってこの電源としては、負荷の大きなビット線を
所望の時間で充電する目的のため、大きな電流供給能力
が必要となる。この傾向は、高集積化が進み１回のＲＡ
Ｓサイクルで充放電される総ビット線容量が大きくなる
ほど強くなる。このことは、チップ内の降圧電位のＡＣ
的な揺れが大きくなることを意味する。従って、セルア
レイ部以外の周辺回路もメモリセル部と同一の降圧回路
で動作させることは周辺回路の動作マージンを著しく損
なうため、降圧回路をセルアレイ用と周辺回路用に分離
する方向に進みつつある。
【０００５】このような回路の具体例としては、セルア
レイ部の降圧回路に電圧コンパレータを内蔵したタイプ
のものが JSSC,VoL.24,No.5,Oct.1989.P.1170 〜1175に
発表されている。この回路の主要部を図９に示し、その
動作を以下に説明する。
レイ部の降圧回路に電圧コンパレータを内蔵したタイプ
のものが JSSC,VoL.24,No.5,Oct.1989.P.1170 〜1175に
発表されている。この回路の主要部を図９に示し、その
動作を以下に説明する。
【０００６】まず、センスアンプ活性化信号ＳＥに同期
してリストア用ｐＭＯＳセンスアンプ回路の共通ソース
信号線ＳＡＰは、ドライバトランジスタＱ1 を介して外
部電源電圧（Ｖcc）に向けて充電が開始される。ＳＡＰ
の電位が徐々に上昇し、所定のリストア電位、即ち降圧
電位に達すると、電圧コンパレータＣＭＰがこれを検知
しＱ1 による充電が終了し、ビット線リストア動作が完
了する。
してリストア用ｐＭＯＳセンスアンプ回路の共通ソース
信号線ＳＡＰは、ドライバトランジスタＱ1 を介して外
部電源電圧（Ｖcc）に向けて充電が開始される。ＳＡＰ
の電位が徐々に上昇し、所定のリストア電位、即ち降圧
電位に達すると、電圧コンパレータＣＭＰがこれを検知
しＱ1 による充電が終了し、ビット線リストア動作が完
了する。
【０００７】図１０は、図９に示した回路の動作を波形
図で示したものである。特に、図中のＩSAP は、トラン
ジスタＱ1 を介してビット線負荷（ＣBL）を充電する充
電電流を示している。ＩSAP はＳＥに同期して流れ始
め、ＳＡＰの電位上昇に伴ってトランジスタＱ1 のゲー
ト・ドレイン電圧が小さくなるため、徐々に減少する。
ＳＡＰの電位がリストア電圧に達すると、電圧コンパレ
ータＣＭＰがこれを検知し、トランジスタＱ1 をカット
オフし、ＩSAP は零になる。この場合、特にトランジス
タＱ1 がカットオフする時間にＩSAP の時間的変動量
（ｄｉ／ｄｔ）が大きく、これが主原因となりチップの
リードフレーム或いはボンディングワイヤのインダクタ
ンス成分（Ｌ）により、電源線にＬ・ｄｉ／ｄｔで決ま
るＡＣ的なノイズが発生する。
図で示したものである。特に、図中のＩSAP は、トラン
ジスタＱ1 を介してビット線負荷（ＣBL）を充電する充
電電流を示している。ＩSAP はＳＥに同期して流れ始
め、ＳＡＰの電位上昇に伴ってトランジスタＱ1 のゲー
ト・ドレイン電圧が小さくなるため、徐々に減少する。
ＳＡＰの電位がリストア電圧に達すると、電圧コンパレ
ータＣＭＰがこれを検知し、トランジスタＱ1 をカット
オフし、ＩSAP は零になる。この場合、特にトランジス
タＱ1 がカットオフする時間にＩSAP の時間的変動量
（ｄｉ／ｄｔ）が大きく、これが主原因となりチップの
リードフレーム或いはボンディングワイヤのインダクタ
ンス成分（Ｌ）により、電源線にＬ・ｄｉ／ｄｔで決ま
るＡＣ的なノイズが発生する。
【０００８】このノイズ量は、将来的にＤＲＡＭが高集
積化され、１回のＲＡＳサイクルで充電すべき負荷容量
が大きくなりその充電電流が大きくなるほど、またＤＲ
ＡＭが高速化されリストア時間が短くなるほど大きくな
る。従って、今後のＤＲＡＭを考える上で、ＩSAP の時
間的変動量（ｄｉ／ｄｔ）に起因するＡＣ的なノイズが
大きな問題となる。
積化され、１回のＲＡＳサイクルで充電すべき負荷容量
が大きくなりその充電電流が大きくなるほど、またＤＲ
ＡＭが高速化されリストア時間が短くなるほど大きくな
る。従って、今後のＤＲＡＭを考える上で、ＩSAP の時
間的変動量（ｄｉ／ｄｔ）に起因するＡＣ的なノイズが
大きな問題となる。
【０００９】
【発明が解決しようとする課題】このように従来、セル
アレイ部に外部電源電圧をチップ内部で降圧した降圧電
位を供給する降圧回路を有し、この降圧回路によりビッ
ト線リストア電圧を制御する半導体記憶装置において
は、降圧回路内の電圧コンパレータが動作する際に電源
線に大きなｄｉ／ｄｔノイズ（ＡＣ的なノイズ）が発生
するという問題があった。
アレイ部に外部電源電圧をチップ内部で降圧した降圧電
位を供給する降圧回路を有し、この降圧回路によりビッ
ト線リストア電圧を制御する半導体記憶装置において
は、降圧回路内の電圧コンパレータが動作する際に電源
線に大きなｄｉ／ｄｔノイズ（ＡＣ的なノイズ）が発生
するという問題があった。
【００１０】本発明は、このような事情を考慮してなさ
れたもので、その目的とするところは、降圧回路として
電圧コンパレータを用いることなく、メモリセルのビッ
ト線リストアのために電源電圧よりも低い降圧電位を発
生させることができ、ＡＣ的なノイズの低減をはかり得
る半導体記憶装置を提供することにある。
れたもので、その目的とするところは、降圧回路として
電圧コンパレータを用いることなく、メモリセルのビッ
ト線リストアのために電源電圧よりも低い降圧電位を発
生させることができ、ＡＣ的なノイズの低減をはかり得
る半導体記憶装置を提供することにある。
【００１１】
【課題を解決するための手段】本発明の骨子は、ビット
線リストア回路として、ワード線駆動用の昇圧電位（Ｖ
PP）がゲート電極に入力され、且つそのドレイン電極が
電源に接続されたｎＭＯＳトランジスタを内蔵させ、こ
のトランジスタを用いてビット線リストア電位としてＶ
PP−Ｖｔ（Ｖｔはこのトランジスタのしきい値電圧）な
る降圧電位を発生させることにある。
線リストア回路として、ワード線駆動用の昇圧電位（Ｖ
PP）がゲート電極に入力され、且つそのドレイン電極が
電源に接続されたｎＭＯＳトランジスタを内蔵させ、こ
のトランジスタを用いてビット線リストア電位としてＶ
PP−Ｖｔ（Ｖｔはこのトランジスタのしきい値電圧）な
る降圧電位を発生させることにある。
【００１２】即ち本発明は、ＤＲＡＭ等の半導体記憶装
置において、半導体基板上に複数のメモリセルを集積配
置してなるメモリセルアレイと、このメモリセルアレイ
の行方向の選択を行うワード線駆動用に電源電圧よりも
高い昇圧電位を定常的に発生する昇圧回路と、この昇圧
回路の昇圧電位がゲート電極に入力されるｎＭＯＳトラ
ンジスタを基本構成とし、メモリセルアレイのビット線
リストア用に電源電圧よりも低い降圧電位を生成する降
圧回路とを設けたことを特徴としている。
置において、半導体基板上に複数のメモリセルを集積配
置してなるメモリセルアレイと、このメモリセルアレイ
の行方向の選択を行うワード線駆動用に電源電圧よりも
高い昇圧電位を定常的に発生する昇圧回路と、この昇圧
回路の昇圧電位がゲート電極に入力されるｎＭＯＳトラ
ンジスタを基本構成とし、メモリセルアレイのビット線
リストア用に電源電圧よりも低い降圧電位を生成する降
圧回路とを設けたことを特徴としている。
【００１３】
【作用】本発明においては、ビット線リストア用の降圧
電位生成のために、ｎＭＯＳトランジスタのしきい値落
ちの電位を用いている。このため、リストア動作の進行
に伴ってそのリストア電流は緩やかに減少することにな
り、従来リストア終了時に発生していた電圧コンパレー
タの動作による大きなｄｉ／ｄｔノイズを低減すること
が可能となる。従って、ノイズ発生量の小さな非常に安
定した動作が可能となる。また、降圧回路のｎＭＯＳト
ランジスタのゲート電極にワード線駆動用の昇圧回路の
昇圧電位を入力しているので、ビット線リストア電位を
最適電位に設定することが可能となる。
電位生成のために、ｎＭＯＳトランジスタのしきい値落
ちの電位を用いている。このため、リストア動作の進行
に伴ってそのリストア電流は緩やかに減少することにな
り、従来リストア終了時に発生していた電圧コンパレー
タの動作による大きなｄｉ／ｄｔノイズを低減すること
が可能となる。従って、ノイズ発生量の小さな非常に安
定した動作が可能となる。また、降圧回路のｎＭＯＳト
ランジスタのゲート電極にワード線駆動用の昇圧回路の
昇圧電位を入力しているので、ビット線リストア電位を
最適電位に設定することが可能となる。
【００１４】
【実施例】以下に、本発明の実施例を図面を用いて詳細
に説明する。
に説明する。
【００１５】図１は、本発明の第１の実施例に係わるＤ
ＲＡＭの概略構成を示すブロック図である。図中の１は
外部電源、２は入力段回路群、３は周辺回路群、４は昇
圧回路、５はワード線駆動回路、６はビット線リストア
回路、７はセルアレイブロック、８は出力段回路群であ
る。
ＲＡＭの概略構成を示すブロック図である。図中の１は
外部電源、２は入力段回路群、３は周辺回路群、４は昇
圧回路、５はワード線駆動回路、６はビット線リストア
回路、７はセルアレイブロック、８は出力段回路群であ
る。
【００１６】この装置が従来装置と異なる点は、ビット
線リストア回路６に供給される降圧電位（ＶDDS ）がト
ランジスタＱ2 により生成されている点にある。トラン
ジスタＱ2 のドレインには電源Ｖccが接続され、ゲート
電極にはワード線の高レベルに相当する昇圧電位
（ＶPP）が印加されており、この結果トランジスタＱ2
のソース側の電圧（ＶDDS ）は、Ｖccよりも低く常にＶ
PP−Ｖｔ（但し、ＶｔはトランジスタＱ2 のしきい値電
圧）となる。
線リストア回路６に供給される降圧電位（ＶDDS ）がト
ランジスタＱ2 により生成されている点にある。トラン
ジスタＱ2 のドレインには電源Ｖccが接続され、ゲート
電極にはワード線の高レベルに相当する昇圧電位
（ＶPP）が印加されており、この結果トランジスタＱ2
のソース側の電圧（ＶDDS ）は、Ｖccよりも低く常にＶ
PP−Ｖｔ（但し、ＶｔはトランジスタＱ2 のしきい値電
圧）となる。
【００１７】本実施例によるビット線リストア回路の動
作を述べる前に、本実施例にとって重要な昇圧電位（Ｖ
PP）の必要性をまず述べる。
作を述べる前に、本実施例にとって重要な昇圧電位（Ｖ
PP）の必要性をまず述べる。
【００１８】近年、ＤＲＡＭの高速化の障害の一つとし
てワード線の駆動時間が大きな問題となっている。ＤＲ
ＡＭの構成上、メモリセルに電源電圧レベルを書き込む
場合には、メモリセルトランスファトランジスタのしき
い値落ちを防ぐため、ワード線を電源電圧以上の電圧で
駆動する必要がある。そこで従来、ワード線駆動回路に
はブートストラップ回路と呼ばれる、主としてあるタイ
ミングに同期させ、キャパシタカップリングを利用して
電源電圧以上の電位を生成する技術が用いられてきた。
しかし、この方式では負荷の重いワード線駆動信号線を
駆動する必要性があること、さらにｎＭＯＳによるソー
スフォロア回路自体の低速性から、高速ＤＲＡＭ実現に
おいては大きな障害の一つとなっている。
てワード線の駆動時間が大きな問題となっている。ＤＲ
ＡＭの構成上、メモリセルに電源電圧レベルを書き込む
場合には、メモリセルトランスファトランジスタのしき
い値落ちを防ぐため、ワード線を電源電圧以上の電圧で
駆動する必要がある。そこで従来、ワード線駆動回路に
はブートストラップ回路と呼ばれる、主としてあるタイ
ミングに同期させ、キャパシタカップリングを利用して
電源電圧以上の電位を生成する技術が用いられてきた。
しかし、この方式では負荷の重いワード線駆動信号線を
駆動する必要性があること、さらにｎＭＯＳによるソー
スフォロア回路自体の低速性から、高速ＤＲＡＭ実現に
おいては大きな障害の一つとなっている。
【００１９】さらに、このようなブートストラップ回路
における昇圧電位は、常に外部電源電圧に比例するため
（例えば、１．５Ｖcc程度が一般的に用いられる）、外
部電源電圧が保証値内の高電位側（即ちＶcc＋１０％）
で使用された場合、メモリセルトランスファトランジス
タのゲート酸化膜に高電界がかかることになり、信頼性
の面からも好ましくない。
における昇圧電位は、常に外部電源電圧に比例するため
（例えば、１．５Ｖcc程度が一般的に用いられる）、外
部電源電圧が保証値内の高電位側（即ちＶcc＋１０％）
で使用された場合、メモリセルトランスファトランジス
タのゲート酸化膜に高電界がかかることになり、信頼性
の面からも好ましくない。
【００２０】このような高速性、或いは高信頼性の観点
から６４Ｍビット以上の集積度を有するＤＲＡＭにおい
ては、チップ内に発振回路とチャージポンプ回路を基本
構成にもつ昇圧電圧（ＶPP）発生回路を内蔵するもの
が、発表されている。例えば、JSSC,VoL.26,No.4,Apri
l,1991.P.465 〜472 或いは 1991 VLSI Circuit Sympo.
digiest of tech.papers,P.133〜134 などがその例であ
る。
から６４Ｍビット以上の集積度を有するＤＲＡＭにおい
ては、チップ内に発振回路とチャージポンプ回路を基本
構成にもつ昇圧電圧（ＶPP）発生回路を内蔵するもの
が、発表されている。例えば、JSSC,VoL.26,No.4,Apri
l,1991.P.465 〜472 或いは 1991 VLSI Circuit Sympo.
digiest of tech.papers,P.133〜134 などがその例であ
る。
【００２１】図２には、この種の昇圧回路の一例をブロ
ック図で示している。図示したように昇圧回路は、発振
回路１２と、その発振出力で動作するチャージポンプ回
路１３と、発生した昇圧電位（ＶPP）のレベルを検知し
発振回路１２の動作を制御するための帰還抵抗Ｒ1 ，Ｒ
2 と、電圧コンパレータ１１とで構成されるのが一般的
である。Ｖref は電圧コンパレータへの参照電圧であ
る。このような昇圧回路を用いることで、電源電圧より
も高い電圧をオンチップで発生させることが可能とな
り、電源電圧の変動に拘りなく安定した昇圧電位を得る
ことができる。図１に示した本実施例の昇圧回路４もこ
のような構成を採用している。
ック図で示している。図示したように昇圧回路は、発振
回路１２と、その発振出力で動作するチャージポンプ回
路１３と、発生した昇圧電位（ＶPP）のレベルを検知し
発振回路１２の動作を制御するための帰還抵抗Ｒ1 ，Ｒ
2 と、電圧コンパレータ１１とで構成されるのが一般的
である。Ｖref は電圧コンパレータへの参照電圧であ
る。このような昇圧回路を用いることで、電源電圧より
も高い電圧をオンチップで発生させることが可能とな
り、電源電圧の変動に拘りなく安定した昇圧電位を得る
ことができる。図１に示した本実施例の昇圧回路４もこ
のような構成を採用している。
【００２２】このような昇圧回路４を有するＤＲＡＭの
場合、メモリセルにはＶPP−Ｖｔ（Ｖｔはメモリセルト
ランスファトランジスタのしきい値電圧）の電位が書き
込まれることになる。このことは、ビット線リストア回
路６に供給される電圧、即ちリストア電圧（ＶDDS ）も
ＶPP−Ｖｔで必要充分なことを意味する。
場合、メモリセルにはＶPP−Ｖｔ（Ｖｔはメモリセルト
ランスファトランジスタのしきい値電圧）の電位が書き
込まれることになる。このことは、ビット線リストア回
路６に供給される電圧、即ちリストア電圧（ＶDDS ）も
ＶPP−Ｖｔで必要充分なことを意味する。
【００２３】従って本実施例においては、従来の電圧コ
ンパレータによる降圧回路の代わりに、トランジスタＱ
2 による降圧回路を用いている。トランジスタＱ2 のし
きい値はメモリセルトランスファトランジスタのそれを
一致していることが最も望ましいが、メモリセルトラン
スファトランジスタのしきい値より低ければメモリセル
への書き込み電圧は、メモリセルトランスファトランジ
スタのしきい値で決まるため、動作上問題ないことは明
らかである。
ンパレータによる降圧回路の代わりに、トランジスタＱ
2 による降圧回路を用いている。トランジスタＱ2 のし
きい値はメモリセルトランスファトランジスタのそれを
一致していることが最も望ましいが、メモリセルトラン
スファトランジスタのしきい値より低ければメモリセル
への書き込み電圧は、メモリセルトランスファトランジ
スタのしきい値で決まるため、動作上問題ないことは明
らかである。
【００２４】なお、これらが一致していると、セルフア
ラインでビット線リストア電位を設定することができ
る。即ち、リストア電位はメモリセルのストレージノー
ドと同じで十分であるが、トランジスタＱ2 のしきい値
がメモリセルトランジスタのしきい値より低いと、リス
トア電位の方が高くなり無駄な電力消費となる。逆にメ
モリセルトランジスタのしきい値より高いと、リストア
電位が低くなりメモリセルのストレージノードに十分な
電荷を書き込めなくなる。トランジスタＱ2 のしきい値
とメモリセルトランスファトランジスタのそれが一致し
ていると、無駄な電力消費を招くことなくビット線リス
トア電位をメモリセルのストレージノードに書き込むこ
とができ、上記の不都合を回避することができることに
なる。
ラインでビット線リストア電位を設定することができ
る。即ち、リストア電位はメモリセルのストレージノー
ドと同じで十分であるが、トランジスタＱ2 のしきい値
がメモリセルトランジスタのしきい値より低いと、リス
トア電位の方が高くなり無駄な電力消費となる。逆にメ
モリセルトランジスタのしきい値より高いと、リストア
電位が低くなりメモリセルのストレージノードに十分な
電荷を書き込めなくなる。トランジスタＱ2 のしきい値
とメモリセルトランスファトランジスタのそれが一致し
ていると、無駄な電力消費を招くことなくビット線リス
トア電位をメモリセルのストレージノードに書き込むこ
とができ、上記の不都合を回避することができることに
なる。
【００２５】図３は本発明のＤＲＡＭのうち、特にビッ
ト線リストア回路について等価回路で示したものであ
り、図４はその動作波形図を示したものである。図３、
図４を用いて回路動作を説明すると、ＤＲＡＭのスタン
バイ状態においてはセンスアンプ活性化信号ＳＥが低レ
ベルであり、ｐＭＯＳセンスアンプ回路の共通ソース線
ＳＡＰはプリチャージレベル（例えばＶDDS ／２）にプ
リチャージされている。一方、降圧電位となるＶ
DDS は、ＶPP−Ｖｔに保持されている。
ト線リストア回路について等価回路で示したものであ
り、図４はその動作波形図を示したものである。図３、
図４を用いて回路動作を説明すると、ＤＲＡＭのスタン
バイ状態においてはセンスアンプ活性化信号ＳＥが低レ
ベルであり、ｐＭＯＳセンスアンプ回路の共通ソース線
ＳＡＰはプリチャージレベル（例えばＶDDS ／２）にプ
リチャージされている。一方、降圧電位となるＶ
DDS は、ＶPP−Ｖｔに保持されている。
【００２６】この状態からＤＲＡＭが活性となり、ある
タイミングでセンスアンプ活性化信号ＳＥが高レベルに
なると、これに同期してビット線のリストアが開始さ
れ、トランジスタＱ2 ，Ｑ3 を介してリストア電流Ｉ
SAP が流れ、ＳＡＰの負荷容量が充電される。このと
き、図４に示したようにＩSAP は徐々に減少するため、
リストア終了時にｄｉ／ｄｔは極めて小さい。ＩSAP の
漸時的な減少は、トランジスタＱ3 のソース・ドレイン
電圧が徐々に小さくなることに起因している。リストア
時のｄｉ／ｄｔが小さいことは、チップのインダクタン
ス成分による電源ノイズ（Ｌｄｉ／ｄｔノイズ）が極め
て小さいことを意味し、これによりＤＲＡＭが安定に動
作することが可能となる。
タイミングでセンスアンプ活性化信号ＳＥが高レベルに
なると、これに同期してビット線のリストアが開始さ
れ、トランジスタＱ2 ，Ｑ3 を介してリストア電流Ｉ
SAP が流れ、ＳＡＰの負荷容量が充電される。このと
き、図４に示したようにＩSAP は徐々に減少するため、
リストア終了時にｄｉ／ｄｔは極めて小さい。ＩSAP の
漸時的な減少は、トランジスタＱ3 のソース・ドレイン
電圧が徐々に小さくなることに起因している。リストア
時のｄｉ／ｄｔが小さいことは、チップのインダクタン
ス成分による電源ノイズ（Ｌｄｉ／ｄｔノイズ）が極め
て小さいことを意味し、これによりＤＲＡＭが安定に動
作することが可能となる。
【００２７】このように本実施例によれば、ビット線リ
ストア回路６として、ワード線駆動用の昇圧電位ＶPPが
ゲート電極に入力され、且つそのドレイン電極が電源Ｖ
ccに接続されたｎＭＯＳトランジスタＱ2 を内蔵させ、
このトランジスタＱ2 のしきい値落ちの電位（ＶPP−Ｖ
ｔ）をビット線リストア電位として発生させている。こ
のため、リストア動作の進行に伴ってそのリストア電流
は緩やかに減少することになり、従来リストア終了時に
発生していた電圧コンパレータの動作による大きなｄｉ
／ｄｔノイズを低減することができる。従って、ノイズ
発生量の小さな非常に安定した動作が可能となる。
ストア回路６として、ワード線駆動用の昇圧電位ＶPPが
ゲート電極に入力され、且つそのドレイン電極が電源Ｖ
ccに接続されたｎＭＯＳトランジスタＱ2 を内蔵させ、
このトランジスタＱ2 のしきい値落ちの電位（ＶPP−Ｖ
ｔ）をビット線リストア電位として発生させている。こ
のため、リストア動作の進行に伴ってそのリストア電流
は緩やかに減少することになり、従来リストア終了時に
発生していた電圧コンパレータの動作による大きなｄｉ
／ｄｔノイズを低減することができる。従って、ノイズ
発生量の小さな非常に安定した動作が可能となる。
【００２８】図５は、本発明の第２の実施例の概略構成
を示すブロック図である。なお、図１と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例が先の第１の実施例と異なる点は、入力段回路群１及
び周辺回路群２が専用の降圧回路９により降圧された電
圧で駆動されていることにあり、その他は第１の実施例
と同様である。
を示すブロック図である。なお、図１と同一部分には同
一符号を付して、その詳しい説明は省略する。この実施
例が先の第１の実施例と異なる点は、入力段回路群１及
び周辺回路群２が専用の降圧回路９により降圧された電
圧で駆動されていることにあり、その他は第１の実施例
と同様である。
【００２９】このような構成であれば、第１の実施例と
同様の効果が得られるのは勿論のこと、周辺回路の動作
マージンを大きくすることができる。なお、ここでいう
周辺回路とは、セルブロックアレイ７及びこれを駆動す
るための駆動回路（実施例ではワード線駆動回路５，ビ
ット線リストア回路６）を除く回路（実施例では入力段
回路群１，周辺回路群２）を意味している。
同様の効果が得られるのは勿論のこと、周辺回路の動作
マージンを大きくすることができる。なお、ここでいう
周辺回路とは、セルブロックアレイ７及びこれを駆動す
るための駆動回路（実施例ではワード線駆動回路５，ビ
ット線リストア回路６）を除く回路（実施例では入力段
回路群１，周辺回路群２）を意味している。
【００３０】図６は本発明の第３の実施例として、ビッ
ト線リストア回路の他の例を示したものである。この実
施例が第１の実施例と異なるのは、リストア回路動作中
の電流ピークを低減するために充電電流制御手段を設け
た点にある。電流ピークを低減することも電源ノイズ低
減には効果的であり、図６では充電電流制限のため定電
流回路がリストア回路に内蔵されており、リストア回路
は電流バイアス段（トランジスタＱ4 ）とドライバ部
（トランジスタＱ5 ）により構成されている。
ト線リストア回路の他の例を示したものである。この実
施例が第１の実施例と異なるのは、リストア回路動作中
の電流ピークを低減するために充電電流制御手段を設け
た点にある。電流ピークを低減することも電源ノイズ低
減には効果的であり、図６では充電電流制限のため定電
流回路がリストア回路に内蔵されており、リストア回路
は電流バイアス段（トランジスタＱ4 ）とドライバ部
（トランジスタＱ5 ）により構成されている。
【００３１】本実施例の動作を説明すると、センスアン
プ活性化信号ＳＥに同期して電流バイアス段にＩB なる
電流が流れる。ここで、トランジスタＱ4 とＱ5 はカレ
ントミラー回路構成となっているため、ＩSAP にはＩB
のミラー電流が流れる。今、トランジスタＱ4 ，Ｑ5 の
ゲート幅をそれぞれＷ4 ，Ｗ5 とすると、最大の場合に
おいてＩSAP ＝ＩB ×Ｗ5 ／Ｗ4 なる定電流が流れ、充
電ピーク電流は低減される。
プ活性化信号ＳＥに同期して電流バイアス段にＩB なる
電流が流れる。ここで、トランジスタＱ4 とＱ5 はカレ
ントミラー回路構成となっているため、ＩSAP にはＩB
のミラー電流が流れる。今、トランジスタＱ4 ，Ｑ5 の
ゲート幅をそれぞれＷ4 ，Ｗ5 とすると、最大の場合に
おいてＩSAP ＝ＩB ×Ｗ5 ／Ｗ4 なる定電流が流れ、充
電ピーク電流は低減される。
【００３２】図７には図６に示した回路の波形図を示し
た。リストアが進行していくにつれてトランジスタＱ5
のソース・ドレイン電圧が徐々に小さくなるため、Ｑ5
は５極間動作から３極間動作になる。従って、リストア
終了時のｄｉ／ｄｔは第１の実施例と同様に極めて小さ
くなり、これによる電源ノイズも抑えることが可能とな
る。
た。リストアが進行していくにつれてトランジスタＱ5
のソース・ドレイン電圧が徐々に小さくなるため、Ｑ5
は５極間動作から３極間動作になる。従って、リストア
終了時のｄｉ／ｄｔは第１の実施例と同様に極めて小さ
くなり、これによる電源ノイズも抑えることが可能とな
る。
【００３３】図８は、図７に示した定電流回路の一例を
示したものである。定電流回路は、基準電圧Ｖref が入
力される差動増幅器ＤＩＦと基準抵抗Ｒ、並びに電圧電
流変換用ＭＯＳトランジスタＱ6 とから構成されてい
る。この回路では、差動増幅器ＤＩＦはノードＮ1 の電
圧が常にＶref と同一になるようにトランジスタＱ6 の
ゲート電圧を制御する。これにより、電流バイアス段に
はいかなる条件下においてもＩB ＝Ｖref ／Ｒで決まる
バイアス電流が流れる。基準電位Ｖref が電源電圧の変
動に対して一定となるような電圧に設定すれば、ＩB は
Ｒの値で決まる一定値をとる。さらに、Ｖref に対して
何らかの温度補償手段を用いれば、温度変動も無視でき
る。このようなＶref としては、バイポーラトランジス
タを用いたバンドギャップレファレンス回路を用いれば
最も望ましい。
示したものである。定電流回路は、基準電圧Ｖref が入
力される差動増幅器ＤＩＦと基準抵抗Ｒ、並びに電圧電
流変換用ＭＯＳトランジスタＱ6 とから構成されてい
る。この回路では、差動増幅器ＤＩＦはノードＮ1 の電
圧が常にＶref と同一になるようにトランジスタＱ6 の
ゲート電圧を制御する。これにより、電流バイアス段に
はいかなる条件下においてもＩB ＝Ｖref ／Ｒで決まる
バイアス電流が流れる。基準電位Ｖref が電源電圧の変
動に対して一定となるような電圧に設定すれば、ＩB は
Ｒの値で決まる一定値をとる。さらに、Ｖref に対して
何らかの温度補償手段を用いれば、温度変動も無視でき
る。このようなＶref としては、バイポーラトランジス
タを用いたバンドギャップレファレンス回路を用いれば
最も望ましい。
【００３４】なお、本発明は上述した各実施例に限定さ
れるものではない。ビット線リストア回路の構成は図
３，図６，図８に限るものではなく、仕様に応じて適宜
変更可能であり、昇圧回路の昇圧電位ＶPPをゲート電極
に入力し、ドレインに電源Ｖccが接続されたｎＭＯＳト
ランジスタを基本構成とするものであればよい。また、
メモリセル構造は１トランジスタ／１キャパシタのＤＲ
ＡＭセルに限るものではなく、他のＤＲＡＭセルに適用
することもできる。さらに、ＤＲＡＭセルに限らず他の
構造のメモリセルに適用することも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
れるものではない。ビット線リストア回路の構成は図
３，図６，図８に限るものではなく、仕様に応じて適宜
変更可能であり、昇圧回路の昇圧電位ＶPPをゲート電極
に入力し、ドレインに電源Ｖccが接続されたｎＭＯＳト
ランジスタを基本構成とするものであればよい。また、
メモリセル構造は１トランジスタ／１キャパシタのＤＲ
ＡＭセルに限るものではなく、他のＤＲＡＭセルに適用
することもできる。さらに、ＤＲＡＭセルに限らず他の
構造のメモリセルに適用することも可能である。その
他、本発明の要旨を逸脱しない範囲で、種々変形して実
施することができる。
【００３５】
【発明の効果】以上述べたように本発明によれば、ビッ
ト線リストア回路にワード線用昇圧電位を利用したＭＯ
Ｓトランジスタによる降圧回路を内蔵させることによ
り、リストア完了時に発生するｄｉ／ｄｔが原因となる
電源ノイズを抑制することが可能となり、非常に動作の
安定した半導体記憶装置を得ることができる。
ト線リストア回路にワード線用昇圧電位を利用したＭＯ
Ｓトランジスタによる降圧回路を内蔵させることによ
り、リストア完了時に発生するｄｉ／ｄｔが原因となる
電源ノイズを抑制することが可能となり、非常に動作の
安定した半導体記憶装置を得ることができる。
【図１】本発明の第１の実施例に係わるＤＲＡＭの概略
構成を示すブロック図、
構成を示すブロック図、
【図２】第１の実施例に用いた昇圧回路の具体的構成を
示すブロック図、
示すブロック図、
【図３】第１の実施例に用いたビット線リストア回路を
示す等価回路図、
示す等価回路図、
【図４】第１の実施例のビット線リストア回路の動作を
説明するための波形図、
説明するための波形図、
【図５】第２の実施例の概略構成を示すブロック図、
【図６】第３の実施例に用いたビット線リストア回路を
示す等価回路図、
示す等価回路図、
【図７】第３の実施例のビット線リストア回路の動作を
説明するための波形図、
説明するための波形図、
【図８】第３の実施例のビット線リストア回路の定電流
回路を示す等価回路図、
回路を示す等価回路図、
【図９】電圧コンパレータ回路を内蔵する従来のビット
線リストア回路の一例を示す等価回路図、
線リストア回路の一例を示す等価回路図、
【図１０】従来のビット線リストア回路の動作を説明す
るための波形図。
るための波形図。
１…外部電源、 ２…入力段回路群、 ３…周辺回路群、 ４…昇圧回路、 ５…ワード線駆動回路、 ６…ビット線リストア回路、 ７…セルアレイブロック、 ８…出力段回路群、 ９…周辺回路用降圧回路、 １０…定電流回路、 １１…電圧コンパレータ、 １２…発振回路、 １３…チャージポンプ回路、 Ｖcc…外部電源電位、 ＶPP…ワード線駆動用昇圧電位、 ＶDD…周辺回路用降圧電位、 ＶDDS …センスアンプ用降圧電位、 ＷＬ…ワード線、 ＳＡＰ…ｐＭＯＳセンスアンプ共通ソース線、 ＳＥ…センスアンプ活性化信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/108 (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/401 - 11/4099 H01L 27/04 H01L 27/108 ＷＰＩ（ＤＩＡＬＯＧ)
Claims (4)
- 【請求項１】半導体基板上に複数のメモリセルを集積配
置してなるメモリセルアレイと、このメモリセルアレイ
の行方向の選択を行うワード線駆動用に電源電圧よりも
高い昇圧電位を定常的に発生する昇圧回路と、この昇圧
回路の昇圧電位がゲート電極に入力されるｎＭＯＳトラ
ンジスタを基本構成とし、前記メモリセルアレイのビッ
ト線リストア用に電源電圧よりも低い降圧電位を生成す
る降圧回路とを具備してなることを特徴とする半導体記
憶装置。 - 【請求項２】前記昇圧回路及び降圧回路は前記メモリセ
ルアレイと同一チップに形成され、且つ前記降圧回路は
ビット線リストア回路に内蔵されていることを特徴とす
る請求項１記載の半導体記憶装置。 - 【請求項３】前記メモリセルアレイ及びその駆動回路以
外の周辺回路には、前記ビット線リストア用の降圧回路
とは別の降圧回路が設けられていることを特徴とする請
求項１記載の半導体記憶装置。 - 【請求項４】前記ビット線リストア回路は、基準電位と
なる信号が参照電位として入力された差動増幅器と、基
準抵抗、並びに電圧・電流交換用素子とで構成される定
電流回路を内蔵したことを特徴とする請求項２記載の半
導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04139430A JP3085782B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
| KR1019930009307A KR0127494B1 (ko) | 1992-05-29 | 1993-05-27 | 반도체 기억 장치 |
| US08/067,629 US5398207A (en) | 1992-05-29 | 1993-05-28 | MOS random access memory device with an internal voltage-down converting transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04139430A JP3085782B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05334875A JPH05334875A (ja) | 1993-12-17 |
| JP3085782B2 true JP3085782B2 (ja) | 2000-09-11 |
Family
ID=15245018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04139430A Expired - Lifetime JP3085782B2 (ja) | 1992-05-29 | 1992-05-29 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5398207A (ja) |
| JP (1) | JP3085782B2 (ja) |
| KR (1) | KR0127494B1 (ja) |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3122239B2 (ja) * | 1992-07-23 | 2001-01-09 | 株式会社東芝 | 半導体集積回路 |
| US5532969A (en) * | 1994-10-07 | 1996-07-02 | International Business Machines Corporation | Clocking circuit with increasing delay as supply voltage VDD |
| JP3274306B2 (ja) | 1995-01-20 | 2002-04-15 | 株式会社東芝 | 半導体集積回路装置 |
| US6292424B1 (en) | 1995-01-20 | 2001-09-18 | Kabushiki Kaisha Toshiba | DRAM having a power supply voltage lowering circuit |
| US5835421A (en) * | 1995-11-13 | 1998-11-10 | Texas Instruments Incorporated | Method and apparatus for reducing failures due to bit line coupling and reducing power consumption in a memory |
| US20050036363A1 (en) * | 1996-05-24 | 2005-02-17 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US7064376B2 (en) * | 1996-05-24 | 2006-06-20 | Jeng-Jye Shau | High performance embedded semiconductor memory devices with multiple dimension first-level bit-lines |
| US5748547A (en) * | 1996-05-24 | 1998-05-05 | Shau; Jeng-Jye | High performance semiconductor memory devices having multiple dimension bit lines |
| US5757712A (en) * | 1996-07-12 | 1998-05-26 | International Business Machines Corporation | Memory modules with voltage regulation and level translation |
| JPH10135424A (ja) * | 1996-11-01 | 1998-05-22 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH10189877A (ja) * | 1996-12-26 | 1998-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| JPH10284705A (ja) * | 1997-04-10 | 1998-10-23 | Hitachi Ltd | ダイナミック型ｒａｍ |
| US5838606A (en) * | 1997-04-28 | 1998-11-17 | Mitsubishi Semiconductor America, Inc. | Three-transistor static storage cell |
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| JP3233911B2 (ja) * | 1999-03-17 | 2001-12-04 | 株式会社 沖マイクロデザイン | 半導体集積回路装置 |
| US6140805A (en) * | 1999-05-18 | 2000-10-31 | Kabushiki Kaisha Toshiba | Source follower NMOS voltage regulator with PMOS switching element |
| US6477079B2 (en) | 1999-05-18 | 2002-11-05 | Kabushiki Kaisha Toshiba | Voltage generator for semiconductor device |
| US6515934B2 (en) | 1999-07-26 | 2003-02-04 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device including internal potential generating circuit allowing tuning in short period of time and reduction of chip area |
| JP2001035199A (ja) * | 1999-07-26 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置 |
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| US6292406B1 (en) * | 2000-07-03 | 2001-09-18 | Advanced Micro Devices, Inc. | Method and low-power circuits used to generate accurate boosted wordline voltage for flash memory core cells in read mode |
| JP2002025264A (ja) * | 2000-07-05 | 2002-01-25 | Toshiba Corp | 半導体装置 |
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