KR100643620B1

KR100643620B1 - 메모리 장치

Info

Publication number: KR100643620B1
Application number: KR1020000025724A
Authority: KR
Inventors: 이시이유키; 야마다시니치
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1999-05-18
Filing date: 2000-05-15
Publication date: 2006-11-13
Also published as: TW470957B; JP2000331478A; KR20000077268A; JP4043142B2; US6198683B1

Abstract

본 발명은 외부 전원 전압에서 생성하는 복수의 강압 전압의 전압 관계를 유지하여 내부 회로의 오동작을 방지한다. 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 코어와, 전원 전압을 강압하여 제1 강압 전압과 제1 강압 전압보다 낮은 제2 강압 전압을 발생시키는 강압 전압 발생 회로를 갖는 메모리 장치에 있어서, 제2 강압 전압이 구동 전압으로서 공급되고, 비트선의 전위를 검출하여 제2 강압 전압까지 구동하는 센스 앰프와, 비트선을 제2 강압 전압의 대략 중간의 프리 차지 전위로 리셋트하는 리셋트 회로를 가지고, 강압 전압 발생 회로는 전원 전압이 공급되어 그 전원 전압보다 낮은 제1 강압 전압을 생성하는 제1 강압 회로와, 제1 강압 전압이 공급되어 그 제1 강압 전압보다 낮은 제2 강압 전압을 생성하는 제2 강압 회로를 갖는다.

Description

메모리 장치{MEMORY DEVICE}

도 1은 본 발명의 실시 형태의 메모리 셀의 구성도.

도 2는 본 발명의 실시 형태의 메모리 장치의 소비 전류의 특성도.

도 3은 본 발명의 제1 실시 형태의 강압 전압 발생 회로의 구성도.

도 4는 본 발명의 제2 실시 형태의 강압 전압 발생 회로의 구성도.

도 5는 본 발명의 제2 실시 형태의 강압 전압 발생 회로의 상세도.

도 6은 본 발명의 제3 실시 형태의 강압 전압 발생 회로의 구성도.

도 7은 본 발명의 제4 실시 형태의 강압 전압 발생 회로의 구성도.

도 8은 본 발명의 실시 형태의 강압 전압 발생 회로의 특성도.

도 9는 본 발명의 실시 형태의 메모리 셀, 센스 앰프 등의 구성도.

도 10은 본 발명의 실시 형태의 메모리 셀의 동작 파형도.

도 11은 종래의 강압 전압 발생 회로의 구성도.

도 12는 종래의 강압 전압 발생 회로의 특성도.

도 13은 종래의 메모리 셀의 동작 파형도.

〈도면의 주요부분에 대한 부호의 설명〉

10 : 메모리 코어

11 : 센스 앰프

12 : 워드 디코더

13 : 워드선 드라이버

14 : 메모리 셀

15 : 메모리 셀 어레이

16 : 커맨드 디코더

17 : 프리 디코더

18 : 입출력 회로

19 : 강압 전압 발생 회로

20 : 제1 강압 회로

21 : 제2 강압 회로

22 : 전환 회로

23 : 프리차지 전압 발생 회로

24 : 주변 회로

41 : 리셋트 회로

50, 51 : NMOS 트랜지스터

52, 54 : PMOS 트랜지스터

53, 55 : 차동 증폭기

본 발명은 메모리 장치에 관한 것으로, 특히, 외부에서 공급되는 전원 전압으로부터 복수의 강압 전압을 생성하는 메모리 장치에 관한 것이다.

DRAM 등의 메모리 장치에 있어서는, 내부 회로를 구성하는 트랜지스터의 고신뢰성 또는 저소비 전력화를 위해, 또는 외부에서 공급되는 전원 전압이 변동하는 경우라도 내부 회로를 안정되게 동작시키기 위해, 외부 전원 전압을 강압하여 평활화된 전압에 의해 내부 회로를 동작시키고 있다.

이 경우, 메모리 장치에 있어서 복수의 강압 전압이 필요한 경우에는 메모리 장치내에 복수의 강압 회로를 설치하여, 각각의 강압 회로가 외부 전원 전압을 직접 강압하여 복수의 강압 전압을 생성하였다. 또한, 필요한 강압 전압이 구동 능력을 필요로 하지 않는 기준 레벨 등의 경우에는 외부 전원 전압을 저항 분할하여 강압 전압을 생성하는 경우도 있다.

도 11은 종래의 메모리 장치에 설치되는 강압 전압 발생 회로의 구성도이다. 종래의 강압 전압 발생 회로(19)는 외부 전원 전압 Vcc에서 제1 강압 전압 Vii를 생성하는 NMOS 트랜지스터(90)와, 외부 전원 전압 Vcc에서 제2 강압 전압 Viic를 생성하는 NMOS 트랜지스터(91)를 갖는다.

NMOS 트랜지스터(90)의 드레인은 외부 전원 전압 Vcc에 접속되며, 게이트는 기준 레벨 Vg에 접속된다. 기준 레벨 Vg는 NMOS 트랜지스터(90)의 한계치 전압을 Vth라고 하면 아래와 같이 설정된다.

Vg= Vii+Vth

그리고, 제1 강압 전압 Vii가 NMOS 트랜지스터(90)의 소스로부터 제1 내부 회로(92)에 공급된다. 또, Iii는 제1 내부 회로(92)의 소비 전류이며, NMOS 트랜지스터(90)의 소스·드레인간 전류이다.

또한, NMOS 트랜지스터(91)의 드레인은 외부 전원 전압 Vcc에 접속되고, 게이트는 기준 레벨 Vgc에 접속된다. 기준 레벨 Vgc는 NMOS 트랜지스터(91)의 한계치 전압을 Vth라고 하면 아래와 같이 설정된다.

Vgc= Viic+Vth

그리고, 제2 강압 전압 Viic가 NMOS 트랜지스터(91)의 소스로부터 제2 내부 회로(93)에 공급된다. 또, Iiic는 제2 내부 회로(93)의 소비 전류이며, NMOS 트랜지스터(91)의 소스·드레인간 전류이다.

도 12는 종래의 강압 전압 발생 회로의 출력 전압의 특성도로, 횡축은 내부 회로의 소비 전류이며, 종축은 강압 전압 발생 회로의 출력 전압이다. 도 12는 내부 회로의 소비 전류가 일반적인 경우와 비교하여 극단적으로 작은 경우에서의 제1 강압 전압 Vii와 제2 강압 전압 Viic의 관계를 나타낸다. 또한, 횡축의 소비 전류는 로그 스케일(Log scale)이다.

종래의 강압 전압 발생 회로는 제1, 제2 내부 회로가 정상 전류 Iii1, Iiic1를 소비하는 경우에, 예컨대 제2 강압 전압 Viic가 제1 강압 전압 Vii보다 작도록 설정되고(Vii1> Viic1), 내부 회로는 그 전압 관계에서 정상적인 동작을 하도록 설 계된다. 그러나, 내부 회로의 동작 속도가 저하된 경우에, 제1 강압 전압 Vii가 공급되는 제1 내부 회로(92)의 소비 전류 Iii1는 누설 전류로 인하여 정상값과 같게 되며, 제2 강압 전압 Viic가 공급되는 제2 내부 회로(93)의 누설 전류 Iiic2가 정상값보다 적은 경우는 제2 강압 전압 Viic가 제1 강압 전압 Vii보다 커져(Vii1<Viic2), 제2 강압 전압 Viic가 공급되는 제2 내부 회로(93)에 오동작이 생기는 경우가 있다.

제2 강압 전압 Viic가 상승하는 이유는 다음과 같다. 소비 전류 Iiic가 저하하면, 트랜지스터(91)의 소스 전압이 상승하고, 트랜지스터(91)는 게이트·소스간 전압이 한계치 전압보다 낮아지는 서브 임계 동작 영역이 된다. 그 결과 소스 전압 Viic은 드레인 전압 Vcc에 가까운 레벨까지 상승하게 된다.

예컨대, 메모리 장치에 있어서 제1 강압 전압 Vii이 주변 회로에 공급되고, 제2 강압 전압 Viic가 센스 앰프에 공급되어 있는 경우에, 메모리 장치의 정상 동작시는 아래의 전압 관계를 갖도록 설계되어 있다.

Vii> Viic

메모리 장치의 소비 전류의 큰 부분을 차지하는 셀 어레이의 센스 앰프에서의 소비 전류를 억제하기 위해서, 센스 앰프의 전원에는 다른 것보다 낮은 Viic가 이용된다. 여기서, 메모리 장치의 장기간의 대기 기간이나, 장치 전체의 동작이 실질적으로 정지하는 파워다운 기간과 같이, 메모리 셀로의 액세스 동작이 없는 경우에는, 셀 어레이에서의 센스 앰프의 소비 전류가 저하하여 상기한 전압 관계를 유지할 수 없고, 다음과 같은 오동작이 생기는 경우가 있다.

도 13은 비교적 장기간에 걸친 대기 기간후나 파워 다운 기간후에, 최초에 메모리 셀이 활성화되는 경우의 동작 파형도이다. 메모리 장치의 대기 기간 등에는 소비 전류 Iiic가 매우 작아지기 때문에, 도 12에 나타낸 바와 같이 제2 강압 전압 Viic는 Viic2까지 상승한다.

따라서, 센스 앰프에 의해 구동되는 한쪽의 비트선의 전압이 상승한 제2 강압 전압 Viic2가 되어, 1회째의 액세스에 의한 워드선 구동 기간동안, 이 전압은 비트선의 데이터 증폭으로 인해 소비된 전류에 의해 소정의 Viic1까지 강하하지 않는다. 이 때문에, 그 후의 프리차지 기간 동안 비트선 쇼트 신호 brs가 활성화되어 비트선 BL, /BL이 단락되면, 비트선 BL, /BL의 전압은 그 시점에서의 비트선 BL의 전압(Viic와 그라운드 전위)의 1/2이 되어, 본래의 프리차지 전압 Vprl(Viic1의 1/2)보다 커지게 된다. 또한, 도 13의 동작 파형도에는 센스 앰프가 활성화를 시작하는 때에, 일차적으로 구동 전원을 제1 강압 전압 Vii로 하는 과구동 형태의 파형이 나타난다.

이와 같이 비트선 BL, /BL의 전압이 높아지면, 셀에 기록된 H 레벨의 데이터에 대한 센스 앰프의 마진이 작아지고, 다음 두번째의 액세스에서의 판독시에 오동작을 초래하는 경우가 있다.

워드선 WL의 구동 전압을 승압 전압 Vpp라고 하면, 셀의 H 레벨은 승압 전압 Vpp에서 셀 트랜지스터의 한계치 전압을 뺀 전압, Vpp-Vth가 된다. 일반적으로, 승압 전압 Vpp는 Vpp-Vth=Viic1이 되도록 설정된다. 비트선 용량을 Cb, 셀 용량을 Cs, 비트선의 프리차지 전압을 Vpr이라고 하면, 셀 데이타가 H 레벨 Viic1의 셀을 판독할 때의 비트선의 전압 변화 △V는 수학식 4보다는 수학식 5가 된다.

Cb×Vpr+Cs×Viic1= (Cb+Cs) × (Vpr+△V)

△V= Cs×(Viic1-Vpr)/(Cb+Cs)

이 비트선쌍의 사이의 전위차 △V가 센스 앰프에 의해서 검출되어 증폭된다. 따라서, 상기 수학식 5로부터, 비트선의 방어 차지 전압 Vpr이 높아지면, 센스 앰프의 마진이 없어지는 것을 알 수 있다. 이 때문에, 대기 기간 또는 파워 다운 기간중에 셀 어레이의 센스 앰프의 소비 전류가 저하하여도, 그 동안 제2 강압 전압 Viic가 높아지지 않도록 할 필요가 있다.

그래서, 본 발명은 외부 전원 전압으로부터 복수의 강압 전압을 생성하는 메모리 장치에 있어서, 복수의 강압 전압의 전압 관계를 유지하여, 내부 회로의 오동작을 방지하는 메모리 장치를 제공하는 것을 목적으로 한다.

상기한 목적은 워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 코어와, 전원 전압을 강압하여 제1 강압 전압과 상기 제1 강압 전압보다 낮은 제2 강압 전압을 발생시키는 강압 전압 발생 회로를 갖는 메모리 장치에 있어서,

상기 제2 강압 전압이 구동 전압으로서 공급되어, 상기 비트선의 전위를 검 출하여 상기 제2 강압 전압까지 구동하는 센스 앰프와, 상기 비트선을 상기 제2 강압 전압의 대략 중간의 프리차지 전위에 리셋트하는 리셋트 회로를 가지고,

상기 강압 전압 발생 회로는 상기 전원 전압이 공급되어 그 전원 전압보다 낮은 상기 제1 강압 전압을 생성하는 제1 강압 회로와, 상기 제1 강압 전압이 공급되어 그 제1 강압 전압보다 낮은 상기 제2 강압 전압을 생성하는 제2 강압 회로를 갖는 것을 특징으로 하는 메모리 장치를 제공함으로써 달성된다.

본 발명에 따르면, 강압 전압 발생 회로는 전원 전압이 공급되어 그 전원 전압보다 낮은 제1 강압 전압을 생성하는 제1 강압 회로와, 제1 강압 전압이 공급되어 그 제1 강압 전압보다 낮은 제2 강압 전압을 생성하는 제2 강압 회로를 갖기 때문에, 제2 강압 전압이 공급되는 내부 회로의 소비 전류가 매우 적은 대기 기간이나 파워 다운 동안에, 제2 강압 전압은 제1 강압 전압을 초과하여 커지는 일이 없이, 내부 회로의 오동작을 방지할 수 있다.

또한, 본 발명의 실시 형태예의 메모리 장치는, 상기 제2 강압 전압에 대응하는 소비 전류가 제1 전류치인 활성화 기간(active period)과, 상기 소비 전류가 상기 제1 전류치보다 낮은 제2 전류치인 대기 기간(standby period)을 포함한다. 또한, 본 발명의 실시 형태예의 메모리 장치는 상기 제2 강압 전압에 대응하는 소비 전류가 제1 전류치인 정상 동작 기간과 상기 제1 전류치보다 낮은 제2 전류치인 파워 다운 기간(power-down period)을 갖는 것을 특징으로 한다. 또한, 본 발명의 실시 형태예의 메모리 장치는 상기 제2 강압 전압에 대응하는 소비 전류가 제1 전류치인 제1 동작 기간과 상기 제1 전류치보다 낮은 제2 전류치인 제2 동작 기간을 갖는 것을 특징으로 한다.

본 발명의 실시 형태예에 따르면, 제2 전류치는 대기 기간, 파워 다운 기간 또는 제2 동작 기간동안에는 저하하지만, 제2 강압 전압은 제1 강압 전압을 강압하여 생성되고 있기 때문에, 제2 강압 전압이 제1 강압 전압을 초과하여 상승하는 일이 없고, 메모리 장치의 내부 회로의 오동작을 방지할 수 있다.

또한, 본 발명은 전원 전압을 강압하여 제1 강압 전압과 상기 제1 강압 전압보다 낮은 제2 강압 전압을 발생시키는 강압 전압 발생 회로와, 상기 제1 강압 전압이 공급되는 제1 내부 회로와, 상기 제2 강압 전압이 공급되는 제2 내부 회로를 갖는 LSI 장치에 있어서,

상기 강압 전압 발생 회로는 상기 전원 전압이 공급되어 그 전원 전압보다 낮은 상기 제1 강압 전압을 생성하는 제1 강압 회로와, 상기 제1 강압 전압이 공급되어 그 제1 강압 전압보다 낮은 상기 제2 강압 전압을 생성하는 제2 강압 회로 등을 가지고, 상기 제2 강압 전압에 대응하는 소비 전류는 제1 동작 기간에는 제1 전류치이고, 제2 동작 기간에는 상기 제1 전류치보다 낮은 제2 전류치이다.

본 발명에 따르면, 강압 전압 발생 회로는 전원 전압이 공급되어 그 전원 전압보다 낮은 제1 강압 전압을 생성하는 제1 강압 회로와, 제1 강압 전압이 공급되어 그 제1 강압 전압보다 낮은 제2 강압 전압을 생성하는 제2 강압 회로를 갖기 때문에, 제2 내부 회로에서 소비하는 전류치가 낮은 제2 동작 기간 동안에, 제2의 강압 전압은 제1 강압 전압을 초과하여 커지는 일이 없어, 제2 내부 회로의 오동작을 방지할 수 있다.

이하, 본 발명의 실시 형태의 예에 대해서 도면을 참조로 설명한다. 그러나, 이러한 실시 형태예가 본 발명의 기술적 범위를 한정하는 것은 아니다.

도 1은 본 발명의 실시 형태의 메모리 장치의 구성도이다. 본 실시 형태의 메모리 장치는 복수의 메모리 셀(14)로 구성되는 메모리 셀 어레이(15)와, 어드레스 신호 ADD를 디코드하는 워드 디코더(12)와, 워드선 WL을 구동시키는 워드선 드라이버(13)와 비트선 BL, /BL의 전위차를 증폭하는 센스 앰프(11)를 포함하는 메모리 코어(10)와, 주변 회로(24)로 구성된다.

주변 회로(24)는 커맨드 신호인 기록 인에이블 신호/WE, 칼럼 어드레스 스트로브 신호/CAS, 로우 어드레스 스트로브 신호/RAS, 칩 인에이블 신호/CE가 입력되는 커맨드 디코더(16)와, 어드레스 신호 ADD가 입력되는 프리 디코더(17)와, 외부와의 데이터의 입출력을 행하는 입출력 회로(18)와, 제1 강압 회로(20) 및 제2 강압 회로(21)를 갖는 강압 전압 발생 회로(19)와, 제1 강압 회로(20)에서 생성되는 제1 강압 전압 Vii과 제2 강압 회로(21)에서 생성되는 제2 강압 전압 Viic를 전환하여 센스 앰프용 구동 전압 Viid로서 센스 앰프(11)에 공급하는 전환 회로(22)와, 비트선 BL, /BL에 프리차지 전압 Vpr1을 공급하는 프리차지 전압 발생 회로(23)를 갖는다.

도 1에 나타내는 바와 같이, 주변 회로(24)내에서는 입출력 회로(18)나 전압 발생 회로(19, 23) 등을 제외한 대부분의 회로에서, 제1 강압 전압 Vii가 전원으로서 이용된다. 또한, 메모리 코어(10)내의 센스 앰프(11)에는 과구동시를 제외하고 제2 강압 전압 Viic가 전원으로서 이용된다.

도 2는 제2 강압 전압 Viic가 공급되는 센스 앰프의 소비 전류 Iiic의 특성도이다. 제2 강압 전압 Viic는 도 1에 나타낸 제2 강압 회로에서 생성되어, 센스 앰프(11)를 통해 비트선에 공급된다.

따라서, 소비 전류 Iiic는 센스 앰프(11)의 동작 빈도에 의해 변동하여, 센스 앰프(11)의 동작이 길게 정지하는 대기 기간이나, 대기 기간보다 메모리 장치 전체의 전력 소비를 절감하는 파워 다운 기간에는 작아진다. 또한, 활성화 기간은 워드선이 구동되어, 센스 앰프가 비트선의 전위차를 증폭하고, 그 후 비트선을 프리차지하는 기간, 대기 기간은 워드선의 구동을 정지하여 액세스동작이 행해지지 않는 기간, 파워 다운 기간은 메모리 장치 전체의 동작이 저하하여, 대기 기간보다 더욱 장치 전체의 전력 소비가 절감하는 기간이며, 액세스 동작이 행해지지 않는 기간이다.

즉, 대기 기간의 소비 전류 Iiic는 활성화 기간보다 낮아지고, 파워 다운 기간의 소비 전류 Iiic는 정상 동작 기간보다 낮아진다. 또한, 정상 동작 기간에 있어서도, 센스 앰프(11)의 동작 빈도가 낮은 제2 동작 기간(저속 시간)의 소비전류 Iiic는 센스 앰프(11)의 동작 빈도가 높은 제1 동작 기간보다 낮아진다.

이와 같이 대기 기간이나 파워 다운 기간에는 센스 앰프의 동작이 없거나 저하하여, 그 소비 전류 Iiic가 작아져 제2 강압 전압 Viic를 상승시킨다. 그러나, 본 실시 형태의 강압 전압 발생 회로에서는 제1 강압 전압 Vii를 강압하여 제2 강압 전압 Viic를 생성하고 있기 때문에, 소비 전류 Iiic가 작아져도 제2 강압 전압 Viic가 제1 강압 전압 Vii를 초과하여 상승하는 일이 없으며, 내부 회로의 오동작을 방지할 수 있다.

도 3은 본 발명의 제1 실시 형태의 강압 전압 발생 회로의 구성도이다. 제1 실시 형태의 강압 전압 발생 회로(19)는 외부 전원 전압 Vcc에서 제1 강압전압 Vii를 생성하는 NMOS 트랜지스터(50)를 갖는 제1 강압 회로(20)와, 제1 강압 전압 Vii에서 제2 강압 전압 Viic를 생성하는 NMOS 트랜지스터(51)를 갖는 제2 강압 회로(21)로 구성된다.

NMOS 트랜지스터(50)의 드레인은 외부 전원 전압 Vcc(예컨대 2.5 V)에 접속되고, 게이트는 기준 레벨 Vg(예컨대 2.9 V∼3.0 V)에 접속된다. 기준 레벨 Vg는 -NMOS 트랜지스터(50)의 한계치 전압을 Vth(예컨대 0.9 V∼1.0 V)로 하면 아래와 같이 설정된다.

Vg= Vii+Vth

따라서, NMOS 트랜지스터(50)의 소스로부터, 제1 강압 전압 Vii(예컨대 2.0 V)를 얻을 수 있다.

또한, NMOS 트랜지스터(51)의 드레인은 제1 강압 전압 Vii에 접속되고, 게이트는 기준 레벨 Vgc(예컨대 2.3 V)에 접속된다. 기준 레벨 Vgc는 NMOS 트랜지스터(51)의 한계치 전압을 Vth(예컨대 0.8 V)로 하면 아래와 같이 설정된다.

Vgc=Viic+Vth

따라서, NMOS 트랜지스터(51)의 소스로부터, 제2 강압 전압 Viic (예컨대 1.5 V)를 얻을 수 있다.

이와 같이 본 실시 형태의 강압 전압 발생 회로(19)는 제1 강압 전압 Vii를 강압하여 제2 강압 전압 Viic를 생성하고 있기 때문에, 제2 강압 전압 Viic의 소비 전류 Iiic가 매우 적은 대기 기간이나 파워 다운 기간 동안, 제2 강압 전압 Viic는 제1 강압 전압 Vii를 초과하여 커지는 일이 없어, 메모리 장치의 내부 회로의 오동작을 방지할 수 있다.

도 4는 본 발명의 제2 실시 형태의 강압 전압 발생 회로의 구성도이다. 제2 실시 형태의 강압 전압 발생 회로(19)는 PMOS 트랜지스터(52)와 차동 증폭기(53)를 갖는 제1 강압 회로(20)와, PMOS 트랜지스터(54)와 차동 증폭기(55)를 갖는 제2 강압 회로(21)로 구성된다.

PMOS 트랜지스터(52)의 소스는 외부 전원 전압 Vcc에 접속되어, 게이트는 차동 증폭기(53)의 출력에 접속되며, 드레인은 제1 강압 전압 Vii의 출력 단자에 접속된다. 또한, 차동 증폭기(53)의 반전 입력에는 제1 강압 전압 Vii와 같은 기준 레벨 Vref1가 입력되며, 비반전 입력에는 제1 강압 전압 Vii가 입력된다.

PMOS 트랜지스터(54)의 소스는 제1 강압 전압 Vii에 접속되며, 게이트는 차동 증폭기(55)의 출력에 접속되고, 드레인은 제2 강압 전압 Viic의 출력 단자에 접속된다. 또한, 차동 증폭기(55)의 반전 입력에는 제2 강압 전압 Viic와 같은 기준 레벨 Vref2가 입력되며, 비반전 입력에는 제2 강압 전압 Viic가 입력된다.

제2 실시 형태의 강압 전압 발생 회로(19)에서는 기준 레벨 Vref1이 제1 강압 전압 Vii와 같이, 기준 레벨 Vref2가 제2 강압 전압 Viic와 같이 설정된다. 그 리고, 예컨대 제1 강압 전압 Vii가 공급되는 내부 회로의 소비 전류 Iii가 증가하여 제1 강압 전압 Vii가 저하한 경우는, 차동 증폭기(53)의 출력 전압이 저하하고 PMOS 트랜지스터(52)의 게이트 전위를 내려, PMOS 트랜지스터(52)의 전류 구동 능력을 증가시켜 제1 강압 전압 Vii의 저하를 보상한다. 한편, 제1 강압 전압 Vii가 상승한 경우는 차동 증폭기(53)의 출력 전압이 상승하여 PMOS 트랜지스터(52)의 게이트 전위를 올리고, PMOS 트랜지스터(52)의 전류 구동 능력을 저하시켜 제1 강압 전압 Vii의 상승을 제한한다. 즉, PMOS 트랜지스터(52)의 전류 구동 능력은 동적으로 제어된다.

이와 같이 제2 실시 형태의 강압 전압 발생 회로(19)에서는 차동 증폭기(53, 55)에 의해 강압 전압 Vii, Viic의 변동을 피드백하여, PMOS 트랜지스터(52, 54)의 게이트를 동적으로 제어하고 있기 때문에, PMOS 트랜지스터(52, 54)는 충분한 전류 공급 능력을 갖는다. 따라서, PMOS 트랜지스터(52, 54)의 사이즈는 제1 실시 형태의 NMOS 트랜지스터(50, 51)의 사이즈보다 작게 할 수 있고, 강압 전압 발생 회로(19) 전체의 사이즈를 작게 할 수 있다.

또한, 제2 실시 형태의 강압 전압 발생 회로(19)에서는 제1 강압 전압 Vii를 강압하여 제2 강압 전압 Viic를 생성하고 있기 때문에, 제2 강압 전압 Viic의 소비 전류 Iiic가 매우 적은 대기 기간이나 파워 다운 기간에 있어서도, 제2 강압 전압 Viic는 제1 강압 전압 Vii를 초과하여 커지는 일은 없고, 메모리 장치의 내부 회로의 오동작을 방지할 수 있다.

도 5는 도 4에 나타낸 본 발명의 제2 실시 형태의 강압 전압 발생 회로(19) 의 상세도이다. 제1 강압 회로(20)의 차동 증폭기(53)는 PMOS 트랜지스터(60, 61)와 NMOS 트랜지스터(62, 63, 64)에 의해 구성되며, 제1 강압 전압 Vii의 변동을 검출하고, PMOS 트랜지스터(52)의 게이트를 제어하여, 제1 강압 전압 Vii를 안정화한다.

예컨대, 제1 강압 전압 Vii이 공급되는 내부 회로의 소비 전류가 증가하여 제1 강압 전압 Vii가 저하한 경우는 NMOS 트랜지스터(63)의 게이트의 전위가 저하한다. NMOS 트랜지스터(63)의 게이트 전위의 저하는 차동 증폭기(53)에 의해 증폭되고, PMOS 트랜지스터(52)의 게이트 전위를 저하시킨다. 이에 따라 PMOS 트랜지스터(52)의 구동 능력이 커져, 제1 강압 전압 Vii의 저하를 보상한다.

또한, 제2 강압 회로(21)의 차동 증폭기(55)는 PMOS 트랜지스터(65, 66)와 NMOS 트랜지스터(67, 68, 69)에 의해 구성되며, 제2 강압 전압 Viic의 변동을 검출하여, PMOS 트랜지스터의 게이트를 제어하고, 제2 강압 전압 Viic를 안정화한다. 이와 같이, 제2 실시 형태의 강압 전압 발생 회로(19)는 다수의 MOS 트랜지스터를 사용하지만, 상술한 바와 같이 PMOS 트랜지스터(52, 54)의 사이즈를 작게 할 수 있기 때문에, 강압 전압 발생 회로(19) 전체의 사이즈를 작게 할 수 있다.

도 6은 본 발명의 제3 실시 형태의 강압 전압 발생 회로의 구성도이다. 제3 실시 형태의 강압 전압 발생 회로(19)는 제1 강압 회로(20)를 NMOS 트랜지스터(75)로 구성하며, 제2 강압 회로(21)를 PMOS 트랜지스터(76)와 차동 증폭기(77)로 구성한다. 제1 및 제2 강압 회로(20, 21)의 동작은 도 3 또는 도 4의 경우와 마찬가지이다.

도 7은 본 발명의 제4 실시 형태의 강압 전압 발생 회로의 구성도이다. 제4 실시 형태의 강압 전압 발생 회로(19)는 제1 강압 회로(20)를 PMOS 트랜지스터(78)와 차동 증폭기(79)로 구성하며, 제2 강압 회로(21)를 NMOS 트랜지스터(80)로 구성한다. 제1 및 제2 강압 회로(20, 21)의 동작은 도 3 또는 도 4의 경우와 마찬가지이다.

또한, 이상의 실시 형태에서는 강압 전압 발생 회로가 2종류의 강압 전압을 생성하는 경우를 나타내었으나, 더 많은 종류의 강압 전압을 생성할 수도 있다. 다만, 각 강압 전압은 그 강압 전압보다 크게 또한 가장 가까운 강압 전압으로부터 순차적으로 생성된다. 이와 같이 하면, 각 강압 전압이 공급되는 내부 회로의 소비 전류가 적은 경우라도, 각 강압 전압의 전압 관계를 유지할 수 있어, 메모리 장치의 오동작을 미연에 방지할 수 있다.

도 8은 본 발명의 실시 형태의 강압 전압 발생 회로의 특성도로, 도 12와 같은 조건에 있어서의 제1 강압 전압 Vii와 제2 강압 전압 Viic와의 관계를 나타낸다. 본 실시 형태의 강압 전압 발생 회로는 도 3 내지 도 7에 나타낸 바와 같이, 제1 강압 전압 Vii를 강압하여 제2 강압 전압 Viic를 생성하기 때문에, 대기 기간이나 파워 다운 기간 등, 제2 강압 전압 Viic가 공급되는 내부 회로의 소비 전류가 매우 적은 경우(Iiic2)라도, 제2 강압 전압 Viic가 제1 강압 전압 Vii의 정상 전압 Vii1을 초과하여 상승하는 일이 없어, 제2 내부 회로의 오동작을 방지할 수 있다.

도 9는 본 발명의 실시 형태의 메모리 장치에 있어서의 메모리 셀(14), 센스 앰프(11) 등의 구성도이다. 메모리 셀(14)은 NMOS 트랜지스터(42)와 컨덴서(43)에 의해 구성되며, 워드선 WL과 비트선 BL의 교점에 배치된다. 컨덴서(43)의 일단에는 셀 대향 전극용 전압 Vpc가 인가된다.

비트선 BL, /BL의 사이에는 NMOS 트랜지스터(38, 39, 40)로 이루어진 리셋트 회로(41)가 접속되어, NMOS 트랜지스터(39, 40)의 접속점에, 프리차지 전압 발생 회로(23)에 의해 생성되는 프리차지 전압 Vpr1이 인가된다.

비트선 쇼트 신호 brs가 활성화 레벨인 H 레벨이 되면, 리셋트 회로(41)의 NMOS 트랜지스터(38)가 도통하여 비트선 BL, /BL을 단락시키고, 또한, NMOS 트랜지스터(39, 40)가 도통하여 비트선 BL, /BL에 프리차지 전압 Vpr1을 인가한다. 단지, 프리차지 전압 발생 회로(23)로부터 비트선에 프리차지 전압 Vpr1을 공급하는 배선(44)은 가늘고 길기 때문에, 비트선 쇼트에 의해 비트선 BL, /BL이 프리차지 전압 Vpr1이 되기 위해서는 유한의 시간이 필요하다. 따라서, 비트선 쇼트 직후의 비트선 BL, /BL의 전위는 Vpr1가 되는 것은 아니고, 그 시점의 비트선 BL, /BL의 전위의 1/2이 된다.

센스 앰프(11)는 PMOS 트랜지스터(32, 33, 34)와 NMOS 트랜지스터(35, 36, 37)로 구성되어, PMOS 트랜지스터(32)를 통해 센스 앰프용 전원 전압 Viid에 접속되어, NMOS 트랜지스터(37)를 통해 그라운드 전위에 접속된다.

전환 회로(22)는 PMOS 트랜지스터(30, 31)에 의해 구성되어, PMOS 트랜지스터(30)의 소스에 제1 강압 전압 Vii가 공급되고, PMOS 트랜지스터(31)의 소스에 제2 강압 전압 Viic가 공급된다. 그리고, 전환 신호 sa 또는 sb를 L 레벨로 하는 것에 의해, 제1 강압 전압 Vii 또는 제2 강압 전압 Viic가 센스 앰프용 전원 전압 Viid로서 센스 앰프(11)에 공급된다.

제1 강압 전압 Vii는 비트선 BL, /BL의 개방을 가속화시키기 위한 과구동 기간에 센스 앰프(11)에 인가되지만, 메모리 장치의 주변 회로에도 공급되어, 메모리 장치의 대기 기간이나 파워 다운 기간에도 주변 회로내에 누설 전류가 흐른다. 한편, 제2 강압 전압 Viic는 센스 앰프(11)를 통해 비트선 BL, /BL이나 메모리 셀(14)에 공급된다. 센스 앰프(11)는 대기 기간 동안, 주변 회로와 비교하여 누설 전류는 매우 적다. 따라서, 주변 회로에서의 소비 전류는 정상 동작시, 저속 동작시의 대기 기간 및 파워 다운 기간 동안에 거의 변하지 않는다. 한편, 메모리 코어내의 센스 앰프에서는 상술한 바와 같이 소비 전류에 큰 변화가 생긴다.

DRAM이 대기 기간 또는 파워 다운 기간후에 활성화 상태가 되면, 비트선 쇼트 신호 brs가 L 레벨이 되어 비트선 BL, /BL의 단락이 해제되고, 워드선 WL의 전위가 상승하여, 컨덴서(43)에 유지되어 있는 데이터에 따른 전압이 비트선 BL에 인가된다. 그 결과, 비트선 BL, /BL에 전위차 △V가 생긴다.

비트선 BL, /BL 사이에 미소 전위차가 생기는 타이밍에 래치 인에이블 신호 le, /le가, PMOS 트랜지스터(32) 및 NMOS 트랜지스터(37)의 게이트에 입력되어, 센스 앰프(11)가 활성화된다. 이에 따라, 센스 앰프(11)는 비트선 BL, /BL 사이의 전위차를 판독하여 증폭한다. 그리고, 그 후, 워드선의 전압이 입하하면, 비트선 리셋트 회로(41)가 활성화되어 비트선쌍은 양 전압의 중간 전압으로 리셋트된다.

도 10은 본 실시 형태의 메모리 장치에 있어서, 장기간의 대기 기간의 종료후, 최초에 메모리 셀이 활성화되는 경우의 동작 파형도이다. 메모리 장치의 대기 기간에는 센스 앰프용 전원 전압 Viid로서 제2 강압 전압 Viic가 선택되지만, 상술한 바와 같이, 본 실시 형태에서는 제2 강압 전압 Viic는 제1 강압 전압 Vii를 넘는 일은 없다.

즉, 제2 강압 전압 Viic는 제1 강압 전압 Vii를 강압하여 생성되기 때문에, 대기 기간이 비교적 장기간이여도 제2 강압 전압 Viic는 제1 강압 전압 Vii보다 커지는 일은 없고, 대기 기간의 Viid는 겨우 Vii1까지 밖에 상승하지 않는다.

대기 기간의 종료후의 1회째의 액세스에서는 워드선 WL의 전압이 소정의 승압 전압 Vpp까지 상승하며, 비트선 BL, /BL에 전위차가 생기는 타이밍에 래치 인에이블 신호 le가 하강하고, 센스 앰프(11)가 활성화된다. 또한, 센스 앰프용 전원 전압 Viid는 비트선의 개방을 가속화시키는 과구동 기간에 제1 강압 전압 Vii으로 전환된다. 다만, 본 실시 형태에 있어서는 대기 기간의 Viid는 Vii1까지 상승하고 있기 때문에, 도 10에 나타난 바와 같이 그 전압값은 Vii1 그대로 이다.

센스 앰프용 전원 전압 Viid는 과구동 기간후에 제2 강압 전압 Viic에 전환된다. 이 경우, 종래의 메모리 장치의 경우와는 다르게, 제2 강압 전압 Viic는 대기 기간에 겨우 제1 강압 전압 Vii1까지 상승하고 있지 않기 때문에, 센스 앰프용 전원 전압 Viid는 1회번째의 액세스에 의한 센스 앰프 동작 동안의 전류의 소비에 의해, 원하는 전압 Viic1까지 저하한다. 따라서, 비트선의 전압은 정상값과 동일한 전압 Viic1, 0으로 구동된다.

비트선 BL, /BL 사이에 충분히 큰 전위차가 발생한 후, 비트선 쇼트 신호 brs가 활성화되어, 비트선 BL, /BL이 단락된다. 이에 따라, 비트선 BL, /BL의 전 압은 그 시점의 비트선 BL, /BL의 전압의 1/2, 즉 Vpr=(Viic1)/2가 된다.

이와 같이 본 실시 형태의 메모리 셀에서는 비트선 쇼트에 의한 프리차지 전압 Vpr은 프리차지 전압 발생 회로에서 생성되는 프리차지 전압 Vpr1과 동일한 레벨 이며, 종래와 같이 프리차지 전압 Vpr이 Vpr1보다 커지는 일은 없다. 따라서, 셀에 기록된 H 레벨의 데이터에 대하여 센스 앰프의 마진이 적아지는 일이 없어, 계속되는 1회째의 액세스에서 오동작이 발생하는 일은 없다.

도 10의 동작 파형도는 대기 기간후에 최초에 메모리 셀이 액세스되는 경우를 나타내지만, 파워다운 기간후에 최초로 메모리 셀이 액세스되어 활성화 기간에 이행하는 경우도 마찬가지이다. 또한, 이상의 실시 형태에 있어서, 본 발명을 메모리 장치에 적용하는 경우를 설명했지만, 메모리 장치에 한정되지 않고, 범용의 LSI 장치에 적용할 수도 있다.

이상 설명한 바와 같이, 본 발명에 따르면, 전원 전압을 강압하여 제1 강압 전압을 생성하는 제1 강압 회로와, 제1 강압 전압을 강압하여 제2 강압 전압을 생성하는 제2 강압 회로를 갖기 때문에, 제2 강압 회로의 소비 전류가 매우 적은 대기 기간이나 파워다운 기간에 있어서도, 제2 강압 전압은 제1 강압 전압을 초과하여 커지는 일은 없고, 메모리 장치의 내부 회로의 오동작을 미연에 방지할 수 있다.

Claims

메모리 장치에 있어서,

워드선과 비트선의 교차 위치에 배치된 복수의 메모리 셀을 갖는 메모리 코어와,

전원 전압을 강압하여 제1 강압 전압 및 상기 제1 강압 전압보다 낮은 제2 강압 전압을 발생시키기 위한 강압 전압 발생 회로와,

구동 전압으로서 상기 제2 강압 전압을 공급받고, 상기 비트선의 전위를 검출하여 상기 비트선을 상기 제2 강압 전압까지 구동하기 위한 센스 앰프를 포함하며,

상기 강압 전압 발생 회로는 상기 제1 강압 전압을 발생시키기 위한 제1 강압 회로와, 상기 제1 강압 전압을 강압하여 상기 제2 강압 전압을 발생시키기 위한 제2 강압 회로를 포함하는 것인, 메모리 장치.
제1항에 있어서, 상기 제2 강압 전압에 대응하는 소비 전류는 제1 동작 기간에서 제1 전류값을 가지며, 제2 동작 기간에서는 상기 제1 전류값보다 낮은 제2 전류값을 갖는 것인, 메모리 장치.
제1항 또는 제2항에 있어서,

프리디코더 또는 커맨드 디코더를 갖는 주변 회로를 더 포함하고,

상기 제1 강압 전압은 상기 센스 앰프 및 상기 주변 회로에 공급되며,

상기 제2 강압 전압은 상기 센스 앰프에 공급되는 것인, 메모리 장치.
제1항 또는 제2항에 있어서, 상기 제1 강압 전압은, 상기 비트선의 전위의 개방을 가속화시키는 과구동 기간에 상기 센스 앰프에 공급되는 것인, 메모리 장치.
메모리 장치에 있어서,

전원 전압을 강압하여 제1 강압 전압 및 상기 제1 강압 전압보다 낮은 제2 강압 전압을 발생시키기 위한 강압 전압 발생 회로와,

상기 제1 강압 전압이 공급되는 주변 회로와,

상기 제2 강압 전압이 공급되는 메모리 코어를 포함하며,

상기 강압 전압 발생 회로는 상기 전원 전압으로부터 상기 제1 강압 전압을 발생시키기 위한 제1 강압 회로와, 상기 제1 강압 전압으로부터 상기 제2 강압 전압을 발생시키기 위한 제2 강압 회로를 포함하는 것인, 메모리 장치.
제5항에 있어서,

상기 제2 강압 전압에 대응하는 소비 전류는 제1 동작 기간에서 제1 전류값을 가지며, 제2 동작 기간에서는 상기 제1 전류값보다 낮은 제2 전류값을 갖는 것인, 메모리 장치.
LSI 장치에 있어서,

전원 전압을 강압하여 제1 강압 전압 및 상기 제1 강압 전압보다 낮은 제2 강압 전압을 발생시키기 위한 강압 전압 발생 회로와,

상기 제1 강압 전압이 공급되는 제1 내부 회로와,

상기 제2 강압 전압이 공급되는 제2 내부 회로를 포함하며,

상기 강압 전압 발생 회로는 상기 전원 전압으로부터 상기 제1 강압 전압을 발생시키기 위한 제1 강압 회로와, 상기 제1 강압 전압으로부터 상기 제2 강압 전압을 발생시키기 위한 제2 강압 회로를 구비하는 것인, LSI 장치.
제7항에 있어서, 상기 제2 강압 전압에 대응하는 소비 전류는 제1 동작 기간에서 제1 전류값을 가지며, 제2 동작 기간에서는 상기 제1 전류값보다 낮은 제2 전류값을 갖는 것인, LSI 장치.