JP5157310B2 - 内部電源回路 - Google Patents

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Description

本発明は，内部電源回路に関し，特に，起動時間を短縮し無駄な電力消費を回避した内部電源回路に関する。
半導体集積回路，特にＤＲＡＭは，高速動作と低消費電力を両立するために供給される外部電源から内部降圧電源を生成する内部電源回路を有する。そして，内部降圧電源により内部回路が動作する。ＤＲＡＭの場合，内部電源回路は，外部供給電源Ｖｄｄよりも低い第１の内部降圧電源Ｖｉｉを生成し，さらに第１の内部降圧電源Ｖｉｉよりも低い第２の内部降圧電源Ｖｐｒ，Ｖｃｐを生成する。また，内部電源回路は，外部供給電源Ｖｄｄよりも高い内部昇圧電源Ｖｐｐも生成する。
第１の内部降圧電源Ｖｉｉは，ＤＲＡＭの周辺回路に供給されると共に，メモリセルアレイを有するメモリコアにも供給される。また，第２の内部降圧電源Ｖｐｒ，Ｖｃｐ及び内部昇圧電源Ｖｐｐはメモリコアに供給される。
第１の内部降圧電源Ｖｉｉは，外部供給電源Ｖｄｄから生成され，一方，第２の内部降圧電源Ｖｐｒ，Ｖｃｐは，第１の内部降圧電源Ｖｉｉから生成される。
上記の理由などから，内部電源回路は，電源起動時において，外部供給電源Ｖｄｄの立ち上がりを監視し，その立ち上がりを検出した後に第１の内部降圧電源生成回路を起動する。また，第１の内部降圧電源Ｖｉｉの立ち上がりを監視し，その立ち上がりを検出した後に第２の内部降圧電源生成回路を起動する。そして，第２の内部降圧電源Ｖｐｒ，Ｖｃｐの立ち上がりが検出されると，内部電源回路は一連の内部電源起動が終了したことを示すスタート信号を出力する。このスタート信号に応答して内部回路が動作を開始する。
内部降圧電源生成回路については，以下の特許文献に記載されている。特許文献１には，２つの内部降圧電源を生成する回路が記載され，特許文献２には内部降圧電源回路が記載されている。
特開２００１−２８１８８号公報 特開平０９−６２３８０号公報
内部電源回路は，前述のとおり，外部供給電源の立ち上がり確認，第１の内部降圧電源生成回路の起動，第１の内部降圧電源の立ち上がり確認，第２の内部降圧電源生成回路の起動，第２の内部降圧電源の立ち上がり確認を，順番に行う。
しかしながら，第１の内部降圧電源生成回路が生成する第１の内部降圧電源から第２の内部降圧電源を生成するので，第１の内部降圧電源の立ち上がり検出後に第２の内部降圧電源生成回路が起動したときに第１の内部降圧電源生成回路に大きな負荷が加えられる。そして，未だ第１の内部降圧電源生成回路が十分に動作していない場合に，上記の加えられた負荷により第１の内部降圧電源が一時的に低下することが予測される。第１の内部降圧電源の一時的な低下は，第２の内部降圧電源生成回路の動作停止を招き，せっかく始まった第２の内部降圧電源の立ち上がりを停止させる。その結果，内部電源回路の起動シーケンスを長引かせるとともに，無駄な電流消費を招くことになる。
そこで，本発明の目的は，電源起動時間を短縮し無駄な電力消費を回避した内部電源回路を提供することにある。
上記の目的を達成するために，本発明の第１の側面によれば，供給電源から内部電源を生成する内部電源回路において，
前記供給電源から第１の内部降圧電源を生成する第１の内部降圧電源生成部と，通常動作状態で前記第１の内部降圧電源から第２の内部降圧電源を生成し，電源起動時において前記第１の内部降圧電源が所定の基準レベルに達する第１のタイミングで，前記第２の内部降圧電源の生成動作を開始する通常用第２の内部降圧電源生成部と，前記第１のタイミングの前から前記第１の内部降圧電源から電流を消費する起動用電源負荷部とを有することを特徴とする内部電源回路を提供する。
上記の目的を達成するために，本発明の第２の側面によれば，供給電源から内部電源を生成する内部電源回路において，前記供給電源から第１の内部降圧電源を生成する第１の内部降圧電源生成部と，
電源起動時に前記第１の内部降圧電源から第２の内部降圧電源を生成する起動用第２の内部降圧電源生成部と，前記電源起動後の通常動作時に前記第１の内部降圧電源から第２の内部降圧電源を生成する通常用第２の内部降圧電源生成部と，前記電源起動時に，前記第１の内部降圧電源生成部と前記起動用第２の内部降圧電源生成部とを並行して動作させ，前記電源起動後に，前記起動用第２の内部降圧電源生成部から前記通常用第２の内部降圧電源生成部に前記第２の内部降圧電源の生成動作を切り換えることを特徴とする内部電源回路を提供する。
本発明の内部電源回路は，電源起動時間を短縮し無駄な電力消費を回避することができる。
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図１は，半導体集積回路の一つであるＤＲＡＭの構成図である。ＤＲＡＭは，外部供給電源Ｖｄｄから内部電源を生成する電源ユニット１０と，第１の内部降圧電源Ｖｉｉや外部供給電源Ｖｄｄが供給される周辺回路１７と，第１，第２の内部降圧電源Ｖｉｉ，Ｖｐｒ／Ｖｃｐ，内部昇圧電源Ｖｐｐが供給されるメモリコア１８とを有する。周辺回路１７は，図示しないメモリコントローラから制御信号ＣＯＮとアドレスＡＤＤとを入力するとともに，入出力データＤＱを入力または出力する。メモリコア１８内には，ワードデコーダ，コラムデコーダ，メモリセルアレイ，センスアンプなどが設けられている。
内部電源回路１０は，外部供給電源Ｖｄｄから参照電圧Ｖｒｅｆを生成する参照電圧生成回路１１と，外部電源Ｖｄｄを昇圧して昇圧電源Ｖｐｐを生成する昇圧電源生成回路１２と，外部電源Ｖｄｄから第１の内部降圧電源Ｖｉｉを生成する第１の内部降圧電源生成回路（Vii生成回路）１３と，第１の内部降圧電源Ｖｉｉから第２の内部降圧電源Ｖｐｒ／Ｖｃｐを生成する第２の内部降圧電源生成回路（Vpr/Vcp生成回路）１５とを有する。さらに，第１，第２の内部降圧電源Ｖｉｉ，Ｖｐｒ／Ｖｃｐの立ち上がりをそれぞれ検出する検出回路１４，１６を有する。
第１の内部降圧電源Ｖｉｉは外部電源Ｖｄｄより低い電位であり，第２の内部降圧電源Ｖｐｒ／Ｖｃｐは第１の内部降圧電源Ｖｉｉより低い電位である。そして，外部供給電源Ｖｄｄと第１の内部降圧電源Ｖｉｉは周辺回路１７に供給される。また昇圧電源Ｖｐｐ，第１の内部降圧電源Ｖｉｉ，第２の内部降圧電源Ｖｐｒ，Ｖｃｐはメモリコア１８に供給される。第１，第２の内部降圧電源で内部回路を動作させることで，低消費電力，高速動作を可能にする。
図２は，ＤＲＡＭ内のメモリコア１８の構成図である。メモリコア１８内には，複数のワード線ＷＬ０，ＷＬ１と，複数のビット線対ＢＬ，／ＢＬと，それらの交差位置に設けられた複数のメモリセルＭＣ０，ＭＣ１とを有するメモリセルアレイと，ワードデコーダ・ドライバＷＤＥＣ／ＷＤＲと，ビット線プリチャージ回路ＰＲＥと，センスアンプＳＡなどが設けられている。ビット線対ＢＬ，／ＢＬは，ビット線トランスファトランジスタＢＴＲ，／ＢＴＲを介してビット線プリチャージ回路ＰＲＥとセンスアンプＳＡとに接続される。ビット線トランスファトランジスタＢＴＲ，／ＢＴＲのゲートはビット線トランスファ駆動回路ＢＴにより制御される。また，センスアンプＳＡはＮチャネル側駆動回路ＮＳＡとＰチャネル側駆動回路ＰＳＡとにより駆動される。
内部電源回路１０により生成される昇圧電源Ｖｐｐは，ワードデコーダ・ワードドライバＷＤＥＣ／ＷＤＲに供給され，ワード線ＷＬが昇圧電源レベルまで駆動される。ビット線トランスファ駆動回路ＢＴも昇圧電源Ｖｐｐで駆動される。第１の内部降圧電源Ｖｉｉは，Ｐチャネル側駆動回路ＰＳＡに供給され，センスアンプＳＡは第１の内部降圧電源Ｖｉｉとグランド電源Ｖｓｓとで駆動する。
それに対して，第２の内部降圧電源Ｖｐｒは，ビット線プリチャージ回路ＰＲＥに接続され，ビット線対ＢＬ，／ＢＬのプリチャージレベルに使用される。また，もう一つの第２の内部降圧電源Ｖｃｐは，メモリセルＭＣ０，ＭＣ１のキャパシタの対向電極に接続される。つまり，内部降圧電源Ｖｐｒはビット線プリチャージ電源であり，内部降圧電源Ｖｃｐはセルプレート電源である。
メモリの動作は次の通りである。まず，ビット線対ＢＬ，／ＢＬが第２の内部降圧電源Ｖｐｒのレベルにプリチャージされた状態で，ワード線ＷＬ０，ＷＬ１のいずれかが内部昇圧電源Ｖｐｐのレベルに駆動され，ビット線対にメモリセルの情報が読み出される。その状態で，センスアンプＳＡが活性化されて，ビット線対のいずれか一方を第１の内部降圧電源Ｖｉｉに引き上げ，いずれか他方をグランド電源Ｖｓｓに引き下げる。
図３は，本実施の形態における内部電源回路の詳細構成図である。図４は，内部電源回路の起動動作波形を示す図である。図３には昇圧電源生成回路は省略されている。内部電源回路の起動シーケンスは以下のとおりである。最初に外部供給電源Vddが投入されると外部供給電源Vddの電圧が立ち上がる。Vdd検出部３０は外部供給電源Ｖｄｄの立ち上がりを監視し，所定の基準レベルまで上昇したことを検出し，Vdd検出信号Vdd_okをＨレベルにする。
このVdd検出信号Vdd_okのHレベルに応答して，参照電圧生成回路であるVref生成部１１とVref検出部３２とが動作開始する。Vref生成部１１は，外部電源Vddから外部電源Vddのレベルに依存しない参照電圧Vrefを生成する。また，Vref生成部１１は，生成した参照電圧Vrefから複数の参照電圧（図示せず）を生成する。この複数の参照電圧は，Vii生成部用にVrefi，Vii検出用にVrefj，Vpr/Vcp生成部用にVrefh,Vrefl,Vpr/Vcp検出部用にVrefpとが含まれ，各内部電源生成部で使用される。Vref検出部３２は，外部電源Vddを電源として動作し，参照電圧Vrefが所定の基準レベルになったのを検出してVref検出信号Vref_okをＨレベルにする。参照電圧Vrefは外部電源Vddのレベルに依存せず一定の電位に維持される。
Vref検出信号Vref_okのHレベルに応答して，Vii生成部（第１の内部降圧電源生成回路）１３とそのVii検出部１４とが動作開始する。Vii生成部１３は，昇圧電源Vpp,外部電源Vdd，参照電圧Vrefから第１の内部降圧電源Viiを生成する。Vii検出部１４は，外部電源Vddを電源として動作し，第１の内部降圧電源Viiが所定の基準レベルになったのを検出してVii検出信号Vii_okをＨレベルにする。
Vii検出信号Vii_okのHレベルに応答して，Vpr/Vcp生成部（第２の内部降圧電源生成回路）１５と，Vpr/Vcp検出部１６が動作開始する。そして，Vpr/Vcp検出部１６は第２の内部降圧電源Vpr/Vcpが所定の基準レベルになったのを検出してVpr/Vcp検出信号Vpr/Vcp_okをＨレベルにする。なお，Vpr/Vcp生成部１５と，Vpr/Vcp検出部１６とは，ビット線プリチャージ電源Vpr用とセルプレート電源Vcp用とそれぞれ別々に設けられる。よって，検出信号もVpr検出信号Vpr_okとVcp検出信号Vcp_okとが生成される。
シーケンサ３３は，Vii検出信号Vii_okがHレベルになり，その後Vpr/Vcp検出信号Vpr/Vcp_okがHレベルになると，その状態をラッチし，シーケンス終了信号Seq_okをHレベルにする。これに応答して，スタータ回路３４は，起動時にHレベルであったスタート信号SttzをLレベルにする。検出回路３２，１４，１６は，スタート信号SttzのLレベルに応答して検出状態を固定する。また，図示されていない内部回路は，このスタート信号SttzのLレベルに応答してそれぞれ対応する内部電源を使用して動作を開始する。この時点で内部電源回路１０は全ての内部電源の起動を終了している。よって，内部回路はそれぞれの動作を適正に開始することができる。
スタート信号SttzがLレベルになった後の通常動作状態では，各電源Vdd,Vii,Vref,Vpr/Vcpの電位の上下関係は，例えば図４に示される通りである。
図５は，Vii生成部とシーケンサの回路図である。Vii生成部１３は，モニタ電圧Vmoniと参照電圧Vrefiとを正負入力端子に入力する差動アンプAmp1と，差動アンプAmp1の出力で駆動されるPチャネルトランジスタP11と，フィードバックループを形成するNチャネルトランジスタN10と抵抗R10と，Vref検出信号Vref_okで駆動されるPチャネルトランジスタP10とを有する。さらに，Vii生成部１３は，制御電圧Vgで駆動されるNチャネルトランジスタN11からなるレギレータを有し，このレギレータのドレイン端子には外部電源Vddが接続され，ソース端子から第１の内部降圧電源Viiが出力される。差動アンプAmp1は，例えば，図７に示される回路と同じであり，ただし電源はVppである。また，レギレータトランジスタN11の電源は外部電源Vddである。
Vii生成部１３では，電源起動時にVref検出信号Vref_okがLレベルであり，トランジスタP10がONとなり，トランジスタP11はOFF状態にある。また，差動アンプAmp1はVref検出信号Vref_ok＝Lにより非動作状態である。そこで，Vref検出信号Vref_okがHレベルになると，トランジスタP10がOFFになり差動アンプAmp1が動作状態になる。その結果，トランジスタP11が差動アンプAmp1の出力に応じて導通する。Vii生成部１３は，差動アンプAmp1のフィードバック動作により，モニタ電圧Vmoniと参照電圧Vrefiとが同じ電位になるよう制御電圧Vgの電位を制御する。したがって，Vii生成部１３が動作開始すると，差動アンプAmp1の出力は低下して出力トランジスタP11をより強く導通させ，制御電圧Vgは上昇する。
そして，昇圧電源Vpp,トランジスタP11，トランジスタN10，抵抗R10の経路で微少電流が流れ，モニタ電圧Vmoniは制御電圧Vgからトランジスタの閾値電圧分低いレベルで上昇する。このモニタ電圧Vmoniが差動アンプAmp1にフィードバックされる。また，制御電圧Vgの上昇に応じてトランジスタN11もより強く導通し，第２の内部降圧電源Viiは制御電圧Vgに追従して上昇する。この時点では，第２の内部降圧電源Viiの駆動負荷は内部回路の寄生容量だけで小さいので，制御電圧Vgと第２の内部降圧電源Viiとはほぼ同じレベルで上昇する。
やがて，モニタ電圧Vmoniが参照電圧Vrefiと等しくなると，差動アンプAmp１の出力が上昇し，出力トランジスタP11の導通状態が浅くなり，制御電圧Vgは一定レベルに維持される。電源起動後の通常状態では，内部回路の電力消費に追従して，レギレータであるNチャネルトランジスタN11が外部電源Vddから電力を供給し，内部降圧電源Viiを所望のレベルに保つ。
Vii生成部１３は，昇圧電源Vppと外部電源Vddとが印加されるので，耐圧の高いトランジスタで回路が構成されている。また，フィードバックループのトランジスタN10と抵抗R10を流れる電流は小さく抑えられ，一方，レギレータのNチャネルトランジスタN11は比較的大きなサイズに設計され，内部降圧電源Viiが十分な電力供給能力を有するように設計される。
シーケンサ３３は，電源起動時においてVii_ok=L，Vpr/Vcp_ok=Lにより，NANDゲート５１の出力はLレベル，NANDゲート５０の出力はHレベルの状態をラッチしている。その結果，インバータ５３の出力であるシーケンス終了信号Seq_okはLレベルになっている。そして，最初にVii検出信号Vii_okがHレベルになると，シーケンサ３３は電源起動時のラッチ状態を維持する。その後，Vpr/Vcp検出信号Vpr/Vcp_okがHレベルになると，インバータ５２の出力がLレベルになり，NANDゲート５１の出力がHレベルになり，NANDゲート５０の出力がLレベルになり，ラッチが反転する。それに応答して，シーケンス終了信号Seq_okはHレベルになる。これが電源起動シーケンスの終了である。
図６は，Vii検出部の回路図である。Vii検出回路１４は，ゲート６０〜６６と差動アンプAmp2とを有し，外部電源Vddで動作する。差動アンプAmp2には第１の内部降圧電源Viiと参照電圧Vrefjとが入力され，内部降圧電源Viiが参照電圧Vrefjまで立ち上がったことを検出する。電源起動時，スタート信号sttzはHレベル，Vref検出信号Vref_okはLレベルであり，NANDゲート６０の２入力が共にHレベル，その出力がLレベルの状態がラッチされている。この状態では，Vii検出信号Vii_okはLレベルである。そこで，Vref検出信号Vref_okがHレベルになり，Vii生成部が動作開始して，内部降圧電源Viiが参照電圧Vrefjまで立ち上がると，差動アンプAmp2の出力がHレベルからLレベルになり，Vii検出信号Vii_okがHレベルになる。その後，スタート信号sttzがLレベルになると，NANDゲート６１の２入力が共にHレベルになりその出力がLレベルになり，この状態がラッチされる。よって，スタート信号sttz＝Lレベル後は，Vii検出信号Vii_okがHレベルに固定される。
この差動アンプAmp２は，図７に示される回路であり，但し電源は外部電源Vddであり，トランジスタN20のゲートにはVref_okが入力される。
図７は，Vpr/Vcp生成部の回路図である。図中，差動アンプAmpの回路図も示されている。実際には，Vpr生成部とVcp生成部とが別々に設けられるが，両回路は同じであるので，簡単のために図７に両回路を示している。Vpr/Vcp生成部１５は，第１の内部降圧電源Viiを動作電源に利用し，CMOSプッシュプル回路を構成するトランジスタP15とN14を有し，これらのトランジスタのゲートが差動アンプAmp3，Amp４の出力によりそれぞれ駆動される。差動アンプAmp3,4の電源も内部降圧電源Viiである。
差動アンプAmp3の２つの入力端子には，出力の内部降圧電源Vpr/Vcpと参照電圧Vrefhとが入力され，差動アンプAmp4の２つの入力端子には，出力の内部降圧電源Vpr/Vcpと参照電圧Vreflとが入力される。参照電圧Vrefh,Vreflは，Vrefl>Vrefhの関係になっている。また，トランジスタP14,P16はVii検出信号Vii_okにより制御される。
電源起動時はVii検出信号Vii_ok＝Lであり，トランジスタP14,P16が共にON状態であり，差動アンプAmp3,4の出力はHレベルにクランプされ，出力トランジスタP15はOFF,N14はON状態にあり，Vpr/Vcp生成部は非動作状態にある。よって，出力の内部降圧電源Vpr/VcpはLレベルである。その後，Vii検出信号Vii_ok=Hになると，上記のクランプ状態が解除され，差動アンプAmp3,4が起動し，その差動アンプ出力によりプッシュプル回路の両トランジスタP15,N14のゲートが制御され，Vpr/Vcp生成部の動作が開始する。
いま仮に，出力の内部降圧電源Vpr/Vcpが参照電圧Vrefhより低いレベルになると，差動アンプAmp3の出力は低いレベルになり，トランジスタP15が導通し出力の内部降圧電源Vpr/Vcpのレベルを上昇させる。そして，内部降圧電源Vpr/Vcpが低レベル側の参照電圧Vrefhより高くなると差動アンプAmp3の出力はHレベルになり，トランジスタP15が非導通になる。その結果，出力の内部降圧電源Vpr/Vcpのレベルの上昇は停止する。逆に，出力の内部降圧電源Vpr/Vcpが高レベル側の参照電圧Vreflより高いレベルになると，差動アンプAmp4の出力は高いレベルになり，トランジスタN14が導通し出力の内部降圧電源Vpr/Vcpのレベルを下降させる。そして，内部降圧電源Vpr/Vcpが高レベル側の参照電圧Vreflより低くなると差動アンプAmp4の出力はLレベルになり，トランジスタN14が非導通になる。その結果，出力の内部降圧電源Vpr/Vcpのレベルの低下は停止する。
上記のフィードバック制御とプッシュプル動作により，出力の内部降圧電源Vpr/Vcpのレベルは，参照電圧VreflとVrefhとの間のレベル領域内に維持される。また，Vii検出信号Vii_ok＝Hレベルに応答して，Vpr/Vcp生成部が動作を開始し，開始時の電力消費により第１の内部降圧電源Viiの上昇は一時的に停滞する。
Vpr/Vcp生成部は，低い電位の内部降圧電源Viiで動作するため，耐圧の低いトランジスタで構成される。具体的にはサイズが小さくゲート酸化膜が薄いトランジスタである。そして，内部降圧電源Viiが適正なレベルに立ち上がった後でなければ，Vpr/Vcp生成部の動作を開始させることはできない。
図８は，Vpr/Vcp検出部とスタータの回路図である。Vpr/Vcp検出部１６は，電源Vddにより動作し，回路図は図６のVii検出部と同じである。ただし，差動アンプAmp5は内部降圧電源Vpr/Vcpと参照電圧Vrefpとを入力し，検出部を起動する制御信号はVii検出信号Vii_okである。このVpr/Vcp検出部１６の動作は，Vii検出部と同様であり，Vii検出信号Vii_okがHレベルになった後，差動アンプAmp５が内部降圧電源Vpr/Vcpが参照電圧Vrefpを超えたことを検出すると，Vpr/Vcp検出信号Vpr/Vcp_okをHレベルにする。そして，スタート信号Sttz=Lレベルでこの状態が固定される。
スタータ３４は，電源Vddで動作するインバータ８８を有し，シーケンス終了信号Seq_ok=Hに応答して，スタート信号SttzをLレベルにする。
［Vii生成部１３の問題点］
次に，図５のVii生成部１３の問題点について説明する。図９は，第１の内部降圧電源Viiの消費電流依存性と制御電圧依存性を示す図である。第１の内部降圧電源Viiは，NMOSレギレータN11の駆動動作により外部電源Vddから電力を供給される。そして、内部回路による電力消費が上昇し電源電流iViiが増大すると、電源Viiのレベルが低下する。つまり，図９（Ａ）に示されるとおり，内部降圧電源Viiは電源電流iViiに依存する特性を有し，電源電流iViiが増大するとその電位が低下する。
第１の内部降圧電源Viiの電位は，NMOSレギレータN11のゲートの制御電圧Vgからトランジスタの閾値電圧Vthだけい低い電位になる。つまり，図９（Ｂ）に示されるとおり，第１の内部降圧電源Viiは，制御電圧Vgの電位に依存する特性を有し，制御電圧Vgが低下すると内部降圧電源Viiも低下する。
図１０は，Vii生成部の問題点を示す図である。前述したとおり，Vpr/Vcp生成部１５は，第１の内部降圧電源Viiが所定の基準レベルVrefiまで立ち上がった時ｔ１に生成されるVii検出信号Vii_ok=Hレベルに応答して，第２の内部降圧電源Vpr/Vcpの生成動作を開始する。第１の内部降圧電源Viiは未だ内部回路で消費されていないので，Vii生成部１３の出力端Viiには時間ｔ１で初めて負荷がかかることになる。よって，時間ｔ１で，Vpr/Vcp生成部１５のプッシュプル回路のトランジスタP15の導通により内部降圧電源Viiの電源電流iViiが増加する。時間ｔ１では，制御電圧Vgは未だ飽和レベルに達していないので，電源電流iViiの増加により立ち上がりかけた第１の内部降圧電源Viiの電位が一時的に低下する（図中１００参照）。
この内部降圧電源Viiの一時的な低下に応答して，時間ｔ２でVii検出信号Vii_okがLレベルに切り替わると，Vpr/Vcp生成部１５の動作が停止するとともに，Vpr/Vcp生成部１５のトランジスタP16がON状態になりトランジスタN14がONして，第２の内部降圧電源Vpr/VcpがグランドVssレベルまで低下することになる（図中１０２参照）。つまり，第１の内部降圧電源Viiの低下によりVpr/Vcp生成部１５が停止し，せっかく立ち上がりかけた第２の内部降圧電源Vpr/Vcpがもとのグランドレベルに戻ってしまう。
そして，Vii生成部１３では，制御電圧Vgの上昇に伴い，第１の内部降圧電源ViiはVg-Vthのレベルで上昇し，時間ｔ３で再度Vii検出信号Vii_okがHレベルになり，Vpr/Vcp生成部１５が動作を再開する。今度は，制御電圧Vgが十分に高いレベルにあるので，第１の内部降圧電源Viiのレベルが低下することはない。
以上の通り，時間ｔ１，ｔ２，ｔ３の一連の動作により，第１に，図中１０２で示した無駄な電流消費が発生し，第２に，内部電源の起動シーケンスが長くなる。
［実施の形態］
図１１は，第１の実施の形態における内部電源回路の構成図である。図３と同じ引用番号が与えられている。図１１の内部電源回路は，図３の内部電源回路とは起動用Vii負荷部１１０が追加されている点で異なり，それ以外の構成は同じである。また，各回路の構成も図５〜８で示した構成と同じである。起動用Vii負荷部１１０は，電源起動開始から第１の内部降圧電源Viiから電流を消費する負荷として動作し，内部降圧電源Viiが立ち上がってVii検出信号Vii_ok=Hになるとその電流消費を停止する。そして，Vpr/Vcp生成部１５が動作を開始し内部降圧電源Viiから電流を消費する負荷になる。
図１２は，起動用Vii負荷部１１０の具体的回路図である。図１２（Ａ）のVii負荷部１１０は，外部電源Vddで動作するインバータ１２０と，内部降圧電源ViiとグランドVssとの間に接続されたNチャネルトランジスタN21とで構成される。また，図１２（Ｂ）のVii負荷部１１０は，外部電源Vddで動作するインバータ１２２と，内部降圧電源ViiとグランドVssとの間に接続された抵抗R2及びNチャネルトランジスタN22とで構成される。
いずれのVii負荷部も，電源起動時にVii検出信号Vii_ok=Lによりインバータ１２０，１２２の出力がHレベルになり，トランジスタN21,N22がON状態になっている。そして，Vii生成部１３が動作を開始して第１の内部降圧電源Viiが立ち上がり始めると，Vii負荷部が電流消費を開始し，図５のNMOSレギレータN11を介して内部降圧電源Viiに電流が流れる。そのため，Vii生成部１３の動作開始により制御電圧Vgが上昇しても，内部降圧電源Viiはそれに追従することなく低い電位に抑えられ，制御電圧VgからトランジスタN11の閾値電圧Vth低いレベルで立ち上がる。
起動時Vii負荷部１１０の消費電流は，Vpr/Vcp生成部１５による消費電流と同程度またはそれ以上であることが望ましい。
図１３は，第１，第２の実施の形態の電源起動時の波形図である。図１３（Ａ）に示されるとおり，Vref検出信号Vref_ok=Hレベルに応答して，Vii生成部１３が動作開始し，制御電圧Vgが立ち上がる。そして，第１の内部降圧電源Viiは，起動用Vii負荷部１１０による電流消費により，制御電圧Vgから閾値電圧Vth低いレベルで立ち上がる。やがて，Vii検出信号Vii_ok=Hに応答して，Vpr/Vcp生成部１５が動作を開始するとともに，図１２の起動用Vii負荷部のトランジスタN21,N22がOFFになる。この切り替わりの時，起動用Vii負荷部１１０による電源電流iViiの電流量が，Vpr/Vcp生成部１５による電流量と同程度またはそれ以上であるので，Vpr/Vcp生成部１５の動作開始に伴って第１の内部降圧電源Viiの電位が下がることはない。
図１３に示されるとおり，第１の内部降圧電源Viiの立ち上がりは，制御電圧Vgと同じレベルで追従することはないが，内部降圧電源Viiの電位が低下して動作開始したVpr/Vcp生成部１５が一旦動作を停止して，図１０の１０２のような無駄に電流を消費することはない。
図１４は，第２の実施の形態における内部電源回路の構成図である。第２の実施の形態の内部電源回路は，図１１の第１の実施の形態の起動用Vii負荷部１１０の代わりに，起動用Vpr/Vcp生成部１４０を設けている。起動用Vpr/Vcp生成部１４０は，Vii生成部１３がVii生成を開始するときから動作を開始し，第２の内部降圧電源Vpr/Vcpの生成を第１の内部降圧電源Viiの生成と並行して行う。そして，その後起動用Vpr/Vcp生成部１４０は動作を停止し，通常用Vpr/Vcp生成部１５のみで第２の内部降圧電源Vpr/Vcpの生成を行う。つまり，少なくとも電源起動後は，起動用Vpr/Vcp生成部１４０は動作停止し，通常用Vpr/Vcp生成部１５が動作を行う。起動用Vpr/Vcp生成部１４０の動作停止のタイミングは，例えば，Vii検出信号Vii_ok＝Hまたはスタート信号Sttz＝Lのいずれかが好ましい。
図１５は，第２の実施の形態における起動用Vpr/Vcp生成部の回路図である。起動用Vpr/Vcp生成部１４０は，参照電圧Vrefhと内部降圧電源Vpr/Vcpとを入力する差動アンプAmp6と，差動アンプの出力で駆動され内部降圧電源Vpr/Vcpを出力するプッシュトランジスタP24とで構成されている。つまり，図７に示したVpr/Vcp生成部１５のプッシュ側の回路構成と等価である。さらに，起動用Vpr/Vcp生成部１４０は，NANDゲート１５０，インバータ１５２，１５３，トランジスタP23とを有し，インバータ１５２の出力n152が差動アンプAmp6の活性化信号になっている。また，NANDゲート１５０の入力は， Vii検出信号Vii_okまたはスタート信号Sttzのいずれかと，Vref検出信号Vref_okである。
起動用Vpr/Vcp生成部１４０は，第１の内部降圧電源Viiが立ち上がる前から動作する必要があるため，内部降圧電源Vpr/Vcpが参照電圧Vrefhを超えたか否かを検知する差動アンプAmp6の電源を内部降圧電源Viiではなく外部電源Vddにしている。また，他のゲート１５０〜１５３も外部電源Vddにしている。ただし，トランジスタP24の電源は内部降圧電源Viiで電源電流iViiを消費する。
図１３（Ｂ）の動作波形に示されるとおり，Vref検出信号Vref_ok=Hに応答してNANDゲート１５０の出力がLレベル，インバータ１５２の出力n152がHレベルになる。それにより，クランプトランジスタP23がOFFになり，差動アンプAmp6が活性化し，起動用Vpr/Vcp生成部１４０が動作開始する。最初は差動アンプAmp6の出力がHレベルになり，プッシュトランジスタP24が導通して第１の内部降圧電源Viiから電流を消費し，第２の内部降圧電源Vpr/Vcpを立ち上げる。Vref検出信号Vref_ok=Hに応答して，Vii生成部１３も動作を開始し，制御電圧Vgが上昇開始するが，起動用Vpr/Vcp生成部１４０の電流消費により，第１の内部降圧電源Viiは制御電圧VgからVth低いレベルで上昇していく。
やがて，第１の内部降圧電源Viiが所定の基準レベルに立ち上がると，Vii検出信号Vii_ok＝Hになり，起動用Vpr/Vcp生成部１４０では，ノードn152＝LによりクランプトランジスタP23がONして，その生成動作が停止する。同時に，Vii検出信号Vii_ok＝Hに応答して，通常用Vpr/Vcp生成部１５が動作を開始し，第２の内部降圧電源Vpr/Vcpの立ち上がりを継続する。起動用Vpr/Vcp生成部１４０の消費電流を通常用Vpr/Vcp生成部１５の消費電流と同等またはそれ以上にしておけば，第１の実施の形態と同様の理由で，第１の内部降圧電源Viiの立ち上がり動作が立ち下がり動作に反転することはなく，Vpr/Vcp生成部１５が停止して電流の無駄が発生することはない。しかも，起動用Vpr/Vcp生成部１４０の消費電流は，第２の内部降圧電源Vpr/Vcpの立ち上がりに寄与するので電流消費の利用効率を高めることができる。
図１５中に破線で示すとおり，Vii検出信号Vii_okの代わりにスタート信号SttzをNANDゲート１５０に入力してもよい。この場合は，起動時Vpr/Vcp生成部１４０は，スタート信号Sttz=Lになるまで動作する。つまり，Vii検出信号Vii_ok=Hからスタート信号Sttz=Lまでの期間は，起動用Vpr/Vcp生成部１４０と通常用Vpr/Vcp生成部１４の両方が第２の内部降圧電源Vpr/Vcpの立ち上がり動作を行うことになる。
第２の実施の形態でも，Vii検出信号Vii_ok=Hになって通常用Vpr/Vcp生成部１５が動作開始したときに，第１の内部降圧電源Viiが低下することがなく，無駄な電流消費は回避される。しかも，第２の内部降圧電源Vpr/Vcpは，起動用Vpr/Vcp生成部１４０により早い段階（図１３（Ｂ）中のVii_ok＝Hより早い段階１３０）から立ち上がるので，その分立ち上がり時間を短縮することができる。
図１６は，第３の実施の形態における内部電源回路の構成図である。この内部電源回路は，図１１に示した第１の実施の形態と同様に，起動用Vii負荷部１１０を設けて電源起動時から第１の内部降圧電源Viiから電流消費するようにしている。ただし，第１の実施の形態と異なり，シーケンサ３３をシーケンサ３３Ａとシーケンサ３３Ｂにしている。シーケンサ３３ＡがVii検出信号Vii_ok=Hをラッチして第１のシーケンス終了信号Seqa_ok=Hを出力し，シーケンサ３３ＢがVpr/Vcp検出信号Vpr/Vcp_ok=Hをラッチして第２のシーケンス終了信号Seqb_ok=Hを出力する。起動用Vii負荷部１１０は，第１のシーケンス終了信号Seqa_ok=Hに応答して動作を停止する。そして，通常動作用のVpr/Vcp生成部１５は，Vii検出信号Vii_ok＝Hではなく，第１のシーケンス終了信号Seqa_ok=Hに応答して動作を開始する。
図１７は，２つのシーケンサの回路図である。いずれも２つのNANDゲートを交差接続したラッチ回路であり，図５に示したシーケンサと同様の回路構成である。シーケンサ３３Ａは，Vref検出信号Vref_ok=Hになった後にVii検出信号Vii_ok=Hをラッチして第１のシーケンス終了信号Seqa_ok=Hを出力し，シーケンサ３３Ｂは，第１のシーケンス終了信号Seqa_ok=Hになった後にVpr/Vcp検出信号Vpr/Vcp_ok=Hをラッチして第２のシーケンス終了信号Seqb_ok=Hを出力する。
起動用Vii負荷部１１０は，図１２に示した回路と同じであり，ただし，Vii検出信号Vii_okの代わりに，第１のシーケンス終了信号Seqa_okを入力する。同様に，通常用Vpr/Vcp生成部１５も，図７に示した回路と同じであるが，ただし，Vii検出信号Vii_okの代わりに，第１のシーケンス終了信号Seqa_okを入力する。
図１８は，第３，第４の実施の形態の起動時の動作波形図である。図１８（Ａ）の第３の実施の形態の動作波形図に示されるとおり，最初にVii検出信号Vii_ok=Hになると，シーケンサ３３Ａが第１のシーケンス終了信号Seqa_ok=Hを出力し，通常用Vpr/Vcp生成部１５が動作を開始する。
このとき，図１２に示した起動用Vii負荷部のトランジスタN21,N22が製造プロセスのばらつきや温度条件などにより十分な消費電流を有していない場合は，通常用Vpr/Vcp生成部１５の消費電流のほうが大きい場合が予測される。その場合は，Vii生成部１３の負荷が増大し一時的に第１の内部降圧電源Viiが低下し，Vii検出信号Vii_okがLレベルになる。
しかし，第３の実施の形態では，最初のVii検出信号Vii_ok=Hをラッチして生成した第１のシーケンス終了信号Seqa_ok=Hで，通常用Vpr/Vcp生成部１５を動作開始し，起動用Vii負荷部１１０を停止している。よって，通常用Vpr/Vcp生成部１５が動作開始した時に，第１の内部降圧電源Viiが低下してVii検出信号Vii_okがLレベルになっても，第１のシーケンス終了信号Seqa_ok=Hは維持されるので，通常用Vpr/Vcp生成部１５が一時的に動作を停止することはない。その結果，図１０中１０２のような無駄な電流消費は回避される。
図１９は，第４の実施の形態における内部電源回路の構成図である。この内部電源回路は，図１４に示した第２の実施の形態と同様に，起動用Vpr/Vcp生成部１４０を設けて電源起動時から第１の内部降圧電源Viiから電流消費するようにしている。ただし，第３の実施の形態と同様に，シーケンサ３３Ａとシーケンサ３３Ｂとを有し，起動用Vpr/Vcp生成部１４０は，第１のシーケンス終了信号Seqa_ok=Hに応答して動作を停止し，通常用Vpr/Vcp生成部１５は，第１のシーケンス終了信号Seqa_ok=Hに応答して動作を開始する。
図２０は，第４の実施の形態における起動用Vpr/Vcp生成部の回路図である。回路構成は，図１５に示した第２の実施の形態での起動用Vpr/Vcp生成部と同じであり，ただし，停止制御信号として第１のシーケンス終了信号Seqa_okが入力されている。よって，起動用Vpr/Vcp生成部１４０は，Vref検出信号Vref_ok=Hで動作開始し，第１のシーケンス終了信号Seqa_ok＝Hで動作停止する。また，通常用Vpr/Vcp生成部１５は，図７に示した回路と同じであり，ただし，動作開始信号がVii検出信号Vii_ok＝Hに代えて第１のシーケンス終了信号Seqa_ok=Hになる。
図１８（Ｂ）の動作波形図に示したとおり，最初のVii検出信号Vii_ok=Hをラッチして生成した第１のシーケンス終了信号Seqa_ok=Hで，通常用Vpr/Vcp生成部１５を動作開始し，起動用Vpr/Vcp生成部１４０を停止している。よって，通常用Vpr/Vcp生成部１５が動作開始した時に，第１の内部降圧電源Viiが低下してVii検出信号Vii_okがLレベルになっても，第１のシーケンス終了信号Seqa_ok=Hは維持されるので，通常動作用のVpr/Vcp生成部１５が一時的に動作を停止することはない。その結果，図１０中１０２のような無駄な電流消費は回避される。
図２１は，第５の実施の形態における内部電源回路の構成図である。この内部電源回路は，図１９の起動用Vpr/Vcp生成部１４０の停止制御信号を第１のシーケンス終了信号Seqa_okに代えて，スタート信号Sttzにしている。それ以外の構成は，第４の実施の形態と同じである。また，第５の実施の形態における内部電源回路の起動時の動作波形は，図１８（Ｂ）と同様である。
図２２は，第５の実施の形態における起動用Vpr/Vcp生成部の回路図である。図２０の起動用Vpr/Vcp生成部と異なり，スタート信号Sttz＝Hで動作を停止している。つまり，起動用Vpr/Vcp生成部１４０は，Vref検出信号Vref_ok=Hに応答して動作を開始する。これにより，Vii生成部１３の出力Viiから負荷電流を消費し，内部降圧電源Viiが制御電圧VgよりVth低いレベルで立ち上がる。
そして，第１のシーケンス終了信号Seqa_ok＝Hで，通常用Vpr/Vcp生成部１５も動作開始し，起動用Vpr/Vcp生成部１４０と通常用Vpr/Vcp生成部１５の両方で第２の内部降圧電源Vpr/Vcpを立ち上げる。そのため，その立ち上がりが速くなる。若しくは，起動用Vpr/Vcp生成部１４０の回路を構成するトランジスタサイズを小さくすることができる。
その後，第２の内部降圧電源Vpr/Vcpが所定のレベルまで立ち上がり，第２のシーケンサ３３Ｂが第２のシーケンス終了信号Seqb_ok=Hを出力すると，スタート信号Sttz=Lとなり，それに応答して，起動用Vpr/Vcp生成部１４０が動作を停止する。
以上のように，第５の実施の形態では，Vref検出信号Vref_ok=Hで起動用Vpr/Vcp生成部１４０が動作を開始し，最初のVii検出信号Vii_ok=Hからスタート信号Sttz=Lまでの期間は，起動用Vpr/Vcp生成部１４０と通常用Vpr/Vcp生成部１５の両方が動作する。そして，スタート信号Sttz=Lで起動用Vpr/Vcp生成部１４０が停止する。よって，第５の実施の形態の場合，起動時のVii負荷電流により第１の内部降圧電源Viiのレベル変動を抑制すると共に，起動時のVii負荷電流を無駄なく利用できる。さらに，起動用Vpr/Vcp生成部１４０の回路規模を小さく抑えることができる。
第５の実施の形態では，好ましくは，起動用Vpr/Vcp生成部１４０の消費電流が，通常用Vpr/Vcp生成部１５の消費電流と同等またはそれより小さい。
以上のとおり，上記の実施の形態によれば，内部電源回路において，第１の内部降圧電源Vii生成部が第１の内部降圧電源Viiを立ち上げた後に，その電源Viiを利用する第２の内部降圧電源Vpr/Vcp生成部が動作を開始した時に，第１の内部降圧電源Viiのレベルが一時的に低下することが回避される。よって，無駄な起動時の電流消費が抑制され，起動シーケンスが短くなる。

以上の実施の形態をまとめると，次の付記のとおりである。
（付記１）
供給電源から内部電源を生成する内部電源回路において，
前記供給電源から第１の内部降圧電源を生成する第１の内部降圧電源生成部と，
通常動作状態で前記第１の内部降圧電源から第２の内部降圧電源を生成し，電源起動時において前記第１の内部降圧電源が所定の基準レベルに達する第１のタイミングで，前記第２の内部降圧電源の生成動作を開始する通常用第２の内部降圧電源生成部と，
前記第１のタイミングの前から前記第１の内部降圧電源から電流を消費する起動用電源負荷部とを有することを特徴とする内部電源回路。
（付記２）付記１において，
前記起動用電源負荷部が，前記第１の内部降圧電源から消費する電流により前記第２の内部降圧電源を立ち上げる起動用第２の内部降圧電源生成部を含むことを特徴とする内部電源回路。
（付記３）付記１において，
前記起動用電源負荷部が，前記第１のタイミング後に前記電流消費を停止することを特徴とする内部電源回路。
（付記４）付記２において，
前記起動用第２の内部降圧電源生成部が，前記第１のタイミング後に前記立ち上げ動作を停止することを特徴とする内部電源回路。
（付記５）付記４において，
前記起動用第２の内部降圧電源生成部が，前記第１のタイミング後であって前記第２の内部降圧電源が所定の基準レベルに達する第２のタイミング後に前記立ち上げ動作を停止することを特徴とする内部電源回路。
（付記６）付記２において，
前記通常用第２の内部降圧電源生成部は，前記第２の内部降圧電源と参照電圧との電位差に応じた制御信号を出力する通常用差動アンプと，前記通常用差動アンプの制御信号に応じて前記第２の内部降圧電源を上昇または低下させる通常用出力トランジスタとを有し，前記通常用差動アンプと出力トランジスタは前記第１の内部降圧電源を電源として使用し，
前記起動用第２の内部降圧電源生成部は，前記第２の内部降圧電源と参照電圧との電位差に応じた制御信号を出力する起動用差動アンプと，前記起動用差動アンプの制御信号に応じて前記第２の内部降圧電源を上昇させる起動用出力トランジスタとを有し，前記起動用差動アンプは前記供給電源を電源として使用し，前記起動用出力トランジスタは前記第１の内部降圧電源を電源として使用することを特徴とする内部電源回路。
（付記７）
供給電源から内部電源を生成する内部電源回路において，
前記供給電源から第１の内部降圧電源を生成する第１の内部降圧電源生成部と，
電源起動時に前記第１の内部降圧電源から第２の内部降圧電源を生成する起動用第２の内部降圧電源生成部と，
前記電源起動後の通常動作時に前記第１の内部降圧電源から第２の内部降圧電源を生成する通常用第２の内部降圧電源生成部と，
前記電源起動時に，前記第１の内部降圧電源生成部と前記起動用第２の内部降圧電源生成部とを並行して動作させ，
前記電源起動後に，前記起動用第２の内部降圧電源生成部から前記通常用第２の内部降圧電源生成部に前記第２の内部降圧電源の生成動作を切り換えることを特徴とする内部電源回路。
（付記８）付記７において，
前記第１の内部降圧電源が所定の基準レベルに達する第１のタイミングで，前記通常用第２の内部降圧電源が動作を開始し，
前記第１のタイミングで，前記起動用第２の内部降圧電源生成部が動作を停止することを特徴とする内部電源回路。
（付記９）付記７において，
前記第１の内部降圧電源が所定の基準レベルに達する第１のタイミングで，前記通常用第２の内部降圧電源が動作を開始し，
前記起動用第２の内部降圧電源生成部は，前記第１のタイミングより前から動作を開始し，前記第２の内部降圧電源が所定の基準レベルに達する第２のタイミングで動作を停止することを特徴とする内部電源回路。
（付記１０）付記７において，
前記通常用第２の内部降圧電源生成部は，前記第２の内部降圧電源と参照電圧との電位差に応じた制御信号を出力する通常用差動アンプと，前記通常用差動アンプの制御信号に応じて前記第２の内部降圧電源を上昇または低下させる通常用出力トランジスタとを有し，前記通常用差動アンプと出力トランジスタは前記第１の内部降圧電源を電源として使用し，
前記起動用第２の内部降圧電源生成部は，前記第２の内部降圧電源と参照電圧との電位差に応じた制御信号を出力する起動用差動アンプと，前記起動用差動アンプの制御信号に応じて前記第２の内部降圧電源を上昇させる起動用出力トランジスタとを有し，前記起動用差動アンプは前記供給電源を電源として使用し，前記起動用出力トランジスタは前記第１の内部降圧電源を電源として使用することを特徴とする内部電源回路。
（付記１１）付記７において，
さらに，前記第１の内部降圧電源が所定の基準レベルに達する第１のタイミング時に生成される第１の内部降圧電源検出信号をラッチして第１のシーケンス終了信号を生成する第１のシーケンサと，
前記第２の内部降圧電源が所定の基準レベルに達する第２のタイミング時に生成される第２の内部降圧電源検出信号をラッチして第２のシーケンス終了信号を生成する第２のシーケンサとを有し，
前記第１のシーケンス終了信号に応答して，前記通常用第２の内部降圧電源生成部が動作を開始し，
前記第２のシーケンス終了信号に応答して，前記第１，第２の内部降圧電源を前記内部電源回路以外の内部回路に供給開始することを特徴とする内部電源回路。
（付記１２）付記７において，
さらに，前記第１のタイミング時に生成される第１の内部降圧電源検出信号をラッチして第１のシーケンス終了信号を生成する第１のシーケンサと，
前記第２の内部降圧電源が所定の基準レベルに達する第２のタイミング時に生成される第２の内部降圧電源検出信号をラッチして第２のシーケンス終了信号を生成する第２のシーケンサとを有し，
前記第１のシーケンス終了信号に応答して，前記通常用第２の内部降圧電源生成部が動作を開始し，
前記第２のシーケンス終了信号に応答して，前記起動用第２の内部降圧電源生成部が動作を停止することを特徴とする内部電源回路。
（付記１３）付記１乃至１２のいずれかにおいて，
前記第１の内部降圧電源は前記第２の内部降圧電源より低い電位を有し，
前記第１の内部降圧電源生成部は第１の耐圧を有するトランジスタを有し，前記通常用第２の内部降圧電源生成部は前記第１の耐圧より低い第２の耐圧を有するトランジスタを有することを特徴とする内部電源回路。
半導体集積回路の一つであるＤＲＡＭの構成図である。 ＤＲＡＭ内のメモリコアの構成図である。 本実施の形態における内部電源回路の詳細構成図である。 内部電源回路の起動動作波形を示す図である。 Vii生成部とシーケンサの回路図である。 Vii検出部の回路図である。 Vpr/Vcp生成部の回路図である。 Vpr/Vcp検出部とスタータの回路図である。 第１の内部降圧電源Viiの消費電流依存性と制御電圧依存性を示す図である。 Vii生成部の問題点を示す図である。 第１の実施の形態における内部電源回路の構成図である。 起動用Vii負荷部の具体的回路図である。 第１，第２の実施の形態の電源起動時の波形図である。 第２の実施の形態における内部電源回路の構成図である。 第２の実施の形態における起動用Vpr/Vcp生成部の回路図である。 第３の実施の形態における内部電源回路の構成図である。 ２つのシーケンサの回路図である。 第３，第４の実施の形態の起動時の動作波形図である。 第４の実施の形態における内部電源回路の構成図である。 第４の実施の形態における起動用Vpr/Vcp生成部の回路図である。 第５の実施の形態における内部電源回路の構成図である。 第５の実施の形態における起動用Vpr/Vcp生成部の回路図である。
符号の説明
Vdd：供給電源 Vref:参照電圧
Vii:第１の内部降圧電源 Vpr/Vcp：第２の内部降圧電源
１３：第１の内部降圧電源生成部（Vii生成部）
１５：通常用第２の内部降圧電源生成部（通常用Vpr/Vcp生成部）
１４０：起動用第２の内部降圧電源生成部（起動用Vpr/Vcp生成部）

Claims (8)

  1. 供給電源から内部電源を生成する内部電源回路において，
    前記供給電源から第１の内部降圧電源を生成する第１の内部降圧電源生成部と，
    通常動作状態で前記第１の内部降圧電源から第２の内部降圧電源を生成し，電源起動時において前記第１の内部降圧電源が所定の基準レベルに達する第１のタイミングで，前記第２の内部降圧電源の生成動作を開始する通常用第２の内部降圧電源生成部と，
    前記第１のタイミングの前から前記第１の内部降圧電源から電流を消費して前記第２の内部降圧電源を立ち上げる起動用第２の内部降圧電源生成部とを有することを特徴とする内部電源回路。
  2. 請求項１記載の内部電源回路において，
    前記起動用第２の内部降圧電源生成部が，前記第１のタイミング後に前記立ち上げ動作を停止することを特徴とする内部電源回路。
  3. 請求項２記載の内部電源回路において，
    前記起動用第２の内部降圧電源生成部が，前記第１のタイミング後であって前記第２の内部降圧電源が所定の基準レベルに達する第２のタイミング後に前記立ち上げ動作を停止することを特徴とする内部電源回路。
  4. 請求項１記載の内部電源回路において，
    前記通常用第２の内部降圧電源生成部は，前記第２の内部降圧電源と参照電圧との電位差に応じた制御信号を出力する通常用差動アンプと，前記通常用差動アンプの制御信号に応じて前記第２の内部降圧電源を上昇または低下させる通常用出力トランジスタとを有し，前記通常用差動アンプと出力トランジスタは前記第１の内部降圧電源を電源として使用し，
    前記起動用第２の内部降圧電源生成部は，前記第２の内部降圧電源と参照電圧との電位差に応じた制御信号を出力する起動用差動アンプと，前記起動用差動アンプの制御信号に応じて前記第２の内部降圧電源を上昇させる起動用出力トランジスタとを有し，前記起動用差動アンプは前記供給電源を電源として使用し，前記起動用出力トランジスタは前記第１の内部降圧電源を電源として使用することを特徴とする内部電源回路。
  5. 供給電源から内部電源を生成する内部電源回路において，
    前記供給電源から第１の内部降圧電源を生成する第１の内部降圧電源生成部と，
    電源起動時に前記第１の内部降圧電源から第２の内部降圧電源を生成する起動用第２の内部降圧電源生成部と，
    前記電源起動後の通常動作時に前記第１の内部降圧電源から前記第２の内部降圧電源を生成する通常用第２の内部降圧電源生成部と，
    前記電源起動時に，前記第１の内部降圧電源生成部と前記起動用第２の内部降圧電源生成部とを並行して動作させ，
    前記電源起動後に，前記起動用第２の内部降圧電源生成部から前記通常用第２の内部降圧電源生成部に前記第２の内部降圧電源の生成動作を切り換えることを特徴とする内部電
    源回路。
  6. 請求項５記載の内部電源回路において，
    前記第１の内部降圧電源が所定の基準レベルに達する第１のタイミングで，前記通常用第２の内部降圧電源が動作を開始し，
    前記起動用第２の内部降圧電源生成部は，前記第１のタイミングより前から動作を開始し，前記第２の内部降圧電源が所定の基準レベルに達する第２のタイミングで動作を停止することを特徴とする内部電源回路。
  7. 請求項５記載の内部電源回路において，
    前記通常用第２の内部降圧電源生成部は，前記第２の内部降圧電源と参照電圧との電位差に応じた制御信号を出力する通常用差動アンプと，前記通常用差動アンプの制御信号に応じて前記第２の内部降圧電源を上昇または低下させる通常用出力トランジスタとを有し，前記通常用差動アンプと出力トランジスタは前記第１の内部降圧電源を電源として使用し，
    前記起動用第２の内部降圧電源生成部は，前記第２の内部降圧電源と参照電圧との電位差に応じた制御信号を出力する起動用差動アンプと，前記起動用差動アンプの制御信号に応じて前記第２の内部降圧電源を上昇させる起動用出力トランジスタとを有し，前記起動用差動アンプは前記供給電源を電源として使用し，前記起動用出力トランジスタは前記第１の内部降圧電源を電源として使用することを特徴とする内部電源回路。
  8. 請求項５記載の内部電源回路において，
    さらに，前記第１の内部降圧電源が所定の基準レベルに達する第１のタイミング時に生成される第１の内部降圧電源検出信号をラッチして第１のシーケンス終了信号を生成する第１のシーケンサと，
    前記第２の内部降圧電源が所定の基準レベルに達する第２のタイミング時に生成される第２の内部降圧電源検出信号をラッチして第２のシーケンス終了信号を生成する第２のシーケンサとを有し，
    前記第１のシーケンス終了信号に応答して，前記通常用第２の内部降圧電源生成部が動作を開始し，
    前記第２のシーケンス終了信号に応答して，前記起動用第２の内部降圧電源生成部が動作を停止することを特徴とする内部電源回路。
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