JP2004139594A

JP2004139594A - 内部供給電圧のパワーアップ傾きを制御するための内部電圧変換器構造

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Publication number: JP2004139594A
Application number: JP2003352936A
Authority: JP
Inventors: Shun Ri; 李　濬
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2002-10-15
Filing date: 2003-10-10
Publication date: 2004-05-13
Also published as: CN100520960C; KR100471185B1; TW200406781A; EP1411407A3; US20040071036A1; KR20040034312A; TWI229347B; EP1411407B1; DE60315396T2; DE60315396D1; US6795366B2; CN1497605A; EP1411407A2

Abstract

【課題】　内部供給電圧のパワーアップ傾きを制御するための内部電圧変換器構造を提供する。
【解決手段】　ここに開示される増加電圧回路は半導体メモリ装置の休止区間から初期パワーアップまたはウェークアップ遷移の時、パワーアップ傾きを増加させて内部供給電圧を供給する。そのような増加電圧回路はパワーアップ信号に応答して動作し、パワーアップ傾きを少なくとも２桁だけ増加させることができる。これによって、メモリ装置はより速くターンオンされる。一実施の形態において、パワーオン電圧を増加させるためにレベルシフトが使用される。他の実施の形態において、内部電圧ラインはパワーアップ用ＰＭＯＳまたは空乏型ＮＭＯＳトランジスタのターンオンを通じて外部電圧ラインと効果的に連結される。
【選択図】　　　図６

Description

　本発明は半導体メモリ装置に関するものであり、さらに具体的には、内部供給電圧を提供する内部供給電圧駆動器を有する半導体メモリ装置に関するものである。

　半導体メモリ装置の集積度が増加し、速いパワーアップ速度が求められることによって、メモリセルアレイの内部供給電圧発生手段の構造は、特に、携帯システムで非常に重要である。すなわち、内部供給電圧が外部供給電圧に従って増加する時に、内部供給電圧は外部供給電圧が適切のレベルに到逹した後に、メモリ装置が安定の状態で動作することができるレベルに到逹する。電圧レベルの上昇時間の差は様々な問題を引き起こす。

　例えば、半導体メモリ装置がシステムによってアクセスされる時に、もしシステムが外部供給電圧レベルに従ってメモリ装置をアクセスすると、システムがメモリ装置を動作させるための最小電圧レベルに到逹しない内部供給電圧で半導体メモリ装置をアクセスする可能性がある。これは半導体メモリ装置がエラーを発生することを意味する。

　図１は一般的なメモリ装置のブロック図である。図において、メモリ装置はフラッシュメモリ装置である。

　メモリ装置は内部回路６０、内部電圧変換器(図面で“ＩＶＣ”で表記する)５００、スタンバイＩＶＣ駆動器２００、パワーレベル検出器１２０、ＣＥバッファ１４０、及びＣＭＤレジスタ１６０を含む。パワーアップ区間の間、パワーレベル検出器１２０は外部供給電圧を有するＰＤＴ信号を発生する。ＰＤＴ信号はメモリ装置のレベルをリセットするために、内部回路６０及びＣＭＤレジスタ１６０に供給される。スタンバイＩＶＣ駆動器２００は基準電圧Ｖｒｅｆのレベルに従って外部供給電圧を内部供給電圧に変換する。スタンバイＩＶＣ駆動器２００は常にパワーアップの後に、内部回路６０に内部電圧を提供する。

　図１で、内部電圧変換器５００はアクティブＩＶＣ制御器とアクティブＩＶＣ駆動器を含む。図３に詳細を示すアクティブＩＶＣ制御器５５０はＣＥバッファ１４０とＣＭＤレジスタ１６０がイネーブル信号とビジー信号を各々発生する時に活性化される。スタンバイＩＶＣ駆動器２００が電力消耗を減らすためのスタンバイモードで使用され、電力消耗が大きい時に、十分に高い電圧をメモリ装置に速く供給するために、アクティブデバイス動作区間の間アクティブＩＶＣ駆動器が使用されることはこの分野の通常の知識を持つ者などによく理解されるところである。

　図２に示した回路は、一般的なスタンバイＩＶＣ駆動器２００の詳細である。図２において、パワーアップの間、スタンバイＩＶＣ駆動器２００は基準電圧Ｖｒｅｆと外部供給電圧Ｖｅｘｔを受け入れて内部供給電圧Ｖｉｎｔを発生する。スタンバイＩＶＣ駆動器において、基準電圧Ｖｒｅｆを除いて、他の信号は駆動器２００に入力されない。基準電圧Ｖｒｅｆ自体は他の信号を含まない。基準電圧Ｖｒｅｆは但し外部供給電圧Ｖｅｘｔによって制御される。スタンバイＩＶＣ駆動器２００がアクティブデバイス動作区間の間、常に動作するので、駆動器２００は基準電圧Ｖｒｅｆのレベルに従って内部供給電圧Ｖｉｎｔを生成しなければならない。この時間の間、Ｖｅｘｔ及びＶｉｎｔ電圧のパワーアップの傾きは図４に示したように互いに異なる。もし内部供給電圧が外部供給電圧に従ってメモリ装置に供給されれば、これによって、Ｖｅｘｔ電圧はｔ１で飽和レベルになり、内部供給電圧は区間Ａ以内で最小動作電圧Ｖｄｅｔより低く維持される。結局、メモリ装置にエラーが生じる。

　一般的に、最小動作電圧Ｖｄｅｔを提供するための内部供給電圧Ｖｉｎｔの上昇時間は約６ｕｓかかる。しかし、最近、特に、携帯システムにおいて、１μｓ以内に内部供給電圧Ｖｉｎｔをメモリ装置に提供するＩＶＣ駆動器２００が求められる。図３に示したように、パワーアップ信号がアクティブＩＶＣ制御器５５０に入力されないので、従来の技術による内部供給電圧はパワーアップ区間の間、スタンバイＩＶＣ駆動器によって提供される。

米国特許５，７５７，７１４号米国特許６，０９７，６５９号

　本発明の目的は、より速く内部供給電圧を提供することができる内部供給電圧変換スキームを提供することにある。

　本発明の第１の形態は、メモリ装置の内部動作電圧発生回路であって、外部電圧を受け入れてパワーアップ信号を発生するパワーレベル検出器と、前記パワーレベル検出器に連結され、前記パワーアップ信号が入力される時に、内部動作電圧を最小動作電圧に増加させる増加電圧発生器とを含むことを特徴とする。

　この内部動作電圧発生回路は、好ましい形態として、前記内部動作電圧が前記増加電圧発生器によって増加した後に、少なくとも前記最小動作電圧に前記内部動作電圧を維持させるスタンバイ電圧発生器をさらに含む。さらに、前記増加電圧発生器は前記最小動作電圧に到達した後に、ターンオフされる。さらに、前記増加電圧発生器は前記パワーアップ信号が生成される前に、出力電圧を生成しない。さらに、前記パワーアップ信号はメモリ装置の休止動作区間の終了を示すウェークアップ信号である。

　本発明の第２の形態は、メモリ装置の内部動作電圧発生回路であって、パワーアップ信号を受け入れるための入力段を有し、前記パワーアップ信号が入力される時に、制御信号を発生する電圧制御器と、一つまたはそれより多くの電圧駆動器とを含み、前記電圧駆動器の各々は個別入力及び共通出力を有し、前記制御信号が各入力に印加される時に、前記共通出力の前記内部動作電圧を増加させることを特徴とする。

　好ましい形態として、前記電圧制御器は、複数個の入力を有する制御ロジックと、前記制御ロジックの出力に連結された電圧レベルシフトとを含む。さらに、前記複数個の入力のうち一つは前記パワーアップ信号である。さらに、前記電圧レベルシフトは前記制御ロジックの出力を受け入れて前記制御信号を発生する。さらに、前記電圧駆動器のうち少なくとも一つは、外部電圧ラインに連結された第１回路部と、前記第１回路部及び前記共通出力に連結され、前記制御信号が印加される時に、前記共通出力の電圧を増加させる電圧増加回路とを含む。さらに、前記内部動作電圧が前記電圧駆動器のうち一つまたはそれより多くの駆動器によって前記最小動作電圧に増加した後に、少なくとも前記最小動作電圧に前記内部動作電圧を維持させるスタンバイ電圧発生器を含む。さらに、前記電圧駆動器のうち少なくとも一つは前記最小動作電圧に到逹した後に、ターンオフされる。さらに、前記電圧駆動器の全部は前記最小動作電圧に到逹した後に、ターンオフされる。さらに、前記電圧駆動器は前記スタンバイ電圧発生器より大きい電圧増加能力を有する。

　本発明の第３の形態は、メモリ装置に使用される内部動作電圧を発生する電圧増加回路であって、外部電圧を受け入れてパワーアップ信号を発生するパワーレベル検出器と、外部電圧ラインに連結され、前記パワーアップ信号が印加される時に、前記外部電圧ラインを内部供給ラインに連結する短絡回路とを含む。

　好ましい形態として、前記短絡回路は前記外部電圧ラインに連結されたソース、前記パワーアップ信号を受け入れるための制御ゲート、及び前記内部電圧ラインに連結されたドレインを有するＰＭＯＳトランジスタを含む。あるいは、前記外部電圧ラインに連結されたソース、前記パワーアップ信号を受け入れるための制御ゲート、及び前記内部電圧ラインに連結されたドレインを有する空乏型ＮＭＯＳトランジスタを含む。

　本発明の第４の形態は、メモリ装置の内部電圧増加回路であって、パワーアップ信号を受け入れる入力を有し、前記パワーアップ信号が印加される時に、制御信号を発生する電圧制御器と、各入力及び共通出力を有し、前記制御信号が入力される時に、前記共通出力の内部電圧を増加させる一つまたはそれより多くの制御器駆動器と、外部電圧に連結され、前記パワーアップ信号が入力される時に、前記共通出力を前記外部電圧に連結する短絡回路とを含む。

　好ましい形態として、前記短絡回路は前記外部電圧に連結されたソース、前記パワーアップ信号を受け入れるための制御ゲート、及び前記共通出力に連結されたドレインを有するＰＭＯＳトランジスタを含む。あるいは、前記外部電圧に連結されたソース、前記制御信号を受け入れるための制御ゲート、及び前記共通出力に連結されたドレインを有する空乏型ＮＭＯＳトランジスタを含む。

　本発明の第５の形態は、メモリ装置で内部動作電圧を生成する方法であって、パワーアップ信号を検出する段階と、前記パワーアップ信号が検出される時に、イネーブル信号を発生する段階と、一つまたはそれより多くの電圧増加回路に前記イネーブル信号を提供する段階と、前記イネーブル信号が前記一つまたはそれより多くの電圧増加回路に印加される時に、前記内部動作電圧を制御電圧で最小動作電圧に増加させる段階とを含む。

　前記方法は、好ましい形態として、前記内部動作電圧が前記最小動作電圧に到逹する時に、前記一つまたはそれより多くの電圧増加回路を非活性化させる段階をさらに含む。さらに、前記一つまたはそれより多くの電圧増加回路がターンオフされた後に、前記内部動作電圧を少なくとも前記最小動作電圧に維持させる段階を含む。さらに、少なくとも前記内部動作電圧が前記最小動作電圧に到逹するまで、前記一つまたはそれより多くの電圧増加回路の動作と同時にスタンバイ電圧発生器を動作させる段階を含み、これによって、電圧増加時間が増加する。

　上記のような本発明によれば、システムの要求時間内に速く増加する内部供給電圧Ｖｉｎｔを提供することが可能となる。

　図５を参照すると、メモリ装置はパワーレベル検出器１２０、内部電圧変換器(図面でＩＶＣで表記する)６００、及び内部回路６０を含む。内部回路６０は図１に示したものと同一であり、行アドレスバッファ２０、列アドレスバッファ３０、行デコーダ４０、列デコーダ５０、メモリセルアレイ６２、ページバッファ６４、Ｙ−ゲート回路６４、データ出力バッファ６８を有する。パワーアップに従って、パワーレベル検出器１２０はパワーアップ信号ＰＤＴを発生する。このパワーアップ信号ＰＤＴは内部供給電圧Ｖｉｎｔを生成するように、内部電圧変換器６００を活性化させる。内部電圧変換器６００は内部回路６０に求められる内部供給電圧を提供する。

　パワーアップは、内部回路に供給される電源が例えばスタンバイレベルに減少、または除去される休止区間の後を除いて、デジタルカメラのような携帯用フラッシュメモリ基盤装置の初期パワーアップまたはスタートアップの時に、または内部スタートアップの後に生じるか否かに関係なしに、電源がゼロ電圧から供給電圧まで増加することを言うためにここで広く使用される。

　図６は本発明の第１実施の形態を示すブロック図である。図６はパワーレベル検出器１２０、ＣＥバッファ１４０、ＣＭＤレジスタ１６０、電圧レギュレータ４００、及び内部電圧変換器６００を含む。従来の技術によると、アクティブＩＶＣ制御器６５０はＣＥバッファ１４０とＣＭＤレジスタ１６０がイネーブルされる時活性化される。ＣＥバッファ１４０はチップイネーブル情報を提供し、ＣＭＤレジスタ１６０は読み出し、プログラム、及び消去情報を提供する。パワーレベル検出器１２０のパワーアップ信号ＰＤＴはＩＶＣ制御器６５０に印加されず、代わりにメモリ装置をリセットさせるためにＣＭＤレジスタ１６０と内部回路６０に印加される。パワーアップ信号ＰＤＴがＩＶＣ制御器６５０に印加されない従来の技術と異なり、本発明によると、パワーアップ信号ＰＤＴはパワーアップ区間の間ＩＶＣ制御器６５０に印加される。

　すなわち、新規のＩＶＣ制御器６５０はＣＥバッファ１４０からのチップイネーブル信号、ＣＭＤレジスタ１６０からのチップビジー信号、及びパワーレベル検出器１２０からのパワーアップ信号のうち一つが活性化されると活性化される。

　図７には本発明のパワーレベル検出器１２０を示す。多くの形態のパワーレベル検出器を使用することができる。たとえ他のパワーレベル検出器が本発明の思想及び範囲内に属しても、本発明によると、特徴的なパワーレベル検出器１２０は互いに直列連結されたＰＭＯＳトランジスタＭＰ３及び空乏型ＮＭＯＳトランジスタＭＮ３を有する。トランジスタＭＰ３，ＭＮ３のゲートは接地電圧に共通連結される。ＰＭＯＳトランジスタＭＰ３のソースは外部供給電圧Ｖｅｘｔに連結され、それのドレインはＮ１ノード及びＮＭＯＳトランジスタＭＮ３のドレインに連結される。ＰＭＯＳトランジスタＭＰ３のバルクで使用されるＮ型ウェルは高い電位を有する外部供給電圧Ｖｅｘｔに連結される。ＮＭＯＳトランジスタＭＮ３のソースは接地電圧に連結される。Ｎ１ノードと接地電圧との間に連結されたＮＭＯＳトランジスタＭＮ３は空乏型であり、長いチャンネルを有する。したがって、ＮＭＯＳトランジスタＭＮ３は大きい抵抗性を有する。

　図７及び図８に示すように、Ｎ１ノードのレベルはＮＭＯＳトランジスタＭＮ３が空乏型なので、接地電圧レベルである。外部供給電圧ＶｅｘｔがＰＭＯＳトランジスタＭＰ３のしきい値電圧Ｖｔｈに到逹する時に、ＰＭＯＳトランジスタＭＰ３はｔ１でターンオンされる。ｔ１の以後、Ｎ１ノードは接地電圧から外部供給電圧に増加するが、ＮＭＯＳトランジスタＭＮ３が空乏型なので、外部供給電圧Ｖｅｘｔに到逹することができない。同時に、パワーアップ信号ＰＤＴは接地電圧から外部供給電圧Ｖｅｘｔに増加して、短時間内に外部供給電圧Ｖｅｘｔに到逹する。なぜなら、インバータＩＮＶ１のＮＭＯＳトランジスタ(図示しない)がターンオフされるためである。インバータＩＮＶ１のＮＭＯＳ及びＰＭＯＳトランジスタ(図示しない)のゲート−ソース電圧Ｖｇｓが同一である時に、パワーアップ信号ＰＤＴは接地レベルに低くなる。すなわち、Ｎ１ノードのレベルがｔ２からトリップレベルＶａに到逹する時に、パワーアップ信号ＰＤＴはロジックローレベルになる。一般的に、パワーアップ信号ＰＤＴはｔ２の前にロジックハイレベルになり、ｔ２の後にロジックローレベルになる。結果的に、パワーアップ区間はｔ２の後で終了する。

　パワーアップ区間の間、パワーアップ信号ＰＤＴはハイになり、ＩＶＣ制御器に印加される。アクティブＩＶＣ制御器６５０及びアクティブＩＶＣ駆動器３００を含む内部電圧変換器６００(図６参照)はパワーレベル検出器１２０からのパワーアップ信号ＰＤＴを受け入れる。

　図５及び図９に示すように、アクティブＩＶＣ制御器６５０(図９参照)はロジックハイのパワーアップ信号ＰＤＴを受け入れる。アクティブＩＶＣ制御器６５０はアクティブＩＶＣイネーブル信号ＡＩＶＣｅｎを発生する。アクティブＩＶＣ制御器６５０は制御ロジック８００（内部供給電圧Ｖｉｎｔに連結される）とレベルシフト８５０を含む。制御ロジック８００はＮＯＲゲート１０１とインバータ１０３を含む。ＮＯＲゲート１０１はパワーアップ信号ＰＤＴ、チップイネーブル信号ＣｈｉｐＥｎａｂｌｅ、及びチップビジー信号ＣｈｉｐＢｕｓｙを受け入れる。本発明によると、パワーレベル検出器１２０（図５参照)がロジックハイのパワーアップ信号ＰＤＴを発生するので、ＮＯＲゲート１０１の出力はロジックローになる。ＮＭＯＳトランジスタ１０６のゲートレベルはロジックハイであり、これはインバータ１０３の出力がハイになる時に、トランジスタ１０６をターンオンされるようにする。これによって、Ｎ４ノードはローになり、ＰＭＯＳトランジスタ１０７をターンオンさせる。結果的に、外部供給電圧ＶｅｘｔがＮ５ノードに提供される。特にこの制御器では、制御ロジック８００の出力が他のレベルＶｅｘｔに変化し、これはレベルシフト８５０を通じてアクティブＩＶＣイネーブル信号ＡＩＶＣｅｎのレベルと同一である。

　様々な形態のレベルシフト８５０を使用することができる。本発明において、レベルシフトは電圧源として外部供給電圧Ｖｅｘｔを使用する。すなわち、アクティブＩＶＣイネーブル信号ＡＩＶＣｅｎは外部供給電圧Ｖｅｘｔのレベルまで増加する。他の形態のレベルシフトが本発明の思想及び範囲内で使用できることは、この分野の通常の知識を有する者などにはよく理解される。

　アクティブＩＶＣ駆動器のうち一つを図１０に示しており、他の駆動器を図１１に示している。図１０のアクティブＩＶＣ駆動器３１０は次のように動作する。外部供給電圧Ｖｅｘｔは内部供給電圧ＶｉｎｔとしてＰＭＯＳトランジスタＰ１を通じてＮ７ノードに供給される。図１１を参照して同様に、外部供給電圧Ｖｅｘｔは内部供給電圧ＶｉｎｔとしてＮＭＯＳトランジスタＭ１を通じて図１１のアクティブＩＶＣ駆動器３２０のＮ７ノードに供給される。二つのアクティブＩＶＣ駆動器(図１０の３１０、図１１の３２０)の各々はアクティブＩＶＣイネーブル信号ＡＩＶＣｅｎを受け入れ、それによって制御される。すべての場合に、駆動器３１０、３２０は基準電圧信号ＶｒｅｆとアクティブＩＶＣイネーブル信号ＡＩＶＣｅｎを受け入れる。

　基準電圧信号は図１２に示すように、電圧レギュレータ４００によって生成される。よく知られた多くの電圧レギュレータ４００のうち一つを本発明で使用することができるので、それに対する説明は省略する。

　図１３を参照すると、アクティブＩＶＣ駆動器(図１０の３１０、図１１の３２０)がスタンバイＩＶＣ駆動器(図６中の２００)と比較して、大電荷駆動能力を有することがよく理解される。したがって、内部供給電圧ＶｉｎｔがアクティブＩＶＣ駆動器によって外部供給電圧Ｖｅｘｔから発生される時に、内部供給電圧Ｖｉｎｔの傾きはスタンバイＩＶＣ駆動器２００のそれより大きい。さらに、内部供給電圧Ｖｉｎｔの傾きは外部供給電圧Ｖｅｘｔの傾きと同等であるように大きい。

　Ｎ７ノードに内部供給電圧を提供するために、いくつかのアクティブＩＶＣ駆動器(図６の３００)を使用することが可能である。望ましくは、複数のアクティブＩＶＣ駆動器３００が内部供給電圧Ｖｉｎｔを提供するために使用される。これは内部供給電圧の増加速度(傾き)を大きくし、外部供給電圧Ｖｅｘｔと内部供給電圧Ｖｉｎｔとの間の速度の差を減らす。したがって、内部供給電圧Ｖｉｎｔはさらに新しい携帯システムで求められる短時間内に内部回路に供給される。

　真に、本発明は一般的に可能であるものより少なくとも２桁だけ大きいパワーアップランプの傾きを達成することが可能になる。したがって、メモリ装置のターンオン時間は最大に求められる１μｓよりずっと短い。これによって、本発明は一番厳格に求められるデジタルカメラ応用先に使用することができる。デジタルカメラ応用先は一般的なスタンバイ電力技術が提供した数μｓ乃至数ｍｓのランプアップタイミングよりはむしろ１μｓパワーアップタイミングを求める。

　図６、図７及び図１３において、パワーアップ動作の間、パワーレベル検出器(図６及び図７の１２０)はロジックハイのパワーアップ信号ＰＤＴを発生する。

　パワーレベル検出器出力のレベルによって、内部電圧変換器は内部供給電圧を発生する。内部供給電圧Ｖｉｎｔは速く増加し、図１３に示したように、最小動作電圧Ｖｄｅｔに到逹するまでほとんど外部供給電圧Ｖｅｘｔの傾きに沿って増加する。

　結果的に、内部供給電圧は速くＶｄｅｔレベルになる。パワーレベル検出器(図７の１２０)がロジックローを発生し、図７のＮ１ノードのレベルがＶａレベルを超過した後に、アクティブＩＶＣ駆動器(図１０の３１０、図１１の３２０)はＮ７ノードへの内部供給電圧Ｖｉｎｔの供給を中止する。以後、Ｎ７ノードの内部供給電圧はスタンバイＩＶＣ駆動器（図６の２００）から外部供給電圧Ｖｅｘｔにより供給される。図１３に示したように、Ｖｄｅｔレベルに到逹するｔ１時間が経過した後に供給される電圧の傾きは、スタンバイＩＶＣ駆動器（図６の２００）からの内部供給電圧Ｖｉｎｔの傾きと同一である。たとえｔ１時間の後に、内部供給電圧Ｖｉｎｔの傾きがスタンバイＩＶＣ駆動器からの内部供給電圧の傾きに従っても、内部供給電圧Ｖｉｎｔが既に求められる時間内に最小動作電圧Ｖｄｅｔを有するので、システムは適切に、そしてエラーなしに動作する。

　これと異なり、従来の技術のアクティブＩＶＣ駆動器は、メモリ装置がチップイネーブル信号またはチップビジー信号(図１参照)を受け入れる時に動作する。さらに、スタンバイＩＶＣ駆動器(図１の２００)はパワーアップ区間の間、内部供給電圧を内部回路に提供する。したがって、最近システムで求められる時間の１μｓ以内に内部回路に内部供給電圧を供給することは不可能である。

　　図１４は本発明の第２実施の形態を示す。

　この実施の形態において、内部電圧変換器６００はＶｅｘｔ／Ｖｉｎｔ短絡回路１３０をさらに含む。パワーレベル検出器１２０のパワーアップ信号ＰＤＴはアクティブＩＶＣ制御器６５０に印加されるのではなく、Ｖｅｘｔ／Ｖｉｎｔ短絡回路１３０に印加される。アクティブＩＶＣ制御器は従来の技術で説明したように、ＣＥバッファ１４０及びＣＭＤレジスタ１６０によって活性化される。しかし、異なる点は内部供給電圧Ｖｉｎｔがパワーアップ信号ＰＤＴによって制御されるＶｅｘｔ／Ｖｉｎｔ短絡回路１３０によってＮ７ノードに供給されるということである。図１６から分かるように、パワーアップ信号(ＰｏｗｅｒＵｐ、ＰＤＴ)はインバータＩＮＶ２に印加されてＰＭＯＳトランジスタＭＰ４をターンオンさせ、これはＶｅｘｔをＶｉｎｔに効果的に連結させる。パワーアップ区間の間、パワーアップ信号(ＰｏｗｅｒＵｐ、ＰＤＴ)はロジックハイになる。すると、ＰＭＯＳトランジスタＭＰ４のゲートはインバータＩＮＶ２を通じてロジックローになる。すると、ＰＭＯＳトランジスタＭＰ４はターンオンされ、外部供給電圧ＶｅｘｔはターンオンされたトランジスタＭＰ４を通じて内部供給電圧Ｖｉｎｔに連結される。したがって、ＶｅｘｔはＶｉｎｔに効果的に連結される。本発明の思想及び範囲内で、ＰＭＯＳトランジスタＭＰ４はＮＭＯＳトランジスタ(空乏型または増加型)に変更できる。

　Ｖｅｘｔ及びＶｉｎｔ電圧を効果的に連結した有益な結果が図１７に示されている。パワーアップの間、内部供給電圧Ｖｉｎｔは増加してｔ１時間まで外部供給電圧Ｖｅｘｔに従う。この時に、内部供給電圧は最小動作電圧Ｖｄｅｔに到逹する。パワーアップ信号ＰＤＴがロジックローになった後に、本発明の第１実施の形態と関連して先の説明のように、内部供給電圧Ｖｉｎｔの傾きはスタンバイＩＶＣ駆動器（図１４の２００）の傾きに従う。

　結果的に、システムの要求時間内に速く増加する内部供給電圧Ｖｉｎｔを提供することが可能となる。

　図１５は本発明の第３実施の形態である。図に示すように、パワーレベル検出器１２０のパワーアップ信号ＰＤＴがアクティブＩＶＣ制御器６５０及びＶｅｘｔ／Ｖｉｎｔ短絡回路１３０に印加される。パワーアップ信号ＰＤＴがアクティブＩＶＣ制御器６５０及びＶｅｘｔ／Ｖｉｎｔ短絡回路１３０に同時に印加されることによって、外部供給電圧Ｖｅｘｔから生成した内部供給電圧Ｖｉｎｔはより速く増加する。このような混合実施の形態において、アクティブＩＶＣ制御器６５０は図９に示したように、パワーアップ、チップイネーブル及びチップビジー信号を有する。

　以上、本発明による回路の構成及び動作を説明したが、これは例をあげて説明しただけに過ぎず、本発明の技術的思想及び範囲を逸脱しない範囲内で多様な変化及び変更が可能であることは勿論である。

一般的なメモリ装置のブロック図。一般的なスタンバイＩＶＣ駆動器を示す図。アクティブＩＶＣイネーブル信号を発生する一般的なアクティブＩＶＣ制御器を示す図。図２に対応するタイミング図。本発明によるメモリ装置のブロック図。本発明の第１実施の形態を示す図。パワーレベル検出器を示す図。図７のタイミング図。アクティブＩＶＣ制御器を示す図。アクティブＩＶＣ駆動器を示す図。他のアクティブＩＶＣ駆動器を示す図。電圧レギュレータを示す図。図６に対応するタイミング図。本発明の第２実施の形態を示す図。本発明の第３実施の形態を示す図。Ｖｅｘｔ／Ｖｉｎｔ短絡回路を示す図。図１４及び図１５に対応するタイミング図。

符号の説明

　　　　６０　　内部回路
　　　１２０　　パワーレベル検出器
　　　１３０　　Ｖｅｘｔ／Ｖｉｎｔ短絡回路
　　　１４０　　ＣＥバッファ
　　　１６０　　ＣＭＤレジスタ
　　　２００　　スタンバイＩＶＣ駆動器
　　　３００　　アクティブＩＶＣ駆動器
　　　４００　　電圧レギュレータ
　　　６００　　内部電圧変換器
　　　６５０　　アクティブＩＶＣ制御器

Claims

　メモリ装置の内部動作電圧発生回路において、
　外部電圧を受け入れてパワーアップ信号を発生するパワーレベル検出器と、
　前記パワーレベル検出器に連結され、前記パワーアップ信号が入力される時に、内部動作電圧を最小動作電圧に増加させる増加電圧発生器とを含むことを特徴とする内部動作電圧発生回路。
　前記内部動作電圧が前記増加電圧発生器によって増加した後に、少なくとも前記最小動作電圧に前記内部動作電圧を維持させるスタンバイ電圧発生器をさらに含むことを特徴とする請求項１に記載の内部動作電圧発生回路。
　前記増加電圧発生器は前記最小動作電圧に到達した後に、ターンオフされることを特徴とする請求項２に記載の内部動作電圧発生回路。
　前記増加電圧発生器は前記パワーアップ信号が生成される前に、出力電圧を生成しないことを特徴とする請求項１に記載の内部動作電圧発生回路。
　前記パワーアップ信号はメモリ装置の休止動作区間の終了を示すウェークアップ信号であることを特徴とする請求項１に記載の内部動作電圧発生回路。
　メモリ装置の内部動作電圧発生回路において、
　パワーアップ信号を受け入れるための入力段を有し、前記パワーアップ信号が入力される時に、制御信号を発生する電圧制御器と、
　一つまたはそれより多くの電圧駆動器とを含み、
　前記電圧駆動器の各々は個別入力及び共通出力を有し、前記制御信号が各入力に印加される時に、前記共通出力の前記内部動作電圧を増加させることを特徴とする内部動作電圧発生回路。
　前記電圧制御器は
　複数個の入力を有する制御ロジックと、
　前記制御ロジックの出力に連結された電圧レベルシフトとを含むことを特徴とする請求項６に記載の内部動作電圧発生回路。
　前記複数個の入力のうち一つは前記パワーアップ信号であることを特徴とする請求項７に記載の内部動作電圧発生回路。
　前記電圧レベルシフトは前記制御ロジックの出力を受け入れて前記制御信号を発生することを特徴とする請求項７に記載の内部動作電圧発生回路。
　前記電圧駆動器のうち少なくとも一つは、
　外部電圧ラインに連結された第１回路部と、
　前記第１回路部及び前記共通出力に連結され、前記制御信号が印加される時に、前記共通出力の電圧を増加させる電圧増加回路とを含むことを特徴とする請求項７に記載の内部動作電圧発生回路。
　前記内部動作電圧が前記電圧駆動器のうち一つまたはそれより多くの駆動器によって前記最小動作電圧に増加した後に、少なくとも前記最小動作電圧に前記内部動作電圧を維持させるスタンバイ電圧発生器をさらに含むことを特徴とする請求項７に記載の内部動作電圧発生回路。
　前記電圧駆動器のうち少なくとも一つは前記最小動作電圧に到逹した後に、ターンオフされることを特徴とする請求項１１に記載の内部動作電圧発生回路。
　前記電圧駆動器の全部は前記最小動作電圧に到逹した後に、ターンオフされることを特徴とする請求項１２に記載の内部動作電圧発生回路。
　前記電圧駆動器は前記スタンバイ電圧発生器より大きい電圧増加能力を有することを特徴とする請求項１１に記載の内部動作電圧発生回路。
　メモリ装置に使用される内部動作電圧を発生する電圧増加回路において、
　外部電圧を受け入れてパワーアップ信号を発生するパワーレベル検出器と、
　外部電圧ラインに連結され、前記パワーアップ信号が印加される時に、前記外部電圧ラインを内部供給ラインに連結する短絡回路とを含むことを特徴とする電圧増加回路。
　前記短絡回路は前記外部電圧ラインに連結されたソース、前記パワーアップ信号を受け入れるための制御ゲート、及び前記内部電圧ラインに連結されたドレインを有するＰＭＯＳトランジスタを含むことを特徴とする請求項１５に記載の電圧増加回路。
　前記短絡回路は前記外部電圧ラインに連結されたソース、前記パワーアップ信号を受け入れるための制御ゲート、及び前記内部電圧ラインに連結されたドレインを有する空乏型ＮＭＯＳトランジスタを含むことを特徴とする請求項１５に記載の電圧増加回路。
　メモリ装置の内部電圧増加回路において、
　パワーアップ信号を受け入れる入力を有し、前記パワーアップ信号が印加される時に、制御信号を発生する電圧制御器と、
　各入力及び共通出力を有し、前記制御信号が入力される時に、前記共通出力の内部電圧を増加させる一つまたはそれより多くの制御器駆動器と、
　外部電圧に連結され、前記パワーアップ信号が入力される時に、前記共通出力を前記外部電圧に連結する短絡回路とを含むことを特徴とする内部電圧増加回路。
　前記短絡回路は前記外部電圧に連結されたソース、前記パワーアップ信号を受け入れるための制御ゲート、及び前記共通出力に連結されたドレインを有するＰＭＯＳトランジスタを含むことを特徴とする請求項１８に記載の内部電圧増加回路。
　前記短絡回路は前記外部電圧に連結されたソース、前記制御信号を受け入れるための制御ゲート、及び前記共通出力に連結されたドレインを有する空乏型ＮＭＯＳトランジスタを含むことを特徴とする請求項１８に記載の内部電圧増加回路。
　メモリ装置で内部動作電圧を生成する方法において、
　パワーアップ信号を検出する段階と、
　前記パワーアップ信号が検出される時に、イネーブル信号を発生する段階と、
　一つまたはそれより多くの電圧増加回路に前記イネーブル信号を提供する段階と、
　前記イネーブル信号が前記一つまたはそれより多くの電圧増加回路に印加される時に、前記内部動作電圧を制御電圧で最小動作電圧に増加させる段階とを含むことを特徴とする方法。
　前記内部動作電圧が前記最小動作電圧に到逹する時に、前記一つまたはそれより多くの電圧増加回路を非活性化させる段階をさらに含むことを特徴とする請求項２１に記載の方法。
　前記一つまたはそれより多くの電圧増加回路がターンオフされた後に、前記内部動作電圧を少なくとも前記最小動作電圧に維持させる段階をさらに含むことを特徴とする請求項２２に記載の方法。
　少なくとも前記内部動作電圧が前記最小動作電圧に到逹するまで、前記一つまたはそれより多くの電圧増加回路の動作と同時にスタンバイ電圧発生器を動作させる段階をさらに含み、これによって、電圧増加時間が増加することを特徴とする請求項２２に記載の方法。