JP2008112513A - 半導体記憶装置 - Google Patents

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Abstract

【課題】スタンバイ状態でのリーク電流を抑制する。
【解決手段】複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，ワード線を駆動するワードドライバ回路が，第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続される。そして，第３のノードには第１の電圧または第１の電圧より低い第２の電圧が印加され，第１のノードには第１の電圧または第２の電圧が印加される。さらに，前記第３のノードと駆動用ＰＭＯＳトランジスタのゲートとの間に，ゲートに第１の電圧またはその近傍の電圧が印加されたリーク防止用ＮＭＯＳトランジスタが設けられる。
【選択図】図４

Description

本発明は，半導体装置に関し，特に，リーク電流を抑制したワードドライバ回路を有する半導体記憶装置に関する。
近年，ダイナミック型ＲＡＭ（ＤＲＡＭ）は，携帯電話等の電池駆動の電子機器の大容量メモリとして利用される傾向にある。特に，メモリセルはＤＲＡＭであっても，外部からのリフレッシュコマンドを必要とせず，内部でリフレッシュコマンドを生成することができる擬似ＳＲＡＭの需要が高まっている。
このような用途のＤＲＡＭは，電池に対する携帯電話の待ち受け時間を長くするために，スタンバイ時の消費電流の低減が求められる。スタンバイ時の消費電流には，リフレッシュ動作のためのＡＣ電流，電源回路の動作に必要なＤＣ電流，トランジスタのサブスレッシュホールド電流，ゲート・インデュースト・ドレイン・リーケージ電流（ＧＩＤＬ：Gate Induced Drain Leakage）などが含まれる。
特に，近年のＤＲＡＭの内部電源には，外部電源から昇圧した昇圧電源Ｖｐｐ，グランドよりも低い負電源Ｖｎｗｌ（nwl: Negative Word Line）が含まれる。昇圧電源Ｖｐｐは，ワード線の選択電位として利用され，セルトランジスタのゲートに高い昇圧電源Ｖｐｐを印加することでセルのリストア電位を高くすることができる。一方，負電源Ｖｎｗｌは，ワード線の非選択電位として利用され，セルトランジスタのオフリーク電流を低減することができる。
一方で，ＤＲＡＭのワード線構成を階層化ワード線構成にして，ワード線の駆動容量を減らすことが行われる。階層化ワード線構造によれば，メインワード線に複数のサブワード線を設け，メインワードデコーダによりメインワード線を選択し，さらに，サブワードデコーダによりサブワード線を選択する。そして，サブワードドライバ回路は，選択されたメインワード線と選択サブワードデコード信号との論理に基づいて，１つのサブワード線を駆動する。
かかるメインワード線とサブワード線とを有する階層化ワード線構成については，例えば，特許文献１，２に記載されている。特許文献１には，サブワードドライバをＰＭＯＳとＮＭＯＳの２つのトランジスタで構成して，サブワードドライバの面積を小さくすることが記載されている。また，特許文献２には，サブワード線を昇圧電位と負電位とに駆動できるようにしたサブワードドライバ回路が記載されている。
特開平１０−３１２６８２号公報 特開平１１−８６５４３号公報
階層化されたワード線構成によれば，サブワードドライバ回路は３個のトランジスタからなるＣＭＯＳ回路で構成される。すなわち，選択されたメインワード線をＬレベルに駆動し，サブワードデコード信号をＨレベルに駆動し，サブワードドライバ回路のＰＭＯＳトランジスタによりサブワード線をＨレベル（選択レベル）に駆動する。また，非選択のメインワード線をＨレベルに駆動し，サブワードドライバ回路のＮＭＯＳトランジスタによりサブワード線をＬレベル（非選択レベル）に駆動する。そして，メインワード線がＬレベル（選択レベル）であっても，サブワードデコード信号をＬレベルに，反転サブワードデコード信号をＨレベルにして，第２のＮＭＯＳトランジスタによりサブワード線をＬレベル（非選択レベル）に駆動する。
前述のとおり，ワード線のＨレベルを昇圧電位Ｖｐｐにし，Ｌレベルを負電位Ｖｎｗｌにしたことで，ワードドライバ回路のＰＭＯＳ，ＮＭＯＳのトランジスタに過大な電圧が印加され，スタンバイ時にＧＩＤＬ電流が増大する。特に，大容量化に伴うトランジスタの微細化により，ＧＩＤＬ電流の増大が無視できないレベルに達している。
ＧＩＤＬ電流は，トランジスタのゲート電圧に依存して，ゲート電極直下付近の基板とソースまたはドレイン間に流れる電流である。たとえば，ＰＭＯＳトランジスタの場合，ソースまたはドレインに負電位Ｖｎｗｌが印加され，基板とゲートに昇圧電位Ｖｐｐが印加されると，ＧＩＤＬ電流が増大する。同様に，ＮＭＯＳトランジスタの場合，ソースまたはドレインに昇圧電位Ｖｐｐが印加され，基板とゲートに負電位Ｖｎｗｌが印加されると，ＧＩＤＬ電流が増大する。
ＧＩＤＬ電流が増大すると，ワードドライバの電源Ｖｐｐ，Ｖｎｗｌを生成するポンピング回路のポンピング動作をより活性化させることが必要になり，スタンバイ時の消費電流の増大を招いてしまう。即ち，上記のＧＩＤＬ電流の増大により，ポンピング回路はより多くの電荷をポンピングする必要がある。そして，これらのポンピング回路の効率は，昇圧電位Ｖｐｐへの供給電流は外部電源Ｖｄｄの電流の約２５％程度しかなく，負電位Ｖｎｗｌへの供給電流は外部電源Ｖｄｄの電流の約８０％程度しかないので，両者併せると約２０％程度の効率しかない。よって，ポンピング回路のポンピング電流生成の実効的な効率は，ＧＩＤＬ電流によるＶｐｐ−Ｖｎｗｌ間電流により更に低下し，無視できな外部電源Ｖｄｄの電流の増大を招く。
そこで，本発明の目的は，ＧＩＤＬ電流を抑制したワードドライバ回路を有する半導体記憶装置を提供することにある。
本発明の別の目的は，スタンバイ時の消費電流を抑制した半導体記憶装置を提供することにある。
上記の目的を達成するために，本発明の第１の側面によれば，複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，ワード線を駆動するワードドライバ回路が，第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続される。そして，第３のノードには第１の電圧または第１の電圧より低い第２の電圧が印加され，第１のノードには第１の電圧または第２の電圧が印加される。さらに，前記第３のノードと駆動用ＰＭＯＳトランジスタのゲートとの間に，ゲートに第１の電圧またはその近傍の電圧が印加されたリーク防止用ＮＭＯＳトランジスタが設けられる。
このリーク防止用ＮＭＯＳトランジスタを設けたことにより，第１のノードに第２の電圧が，第３のノードに第１の電圧が印加されても，駆動用ＰＭＯＳトランジスタのゲートには，第１の電圧よりリーク防止用ＮＭＯＳトランジスタの閾値電圧だけ低い電圧が印加されるので，駆動用ＰＭＯＳトランジスタのゲート・ソース間，ゲート・ドレイン間電圧が抑えられ，ＧＩＤＬ電流が抑制される。
前記第１の電圧は，例えば外部電源を昇圧した昇圧電源電圧であり，第２の電圧は，例えばグランド電源を降圧した負電源電圧である。ワードドライバ回路にこの昇圧電源電圧と負電源電圧を印加しても，リーク防止用ＮＭＯＳトランジスタを設けたことにより，駆動用ＰＭＯＳトランジスタのリーク電流，特にＧＩＤＬ電流を抑制することができる。
上記の目的を達成するために，本発明の第２の側面によれば，複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，ワード線を駆動するワードドライバ回路が，第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続される。そして，第３のノードには第１の電圧または第１の電圧より低い第２の電圧が印加され，第１のノードには第１の電圧が印加される。さらに，前記第３のノードと駆動用ＮＭＯＳトランジスタのゲートとの間に，ゲートに第２の電圧またはその近傍の電圧が印加されたリーク防止用ＰＭＯＳトランジスタが設けられる。
このリーク防止用ＰＭＯＳトランジスタを設けたことにより，第１のノードに第１の電圧が印加され，第３のノードに第２の電圧が印加され，それによりワード線が第１の電圧に駆動されても，駆動用ＮＭＯＳトランジスタのゲートには，第２の電圧よりリーク防止用ＰＭＯＳトランジスタの閾値電圧だけ高い電圧が印加されるので，駆動用ＮＭＯＳトランジスタのゲート・ドレイン間電圧が抑えられ，ＧＩＤＬ電流が抑制される。
前記第１の電圧は，例えば外部電源を昇圧した昇圧電源電圧であり，第２の電圧は，例えばグランド電源を降圧した負電源電圧である。ワードドライバ回路にこの昇圧電源電圧と負電源電圧を印加しても，リーク防止用ＰＭＯＳトランジスタを設けたことにより，駆動用ＮＭＯＳトランジスタのリーク電流，特にＧＩＤＬ電流を抑制することができる。
上記の目的を達成するために，本発明の第３の側面によれば，複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，
第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続され，前記ワード線を駆動するワードドライバ回路と，
第１の電圧を生成する第１の電圧生成回路と，
前記第１の電圧より低い第２の電圧を生成する第２の電圧生成回路とを有し，
前記第３のノードには前記第１の電圧または前記第２の電圧が印加され，前記第１のノードには前記第１の電圧または第２の電圧が印加され，さらに，前記第３のノードと駆動用ＰＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＮＭＯＳトランジスタが設けられていることを特徴とする。
上記の目的を達成するために，本発明の第３の側面によれば，複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，
第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続され，前記ワード線を駆動するワードドライバ回路と，
第１の電圧を生成する第１の電圧生成回路と，
前記第１の電圧より低い第２の電圧を生成する第２の電圧生成回路とを有し，
前記第３のノードには前記第１の電圧または第２の電圧が印加され，前記第１のノードには前記第１の電圧が印加され，さらに，前記第３のノードと駆動用ＮＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＰＭＯＳトランジスタが設けられていることを特徴とする。
本発明によれば，ワードドライバ回路のＧＩＤＬ電流を抑制することができ，スタンバイ時の消費電流を少なくした半導体記憶装置を提供することができる。
以下，図面にしたがって本発明の実施の形態について説明する。但し，本発明の技術的範囲はこれらの実施の形態に限定されず，特許請求の範囲に記載された事項とその均等物まで及ぶものである。
図１は，本実施の形態における半導体記憶装置の構成図である。まず，外部から供給される外部電源ＶＤＤとグランド電源ＶＳＳとから，内部電源Ｖｐｐ，Ｖｉｉ，Ｖｎｗｌが生成される。昇圧電源生成回路ＶｐｐＧｅｎは，外部電源ＶＤＤを昇圧して昇圧された内部電源Ｖｐｐ（第１の電圧）を生成する。降圧電源生成回路ＶｎｗｌＧｅｎは，グランド電源ＶＳＳを降圧して負電源Ｖｎｗｌ（第２の電圧）を生成する。さらに，内部電源生成回路ＶｉｉＧｅｎは，外部電源ＶＤＤからセルアレイの内部電源Ｖｉｉを生成する。このセル電源Ｖｉｉは，メモリセルのキャパシタの対向電極に印加される。また，ビット線はセル電源Ｖｉｉレベルまで増幅され，その電圧がメモリセル内にリストアされる。
図１の半導体記憶装置は，ワード線がメインワード線ｍｗｌｘと，それに属する複数のサブワード線ｓｗｌｚとで構成される階層ワード線構造を有する。なお，本明細書では，アクティブレベルがＬレベルの信号には符号の末尾にｘが，アクティブレベルがＨレベルの信号には符号の末尾にｚがそれぞれ与えられる。したがって，メインワード線ｍｗｌｘは選択レベルがＬレベルであり，サブワード線ｓｗｌｚは選択レベルがＨレベルである。
図１の例では，メインワード線ｍｗｌｘ０に，２つのサブワード線ｓｗｌｚ００，ｓｗｌｚ０１が設けられ，メインワード線ｍｗｌｘ１に，２つのサブワード線ｓｗｌｚ１０，ｓｗｌｚ１１が設けられる。メインワード線ｍｗｌｘ０，１は，それぞれメインワードドライバＭＷＤＲ０，１により駆動され，サブワード線ｓｗｌｚ００，０１は，それぞれサブワードドライバＳＷＤＲ００，０１により駆動され，サブワード線ｓｗｌｚ１０，１１は，それぞれサブワードドライバＳＷＤＲ１０，１１により駆動される。
メインワードドライバＭＷＤＲ０，１は，メインワードデコーダＭＷＤＥＣからのメインワードデコード信号ｍｗｄｅｚ０，１に応じて，メインワード線ｍｗｌｘを選択レベルのＬレベルまたは非選択レベルのＨレベルに駆動する。サブワードドライバＳＷＤＲ００〜１１は，サブワードデコーダＳＷＤＥＣからのサブワードデコード信号ｓｗｄｚ／ｓｗｄｘと，メインワード線ｍｗｌｘに応じて，サブワード線ｓｗｌｚを選択レベルのＨレベルまたは非選択レベルのＬレベルに駆動する。サブワードデコーダＳＷＤＥＣは，メインワード線に属する複数のサブワード線から１つのサブワード線を選択するサブワードデコード線ｓｗｄｚ／ｓｗｄｘを生成する。このサブワードデコード線ｓｗｄｚ／ｓｗｄｘは相補信号である。
図１の例では，メインワード線ｍｗｌｘ０に対して，ワード線方向で分割された２本１組のサブワード線ｓｗｌｚ００，０１を有するが，１つのメインワード線ｍｗｌｘ０に対して，複数組のサブワード線ｓｗｌｚを設けても良い。例えば，４組のサブワード線ｓｗｌｚの場合は，サブワードドライバＳＷＤＲ００が４個設けられ，サブワードデコーダＳＷＤＥＣからは，４つのサブワードデコード線ｓｗｄｚ／ｓｗｄｘが４つのサブワードドライバＳＷＤＲ００にそれぞれ供給される。この場合は，メモリセルアレイのレイアウトは，１本のメインワード線ｍｗｌｘのピッチと，４本のサブワード線ｓｗｌｚのピッチとが一致するようなレイアウトになる。
サブワード線ｓｗｌｚ００〜１１とビット線ＢＬ０，ＢＬ１との交差位置にはメモリセルＭＣ００〜ＭＣ１１が設けられる。各メモリセルはサブワード線ｓｗｌｚで駆動されるセルトランジスタとセルトランジスタに接続されたキャパシタとで構成され，キャパシタのセルトランジスタとは反対側の電極は，セル電源Ｖｉｉに接続される。そして，ビット線ＢＬ０，ＢＬ１は，センスアンプＳＡＭＰで増幅され，選択されたビット線のデータが入出力回路Ｉ／Ｏから出力される。
メインワードドライバＭＷＤＲには，Ｈレベル電圧として昇圧電源Ｖｐｐが，Ｌレベル電圧として負電源Ｖｎｗｌが供給される。ただし，スタンバイ時はＬレベル電圧ではなく後述するとおり昇圧電圧などが供給される。そして，メインワードドライバは，選択メインワード線ｍｗｌｘをＬレベル電圧に駆動し，非選択メインワード線ｍｗｌｘをＨレベル電圧に駆動する。
一方，サブワードデコーダＳＷＤＥＣにも，Ｈレベル電圧として昇圧電源Ｖｐｐが，Ｌレベル電圧として負電源Ｖｎｗｌが供給され，サブワードデコード信号ｓｗｄｚの選択レベルは昇圧電源Ｖｐｐのレベルに，非選択レベルは負電源Ｖｎｗｌのレベルになる。そして，サブワードドライバＳＷＤＲは，対応するメインワード線ｍｗｌｘとサブワードデコード信号ｓｗｄｚ／ｓｗｄｘとに応じて，サブワード線ｓｗｌｚを駆動する。サブワード線ｓｗｌｚの選択レベルは昇圧電圧Ｖｐｐに，非選択レベルは負電圧Ｖｎｗｌである。
図１の階層化ワード線構成において，サブワード線ｓｗｌｚ００を選択するために，メインワードドライバＭＷＤＲ０がメインワード線ｍｗｌｘ０をＬレベルに駆動し，サブワードデコーダＳＷＤＥＣがサブワードデコード信号ｓｗｄｚ０をＨレベル，ｓｗｄｘ０をＬレベルに駆動する。そして，それに応答して，サブワードドライバＳＷＤＲ００は，サブワード線ｓｗｌｚ００をＨレベル（Ｖｐｐ）に駆動する。一方，メインワードドライバＭＷＤＲ１はメインワード線ｍｗｌｘ１をＨレベルに駆動し，それに応答してサブワードドライバＳＷＤＲ１０，１１が，対応するサブワード線ｓｗｌｚ１０，１１をＬレベル（Ｖｎｗｌ）にする。さらに，サブワードデコーダＳＷＤＥＣがサブワードデコード信号ｓｗｄｚ１をＬレベル，ｓｗｄｘ１をＨレベルに駆動し，それにより，選択されたメインワード線ｍｗｌｘ０に接続されるサブワードドライバＳＷＤＲ０１は，サブワード線ｓｗｌｚ０１をＬレベル（Ｖｎｗｌ）にする。
スタンバイ状態では，スタンバイ信号ＳＴＢに応答して，メインワードデコーダＭＷＤＥＣは，すべてのメインワードでコード信号ｍｗｄｅｚをＬレベルにし，それに応じて，すべてのメインワードドライバＭＷＤＲがメインワード線ｍｗｌｘをＨレベル（Ｖｐｐレベル）にする。同様に，スタンバイ信号ＳＴＢに応答して，サブワードデコーダＳＷＤＥＣは，すべてのサブワードデコード信号ｓｗｄｚをＬレベル（Ｖｎｗｌ）にし，すべてのサブワードドライバＳＷＤＲがサブワード線ｓｗｌｚをＬレベル（Ｖｎｗｌ）にする。また，スタンバイ状態では，ビット線ＢＬはＶｉｉ／２にプリチャージされる。
図２は，サブワードドライバ回路とそのＧＩＤＬ電流を説明する図である。図２（Ａ）のサブワードドライバＳＷＤＲは，駆動用のＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２とが直列に接続され，両トランジスタＴｒ１，Ｔｒ２のゲートが接続される第３のノードにはメインワード線ｍｗｌｘが接続される。また，ＰＭＯＳトランジスタＴｒ１のソースノード（第１のノード）にはサブワードデコード信号ｓｗｄｚが接続され，ＮＭＯＳトランジスタＴｒ２のソースノード（第２のノード）には負電圧Ｖｎｗｌが接続される。そして，トランジスタＴｒ１，２の接続ノードにはサブワード線ｓｗｌｚが接続される。さらに，ＮＭＯＳトランジスタＴｒ２に並列に駆動用のＮＭＯＳトランジスタＴｒ３が設けられ，そのゲートには反転側のサブワードデコード信号ｓｗｄｘが供給される。
図２の各ノードに示された電圧Ｖｐｐ，Ｖｎｗｌは，スタンバイ状態の１つの電圧状態を示している。すなわち，この電圧状態では，メインワード線ｍｗｌｘは非選択状態の昇圧電圧Ｖｐｐ，サブワードデコード信号ｓｗｄｚは選択状態の負電圧Ｖｎｗｌになる。それにより，ＮＭＯＳトランジスタＴｒ２が導通状態になり，サブワード線ｓｗｌｚが非選択状態の負電圧Ｖｎｗｌにされる。
図２（Ｂ）は，駆動用ＰＭＯＳトランジスタＴｒ１の断面図を示し，図２（Ａ）のスタンバイ状態では，Ｎ型基板は昇圧電圧Ｖｐｐに接続され，ゲートＧにも昇圧電圧Ｖｐｐが印加され，Ｐ型のソース／ドレイン領域Ｓ，Ｄには，負電圧Ｖｎｗｌが印加される。
この場合，ゲート電圧が高くなることに伴って，Ｎ型基板とゲート酸化膜の界面近傍において，基板からソースまたはドレイン方向にリーク電流が発生する。これがＧＩＤＬ電流である。特に，ワード線の非選択レベルに負電圧Ｖｎｗｌが採用され，サブワードドライバのトランジスタが微細化されることにより，このようなＧＩＤＬ電流が無視できなくなる。
図３は，メインワードドライバ回路とそのＧＩＤＬ電流を説明する図である。図３（Ａ）に示されるメインワードドライバ回路は，駆動用のＰＭＯＳトランジスタＴｒ７とＮＭＯＳトランジスタＴｒ８とが接続され，両トランジスタのゲートが接続される第３のノードには，メインワードデコード信号ｍｗｄｅｚが接続され，ＰＭＯＳトランジスタＴｒ７のソース（第１のノード）には昇圧電圧Ｖｐｐが，ＮＭＯＳトランジスタＴｒ８のソース（第２のノード）にはメインドライバイネーブル信号ｍｄｅｘ（スタンバイ時はフローティングＨｚ）が印加され，両トランジスタの接続ノードにメインワード線ｍｗｌｘが接続される。
スタンバイ状態では，メインワードデコード信号ｍｗｄｅｚは負電圧Ｖｎｗｌになっていて，それにより駆動用のＰＭＯＳトランジスタＴｒ７が導通状態，ＮＭＯＳトランジスタＴｒ８が非導通状態になり，メインワード線ｍｗｌｘは昇圧電圧Ｖｐｐになる。また，ＮＭＯＳトランジスタＴｒ８のソースがフローティング状態にされているので，このトランジスタのオフリーク電流は防止される。トランジスタＴｒ８のソースの信号ｍｄｅｘは昇圧電圧Ｖｐｐでもよい。
図３（Ｂ）は，図３（Ａ）のメインワードドライバ回路ＭＷＤＲのＮＭＯＳトランジスタＴｒ８の断面図を示し，Ｐ基板には負電圧Ｖｎｗｌが印加され，ソースＳはフローティング状態にされ，ドレインＤに昇圧電圧Ｖｐｐが印加されている。そして，ゲートＧに負電圧Ｖｎｗｌが印加される。
この場合，ゲート電圧が低くなることに伴って，Ｐ型基板とゲート酸化膜の界面近傍において，ドレインから基板方向にリーク電流が発生する。これがＧＩＤＬ電流になる。したがって，このようなトンネル現象によるＧＩＤＬ電流を抑制するためには，スタンバイ状態での駆動用トランジスタのゲートとドレイン間，ゲートとソース間の電圧が過大にならないようにする必要がある。
図４は，本実施の形態におけるワードドライバ回路を示す図である。図４には，図１に合わせて，１つのメインワードドライバＭＷＤＲと，２つのサブワードドライバＳＷＤＲ０，１とが示されている。２つのサブワードドライバ回路ＳＷＤＲは同じ回路である。
図５は，本実施の形態におけるワードドライバ回路の各ノードの電圧を示す図である。図５には，スタンバイ状態Stanbyとアクティブ状態Activeとが示されている。各信号，ノードの電位は，負電圧Ｖｎｗｌと昇圧電圧Ｖｐｐとの間になる。また，アクティブ状態Activeでは，メインワードデコード信号ｍｗｄｅｚ，メインワードラインｍｗｌｘ，サブワードデコード信号ｓｗｄｚ，サブワード線ｓｗｌｚが，それぞれ，選択状態の電位，Ｖｐｐ，Ｖｎｗｌ，Ｖｐｐ，Ｖｐｐになっている。よって，非選択状態はそれぞれの電位が逆の電位にされる。
図４において，サブワードドライバ回路ＳＷＤＲは，図２と同様に，駆動用のＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２，Ｔｒ３を有し，それらの接続ノードにサブワード線ｍｗｌｚが接続されている。また，駆動用ＰＭＯＳトランジスタＴｒ１のソース（第１のノード）にはサブワードデコード信号ｓｗｄｚが接続され，ＮＭＯＳトランジスタＴｒ２のソース（第２のノード）には，負電圧Ｖｎｗｌが印加されている。また，駆動用ＮＭＯＳトランジスタＴｒ３のゲートには反転側のサブワードデコード信号ｓｗｄｘが接続され，ソースには負電圧Ｖｎｗｌが印加されている。ここまでは図２と同じである。
本実施の形態のサブワードドライバ回路ＳＷＤＲは，駆動用ＰＭＯＳトランジスタＴｒ１のゲートとメインワード線ｍｗｌｘ（第３のノード）との間にリーク防止用ＮＭＯＳトランジスタＴｒ４を有する。このリーク防止用トランジスタＴｒ４のゲートには昇圧電圧Ｖｐｐまたはその近傍電圧が印加されている。
図４には，図５のスタンバイ状態Stanbyの電圧が記載されている。すなわち，メインワード線ｍｗｌｘは昇圧電圧Ｖｐｐ，駆動用ＰＭＯＳトランジスタＴｒ１のソースのサブワードデコード信号ｓｗｄｚは負電圧Ｖｎｗｌである。しかし，リーク防止用トランジスタＴｒ４を設けたことで，駆動用ＭＰＯＳトランジスタＴｒ１のゲートのノードｎ０１は，リーク防止用トランジスタＴｒ４のゲート電圧Ｖｐｐからそのトランジスタの閾値電圧Ｖｔｈｎ低下した電位（Ｖｐｐ−Ｖｔｈｎ）までしか上昇しない。その結果，ＰチャネルトランジスタＴｒ４のゲート・ソースまたはドレイン間の電圧が抑制され，リーク電流の発生が抑制される。つまり，ＧＩＤＬ電流の原因となっていた，駆動用ＰＭＯＳトランジスタＴｒ１のゲート・ドレイン，ゲート・ソース間の電圧がリーク防止用トランジスタＴｒ４の閾値電圧だけ小さくなり，ＧＩＤＬ電流の原因であるリーク電流が抑制される。この場合，リーク防止用トランジスタＴｒ４のゲート電圧をＶｐｐより低い近傍の電圧に調整することで，リーク電流をさらに抑制することができる。
次に，メインワードドライバＭＷＤＲは，図３と同様に，昇圧電圧Ｖｐｐとメインデコーダイネーブル信号ｍｄｅｘ（スタンバイ時はフローティングＨｚ）との間に，駆動用ＰＭＯＳトランジスタＴｒ７とＮＭＯＳトランジスタＴｒ８とが接続され，接続ノードにメインワード線ｍｗｌｘが接続されている。そして，両トランジスタＴｒ７，Ｔｒ８のゲートにはメインワードデコード信号ｍｗｄｅｚが与えられる。
本実施の形態のメインワードドライバＭＷＤＲは，メインワードデコード信号ｍｗｄｅｚのノードと駆動用ＮＭＯＳトランジスタＴｒ８のゲートとの間に，リーク防止用ＰＭＯＳトランジスタＴｒ９を有する。このリーク防止用トランジスタＴｒ９のゲートには負電圧Ｖｎｗｌまたはその近傍電圧が印加されている。
スタンバイ状態では，メインワードデコード信号ｍｗｄｅｚは負電圧Ｖｎｗｌになっているが，リーク防止用トランジスタＴｒ９を設けたことで，駆動用ＮＭＯＳトランジスタＴｒ８のゲートの電位は，そのゲートの負電圧ＶｎｗｌよりトランジスタＴｒ９の閾値電圧Ｖｔｈｐ高い電位（Ｖｎｗｌ＋Ｖｔｈｐ）までしか低下しない。このとき，駆動用ＮＭＯＳトランジスタＴｒ８のドレインであるメインワード線ｍｗｌｘは昇圧電圧Ｖｐｐになっているが，トランジスタＴｒ８のゲートノードｎ０２の電位があまり低下していないので，ＧＩＤＬリーク電流が抑制される。
すなわち，ゲート電極とドレインとの間に過剰に高い電圧が印加されることが抑制され，よって，リーク電流が抑制され，ＧＩＤＬ電流を抑えることができる。
図６，図７は，本実施の形態におけるメインワードドライバとサブワードドライバのアクティブ状態の電圧を示す図である。図６は，メインワードラインｍｗｌ０に属する回路を示し，図７は，メインワードラインｍｗｌ１に属する回路を示す。また，アクティブ状態では，サブワード線ｓｗｌ００が選択されるものとする。
図６において，メインワードドライバＭＷＤＲ０では，メインワードデコード信号ｍｗｄｅｘ０が昇圧電圧Ｖｐｐになり，駆動用のＮＭＯＳトランジスタＴｒ８が導通し，メインワード線ｍｗｌｘ０は，トランジスタＴｒ８のソースに印加されるメインドライバイネーブル信号ｍｄｅｘの負電圧Ｖｎｗｌに駆動される。メインワードデコード信号ｍｗｄｅｘ０とトランジスタＴｒ８のゲートの間にリーク防止用ＰＭＯＳトランジスタＴｒ９が設けられているが，そのゲートは負電圧Ｖｎｗｌであるので，トランジスタＴｒ９は完全に導通状態となり，ノードｎ０２は昇圧電圧Ｖｐｐまで上昇し，駆動用ＮＭＯＳトランジスタＴｒ８は完全に導通状態になり，メインワード線ｍｗｌｘ０は負電圧Ｖｎｗｌに駆動される。
次に，サブワードドライバＳＷＤＲ００では，サブワードデコード信号ｓｗｄｚ０は昇圧電圧Ｖｐｐ，その反転信号ｓｗｄｘ０は負電圧Ｖｎｗｌになり，メインワード線ｍｗｌｘ０の負電圧Ｖｎｗｌにより駆動用ＰＭＯＳトランジスタＴｒ１が導通し，サブワード線ｓｗｌｚ００は選択レベルの昇圧電圧Ｖｐｐに駆動される。一方，もう一つのサブワードドライバＳＷＤＲ０１では，サブワードデコード信号ｓｗｄｚ１は負電圧Ｖｎｗｌ，その反転信号ｓｗｄｘ０は昇圧電圧Ｖｐｐになり，駆動用ＮＭＯＳトランジスタＴｒ３が導通し，サブワード線ｓｗｌｚ０１は非選択レベルの負電圧Ｖｎｗｌに駆動される。
図７において，メインワードドライバＭＷＤＲ１では，メインワードデコード信号ｍｗｄｅｘ１が負電圧Ｖｎｗｌになり，駆動用のＰＭＯＳトランジスタＴｒ７が導通し，メインワード線ｍｗｌｘ１はトランジスタＴｒ７のソースの昇圧電圧Ｖｐｐ（非選択レベル）に駆動される。
次に，サブワードドライバＳＷＤＲ１０では，サブワードデコード信号ｓｗｄｚ０は昇圧電圧Ｖｐｐ，その反転信号ｓｗｄｘ０は負電圧Ｖｎｗｌになり，駆動用ＮＭＯＳトランジスタＴｒ２が導通し，サブワード線ｓｗｌｚ１０は非選択レベルの負電圧Ｖｎｗｌに駆動される。この時，メインワード線ｍｗｌｘ１が昇圧電圧Ｖｐｐであるため，ゲートが昇圧電圧Ｖｐｐであるリーク防止用のＮＭＯＳトランジスタＴｒ４はオフ状態になる。そのため，サブワードデコード信号ｓｗｄｚ０が昇圧電圧Ｖｐｐに上昇することに伴い，駆動用ＰＭＯＳトランジスタＴｒ１のゲート・ソース間のカップリング容量により，ノードｎ０１はＶｐｐ−ＶｔｈｎからＶｐｐまで上昇し，駆動用ＰＭＯＳトランジスタＴｒ１は完全に非導通状態になる。一方，駆動用ＮＭＯＳトランジスタＴｒ２の導通によりサブワード線ｓｗｌ１０が負電圧Ｖｎｗｌに駆動される。
したがって，駆動用ＰＭＯＳトランジスタＴｒ１のゲートとソース間には，レイアウトにより積極的にカップリング容量を形成するようにすることが望ましい。たとえば，ゲート電極をソース領域上に絶縁膜を介して延在させるようなレイアウトが好ましい。
もう一つのサブワードドライバＳＷＤＲ１１では，サブワードデコード信号ｓｗｄｚ１は負電圧Ｖｎｗｌ，その反転信号ｓｗｄｘ０は昇圧電圧Ｖｐｐになり，駆動用ＮＭＯＳトランジスタＴｒ２とＴｒ３が導通し，サブワード線ｓｗｌｚ１１は非選択レベルの負電圧Ｖｎｗｌに駆動される。
図８は，本実施の形態におけるリーク防止用トランジスタのゲート電圧を調整する回路を示す図である。メインワードドライバＭＷＤＲのリーク防止用トランジスタＴｒ９と，サブワードドライバＳＷＤＲのリーク防止用トランジスタＴｒ４のゲート電圧は，ＧＩＤＬ電流が充分に低減される程度の電圧に調整可能になっていることが望ましい。すなわち，メインワードドライバＭＷＤＲでは，リーク防止用トランジスタＴｒ９のゲート電圧がＶｎｗｌであり，ノードｎ０２がＶｎｗｌ＋Ｖｔｈｐになるので，リーク防止用トランジスタＴｒ９のゲート電圧Ｖｎｗｌをより高くすることで，駆動用トランジスタＴｒ８のゲート・ドレイン間電圧をより低くすることができる。同様に，サブワードドライバＳＷＤＲでは，リーク防止用トランジスタＴｒ４のゲート電圧がＶｐｐであり，ノードｎ０１がＶｐｐ−Ｖｔｈｎになるので，リーク防止用トランジスタＴｒ４のゲート電圧Ｖｐｐをより低くすることで，駆動用トランジスタＴｒ１のゲート・ドレイン間，ゲート・ソース間電圧をより低くすることができる。
そこで，図８に示したゲート電圧調整のための回路を設けることが望ましい。電圧調整回路１は，昇圧電圧Ｖｐｐを調整した電圧Ｖｇをリーク防止用トランジスタＴｒ４のゲートに供給する回路であり，あるいは，負電圧Ｖｎｗｌを調整した電圧Ｖｇをリーク防止用トランジスタＴｒ９のゲートに供給する回路である。
この電圧調整回路１の電圧調整は，テスト時のテスト信号ＴＥＳＴにより行うことができる。すなわち，テスト信号ＴＥＳＴにより電圧調整回路１の出力Ｖｇの電圧を微調整し，テストで検出された最適な電圧調整レベルの情報がＰＲＯＭ２に記憶される。そして，通常動作時に，ＰＲＯＭ２からの電圧調整レベル情報信号により，電圧調整回路１は最適に調整された電圧Ｖｇを出力する。または，コマンドＣＭＤに応答して設定されるモードレジスタ３からの信号により，電圧調整回路１が最適に調整された電圧Ｖｇを出力するようにしてもよい。
このように，リーク防止用トランジスタＴｒ４，Ｔｒ９のゲート電圧は，必ずしもＶｐｐ，Ｖｎｗｌと同じ電圧である必要はなく，それらの電圧近傍の調整された電圧でもよい。例えば，リーク防止用トランジスタＴｒ４のゲート電圧は，図６のサブワードドライバＳＷＤＲ００の状態でリーク防止用トランジスタＴｒ４が充分に導通可能なレベルで，且つ，図６のサブワードドライバＳＷＤＲ０１，図７のサブワードドライバＳＷＤＲ１０，１１の状態でトランジスタＴｒ１が非導通状態になるレベルであることが必要である。また，リーク防止用トランジスタＴｒ９のゲート電圧は，図６のメインワードドライバＭＷＤＲ０の状態でリーク防止用トランジスタＴｒ９が充分に導通可能なレベルで，且つ，図７のメインワードドライバＭＷＤＲの状態でトランジスタＴｒ８が非導通状態になるレベルであることが必要である。
上記のとおり，携帯電話などに搭載されるＤＲＡＭは，スタンバイ状態の期間がアクティブ状態の期間に比較すると非常に長い。よって，スタンバイ状態でのリーク電流を抑制することで，携帯電話の電池消費を抑え，待ち受け時間をより長くすることができる。
図９は，本実施の形態におけるＤＲＡＭの応用例を示す図である。図９（Ａ）は，フラッシュメモリやＦｅＲＡＭなどの不揮発性メモリ１２と本実施の形態のＤＲＡＭ１４とを共通のパッケージ内に収容した半導体装置１０である。通常，携帯電話などには，不揮発性メモリとＤＲＡＭとが同時に搭載されるので，それら２つのチップを収容した半導体装置１０が携帯電話のサイズ縮小に効果的である。
図９（Ｂ）は，プロセッサ２２とそれに接続される外部メモリとしてのＤＲＡＭ２４とを有するＡＳＩＣ２０である。所定の制御に開発されるプロセッサ２２は，外部メモリとしてＤＲＡＭまたは擬似ＳＲＡＭを必要とするので，このようなＡＳＩＣ２０が有効である。
以上説明したとおり，本実施の形態の半導体装置によれば，スタンバイ状態でのリーク電流を抑制することができる。
上記の実施の形態をまとめると以下の付記に示されるとおりである。
（付記１）複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，
第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続され，前記ワード線を駆動するワードドライバ回路と，
第１の電圧を生成する第１の電圧生成回路と，
前記第１の電圧より低い第２の電圧を生成する第２の電圧生成回路とを有し，
前記第３のノードには前記第１の電圧または前記第２の電圧が印加され，前記第１のノードには前記第１の電圧または第２の電圧が印加され，
さらに，前記第３のノードと駆動用ＰＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＮＭＯＳトランジスタが設けられていることを特徴とする半導体記憶装置。
（付記２）付記１において，
前記ワード線は，メインワード線と，当該メインワード線に属する複数のサブワード線とを有する階層構造を有し，
前記ワードドライバ回路において，前記メインワード線が前記第３のノードに接続され，前記複数のサブワード線から１つのサブワード線を選択するサブワードデコード信号が前記第１のノードに供給され，前記メインワード線の電位とサブワードデコード信号の電位とに応じて，前記ワードドライバ回路が前記サブワード線を前記第１の電圧または第２の電圧に駆動することを特徴とする半導体記憶装置。
（付記３）付記２において，
前記ワードドライバ回路は，さらに，前記駆動用ＮＭＯＳトランジスタに並列に設けられる第２の駆動用ＮＭＯＳトランジスタを有し，
当該第２の駆動用ＮＭＯＳトランジスタのゲートには，前記第１のノードに供給されるサブワードデコード信号と逆相の逆相サブワードデコード信号が供給されることを特徴とする半導体記憶装置。
（付記４）付記１において，
前記リーク防止用ＮＭＯＳトランジスタのゲートの所定の電圧は，前記第１の電圧またはその近傍の電圧であることを特徴とする半導体記憶装置。
（付記５）付記１において，
スタンバイ状態では，前記第３のノードが前記第１の電圧に，前記第１のノードが前記第２の電圧になり，前記ワード線が前記第２の電圧になり，前記駆動用ＰＭＯＳトランジスタのゲートが，リーク防止用ＮＭＯＳトランジスタのゲートの電圧より当該トランジスタの閾値電圧低い電位になることを特徴とする半導体記憶装置。
（付記６）付記１において，
さらに，所定の制御信号に応じて調整された出力電圧を生成する電圧調整回路を有し，
前記リーク防止用ＮＭＯＳトランジスタのゲートに前記所定電圧として当該電圧調整回路の出力電圧が印加されることを特徴とする半導体記憶装置。
（付記７）付記１において，
前記駆動用ＰＭＯＳトランジスタのソースとゲート間にカップリング容量が形成されていることを特徴とする半導体記憶装置。
（付記８）複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，
第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続され，前記ワード線を駆動するワードドライバ回路と，
第１の電圧を生成する第１の電圧生成回路と，
前記第１の電圧より低い第２の電圧を生成する第２の電圧生成回路とを有し，
前記第３のノードには前記第１の電圧または第２の電圧が印加され，前記第１のノードには前記第１の電圧が印加され，さらに，前記第３のノードと駆動用ＮＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＰＭＯＳトランジスタが設けられていることを特徴とする半導体記憶装置。
（付記９）付記８において，
前記ワード線は，メインワード線と，当該メインワード線に属する複数のサブワード線とを有する階層構造を有し，
前記ワードドライバ回路において，前記駆動用トランジスタの接続ノードに前記メインワード線が接続され，前記第３のノードにメインワード線を選択するメインワードでコード信号が供給されることを特徴とする半導体記憶装置。
（付記１０）付記８において，前記リーク用ＰＭＯＳトランジスタのゲートの所定の電圧は前記第２の電圧またはその近傍の電圧であることを特徴とする半導体記憶装置。
（付記１１）付記８において，
スタンバイ状態では，前記第３のノードが前記第２の電圧に，前記第１のノードが前記第１の電圧になり，前記ワード線が前記第１の電圧になり，前記駆動用ＮＭＯＳトランジスタのゲートが，リーク防止用ＰＭＯＳトランジスタのゲートの電圧より当該トランジスタの閾値電圧高い電位になることを特徴とする半導体記憶装置。
（付記１２）付記８において，
さらに，所定の制御信号に応じて調整された出力電圧を生成する電圧調整回路を有し，
前記リーク防止用ＰＭＯＳトランジスタのゲートに前記所定電圧として当該電圧調整回路の出力電圧が印加されることを特徴とする半導体記憶装置。
（付記１３）複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，
前記ワード線が，複数のメインワード線と，当該メインワード線それぞれに属する複数のサブワード線とを有する階層構造を有し，
第１の電圧を生成する第１の電圧生成回路と，
前記第１の電圧より低い第２の電圧を生成する第２の電圧生成回路と，
第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される第１の駆動用ＰＭＯＳトランジスタと第１の駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードに前記メインワード線が接続され，前記メインワード線を駆動するメインワードドライバ回路と，
第４のノードと第５のノードとの間に直列に接続されゲートに第６のノードが接続される第２の駆動用ＰＭＯＳトランジスタと第２の駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードに前記サブワード線が接続され，前記サブワード線を駆動するサブワードドライバ回路とを有し，
前記メインワードドライバ回路において，前記第３のノードには前記第１の電圧または第２の電圧が印加され，前記第１のノードには前記第１の電圧が印加され，さらに，前記第３のノードと第１の駆動用ＮＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＰＭＯＳトランジスタが設けられ，
前記サブワードドライバ回路において，前記第６のノードには前記メインワード線が接続されて前記第１の電圧または前記第２の電圧が印加され，前記第１のノードには前記第１の電圧または第２の電圧を有するサブワードデコード信号が印加され，さらに，前記第６のノードと第２の駆動用ＰＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＮＭＯＳトランジスタが設けられていることを特徴とする半導体記憶装置。
（付記１４）付記１３において，
前記リーク用ＰＭＯＳトランジスタのゲートの所定の電圧は，前記第２の電圧またはその近傍の電圧であり，
前記リーク防止用ＮＭＯＳトランジスタのゲートの所定の電圧は，前記第１の電圧またはその近傍の電圧であることを特徴とする半導体記憶装置。
本実施の形態における半導体記憶装置の構成図である。 サブワードドライバ回路とそのＧＩＤＬ電流を説明する図である。 メインワードドライバ回路とそのＧＩＤＬ電流を説明する図である。 本実施の形態におけるワードドライバ回路を示す図である。 本実施の形態におけるワードドライバ回路の各ノードの電圧を示す図である。 本実施の形態におけるメインワードドライバとサブワードドライバのアクティブ状態の電圧を示す図である。 本実施の形態におけるメインワードドライバとサブワードドライバのアクティブ状態の電圧を示す図である。 本実施の形態におけるリーク防止用トランジスタのゲート電圧を調整する回路を示す図である。 本実施の形態におけるＤＲＡＭの応用例を示す図である。
符号の説明
ＭＷＤＲ：メインワードドライバ回路 ＳＷＤＲ：サブワードドライバ回路
Ｔｒ７：駆動用ＰＭＯＳトランジスタ Ｔｒ８：駆動用ＮＭＯＳトランジスタ
Ｔｒ９：リーク防止用ＰＭＯＳトランジスタ
Ｔｒ１：駆動用ＰＭＯＳトランジスタ Ｔｒ２：駆動用ＮＭＯＳトランジスタ
Ｔｒ４：リーク防止用ＮＭＯＳトランジスタ
Ｖｐｐ：第１の電圧 Ｖｎｗｌ：第２の電圧
ｍｗｌｘ：メインワード線 ｓｗｌｚ：サブワード線

Claims (10)

  1. 複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，
    第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続され，前記ワード線を駆動するワードドライバ回路と，
    第１の電圧を生成する第１の電圧生成回路と，
    前記第１の電圧より低い第２の電圧を生成する第２の電圧生成回路とを有し，
    前記第３のノードには前記第１の電圧または前記第２の電圧が印加され，前記第１のノードには前記第１の電圧または第２の電圧が印加され，
    さらに，前記第３のノードと駆動用ＰＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＮＭＯＳトランジスタが設けられていることを特徴とする半導体記憶装置。
  2. 請求項１において，
    前記ワード線は，メインワード線と，当該メインワード線に属する複数のサブワード線とを有する階層構造を有し，
    前記ワードドライバ回路において，前記メインワード線が前記第３のノードに接続され，前記複数のサブワード線から１つのサブワード線を選択するサブワードデコード信号が前記第１のノードに供給され，前記メインワード線の電位とサブワードデコード信号の電位とに応じて，前記ワードドライバ回路が前記サブワード線を前記第１の電圧または第２の電圧に駆動することを特徴とする半導体記憶装置。
  3. 請求項１において，
    前記リーク防止用ＮＭＯＳトランジスタのゲートの所定の電圧は，前記第１の電圧またはその近傍の電圧であることを特徴とする半導体記憶装置。
  4. 請求項１において，
    スタンバイ状態では，前記第３のノードが前記第１の電圧に，前記第１のノードが前記第２の電圧になり，前記ワード線が前記第２の電圧になり，前記駆動用ＰＭＯＳトランジスタのゲートが，リーク防止用ＮＭＯＳトランジスタのゲートの電圧より当該トランジスタの閾値電圧低い電位になることを特徴とする半導体記憶装置。
  5. 請求項１において，
    さらに，所定の制御信号に応じて調整された出力電圧を生成する電圧調整回路を有し，
    前記リーク防止用ＮＭＯＳトランジスタのゲートに前記所定電圧として当該電圧調整回路の出力電圧が印加されることを特徴とする半導体記憶装置。
  6. 複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，
    第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される駆動用ＰＭＯＳトランジスタと駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードにワード線が接続され，前記ワード線を駆動するワードドライバ回路と，
    第１の電圧を生成する第１の電圧生成回路と，
    前記第１の電圧より低い第２の電圧を生成する第２の電圧生成回路とを有し，
    前記第３のノードには前記第１の電圧または第２の電圧が印加され，前記第１のノードには前記第１の電圧が印加され，さらに，前記第３のノードと駆動用ＮＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＰＭＯＳトランジスタが設けられていることを特徴とする半導体記憶装置。
  7. 請求項６において，
    前記ワード線は，メインワード線と，当該メインワード線に属する複数のサブワード線とを有する階層構造を有し，
    前記ワードドライバ回路において，前記駆動用トランジスタの接続ノードに前記メインワード線が接続され，前記第３のノードにメインワード線を選択するメインワードでコード信号が供給されることを特徴とする半導体記憶装置。
  8. 請求項６において，前記リーク用ＰＭＯＳトランジスタのゲートの所定の電圧は前記第２の電圧またはその近傍の電圧であることを特徴とする半導体記憶装置。
  9. 請求項６において，スタンバイ状態では，前記第３のノードが前記第２の電圧に，前記第１のノードが前記第１の電圧になり，前記ワード線が前記第１の電圧になり，前記駆動用ＮＭＯＳトランジスタのゲートが，リーク防止用ＰＭＯＳトランジスタのゲートの電圧より当該トランジスタの閾値電圧高い電位になることを特徴とする半導体記憶装置。
  10. 複数のワード線とビット線とそれらの交差位置に配置されるメモリセルとを有する半導体記憶装置において，
    前記ワード線が，複数のメインワード線と，当該メインワード線それぞれに属する複数のサブワード線とを有する階層構造を有し，
    第１の電圧を生成する第１の電圧生成回路と，
    前記第１の電圧より低い第２の電圧を生成する第２の電圧生成回路と，
    第１のノードと第２のノードとの間に直列に接続されゲートに第３のノードが接続される第１の駆動用ＰＭＯＳトランジスタと第１の駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードに前記メインワード線が接続され，前記メインワード線を駆動するメインワードドライバ回路と，
    第４のノードと第５のノードとの間に直列に接続されゲートに第６のノードが接続される第２の駆動用ＰＭＯＳトランジスタと第２の駆動用ＮＭＯＳトランジスタとを有し，両トランジスタの接続ノードに前記サブワード線が接続され，前記サブワード線を駆動するサブワードドライバ回路とを有し，
    前記メインワードドライバ回路において，前記第３のノードには前記第１の電圧または第２の電圧が印加され，前記第１のノードには前記第１の電圧が印加され，さらに，前記第３のノードと第１の駆動用ＮＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＰＭＯＳトランジスタが設けられ，
    前記サブワードドライバ回路において，前記第６のノードには前記メインワード線が接続されて前記第１の電圧または前記第２の電圧が印加され，前記第１のノードには前記第１の電圧または第２の電圧を有するサブワードデコード信号が印加され，さらに，前記第６のノードと第２の駆動用ＰＭＯＳトランジスタのゲートとの間に，ゲートに所定の電圧が印加されたリーク防止用ＮＭＯＳトランジスタが設けられていることを特徴とする半導体記憶装置。
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