JP4761842B2 - 内部電圧発生回路 - Google Patents

Description

この発明は、半導体装置内において内部電圧を発生する回路に関し、特に、不揮発性半導体記憶装置においてデコード回路へ与えられる制御電圧を発生するための内部電圧発生回路に関する。より特定的には、この内部電圧のレベル調整を行なうための電圧レベル調整の構成に関する。

半導体記憶装置においては、複数のメモリセルが行列状に配列される。通常、メモリセル行に対応してワード線が配置され、メモリセル列に対応してビット線（ディジット線）が配置される。選択行に対応するワード線へは、デコード／ドライブ回路からの選択電圧が伝達される。このワード線選択電圧は、半導体記憶装置の種類、および動作モードに応じてその電圧レベルが異なる。

フラッシュメモリなどの不揮発性半導体記憶装置は、データを蓄積電荷量（しきい値電圧）に応じて不揮発的に記憶する。このような不揮発性半導体記憶装置における動作状態としては、大きく分けて、読出（リード）、書込（プログラム）、および消去（イレーズ）の３つの動作状態がある。動作原理上、書込時においては、選択ワード線（ＷＬ）には、１０ないし２０Ｖの高電圧が必要とされる。ここでは、書込は、メモリセルトランジスタのフローティングゲートへ電子を注入する動作モードを示し、消去モードは、このフローティングゲートから電子を引抜く動作を示す。この書込および消去において逆の動作が行われてもよい。

この選択ワード線に高電圧を供給するワード線デコード／ドライブ回路の一般的な形式においては、たとえば特許文献１（特開平６−２５９９７９号公報）に示されるように、ＣＭＯＳドライブ回路が用いられる。このＣＭＯＳワード線ドライブ回路においては、アドレス信号をデコードした信号をゲート入力とし、ワード線選択電圧（高電圧）が、このＣＭＯＳワード線デコード／ドライブ回路のＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）のソースに供給される。ワード線非選択電圧が、ＣＭＯＳワード線デコード／ドライブ回路のＮチャネルＭＯＳトランジスタのソースに供給される。

この特許文献１に示されるように、ワード線デコード／ドライブ回路として、ＣＭＯＳ回路を利用する場合、デコード信号を供給するだけであり、制御が容易である。しかしながら、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタを配置する必要があり、素子分離のための領域が必要となり、レイアウト面積が大きくなるという問題が生じる。

近年の携帯機器などの用途においては、画像および音声データなどの大量のデータを処理する事が要求されており、この様は用途に用いられる半導体記憶装置においても、その記憶容量を大きくすることが要求される。ワード線デコード／ドライブ回路は、各ワード線に対応して配置されるために、ワード線デコード／ドライブ回路のレイアウト面積は、チップ面積上で大きな割合を占める。したがって、チップ面積を低減する要求とこのようなＣＭＯＳ型デコード／ドライブ回路の採用とは相反する関係となる。

ワード線デコード／ドライブ回路のレイアウト面積を低減することを意図する構成が、たとえば特開２０００−３４８４９４号公報（特許文献２）に示される。この特許文献2に示される構成においては、ワード線アドレスのデコード部をメインデコード回路およびサブデコード回路の階層構造とし、各ワード線に対応して配置されるワード線／ドライブ回路を１つのトランスファーゲート（ＭＯＳトランジスタ；絶縁ゲート型電界効果トランジスタ）で構成する。このトランスファーゲートは、メインデコード回路の出力信号に従って対応のサブデコード回路の出力信号を対応のワード線上に伝達する。

この１トランジスタ型のワード線デコード／ドライブ回路を利用する場合、トランスファーゲートの基板領域（バックゲート）に、非選択電圧（ＶＮＮ）が供給される（通常、データ書込動作時、非選択電圧ＶＮＮは負電圧レベル）。不揮発性半導体記憶装置においてデータ書込時には、ワード線に高電圧が供給され、ソース線およびビット線の間に電流を流して、ドレインまたはソース高電界によりホットエレクトロンを生成して、メモリセルトランジスタのフローティングゲートへ生成されたチャネルホットエレクトロンを注入する。

このような書込動作時、メインロウデコーダ（メインデコード回路）からの制御電圧（ＳＧ：選択状態のメインロウデコード信号）の電圧レベルは、選択ワード線上にサブロウデコーダ（サブロウデコード回路）からの所定の高電圧（ＶＰＰ：選択状態のサブロウデコード信号）を伝達するために、トランスファーゲート（ＮチャネルＭＯＳトランジスタ）のしきい値電圧Ｖｔｈｎ以上に設定される。ＮチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈｎは、基板−ソース間電圧Ｖｂｓが０Ｖのときには、約０．７−１．０Ｖの程度である。しかしながら、この１トランジスタ型ワード線デコード／ドライブ回路を利用する場合、非選択ワード線には負電圧レベルの非選択電圧ＶＮＮが伝達されれるため、トランスファーゲートの基板電圧は、非選択電圧（ＶＮＮ）レベルに設定される。対応のワード線が選択されている場合には、高電圧（ＶＰＰ）がサブロウデコーダから伝達されるため、このトランスファーゲートの基板−ソース間電圧Ｖｂｓは大きな電圧レベルとなり、基板効果により、しきい値電圧Ｖｔｈｎが対応のワード線が非選択の時に比べてかなり大きくなる。たとえば、非選択電圧ＶＮＮが−２Ｖであり、高電圧ＶＰＰが＋１５Ｖの場合には、このしきい値電圧Ｖｔｈｎは、２ないし３Ｖ程度の大きさに到達する。

この構成において、基板−ソース間電圧Ｖｂｓを、常に０Ｖに維持するためには、各ワード線ごとに、このトランスファーゲートの基板電圧を調整する必要があり、ワード線デコード／ドライブ回路のトランスファーゲートの基板領域（ＮチャネルＭＯＳトランジスタの場合、Ｐウェル）を各ワード線ごとに分離する必要があり、レイアウト面積が大きくなる。したがって、このような対策は、元々のレイアウト面積を低減するという１トランジスタ型構造の当初の目的と相反する。

また、このＮチャネルＭＯＳトランジスタを利用する１トランジスタ型ワード線デコード／ドライブ回路を利用する場合には、制御電圧を生成するために、選択ワード線上に伝達される高電圧（ＶＰＰ）よりもさらに高い電圧レベルが必要となり、これらの複数種類の高電圧レベルの制御が、１種類の高電圧だけが必要とされるＣＭＯＳ型ワード線デコード／ドライブ回路の場合に比べてより複雑となる。

フラッシュメモリにおいて高電圧を発生する回路の構成は、前述の特許文献２にその一例が示され、また、特開平９−３２０２８８号公報（特許文献３）において示されている。これらの特許文献２および３に示される制御電圧および高電圧を発生する構成は、チャージポンプ動作により昇圧電圧を生成するチャージポンプ回路と、このチャージポンプ回路の出力電圧を所望の電圧レベルに維持するための電圧ディテクタ回路とを大きく分けて含む。電圧ディテクタ回路は、チャージポンプ回路からのポンプ電圧をレベル変換するレベル変換回路と、このレベル変換回路のレベル変換電圧と基準電圧とを比較し、その比較結果に従ってチャージポンプ回路のポンプ動作を活性／非活性化する比較回路とを含む。

昇圧電圧を生成するため、レベル変換電圧が基準電圧よりも低い場合には、比較回路の出力信号に従ったチャージポンプ回路を動作させて、ポンプ電圧レベルを上昇させる。一方、レベル変換回路の出力電圧が基準電圧よりも高い場合には、比較回路の出力信号に従ってチャージポンプ回路のポンプ動作を停止させてポンプ電圧レベルを維持する。

比較回路は、レベル変換電圧と基準電圧とを比較するオープンループの演算増幅器（オペアンプ）で構成することができる。レベル変換回路としては、抵抗素子を直列に接続する抵抗分圧型回路または定電流源および抵抗素子を利用する降圧回路が用いられる。この抵抗分圧型回路は、抵抗素子として、抵抗接続されたＭＯＳトランジスタが小レイアウト面積で微小電流を駆動するために利用されることが多い。この抵抗分圧型回路の場合、制御電圧を、１／ｎ倍に降圧する（分圧比１／ｎの場合）。定電流源と抵抗素子を利用する降圧回路の場合には、降圧電圧は、制御電圧からＩ・Ｒ低い電圧レベルとなる。ここで、ＩおよびＲは定電流源の駆動電圧と抵抗素子の抵抗値である。

抵抗分圧型回路の場合、制御電圧の変動電圧が１／ｎ倍となって分圧電圧にその影響が現われる。一方、定電流源を利用する場合、降圧電圧には、この制御電圧の変動成分がそのまま現われるため、制御電圧の変動に対し、より反応性が高くなる。
特開平６−２５９９７９号公報 特開２０００−３４８４９４号公報 特開平９−３２０２８８号公報

トランスファーゲートに供給される制御電圧の電圧レベルは、レベル変換回路の生成するレベル変換電圧と基準電圧の電圧レベルに応じて決定される。制御電圧の電圧レベルは、基板効果を考慮したしきい値電圧Ｖｔｈｎに加えて、高電圧印加によるＦＮ（ファウラー−ノルドハイム）特性の劣化（トランスファーゲートのゲートと基板領域の間の絶縁膜を介してトンネル現象により電流が流れ、この絶縁膜の劣化によりゲートからソースまたは基板へ流れるトンネル電流が増大する）およびトランジスタの耐圧を考慮して決定される。上述のように、この制御電圧の電圧レベルは、設計時に設定されたレベル変換電圧と基準電圧の電圧レベルにより一意的に決定されるため、設計段階においては、しきい値電圧Ｖｔｈｎ、ＦＮトンネル絶縁膜劣化、およびトランジスタ耐圧のすべてがプロセス上最悪となる条件を考慮してレベル変換電圧および基準電圧のレベルを設定して、制御電圧のレベルを設定する。したがって、実際のチップにおいて、最悪条件となっていないチップにおいても、この最悪条件で設定された高い電圧レベルの制御電圧が印加され、不必要に高い電圧レベルの制御電圧が印加されるため、より劣化が加速されるという問題が生じる。

上述の特許文献１において、ＣＭＯＳ型ワード線ドライブ回路に対して、昇圧電圧を発生する回路構成が示され、その電圧レベルに応じて昇圧回路の昇圧動作を停止させる構成が示されているものの、この昇圧電圧のレベル検出においては、ダイオードまたは抵抗接続されたトランジスタにより昇圧電圧レベルを降下させてレベル変換電圧を生成しているだけであり、デコーダの構成要素のトランジスタ特性については考慮しておらず、また１トランジスタ型ワード線デコード／ドライブ回路の構成については考慮していない。

また上述の特許文献２に示される構成においては、ＮＡＮＤ型メモリセルストリングへの適用が意図されており、非選択ワード線へは負電圧が印加されていない。また、書込高電圧の発生回路において、その電圧レベル調整においては、メインロウデコーダにおいてセルフブートストラップによりワード線に伝達される高電圧よりも高い電圧を生成しているものの、このセルフブートストラップにより生成される制御電圧レベルは、１トランジスタ型のワード線デコード／ドライブ回路のトランスファーゲートのしきい値電圧などの電圧伝達特性は何ら考慮されていない。

また、特許文献３においても、同様、正および負の昇圧電圧を発生する回路が示されており、その電圧レベルを、基準電圧との比較に基づいて調整する構成が示されているものの、サブロウデコーダ（トランスファーゲート）のトランジスタ特性を考慮して昇圧電圧のレベルを調整する構成については何ら示されていない。

特に、ＡＧ−ＡＮＤ型フラッシュメモリ（アシストゲートＡＮＤ型フラッシュメモリ）のように、ソース／ドレインがアシストゲートのチャネルにより形成される。非選択ワード線を負電圧に設定して非選択メモリセルにおいてチャネル電流が流れるのを防止し、かつ選択ワード線を高電圧に設定し、選択メモリセルのフローティングゲートへ電子をチャネルホットエレクトロンにより注入することにより書込を行なう場合、ワード線デコード／ドライブ用トランジスタ（トランスファーゲート）の基板領域に負電圧が供給され、基板効果が大きくなり、ワード線デコード／ドライブ回路のトランジスタのしきい値電圧が大きくなり、制御電圧の電圧レベルが高くなり、非最悪条件以外の半導体チップ（半導体装置）における劣化が加速される問題がより顕著となる。

この制御電圧の電圧レベルの調整の問題は、不揮発性半導体記憶装置に限らず、制御電圧に従って高電圧を伝達するＭＯＳトランジスタを利用する回路装置において生じる。

それゆえこの発明の目的は、各チップごとに最適な電圧レベルの制御電圧を供給することのできる内部電圧発生回路を提供することである。

この発明の第１の観点に係る内部電圧発生回路は、各々に１行のメモリセルが接続される複数のワード線のうちの選択ワード線を選択状態へ駆動するワード線駆動回路に含まれ、各ワード線に対応して配置されて制御電圧に応答して選択電圧を対応のワード線に伝達する１トランジスタ型ワード線デコーダに対して制御電圧を供給する内部電圧発生回路であり、制御電圧の１トランジスタ型ワード線デコーダのトランジスタのしきい値電圧の変動に応じた制御電圧に対応する電圧をモニタノードに伝達するモニタトランジスタと、このモニタトランジスタに伝達された電圧と基準電圧とに従って制御電圧のレベルが所定レベルにあるかを判定する判定回路と、この判定回路の出力信号に従って選択的に活性化され、活性化時制御電圧を生成する動作を行う制御電圧生成回路と、モニタトランジスタに結合され、前記モニタトランジスタを流れる電流量が１トランジスタ型ワード線デコーダを流れる電流量と等しくなるように該モニタトランジスタを流れる電流量を調整する電流制御回路を含む。
この電流制御回路は、１トランジスタ型ワード線デコーダが対応のワード線選択時該対応のワード線に供給すべき電流と同じ大きさの電流を供給する定電流源と、モニタノードに結合され、該モニタノードから判定回路へ供給される電流のミラー電流を定電流源と基準電位ノードとの間に流す第１のカレントミラー段と、定電流源に第１のカレントミラー段と並列に結合されるとともに前記モニターノードに結合され、第１のカレントミラー段によるミラー電流と定電流源の供給する電流との差の電流のミラー電流をモニターノードと前記基準電位ノードとの間に流す第２のカレントミラー段とを備える。

制御電圧に従って動作するトランジスタの電圧伝達特性またはしきい値電圧特性をモニタトランジスタに反映させる。このモニタトランジスタが、制御電圧に従ってモニタノードにトランジスタのしきい値電圧の変動に応じた制御電圧に対応する電圧を伝達する。したがって、このモニタノードへは、実際のトランジスタ素子電圧伝達特性またはしきい値電圧特性を反映した電圧が伝達される。このモニタノードの電圧に応じて、制御電圧レベルを判定することにより、正確に、チップ上に実際に形成されたトランジスタ素子の電圧伝達特性またはしきい値電圧特性に応じた制御電圧を生成することができ、不必要に高い制御電圧を印加するのを防止することができ、最適な電圧レベルの制御電圧を生成することができる。

［全体構成］
図１は、この発明が適用される内部電圧発生回路を含む半導体記憶装置の全体の構成を概略的に示す図である。図１において、この半導体記憶装置は、行列状に配列されるメモリセルＭＣを含むメモリセルアレイ１を含む。メモリセルＭＣの各行に対応してワード線ＷＬが配置され、メモリセルＭＣの各列に対応してビット線ＢＬおよびソース線ＳＬが配置される。メモリセルＭＣは、一例として、ＡＧ−ＡＮＤ型メモリセルであり、ビット線ＢＬおよびソース線ＳＬは、アシストゲート線ＡＧＤおよびＡＧＳによりそれぞれ与えられる。すなわちアシストゲート線ＡＧＤおよびＡＧＳは、ＭＯＳトランジスタのゲート電極層で構成され、列方向に延在する。このアシストゲート線ＡＧＤおよびＡＧＳにそれぞれ所定の電圧（ＮチャネルＭＯＳトランジスタの場合、正電圧）を印加することにより、直下の基板領域に反転層が形成され、この反転層によりビット線ＢＬおよびソース線ＳＬが形成される。

半導体記憶装置は、さらに、アドレス信号ＡＸに従ってメモリセルアレイ１のアドレス指定された行に対応するワード線ＷＬを選択状態へ駆動する行選択駆動回路２と、アドレス信号ＡＹに従って、メモリセルアレイ１の選択列に対応するビット線ＢＬを選択する列選択回路３と、列選択回路３により選択されたビット線上のデータ（電流）を検出して内部読出データを生成する読出回路４と、列選択回路３を介して選択列のビット線に書込データを伝達する書込回路５と、これらの読出回路４および書込回路５と結合され外部とデータＤＱの授受を行なう入出力回路６を含む。

行選択駆動回路２は、アドレス信号ＡＸをデコードするロウデコード回路と、このロウデコード回路の出力信号に従って選択ビット線上に選択電圧を伝達するワード線駆動回路とを含む。

列選択回路３は、ビット線ＢＬおよびソース線ＳＬを選択する回路を含む。具体的には、この列選択回路３は、アシストゲート線をソースアシストゲート線ＡＧＳおよびドレインアシストゲート線ＡＧＤに設定するアシストゲート選択回路およびビット線に対応するアシストゲート線を読出回路４および書込回路５に接続する回路を含む。

メモリセルアレイ１においては、書込回路５からの書込データをラッチする書込レジスタ回路が通常設けられ、この書込データレジスタに格納された書込データに従って、データの書込が行なわれる。この書込データレジスタについては、図面を簡略化するために示していない。

半導体記憶装置は、さらに、外部からの動作モード指示を与えるコマンドＣＭＤに従って内部動作を制御する制御回路７と、この制御回路７からのモード指示信号に従って内部電圧ＶＷＧ、ＶＰＰおよびＶＮＮ等を生成する内部電圧発生回路８を含む。この内部電圧発生回路８は、制御電圧ＶＷＧ、選択電圧（高電圧）ＶＰＰおよび非選択電圧ＶＮＮを生成して行選択駆動回路２へ与える。内部電圧発生回路８は、また、データ読出時に選択ワード線に印加される読出電圧、列選択回路３に含まれ列選択ゲートへ印加される電圧、ソース線へ供給される電圧（プログラム電圧）、書込／消去時のベリファイ電圧など種々の内部電圧を発生する。ここでは、本発明において特に関連のある内部電圧のみを代表的に示す。

図１に示す構成において、行選択駆動回路２は、データ書込時、選択行のワード線ＷＬに、高電圧ＶＰＰを伝達し、非選択ワード線ＷＬに非選択電圧ＶＮＮを伝達する。

図２は、図１に示すメモリセルＭＣの具体的電気的等価回路の一例を示す図である。図２においてメモリセルＭＣは、コントロールゲートおよびフローティングゲートを含む積層ゲートトランジスタＳＴで構成される。コントロールゲートがワード線ＷＬに接続され、フローティングゲートに記憶データに応じて電荷（電子）が蓄積される。メモリセルＭＣの両側にアシストゲート線ＡＧ０およびＡＧ１が配設される。このアシストゲート線ＡＧ０およびＡＧ１は、ＭＯＳトランジスタのゲート電極層で形成され、このアシストゲート線ＡＧ０およびＡＧ１の印加電圧により、直下の基板領域表面に反転層（チャネル層）が形成され、その反転層によりビット線／ソース線が形成される。メモリセルＭＣは、アシストゲート線の間に配設される。したがって、１つのアシストゲート線は、選択メモリセルの位置に応じて、ビット線およびソース線に適宜切換えられる。

図３は、図２に示すメモリセルＭＣのデータ書込時の印加電圧の一例を示す図である。メモリセルＭＣは、基板領域（Ｐウェル）ＰＷ上に形成されるフローティングゲートＦＧと、フローティングゲートＦＧ上に形成されるコントロールゲートＣＧを含む。書込動作時においては、コントロールゲートＣＧに、ワード線ＷＬを介して選択電圧（高電圧）ＶＰＰが供給される。ドレインアシストゲート線ＡＧＤへは、ビット線書込電圧ＶＰＧが与えられ、ソースアシストゲート線ＡＧＳは、接地電圧レベルに維持される。この場合、図２に示すアシストゲート線ＡＧ０およびＡＧ１が選択状態に駆動されて、これらのアシストゲート線ＡＧ０およびＡＧ１下部に、反転層が形成されてドレインアシストゲート線およびソースアシストゲート線ＡＧＤおよびＡＧＳが形成され、これらの反転層にそれぞれ電圧ＶＰＧおよび接地電圧が印加される。この場合、ドレインアシストゲート線（反転層）ＡＧＤから、ソースアシストゲート線（反転層）ＡＤＳにチャネル電流が流れる（選択電圧ＶＰＰによりメモリセルＭＣ下部にはチャネルが形成されている）。このチャネル電流は、ホットエレクトロンとなり、コントロールゲートＣＧに印加される選択電圧ＶＰＰにより引寄せられフローティングゲートＦＧに注入され、書込が行われる。

非選択メモリセルＭＣにおいては、コントロールゲートＣＧには、非選択電圧ＶＮＮが供給され、その下部には、チャネル領域が形成されない。したがって、図１に示すようにビット線ＢＬおよびソース線ＳＬにそれぞれ電圧ＶＰＧおよび接地電圧が供給されても、この非選択メモリセルＭＣにおいてチャネル電流は流れずホットエレクトロンは生成されない。選択ワード線ＷＬと選択ビット線ＢＬおよび選択ソース線ＳＬとの交差部に対応して配置されるメモリセルＭＣに対してのみデータの書込が実行される。

このフローティングゲートＦＧから電子を引抜く場合には、例えば、アシストゲート線ＡＧＤおよびＡＧＳはオープン状態とされる（アシストゲート線ＡＧ０およびＡＧ１を非選択状態とし、アシストゲート線反転層は形成されない）。この状態において、基板領域（Ｐウェル）ＰＷに高電圧を印加し、コントロールゲートＣＧに接地電圧または負電圧を印加する。フローティングゲートＦＧと基板領域ＰＷの間で、ＦＮトンネル電流が流れ、フローティングゲートＦＧの蓄積電子が流出する。

データ読出時においては、コントロールゲートＣＧに読出電圧を印加し、ドレインアシストゲート線（反転層）ＡＧＤをビット線として読出電流が供給され、ソースアシストゲート線（反転層）ＡＧＳは接地電圧レベルに維持される。フローティングゲートの蓄積電荷量に応じてメモリセルのしきい値電圧が異なる。すなわち、書込状態のメモリセルはしきい値電圧が高い状態であり、消去状態のメモリセルはしきい値電圧が低い状態である。読出電圧が、書込状態および消去状態のしきい値電圧の間の電圧レベルであり、選択メモリセルにおいて、ビット線とソース線の間に記憶データに応じて電流が流れるかまたは流れない。このビット線の電流を検出することによりデータの読出を行う。

図４は、図１に示す行選択駆動回路２の構成の一例を概略的に示す図である。図４において、行選択駆動回路２は、複数のワード線ＷＬ０−ＷＬｎに共通に設けられ、アドレス信号ＡＸＭをデコードして、メインデコード信号ＳＧ０を生成するメインロウデコーダ２Ｍと、アドレス信号ＡＸＳをデコードし、ワード線ＷＬ０−ＷＬｎのいずれかを選択状態へ駆動するサブデコード信号ＳＳ０−ＳＳｎを生成するサブロウデコーダ２Ｓと、ワード線ＷＬ０−ＷＬｎの組それぞれに対応して設けられるワード線デコーダ２Ｗ０、２Ｗ１、…を含む。サブロウデコーダ２Ｓは、ワード線デコーダ２Ｗ０、２Ｗ１、…に共通に設けられて、ワード線ＷＬ０−ＷＬｎの組各々において１つのワード線を選択状態へ駆動する信号を生成する。

メインロウデコーダ２Ｍは、ワード線デコーダ２Ｗ０，２Ｗ１、…各々に対応して設けられる。ワード線ＷＬ０−ＷＬｎは、連続して配置されるワード線であってもよく、分散して配置されてもよい。図４においては、１つのメインロウデコーダ２Ｍからのメインデコード信号ＳＧ０により共通に選択されるワード線の組が、連続して配置されるワード線の組で構成されるように示す。ワード線ＷＬ０−ＷＬｎの組の選択／非選択を、メインデコード信号ＳＧ０に従って設定する。したがって、図４に示す構成においては、ワード線デコーダ２Ｗ１へは、別の図示しないメインロウデコーダからのメインデコード信号ＳＧ１が与えられる。

ワード線デコーダ２Ｗ０，２Ｗ１、…は同一構成を有するため、図４においては、ワード線デコーダ２Ｗ０の構成を代表的に示す。ワード線デコーダ２Ｗ０は、ワード線ＷＬ−ＷＬｎそれぞれに対応して設けられ、メインロウデコーダ２Ｍからのメインデコード信号ＳＧ０に従ってサブロウデコーダ２Ｓからのサブデコード信号ＳＳ０−ＳＳｎを対応のワード線ＷＬ０−ＷＬｎに伝達するワード線デコード／ドライブ回路ＷＤＫ０−ＷＤＫｎを含む。ワード線デコード／ドライブ回路ＷＤＫ０−ＷＤＫｎは、それぞれ、ＮチャネルＭＯＳトランジスタで構成され、そのゲートに、メインロウデコーダ２Ｍからのメインロウデコード信号（制御電圧）ＳＧ０が共通に与えられ、また基板領域（バックゲート）には、非選択電圧ＶＮＮが共通に与えられる。

メインロウデコーダ２Ｍは、対応のワード線ＷＬ０−ＷＬｎの組が選択状態のときには（対応のワード線の組のうちの１つのワード線が選択されるときには）、その出力信号ＳＧ０を、制御電圧ＶＷＧの高電圧レベルに設定し、非選択状態時には、非選択電圧（負電圧）ＶＮＮレベルに設定する。サブロウデコーダ２Ｓは、選択ワード線に対応するサブロウデコード信号を選択電圧（高電圧）ＶＰＰレベルに設定し、非選択ワード線に対応するサブデコード信号は、非選択電圧ＶＮＮレベルに設定する。

この図４に示すように、行選択駆動回路２をメインロウデコーダ２Ｍおよびサブロウデコーダ２Ｓの階層構造に構成することにより、アドレス信号ＡＸ（ＡＸＭおよびＡＸＳ）をデコードする回路のデコードすべき信号数が低減され、応じてデコード回路のレイアウト面積を低減することができ、また、充放電すべき信号線の本数が低減され消費電流が低減される。

なお、この図４に示すワード線デコーダ２Ｗ０、２Ｗ１の構成において、メインデコード信号ＳＧ０およびサブデコード信号ＳＳｉがともに非選択状態のＶＮＮレベルのときには、対応のワード線ＷＬがフローティング状態となることが考えられる。この場合、ノイズなどの影響を低減するために、非選択ワード線へは、メインデコード信号ＳＧ０（またはＳＧ１）の反転信号に従って非選択ワード線を非選択電圧ＶＮＮレベルに維持する構成が利用することにより、非選択ワード線がフローティング状態となるのを防止することができる。

図４に示すように、選択ワード線ＷＬ（ＷＬ０−ＷＬｎのいずれか）へは、サブロウデコーダ２Ｓの出力信号に従って選択電圧ＶＰＰが伝達される。したがって、ワード線デコード／ドライブ回路ＷＫ０−ＷＫｎにおいては、そのトランジスタのしきい値電圧Ｖｔｈｎ損失を生じることなく、選択ワード線ＷＬへ選択電圧（高電圧）ＶＰＰを伝達するために、制御電圧ＶＷＧは、ＶＰＰ＋Ｖｔｈｎ以上の電圧レベルに設定される。

図５は、図１に示す内部電圧発生回路８の構成を概略的に示す図である。図５において内部電圧発生回路８は、制御回路７からの活性制御信号ＥＮ１に従って選択電圧ＶＰＰを生成する選択電圧発生回路８Ｐと、制御回路７からの活性制御信号ＥＮ２に従って制御電圧ＶＷＧを発生する制御電圧発生回路８Ｗと、制御回路７からの活性制御信号ＥＮ３に従って非選択電圧ＶＮＮを発生する非選択電圧発生回路８Ｎを含む。制御回路７は、動作モードに応じて活性制御信号ＥＮ１−ＥＮ３を活性化する。これらの電圧発生回路８Ｐ、８Ｗおよび８Ｎは、活性化時、容量素子のチャージポンプ動作を利用して所望の電圧レベルの電圧ＶＰＰ、ＶＷＧおよびＶＮＮを発生する。

図６は、図５に示す制御電圧発生回路８Ｗの構成を概略的に示す図である。図６において、制御電圧発生回路８Ｗは、活性制御信号ＥＮ２の活性化時発振動作を行なって所定の周期のクロック信号ＣＬＫを発生する発振回路１０と、ポンプイネーブル信号ＰＵＭＰＥＮの活性化時クロック信号ＣＬＫに従ってチャージポンプ動作を行なって制御電圧ＶＷＧを生成するチャージポンプ回路（制御電圧生成回路）１２と、この制御電圧ＶＷＧに応じたモニタ電圧Ｖｓをモニタノード１３に生成するしきい値モニタ回路１４と、モニタ電圧Ｖｓの電圧レベルを低下させて降圧電圧ＶＤＩＶを生成する降圧回路１６と、降圧電圧ＶＤＩＶと基準電圧ＶＲＥＦとを比較し、その比較結果に応じてポンプイネーブル信号ＰＵＭＰＥＮを活性化する比較回路１８を含む。

しきい値モニタ回路１４は、ワード線デコード／ドライブ回路ＷＤＫｉを構成するＮチャネルＭＯＳトランジスタの選択電圧（高電圧）ＶＰＰ供給時のしきい値電圧Ｖｔｈｎをモニタする。具体的に、このしきい値モニタ回路１４は、ワード線デコード／ドライブ回路ＷＤＫｉを構成するＮチャネルＭＯＳトランジスタと同一構造、同一サイズ（チャネル幅およびチャネル長）および同一膜厚および材料のゲート絶縁膜のトランジスタをモニタトランジスタとして含み、このワード線デコード／ドライブトランジスタと同じしきい値電圧特性（電圧伝達特性）を有するモニタトランジスタにより、制御電圧ＶＷＧを伝達してモニタ電圧Ｖｓを生成する。すなわち、このモニタ電圧Ｖｓとして、電圧ＶＷＧ−Ｖｔｈｎを生成する。このモニタトランジスタは、従って、ワード線デコード／ドライブ回路ＷＤＫｉのＭＯＳトランジスタと同一製造工程で同一マスクで構成される。これにより、モニタトランジスタは、ワード線デコード／ドライブトランジスタと同一の製造パラメータのばらつきの影響を受け、ワード線デコード／ドライブ回路のＭＯＳトランジスタと同一のしきい値電圧特性（電圧伝達特性）を示す。

したがって、このワード線デコード／ドライブ回路ＷＤＫｉを構成するＮチャネルＭＯＳトランジスタ（以下、ワード線デコード／ドライブ回路のトランジスタを特定する場合には参照番号２０を利用して、ワード線デコード／ドライブトランジスタと称す）が、製造工程時における各種パラメータのばらつき（ゲート絶縁膜のばらつき、チャネル領域における不純物濃度のばらつき等）により、しきい値電圧特性が設計値からばらつく場合においても、しきい値モニタ回路１４において、ワード線デコード／ドライブトランジスタ（ＮチャネルＭＯＳトランジスタ）２０と同一のしきい値電圧特性（電圧伝達特性）を有するトランジスタを利用してモニタ電圧Ｖｓを生成する。これにより、降圧回路１６においては、正確に、しきい値電圧Ｖｔｈｎのばらつきを反映した電圧が生成され、応じて、比較回路１８においては、しきい値電圧Ｖｔｈｎの現実値を考慮した判定動作を行なってチャージポンプ回路１２のポンプ動作の活性／非活性を制御することができる。これにより、制御電圧ＶＷＧを、ワード線デコード／ドライブトランジスタ２０のしきい値電圧に応じた電圧レベルに設定することができ、各チップごとに最適電圧レベルに制御電圧ＶＷＧの電圧レベルを設定することができる。

なお、図６に示す降圧回路１６および比較回路１８により、モニタ電圧Ｖｓが所定レベルにあるかを判定する判定回路１９が構成される。

[実施の形態１]
図７は、図６に示す制御電圧発生回路８Ｗの具体的構成の一例を示す図である。図７において、しきい値モニタ回路１４は、ワード線デコード／ドライブトランジスタ２０と同一サイズおよび素子特性（しきい値電圧を含む）を有するＮチャネルＭＯＳトランジスタモニタトランジスタ）２５で構成される。このモニタトランジスタ２５は、ゲートおよびドレインが制御電圧ＶＷＧを受けるようにチャージポンプ回路１２の出力に結合され、その基板領域に非選択電圧ＶＮＮが供給される。したがって、このモニタトランジスタ２５は、ワード線デコーダにおいて選択電圧ＶＰＰを伝達するワード線デコード／ドライブトランジスタ２０と同一の状態に設定される。このモニタトランジスタ２５は、ダイオードモードで動作し、しきい値電圧Ｖｔｈｎの電圧降下を生じさせる。従って、モニタノード１３のモニタ電圧Ｖｓは、ＶＷＧ−Ｖｔｈｎに等しい電圧レベルとなる。

降圧回路１６は、モニタノード１３と参照電圧ノード（接地ノード）の間に直列に接続されるＮ段の抵抗接続されるＭＯＳトランジスタ素子ＴＲ１−ＴＲＮを含む。図７においては降圧回路１６は、４段の抵抗接続されるＰチャネルＭＯＳトランジスタＴＲ１−ＴＲ４で構成される場合を一例として示す（Ｎ＝４）。モニタノード１３から参照電圧ノード（以下、単に接地ノードと称す）へ電流Ｉｄが流れ、出力ノード２９に降圧電圧ＶＤＩＶが形成されて比較回路１８の負入力へ与えられる。トランジスタ素子ＴＲ１−ＴＲ４は、基板領域がそれぞれのソースノードに接続され、ゲートおよびドレインが相互接続されて、抵抗モードで動作する（各トランジスタにおいては基板効果は除去されている）。これらのトランジスタ素子ＴＲ１−ＴＲ４のオン抵抗値（チャネル抵抗値）がすべて等しい場合（全て同一サイズ（チャネル幅およびチャネル長が同じ）に形成することにより実現される）、出力ノード２９からの分圧電圧ＶＤＩＶは、Ｖｓ／Ｎで与えられる（図７に示す実施例においては、Ｖｓ／４）。

この降圧回路１６において抵抗素子として、正の高電圧を伝達するためにＰチャネルＭＯＳトランジスタが用いられている。ＰチャネルＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタに比べて、そのチャネル抵抗を同一サイズで大きくすることができ、小レイアウト面積で、大きな抵抗値を有する抵抗素子を実現することができ、また、正の高電圧をしきい値電圧の降下を生じさせることなく伝達することができる。この抵抗素子として、抵抗接続されるＮチャネルＭＯＳトランジスタが用いられてもよい。

なお、以下の説明において、降圧回路１６が抵抗型分圧回路で構成されており、モニタ電圧Ｖｓの抵抗分圧電圧が降圧電圧として生成されるため、降圧電圧ＶＤＩＶを分圧電圧と称す。

比較回路１８は、分圧電圧ＶＩＤＶが、基準電圧ＶＲＥＦよりも高い場合には、ポンプイネーブル信号ＰＵＮＰＥＮを非活性状態に設定し、チャージポンプ回路１２のポンプ動作を停止させる。一方、分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦよりも低い場合には、比較回路１８は、ポンプイネーブル信号ＰＵＮＰＥＮを活性化し、チャージポンプ回路１２にポンプ動作を行なわせる。

図８は、図７に示す制御電圧発生回路の動作を示す図である。以下、図８を参照して、図７に示す回路の動作について説明する。活性制御信号ＥＮ２が活性状態に駆動されると、発振回路１０が活性化されてポンプ用のクロック信号ＣＬＫが所定の周期で生成される。これに応じて、チャージポンプ回路１２はポンプ動作を開始し、制御電圧ＶＷＧの電圧レベルを上昇させる。このチャージポンプ回路１２のポンプ動作停止時においては制御電圧ＶＷＧの電圧レベルは放電等により低下しており、分圧電圧ＶＤＩＶは、基準電圧ＶＲＥＦよりも低い電圧レベルにある。したがって、比較回路１８からのポンプイネーブル信号ＰＵＮＰＥＮはＨレベルの活性状態であり、チャージポンプ回路１２がポンプ動作を持続する。このチャージポンプ回路１２のポンプ動作により、制御電圧ＶＷＧの電圧レベルが上昇し、また、応じて、モニタ電圧Ｖｓの電圧レベルが上昇する。モニタ電圧Ｖｓが、選択電圧ＶＰＰと等しくなると、すなわち分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦに等しくなると、比較回路１８からのポンプイネーブル信号ＰＵＮＰＥＮが非活性状態のＬレベルとなり、チャージポンプ回路１２がポンプ動作を停止する。

従って、チャージポンプ回路１２から出力されるポンプ電圧（制御電圧）ＶＷＧは、分圧電圧ＶＩＤＶと基準電圧ＶＲＥＦとが等しい電圧レベルに設定される。すなわち、次式の関係が求められる。

ＶＲＥＦ＝ＶＤＩＶ＝Ｖｓ／Ｎ＝（ＶＷＧ−Ｖｔｈｎ）／Ｎ
一方、モニタノード１３は、選択ワード線に対応するため、モニタ電圧Ｖｓは、次式で示される。

Ｖｓ＝Ｎ・ＶＲＥＦ＝ＶＰＰ
従って、基準電圧ＶＲＥＦは、そのＮ倍の電圧レベルが選択電圧（高電圧）ＶＰＰに等しくなる電圧レベルに設定することにより、制御電圧ＶＷＧは、モニタ電圧Ｖｓよりもしきい値電圧Ｖｔｈｎ高い電圧レベルに設定することができる。この制御電圧ＶＷＧと選択電圧ＶＰＰとは、現実のワード線デコード／ドライブトランジスタのしきい値電圧Ｖｔｈｎの差が生じており、必要最小限の電圧レベルに制御電圧ＶＷＧを確実に設定することができる。

応じて、図６に示すワード線デコード／ドライブ回路ＷＤＫｉは、制御電圧ＶＷＧに従って対応のワード線へ選択電圧ＶＰＰを伝達することができる。この場合、制御電圧ＶＷＧは、ワード線デコード／ドライブトランジスタ２０の実際のしきい値電圧Ｖｔｈｎを反映した必要最低限の電圧レベルに設定されており、最悪ケースを考慮して必要以上に高い電圧レベルに設定する必要がなく、ワード線に確実に、必要な選択電圧ＶＰＰを供給することができるとともに、ワード線デコード／ドライブトランジスタ２０の高電圧による劣化を最小限に抑制することができる。

なお、選択電圧ＶＰＰを生成する選択電圧発生回路（図５の８Ｐ）においても、同様、チャージポンプ回路および電圧レベル検知回路が設けられており、別の基準電圧との比較動作に基づいて選択電圧発生動作が制御され、選択電圧ＶＰＰが、所定の電圧レベルに維持される。

図９は、図７に示す基準電圧ＶＲＥＦを発生する回路の構成の一例を示す図である。図９において、基準電圧発生回路は、選択電圧発生回路（８Ｐ）からの選択電圧伝達線３０に対して直列に接続される抵抗素子Ｚ１およびＺ２と、抵抗素子Ｚ２と接地ノードの間に接続されかつそのゲートに活性制御信号ＥＮを受ける活性化トランジスタ３２を含む。抵抗素子Ｚ１およびＺ２はその抵抗値の比が（Ｎ−１）・Ｒ：Ｒに設定され、これらの抵抗素子Ｚ１およびＺ２の接続ノード３４から基準電圧ＶＲＥＦが出力される。活性制御信号ＥＮは、活性制御信号ＥＮ２と同様、書込動作時に活性化されて、制御トランジスタ３２は、活性制御信号ＥＮの活性化時電流源トランジスタとして機能し、図７に示す電流Ｉｄを駆動する。

この図９に示す基準電圧発生回路の構成の場合、ノード３４からの基準電圧ＶＲＥＦは、ＶＰＰ／Ｎとなる。したがって、図７に示すように、モニタ電圧ＶｓがＮ・ＶＲＥＦの場合、確実に、モニタ電圧Ｖｓを選択電圧ＶＰＰに等しくすることができる。

抵抗素子Ｚ１およびＺ２の構成としては、図７に示す降圧回路１６と同様、抵抗接続されるＭＯＳトランジスタを利用することができる。この降圧回路１６の抵抗接続されるＭＯＳトランジスタと同一特性を有するＭＯＳトランジスタを抵抗素子として利用することにより、確実に、分圧比Ｎを、基準電圧ＶＲＥＦおよび分圧電圧ＶＤＩＶについて等しくすることができる。

以上のように、この発明の実施の形態１に従えば、制御電圧を、ワード線デコード／ドライブトランジスタと同一のしきい値電圧特性（電圧伝達特性）を有するモニタトランジスタを用いてモニタ電圧を生成し、このモニタ電圧に基づいて制御電圧発生動作を制御している。したがって、制御電圧をワード線デコード／ドライブトランジスタのしきい値電圧に応じた電圧レベルに設定し、選択電圧ＶＰＰを伝達することができ、必要以上の高電圧がワード線デコード／ドライブトランジスタに伝達されるのを防止することができ、トランジスタ素子の劣化を抑制でき、素子の信頼性を改善することができる。

［実施の形態２］
図１０は、この発明の実施の形態２に従う制御電圧発生回路の構成を示す図である。図１０においては、制御電圧発生回路８Ｗに含まれるしきい値モニタ回路１４および降圧回路１６の部分の構成を示す。残りの比較回路、発振回路およびチャージポンプ回路の構成は、図７に示す制御電圧発生回路の構成と同じである。

この図１０に示す制御電圧発生回路８Ｗにおいては、しきい値モニタ回路１２において、先の実施の形態１と同様、ワード線デコード／ドライブトランジスタ（２０）と同一のサイズを有し同一のしきい値電圧特性（電圧伝達特性）を有するＮチャネルＭＯＳトランジスタがモニタトランジスタ２５として用いられる。このモニタトランジスタ２５に対しては、ドレインノードに、先の実施の形態１と異なり、選択電圧ＶＰＰが制御電圧ＶＷＧに代えて与えられる。モニタトランジスタ２５のドレイン電圧を除いて、残りの構成は、先の図７に示す制御電圧発生回路の構成と同じである。

この図１０に示すしきい値モニタ回路１４においては、モニタトランジスタ２５のドレインに選択電圧ＶＰＰが供給され、ゲートに制御電圧ＶＷＧが供給され、基板領域（バックゲート）に非選択電圧ＶＮＮが供給される。したがって、図６に示す選択ワード線デコード／ドライブトランジスタ（２０）と同じ動作条件に設定することができ、より正確に、ワード線デコード／ドライブトランジスタの動作状況に応じた条件をモニタトランジスタに対して設定することができる。この図１０に示すしきい値モニタ回路１４に対しては、次式に示すように、電圧ＶＷＧ−Ｖｔｈｎは、選択電圧ＶＰＰよりも少し高い電圧レベルに設定する。

ＶＷＧ−Ｖｔｈｎ＝ＶＰＰ＋ΔＶ
この条件の場合、モニタトランジスタ２５は、ドレインノードに供給される選択電圧ＶＰＰをモニタノード１３に伝達する。したがって、モニタ電圧Ｖｓは、選択電圧ＶＰＰに等しくなる（モニタトランジスタ２５におけるチャネル抵抗による電圧降下成分は無視する）。

この条件下では、降圧回路１６の出力ノード２９からの分圧電圧ＶＤＩＶは、ＶＰＰ／Ｎ（＝Ｖｓ／Ｎ）となる。ここで、降圧回路１６の分圧比を１／Ｎとする。

比較回路１８において、分圧電圧ＶＤＩＶは、基準電圧ＶＲＥＦと比較される。比較回路１８は、分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦよりも低い場合には、モニタノード１３のモニタ電圧Ｖｓが選択電圧ＶＰＰよりも低い電圧レベルであり、モニタトランジスタ２５のソースフォロア動作による電圧降下がモニタ電圧Ｖｓに影響を及ぼしており、同様、選択ワード線においてもその電圧レベルは、選択電圧ＶＰＰよりも低い電圧レベルとなる。従って、この状態においては、比較回路（１８）からのポンプイネーブル信号（ＰＵＭＰＥＮ）が活性化されて、図６に示すチャージポンプ回路１２によりチャージポンプ動作を行なわせて制御電圧ＶＷＧの電圧レベルを上昇させる。

一方、分圧電圧ＶＤＩＶが基準電圧ＶＲＥＦよりも高い場合には、制御電圧ＶＷＧの発生動作が停止される。モニタトランジスタ２５においては、選択電圧ＶＰＰがドレイン電圧として供給されており、モニタトランジスタ２５のソースノード、すなわちモニタノード１３の電圧レベルは、選択電圧よりも高くなることはなく、従って、モニタ電圧Ｖｓが選択電圧と等しくなると、チャージポンプ回路（１２）のチャージポンプ動作を停止させる。これにより、モニタノード１３のモニタ電圧Ｖｓが選択電圧ＶＰＰと等しくなるように、制御電圧ＶＷＧの電圧レベルが調整される。ここで、基準電圧ＶＲＥＦも、ＶＰＰ／Ｎの電圧レベルに設定される。

この図１０に示すしきい値モニタ回路１４において、選択電圧ＶＰＰをモニタトランジスタ２５のドレイン電圧として供給することにより、選択状態にあるワード線デコード／ドライブトランジスタと同一条件でモニタトランジスタ２５を動作させることができ、確実に、モニタ電圧Ｖｓが、選択電圧ＶＰＰと電圧レベルが等しくなるように制御電圧ＶＷＧの電圧レベルを調整することができる。応じて、ワード線デコード／ドライブトランジスタにおいても、選択ワード線へ確実に選択電圧ＶＰＰを伝達することが可能となる。この場合、モニタトランジスタ２５のしきい値電圧Ｖｔｈｎを考慮して制御電圧ＶＷＧの電圧レベルを設定することができ、必要以上に高い電圧レベルの制御電圧を生成することがなく、実施の形態１と同様の効果を得ることができるとともに、より正確に、ワード線デコード／ドライブトランジスタの動作状態を反映した状態でモニタトランジスタを動作させてモニタ電圧を生成することができ、正確に必要最低限の電圧レベルに制御電圧を設定することができる。

［実施の形態３］
図１１は、この発明の実施の形態３に従う制御電圧発生回路の構成を示す図である。図１１においても、しきい値モニタ回路１４および降圧回路１６の構成を示す。残りの発振回路、チャージポンプ回路および比較回路は、先の実施の形態１と同様の構成を備える。

この図１１に示すしきい値モニタ回路１４においては、制御電圧ＶＷＧをソースフォロアモードでノード３１に伝達するＮチャネルＭＯＳトランジスタ３０と、ノード３１の電圧をソースフォロアモードでさらにノード３３へ伝達するＮチャネルＭＯＳトランジスタ３２と、ＭＯＳトランジスタ３０と接地ノードの間に接続される定電流源３４と、ＭＯＳトランジスタ３２と接地ノードの間に接続される定電流源３６を含む。ノード３３上の電圧Ｖｄがモニタトランジスタ２５のドレインノードへ与えられ、このモニタトランジスタ２５が、制御電圧ＶＷＧに従ってそのドレインノード（ノード３３）の電圧Ｖｄをモニタノード１３に伝達する。

ＮチャネルＭＯＳトランジスタは、その基板およびソースが接続されており、基板効果の影響は受けず、真正しきい値電圧Ｖｔｈｎ０を有する。一方、モニタトランジスタ２５は、先の実施の形態１および２と同様、その基板領域（バックゲート）に非選択電圧ＶＮＮを受けており、ソースおよび基板領域の電圧レベルが異なり、基板効果のために、真正しきい値電圧Ｖｔｈｎ０よりも大きなしきい値電圧Ｖｔｈｎを有する。

降圧回路１６は、先の実施の形態１および２と同様、直列に接続される各々が抵抗接続されるＰチャネルＭＯＳトランジスタを含み、分圧比１／Ｎで、モニタ電圧Ｖｓを分圧して分圧電圧ＶＤＩＶ（＝Ｖｓ／Ｎ）を生成する。

分圧電圧ＶＤＩＶは、次段に設けられた比較回路（１８）へ与えられて基準電圧（ＶＲＥＦ）と比較される。

この図１１に示すしきい値モニタ回路１４においては、ＭＯＳトランジスタ３０および３２により、制御電圧ＶＷＧが、真正しきい値電圧Ｖｔｈｎ０だけそれぞれレベルシフトされる。したがって、ノード３３の電圧Ｖｄは、ＶＷＧ−２・Ｖｔｈｎ０で与えられる。

真正しきい値電圧Ｖｔｈｎ０は、０．７から１Ｖの範囲の電圧レベルであり、一方、しきい値電圧Ｖｔｈｎは、２ないし３Ｖの電圧レベルである。したがって、次式が満たされる。

ＶＷＧ−２・Ｖｔｈｎ０≧ＶＷＧ−Ｖｔｈｎ
上式の関係が満たされる場合には、モニタトランジスタ２５がソースフォロアモードで動作し、モニタノード１３のモニタ電圧Ｖｓは、ＶＷＧ−Ｖｔｈｎとなる。モニタ電圧Ｖｓが、選択電圧ＶＰＰと等しくなるように制御電圧ＶＷＧの電圧レベルが調整される。したがって、正確に、実施の形態１の場合と同様、選択状態のワード線デコード／ドライブトランジスタのしきい値電圧Ｖｔｈｎを反映して制御電圧ＶＷＧの電圧レベルを設定することができる。

また、この図１１に示すしきい値モニタ回路１４を用いる場合、制御電圧ＶＷＧを利用してモニタトランジスタのドレイン電圧Ｖｄを生成している。したがって、書込モード時において、選択電圧ＶＰＰおよび制御電圧ＶＷＧがほぼ同じようなタイミングで発生される（チャージポンプ動作が行われる）場合には、不安定な状態の選択電圧ＶＰＰに従ってしきい値モニタを行なうことになり、正確なしきい値電圧モニタを行なえない。しかしながら、図１１に示すしきい値電圧モニタ回路の構成を利用することにより、このドレイン電圧Ｖｄを、常に制御電圧ＶＷＧよりも低い電圧レベルに設定して、実際のワード線デコード／ドライブトランジスタの動作状態に近い状態でモニタトランジスタ２５を動作させることができる。したがって、書込動作を高速化するため、選択電圧ＶＰＰ安定化の後に、制御電圧を発生するのではなく、制御回路からの活性制御信号（ＥＮ１およびＥＮ２）が書込動作開始時にともに活性化されて、電圧ＶＷＧおよびＶＰＰの発生動作が行なわれる場合においても、早いタイミングで、判定動作を行なって、正確な制御電圧レベルの調整を行なうことができる。

［変更例］
図１２は、この発明の実施の形態３の変更例に従うしきい値モニタ回路１４の構成を示す図である。この図１２に示すしきい値モニタ回路１４においては、制御電圧伝達線４１とノード４３の間に抵抗素子４０が接続され、また、ノード４３と接地ノードの間に定電流源４２が接続される。ノード４３が、モニタトランジスタ２５のドレインに結合される。抵抗素子４０は、抵抗値Ｒａを有し、定電流源４２は、定電流Ｉを駆動する。抵抗素子Ｒａは、拡散抵抗またはポリシリコン抵抗などの純抵抗素子で構成されてもよく、また、抵抗モードで動作するＭＯＳトランジスタが用いられてもよい。

降圧回路１６は、これまでに説明した制御電圧発生回路における降圧回路１６と同じ構成を備え、モニタ電圧Ｖｓを分圧比１／Ｎで分圧して、分圧電圧ＶＤＩＶ（＝Ｖｓ／Ｎ）を生成する。

図１２に示す構成においては、ノード４３上の電圧Ｖｄは、ＶＷＧ−Ｉ・Ｒａで表わされる。このノード４３上の電圧Ｖｄは、制御電圧ＶＷＧよりも低い電圧レベルである。モニタトランジスタ２５は、ゲートに制御電圧ＶＷＧを受けており、したがって、このモニタＭＯＳトランジスタ２５を、選択電圧ＶＰＰと制御電圧ＶＷＧとを受ける実際のワード線デコード／ドライブトランジスタ（２０）の動作状態と近い状態で動作させることができる。この図１２に示すしきい値モニタ回路１４の構成においても、以下の条件を満たすように抵抗素子の抵抗値Ｒａおよび定電流源４２の駆動電流Ｉの値を設定する。

ＶＷＧ−Ｉ・Ｒａ≧ＶＷＧ−Ｖｔｈｎ
この場合、モニタ電圧Ｖｓとして、電圧ＶＷＧ−Ｖｔｈｎが得られる。

図１１に示すモニタ回路の場合、電圧Ｖｄは、ＭＯＳトランジスタの真正しきい値電圧Ｖｔｈｎ０のステップでその電圧レベルが設定される。すなわち、図１１に示す構成においては、ソースフォロアトランジスタ３０、３２、…の数を調整することにより、電圧Ｖｄを真正しきい値電圧Ｖｔｈｎ０のステップで調整して最適値に設定することができる。

一方、この図１２に示すしきい値モニタ回路１４の構成の場合、抵抗値Ｒａおよび定電流Ｉの値により、電圧Ｖｄは、より細かく最適値に設定することができる。この場合、ＶＷＧ−Ｉ・Ｒａ＝ＶＰＰとなるように抵抗値Ｒａおよび電流値Ｉを設定すれば、モニタトランジスタ２５を、ワード線デコード／ドライブトランジスタと同一条件で動作させることができ、より正確に、制御電圧ＶＷＧの電圧レベルを、動作状態のワード線デコード／ドライブトランジスタのしきい値電圧を反映した最適値に設定することができる。

以上のように、この発明の実施の形態３に従えば、制御電圧をレベルシフトしてモニタトランジスタのドレイン電圧を生成しており、選択電圧（ＶＰＰ）および制御電圧（ＶＷＧ）が、書込動作開始時同時に、その発生動作が活性化される場合においても、確実に、モニタトランジスタのドレイン電圧を所定電圧レベルに設定して、制御電圧（ＶＷＧ）のレベル判定動作を行なうことができる。また、この場合、モニタトランジスタ（２５）を、実際のワード線デコード／ドライブトランジスタの動作状態（ドレイン電圧がゲート電圧よりも低い動作状態）に近い状態で動作させることができ、より正確に、ワード線デコード／ドライブトランジスタのしきい値電圧をモニタしてモニタ電圧を生成して、制御電圧のレベル判定を行なうことができる。

［実施の形態４］
図１３は、この発明の実施の形態４に従う制御電圧発生回路の構成を示す図である。図１３において、降圧回路１６と並列に、モニタトランジスタ２５を流れる電流量を調整する電流制御回路５０がさらに設けられる。降圧回路１６は、先の実施の形態１から３と同様、モニタノード１３と接地ノードの間に直列に接続されるＮチャネルＭＯＳトランジスタＴＲ１−ＴＲ４を含む。しきい値モニタ回路１４においては、制御電圧ＶＷＧに従ってモニタトランジスタ２５が、ダイオードモードで動作して、制御電圧ＶＷＧをレベルシフトしてモニタノード１３に伝達する。

電流制御回路５０は、モニタノード１３にそのドレインおよび基板領域が結合され、かつそのゲートがＴＲ１のゲート５１に接続されるＰチャネルＭＯＳトランジスタ５２と、ＭＯＳトランジスタ５２と接地ノードの間に接続されかつそのゲートがノード５３に接続されるＮチャネルＭＯＳトランジスタ５４と、定電流ＩＷＬを供給する定電流源５６と、定電流源５６と接地ノードの間に接続されかつそのゲートがノード５３に接続されるＮチャネルＭＯＳトランジスタ５８と、ＭＯＳトランジスタ５８と並列に定電流源５６と接地ノードの間に接続されかつそのゲートがノード５５に接続されるＮチャネルＭＯＳトランジスタ６０と、モニタノード１３と接地ノードの間に接続されかつそのゲートがノード５５に接続されるＮチャネルＭＯＳトランジスタ６２を含む。

ＭＯＳトランジスタ５２と抵抗接続されたトランジスタ素子ＴＲ１は、サイズが同じであり、トランジスタＴＲ１をマスタとするミラー比１のカレントミラー回路を構成し、同じ大きさの電流Ｉｄを流す。

ＭＯＳトランジスタ５４および５８は、ＭＯＳトランジスタ５４をマスタとするカレントミラー回路を構成し、ＭＯＳトランジスタ５８のサイズ（チャネル幅とチャネル長の比）は２：１に設定され、したがって、ＭＯＳトランジスタ５８は、ＭＯＳトランジスタ５４を流れる電流Ｉｄの２倍の大きさの電流２・Ｉｄを流す。

ＭＯＳトランジスタ６０および６２は、ＭＯＳトランジスタ６０をマスタとするミラー比１のカレントミラー回路を構成する。ＭＯＳトランジスタ６０および５８は、定電流源５６から電流が供給される。ＭＯＳトランジスタ５８が電流２・Ｉｄを駆動するため、ＭＯＳトランジスタ６０は、電流ＩＷＬ−２・Ｉｄを流す。したがって、ＭＯＳトランジスタ６２には、同様、電流ＩＷＬ−２・Ｉｄが流れる。モニタノード１３へは、ＭＯＳトランジスタ５２および６２と降圧回路１６を流れる電流の合計電流ＩＷＬが流れ、従って、定電流ＩＷＬがモニタトランジスタ２５を介して流れる。

電流ＩＷＬは、ワード線デコード／ドライブ回路が選択ワード線へ供給する電流に等しい電流量に設定される。したがって、モニタトランジスタ２５においても、ワード線デコード／ドライブトランジスタ（２０）が供給する電流と同じ大きさの電流を流して、モニタトランジスタ２５のしきい値電圧をモニタすることにより、実際の動作状態のワード線デコード／ドライブトランジスタのしきい値電圧を正確にモニタすることができる。

この場合、降圧回路１６において、ＭＯＳトランジスタ素子または抵抗素子の直列体において流れる電流Ｉｄが、ワード線駆動電流ＩＷＬに等しい場合には、電流調整回路を配置する必要はない。しかしながら、これらの抵抗の直列体を利用する場合、プロセスのばらつきおよび動作温度などにより、その駆動電流Ｉｄが大きくばらつき、正確に、ワード線駆動電流ＩＷＬに等しい電流レベルに、降圧回路１６を流れる電流を設定するのが困難である。

また、図１２に示すように抵抗素子４０および定電流源４２と同様の構成を降圧回路１６に適用すれば、定電流源の駆動電流により、この降圧回路の流れる電流、すなわちモニタトランジスタ２５を流れる電流をワード線駆動電流ＩＷＬに調整することが可能である。この場合、分圧電圧（レベル変換電圧）ＶＤＩＶが次式で表わされることになる。

ＶＤＩＶ＝Ｖｓ−ＩＷＬ・Ｒ＝ＶＤＩＶ＝ＶＰＰ／Ｎ、
ＶＷＧ−Ｖｔｈｎ−ＩＷＬ・Ｒ＝ＶＰＰ／Ｎ＝ＶＲＥＦ、
ＩＷＬ・Ｒ＝ＶＷＧ−（Ｖｔｈｎ＋ＶＲＥＦ）
したがって、ワード線駆動電流ＩＷＬと抵抗値Ｒから電圧ＶＷＧ−Ｖｔｈｎ−ＶＲＥＦを生成する場合、抵抗値Ｒが大きくなり、降圧回路のレイアウト面積が増大する。

しかしながら、この図１３に示す電流制御回路５０を用いることにより、レイアウト面積を増大させることなく、また、降圧回路１６における電流のばらつきの影響を受けることなく、正確に、モニタトランジスタ２５にワード線駆動電流ＩＷＬを流すことができる。これにより、モニタトランジスタをワード線デコード／ドライブトランジスタと同一動作条件で動作させて、そのしきい値電圧をモニタすることができ、各ワード線デコード／ドライブトランジスタにおいても、制御電圧ＶＷＧに従って、所定の大きさのワード線駆動電流ＩＷＬを供給することが可能となる。

なお、しきい値モニタ回路１４において、モニタトランジスタ２５は、制御電圧ＶＷＧをドレイン電圧として受けている。しかしながら、先の実施の形態２および３に示されるように、この制御電圧ＶＷＧよりも低い電圧が、モニタトランジスタ２５へ与えられる場合においても、この図１３に示す電流制御回路５０を利用することにより、モニタトランジスタ２５に正確にワード線駆動電流ＩＷＬを流すことができる。

以上のように、この発明の実施の形態４に従えば、カレントミラー回路を利用して、モニタトランジスタにワード線駆動電流（ＩＷＬ）が流れるように設定しており、選択状態のワード線デコード／ドライブトランジスタに対しても、ワード線駆動電流ＩＷＬを流すことのできる制御電圧ＶＷＧを確実に生成することができる。また、実施の形態１と同様の効果を得ることができる。

［実施の形態５］
図１４は、この発明の実施の形態５に従う制御電圧発生回路８Ｗの構成を示す図である。この図１４に示す制御電圧発生回路８Ｗにおいては、しきい値モニタ回路１４、降圧回路１６、比較回路１８に加えて、さらに、制御電圧ＶＷＧの上限電圧レベルを所定値以下に設定するレベル制御回路７０が設けられる。このレベル制御回路７０は、制御電圧ＶＷＧを降圧する降圧回路７２と、降圧回路７２の出力電圧ＶＤＩＶＭと基準電圧ＶＲＥＦＬとを比較し、ポンプ制御信号ＰＵＭＰ＿ＥＮ＿ＭＡＸを生成する比較回路７４と、比較回路１８の出力信号ＰＵＭＰ＿ＥＮ＿ＶＴＨと比較回路７４の出力信号ＰＵＭＰ＿ＥＮ＿ＭＡＸとを受けてポンプイネーブル信号ＰＵＭＰＥＮを生成するＡＮＤ回路７６を含む。このポンプイネーブル信号ＰＵＭＰＥＮに従ってチャージポンプ回路１２のポンプ動作が制御される。

降圧回路７２は、Ｍ段（図１４においては６段）の直列接続される各々が抵抗モードで動作するＰチャネルＭＯＳトランジスタＴＺ１−ＴＺ６を含む。この降圧回路７２の出力ノード７７から、制御電圧ＶＷＧを分圧比１／Ｍで分圧した分圧電圧ＶＤＩＶＭが生成される。

基準電圧ＶＲＥＦＬは、制御電圧ＶＷＧの最大許容値ＶＷＧ（Ｍａｘ）の１／Ｍ倍の電圧レベルに等しいレベルに設定される。

降圧回路１６およびしきい値モニタ回路１４の構成は、実施の形態１と同様であり、その詳細説明は省略する。

図１４に示す制御電圧発生回路８Ｗにおいては、比較回路１８の出力信号ＰＵＭＰ＿ＥＮ＿ＶＴＨは、制御電圧ＶＷＧが電圧ＶＰＰ＋Ｖｔｈｎの電圧レベルとなるようにチャージポンプ回路１２のポンプ動作を制御する。一方、制御電圧ＶＷＧが許容値ＶＷＧ（Ｍａｘ）よりも高い場合には、比較回路７４の出力信号ＰＵＭＰ＿ＥＮ＿ＭＡＸがＬレベルとなり、応じてＡＮＤ回路７６の出力するポンプイネーブル信号ＰＵＭＰＥＮが非活性状態のＬレベルとなり、チャージポンプ回路１２のポンプ動作を停止させる。

一方、制御電圧ＶＷＧが最大許容電圧ＶＷＧ（Ｍａｘ）よりも低い場合には、降圧回路７２からの分圧電圧ＶＤＩＶＭは、基準電圧ＶＲＥＦＬよりも低い電位レベルであり、比較回路７４の出力信号ＰＵＭＰ＿ＥＮ＿ＭＡＸがＨレベルとなる。したがって、この場合には、ＡＮＤ回路７６からのポンプイネーブル信号ＰＵＭＰＥＮは、比較回路１８の出力信号ＰＵＭＰ＿ＥＮ＿ＶＴＨに従って変化する。これにより、制御電圧ＶＷＧは、最大許容値Ｍ・ＶＲＥＦＬよりも高くなるのを防止することができ、信頼性が阻害されるのを防止することができる。

すなわち、しきい値電圧Ｖｔｈｎがプロセスパラメータの変動により予想以上に大きい場合およびしきい値モニタ回路１４のモニタ動作が配線不良などの原因により不調な場合においても、確実に、この制御電圧ＶＷＧの最大電圧レベルを最大許容電圧Ｍ・ＶＲＥＦＬ（ＶＷＧ（Ｍａｘ）レベルに設定することができる。この場合、選択ワード線への選択電圧がＶＰＰよりも低い電圧レベルとなることが考えられる。しかしながら、この場合、書込動作時において、書込パルスの印加を繰返すことにより、書込ベリファイ動作により正確な書込を行なうことができる。また、その書込ベリファイ動作で書込不良と判定された場合には、この対応のワード線に接続されるメモリセルの書込不良を検出することができる。応じて、書込不良が許容範囲内の場合には、この不揮発性半導体記憶装置は利用することができ、また、書込不良が許容できない場合には不良品として処理することができる。

なお、しきい値モニタ回路１４の構成としては、先の実施の形態２から４の構成が利用されてもよい。

以上のように、この発明の実施の形態５に従えば、制御電圧の最大電圧レベルの上限値を超えないようにレベル調整を行なっており、その制御電圧の最大電圧レベルを、信頼性上許容できる最大電圧に設定することにより、ワード線デコード／ドライブトランジスタの信頼性が損なわれるのを防止することができる。

［実施の形態６］
図１５は、この発明の実施の形態６に従う制御電圧発生回路８Ｗの構成を示す図である。この図１５に示す制御電圧発生回路８Ｗにおいては、複数系統のしきい値モニタ回路および降圧回路が設けられる。すなわち、制御電圧ＶＷＧに従ってモニタノード１３Ａにモニタ電圧を伝達するしきい値モニタ回路１４Ａと、モニタノード１３Ｂに制御電圧ＶＷＧに従ってモニタ電圧を伝達するしきい値モニタ回路１４Ｂとが制御電圧伝達線に対して並列に設けられる。

しきい値モニタ回路１４Ａおよび１４Ｂは、そのゲートおよびドレインが制御電圧を受けるように結合されるＮチャネルＭＯＳトランジスタ２５Ａおよび２５Ｂでそれぞれ構成される。このしきい値モニタ回路１４Ａおよび１４Ｂの構成としては、先の実施の形態１から５のいずれの構成が用いられてもよい。

モニタトランジスタ２５Ａの基板領域へ、活性制御信号ＥＮ２Ａのレベル変換を行なうレベルシフト回路８Ａの出力信号が与えられ、モニタ用ＮチャネルＭＯＳトランジスタ２５Ｂの基板領域へは、活性制御信号ＥＮ２Ｂのレベル変換を行なうレベルシフト回路８０Ｂの出力信号が与えられる。レベルシフト回路８０Ａおよび８０Ｂは、それぞれ制御信号ＥＮ２ＡおよびＥＮ２Ｂの論理レベルを反転し、かつ出力信号のハイレベルおよびローレベルを制御電圧ＶＷＧおよび非選択電圧ＶＮＮの電圧レベルに設定する。

これらのしきい値シフト回路１４Ａおよび１４Ｂそれぞれに対応して、降圧回路１６Ａおよび１６Ｂが設けられる。降圧回路１６Ａおよび１６Ｂは、各々、抵抗接続されるＭＯＳトランジスタの直列体で構成される。降圧回路１６Ａおよび１６Ｂそれぞれに対して、活性制御信号ＥＮ２ＡおよびＥＮ２Ｂに従って降圧回路１６Ａおよび１６Ｂにおいて電流経路を形成する降圧活性制御トランジスタ８２Ａおよび８２Ｂが設けられる。降圧活性制御トランジスタ８２Ａおよび８２Ｂは、降圧回路１６Ａおよび１６Ｂに含まれる抵抗接続されるＰチャネルＭＯＳトランジスタの抵抗値よりも十分に無視することのできる小さな抵抗値を有し、降圧回路１６Ａおよび１６Ｂ各々の分圧比には影響は及ぼさない。

降圧回路１６Ａおよび１６Ｂそれぞれに対して比較回路１８Ａおよび１８Ｂが設けられる。比較回路１８Ａは、降圧回路１６Ａの出力電圧ＶＤＩＶ１と基準電圧ＶＲＥＦとを比較し、比較回路１８Ｂは、降圧回路１６Ｂの出力電圧ＶＤＩＶ２と基準電圧ＶＲＥＦとを比較する。

有効状態（能動状態）の降圧回路の出力電圧に従ってポンプ動作を制御するために、比較回路１８Ａの出力信号と活性制御信号ＥＮ２Ａを受けるＡＮＤ回路８４と、比較回路１８Ｂの出力信号と活性制御信号ＥＮ２Ｂとを受けるＡＮＤ回路８６と、ＡＮＤ回路８４および８６の出力信号を受けてポンプイネーブル信号ＰＵＭＰＥＮを生成するＯＲ回路８８が設けられる。チャージポンプ回路１２は、ＯＲ回路８８の出力するポンプイネーブル信号ＰＵＭＰＥＮに従ってそのポンプ動作が活性／非活性化される。

スタンバイ状態時においては、活性制御信号ＥＮ２ＡおよびＥＮ２ＢはともにＬレベルの非活性状態にある。この状態においては、降圧活性制御トランジスタ８２Ａおよび８２Ｂはともにオフ状態であり、降圧回路１６Ａおよび１６Ｂには電流経路は形成されず、降圧動作は行なわれない。

また、レベルシフト回路８０Ａおよび８０Ｂは、その活性制御信号ＥＮ２ＡおよびＥＮ２Ｂの非活性状態に従って制御電圧ＶＷＧをモニタトランジスタ２５Ａおよび２５Ｂの基板領域へ供給する。この状態においては、モニタノード１３Ａおよび１３Ｂは、ほぼ制御電圧ＶＷＧの電圧レベルまで充電される。スタンバイ状態時においては、制御電圧ＶＷＧは、所定の電圧レベルよりも低い電圧レベルにあり、しきい値モニタ回路１４Ａおよび１４Ｂにおいて、モニタトランジスタ２５Ａおよび２５Ｂの劣化は生じない。活性制御信号ＥＮ２ＡおよびＥＮ２ＢはともにＬレベルの非活性状態にあるため、ＡＮＤ回路８４および８６の出力信号ＰＵＭＰ＿ＥＮ１およびＰＵＭＰ＿ＥＮ２がともにＬレベルである。応じて、ＯＲ回路８８からのポンプイネーブル信号ＰＵＭＰＥＮがＬレベルの非活性状態であり、チャージポンプ回路１２は、ポンプ動作が停止状態にある。

書込動作時においては、活性制御信号ＥＮ２ＡおよびＥＮ２Ｂの一方が活性状態に駆動され、他方は非活性状態に維持される。今、活性制御信号ＥＮ２Ａが活性状態にあり、活性制御信号ＥＮ２Ｂが非活性状態に維持される状態を考える。この状態においては、降圧活性制御トランジスタ８２Ａがオン状態、降圧活性制御トランジスタ８２Ｂがオフ状態である。したがって、降圧回路１６Ａにおいて電流が流れる経路が形成され、能動状態となる。一方、レベルシフト回路８０Ａは、活性状態の活性制御信号ＥＮ２Ａにより、非選択電圧ＶＮＮをモニタトランジスタ２５Ａの基板領域へ伝達する。一方、しきい値モニタ回路１４Ｂおよび降圧回路１６Ｂは、活性制御信号ＥＮ２Ｂが非活性状態であり、スタンバイ状態と同じ状態を維持する。したがって、モニタノード１３Ａには、モニタトランジスタ２５Ａのしきい値電圧Ｖｔｈｎ分レベルシフトした電圧ＶＷＧ−Ｖｔｈｎが伝達され、応じて降圧回路１６Ａにより、分圧電圧ＶＤＩＶ１が生成される。ＡＮＤ回路８４は、活性制御信号ＥＮ２Ａが活性状態にありバッファ回路として動作し、その出力信号が有効状態となる。一方、ＡＮＤ回路８６は、活性制御信号ＥＮ２Ｂが非活性状態であり、その出力信号ＰＵＭＰ＿ＥＮ２は非活性状態にあり、無効状態となる。したがって、比較回路１８Ａの比較動作に従って、ＡＮＤ回路８４から有効状態の比較回路１８Ａの出力信号に応じた制御信号ＰＵＭＰ＿ＥＮ１が生成される。応じて、ＯＲ回路８８から、制御信号ＰＵＭＰ＿ＥＮ１に応じたポンプイネーブル信号ＰＵＭＰＥＮが生成され、チャージポンプ回路１２のポンプ動作が制御される。

活性制御信号ＥＮ２Ａが非活性状態であり、活性制御信号ＥＮ２Ｂが活性状態のときには、上述の動作とは逆に、しきい値モニタ回路１４Ｂ、降圧回路１６Ｂ、比較回路１８ＢおよびＡＮＤ回路８６が能動状態（有効状態）とされ、制御電圧ＶＷＧと対応のモニタトランジスタ２５Ｂのしきい値電圧（Ｖｔｈｎ）により設定される電圧レベルに応じて制御信号ＰＵＭＰ＿ＥＮ２が生成され、応じて、ポンプイネーブル信号ＰＵＭＰＥＮが生成される。

書込動作時、活性制御信号ＥＮ２ＡおよびＥＮ２Ｂを択一的に活性化することにより、しきい値モニタ回路１４Ａおよび１４Ｂに高電圧が印加される時間を低減することができ、モニタトランジスタ２５（２５Ａおよび２５Ｂ）の信頼性が低下するのを抑制することができる。すなわち、ワード線デコード／ドライブ回路（トランジスタ）においては、高電圧レベルの制御電圧が印加されるのは、選択ワード線の組に対応するワード線デコード／ドライブトランジスタであり、非選択ワード線の組に対しては、高電圧レベルの制御電圧は印加されない。従って、常時高電圧が印加されないため、ワード線デコード／ドライブトランジスタの高電圧印加時間は、全動作期間において短く、電圧ストレスが分散され、信頼性が損なわれるのは抑制される。この実際のワード線デコード／ドライブトランジスタの高電圧印加時間と同一の高電圧印加時間を実現するためには、しきい値モニタ回路の数が増大する。しかしながら、このしきい値モニタ回路を複数系統配置することにより、モニタトランジスタに高電圧が印加される時間を短くすることができ、完全に同一条件でワード線デコード／ドライブトランジスタと同一条件で動作させることはできないものの、電圧ストレスを分散させて、モニタトランジスタの信頼性が低下するのを防止することができ、応じてしきい値モニタの信頼性が低下するのを抑制し、正確なモニタ電圧を生成する。

なお、図１５に示す構成においては、２系統のしきい値モニタ回路を用いている。しかしながら、さらに多くのしきい値モニタ回路および降圧回路の組が設けられてもよい。

また、図１５に示す構成において、比較回路１８Ａおよび１８Ｂに対しても、活性制御信号ＥＮ２ＡおよびＥＮ２Ｂがそれぞれ与えられて、比較回路１８Ａおよび１８Ｂの能動／不能動が制御されてもよい。

図１６は、活性制御信号ＥＮ２ＡおよびＥＮ２Ｂを発生する部分の構成の一例を示す図である。図１６において、活性制御信号発生部は、ロウアドレス信号ビットＡＸ＜ｉ＞と活性制御信号ＥＮ２を受けて活性御信号ＥＮ２Ａを生成するゲート回路９０と、ロウアドレスビットＡＸ＜ｉ＞と活性制御信号ＥＮ２を受けて活性制御信号ＥＮ２Ｂを生成するゲート回路９２を含む。ゲート回路９０は、アドレスビットＡＸ＜ｉ＞がＬレベルであり、かつ活性制御信号ＥＮ２が活性状態のＨレベルのときに、活性制御信号ＥＮ２Ａを活性状態に駆動する。ゲート回路９２は、アドレスビットＡＸ＜ｉ＞および活性制御信号ＥＮ２がともにＨレベルのときに、活性制御信号ＥＮ２Ｂを活性状態へ駆動する。

このアドレスビットＡＸ＜ｉ＞は、先の実施の形態１において示したメインロウデコーダへ与えられるアドレスビットＡＸＭのたとえば最下位ビットである。選択ワード線の組に対して設けられたワード線デコード／ドライブトランジスタに共通に、制御電圧ＶＷＧが供給されるため、メインロウデコーダへ供給されるアドレスビットを用いて活性制御信号ＥＮ２ＡおよびＥＮ２Ｂを選択的にかつ択一的に活性化する。

活性制御信号ＥＮ２ＡおよびＥＮ２Ｂを生成する構成としては、また、アドレス信号ビットに代えて、たとえば書込動作をカウントするカウンタの最下位ビットを用いて交互に活性制御信号ＥＮ２ＡおよびＥＮ２Ｂが択一的に活性化される構成が用いられてもよい。

なお、不能動状態のしきい値モニタ用ＮチャネルＭＯＳトランジスタ（たとえばモニタトランジスタ２５Ｂ）に対しても、書込動作時には制御電圧ＶＷＧが高電圧レベルとなる。この場合、不能導状態のモニタトランジスタ（２５Ｂ）の基板領域は、制御電圧ＶＷＧレベルに維持され、また、対応の降圧回路（１６Ｂ）は、電流経路が遮断されており、対応のモニタノード（１３Ｂ）も高電圧レベルとなり、結果的に、この不能動状態のしきい値モニタトランジスタ（２５Ｂ）において、高電圧がそのゲート絶縁膜に印加されるのは防止され、耐圧特性が劣化するのは抑制される。

以上のように、この発明の実施の形態６に従えば、しきい値モニタ用の回路を複数個並列に設け、これらを択一的に順次活性状態に駆動しており、実施の形態１の効果に加えて、しきい値モニタ用のＮチャネルＭＯＳトランジスタ（モニタトランジスタ）のゲート絶縁膜に高電圧が印加される時間を短縮することができ、ゲート絶縁膜の劣化を抑制することができ、寿命を長くすることができる。応じて、長期にわたって安定に制御電圧ＶＷＧの電圧レベルをモニタして、そのしきい値電圧を正確に反映したモニタ電圧を生成することができ、実動作するワード線デコード／ドライブトランジスタの動作状況を反映した電圧レベルの制御電圧を、安定に高信頼度で生成することができる。

［実施の形態７］
図１７は、この発明の実施の形態７に従う半導体装置の要部の構成を概略的に示す図である。図１７においてこの半導体装置は、高電圧ＶＡを発生する高電圧発生回路１０２と、高電圧発生回路１０２の出力電圧ＶＡに従ってノード１０４上の電圧ＶＢを内部素子１０６へ伝達するＮチャネルＭＯＳトランジスタ１００を含む。このＮチャネルＭＯＳトランジスタ１００は、ＮＭＯＳデコードトランジスタであってもよい。内部素子１０６は、ＮチャネルＭＯＳトランジスタ１００の出力ノード１０７に接続される信号線に結合される素子でああればよく、ＭＯＳトランジスタ１００を介して伝達される電圧ＶＢに所定の処理を施す回路素子であってもよい。

この図１７に示す半導体装置の構成においても、ＭＯＳトランジスタ１００のしきい値電圧の損失を伴うことなく電圧ＶＢを内部素子１０６へ伝達することが要求される。この場合、高電圧発生回路１０２において、ＭＯＳトランジスタ１００と同一サイズであり、かつ同一製造工程で作成され、同一のしきい値電圧特性を有するトランジスタ素子をしきい値モニタ素子として用いて、高電圧ＶＡの電圧レベルをＶＢ＋Ｖｔｈｎの電圧レベルに設定する。ここで、Ｖｔｈｎは、ＭＯＳトランジスタ１００のしきい値電圧を示す。

図１８は、図１７に示すＮチャネルＭＯＳトランジスタ１００および内部素子１０６の具体的構成の一例を示す図である。図１８においては、ＤＲＡＭセル（ダイナミック・ランダム・アクセス・メモリセル）１１０が設けられる。このＤＲＡＭセル１１０は、ワード線ＷＬ上の電圧ＶＰＰに従ってビット線ＢＬ上の電圧をストレージノード１１３に伝達するＮチャネルＭＯＳトランジスタで構成されるアクセストランジスタ１１２と、ストレージノード１１３の電荷を蓄積するキャパシタ１１４を含む。キャパシタ１１４は、通常、このストレージノード１１３と対向する電極が、一定の電圧レベルに維持されるセルプレートノードに結合される。ＤＲＡＭセル１１０は、このストレージノード１１３に蓄積される電荷により情報を記憶する。

アクセストランジスタ１１２の基板領域には、負電圧Ｖｂｂが、そのしきい値電圧の安定化および寄生容量の低減等のために印加される。高電圧ＶＰＰは、ビット線ＢＬのＨレベル電圧ＶＣＣ（通常内部電圧）よりも高い電圧レベルである。高電圧ＶＰＰを利用することにより、アクセストランジスタ１１２のしきい値電圧損失を伴うことなくストレージノード１１３に、電源電圧ＶＣＣレベルのＨデータを格納する。ビット線ＢＬが、接地電圧レベルのときには、ＤＲＡＭセル１１０には、Ｌデータが格納される。

ワード線ＷＬは、ロウデコーダ１２４の出力デコード信号を受けるワード線ドライバ１２２により駆動される。このワード線ドライバ１２２は高電圧ＶＰＰと参照ノードの電圧（接地電圧または負電圧）を動作電源電圧として受ける。

このワード線ドライバ１２２は、通常、ＣＭＯＳ型ドライバである。この高電圧ＶＰＰを発生する場合、先の実施の形態１において示した制御電圧発生回路と同様、容量素子のチャージポンプ動作を利用して昇圧電圧が生成され、その昇圧電圧のレベルを検出して高電圧ＶＰＰが所定の電圧レベルに維持される。この場合においても、先の実施の形態１から６において示したのと同様、アクセストランジスタ１１２と同じしきい値電圧特性を有するＮチャネルＭＯＳトランジスタをしきい値モニタトランジスタとして利用して、モニタ電圧を生成して、この高電圧ＶＰＰのレベル検出／判定を行なうことにより、不必要に高い高電圧ＶＰＰがワード線ＷＬに供給され、アクセストランジスタ１１２のゲート絶縁膜が劣化するのを防止することができる。

したがって、本発明に従う制御電圧発生回路の構成の様に、しきい値電圧モニタトランジスタを利用して、高電圧の電圧レベルの判定を行なう回路構成は、一般に、ＮチャネルＭＯＳトランジスタを用いて制御電圧電極ノードの電圧に従って所定レベルの電圧を伝達する電圧伝送トランジスタ（パスゲートトランジスタ）の構成に適用することができる。

また、制御電圧および選択電圧がともに負の高電圧の場合においても、ＰチャネルＭＯＳトランジスタを用いて負の選択電圧を転送する構成の場合に対して本発明は適用可能である。

以上のように、この発明の実施の形態７に従えば、一般に高電圧に従って内部電圧を内部ノード（内部素子）に伝達する部分の電圧伝達制御用の高電圧発生回路に、この高電圧レベル検出／判定用にしきい値モニタトランジスタを利用することにより、一般の半導体装置においても、一定に所定のレベルの電圧伝達制御電圧を生成することができ、電圧伝送トランジスタの劣化を抑制することができ、素子の信頼性を改善することができる。

この発明は、一般に、フラッシュメモリなどのＮＭＯＳデコーダを利用する半導体装置に適用することができ、特に、高集積化された微細化トランジスタを構成要素として利用する半導体装置に適用することができる。

この発明が適用される半導体記憶装置の全体の構成を概略的に示す図である。 図１に示すメモリセルの電気的等価回路の一例を示す図である。 図２に示すメモリセルの書込動作時の印加電圧を模式的に示す図である。 図１に示す行選択駆動回路の構成の一例を概略的に示す図である。 図１に示す内部電圧発生回路の構成を概略的に示す図である。 図５に示す制御電圧発生回路の構成を概略的に示す図である。 この発明の実施の形態１に従う制御電圧発生回路の構成を示す図である。 図７に示す制御電圧発生回路の発生電圧の経時変化を示す図である。 図７に示す基準電圧を発生する部分の構成の一例を示す図である。 この発明の実施の形態２に従う制御電圧発生回路の要部の構成を示す図である。 この発明の実施の形態３に従う制御電圧発生回路の要部の構成を示す図である。 この発明の実施の形態３の変更例の制御電圧発生回路の要部の構成を示す図である。 この発明の実施の形態４に従う制御電圧発生回路の要部の構成を示す図である。 この発明の実施の形態５に従う制御電圧発生回路の構成を示す図である。 この発明の実施の形態６に従う制御電圧発生回路の構成を示す図である。 図１５に示す活性制御信号を発生する部分の構成の一例を示す図である。 この発明の実施の形態７に従う半導体装置の要部の構成を概略的に示す図である。 図１７に示す半導体装置の具体例を示す図である。

符号の説明

１ メモリセルアレイ、２ 行選択駆動回路、８ 内部電圧発生回路、ＷＤＫ０−ＷＤＫｎ ワード線デコード／ドライブ回路、２Ｗ０，２Ｗ１ ワード線デコーダ、８Ｐ 選択電圧発生回路、８Ｗ 制御電圧発生回路、８Ｎ 非選択電圧発生回路、１０ 発振回路、１２ チャージポンプ回路、１４ しきい値モニタ回路、１６ 降圧回路、１８ 比較回路、１３ モニタノード、２５ モニタ用ＮチャネルＭＯＳトランジスタ、２０ ワード線デコード／ドライブトランジスタ、３０，３２ ソースフォロアＮチャネルＭＯＳトランジスタ、３４，３６ 低電流源、４０ 抵抗素子、４２ 低電流源、５０ 電流制御回路、５２ ＰチャネルＭＯＳトランジスタ、５４，５８，６０，６２ ＮチャネルＭＯＳトランジスタ、５６ 低電流源、７０ レベル制御回路、７２ 降圧回路、７４ 比較回路、７６ ＡＮＤ回路、１６Ａ，１６Ｂ 降圧回路、１４Ａ，１４Ｂ しきい値モニタ回路、２５Ａ，２５Ｂ モニタ用ＮチャネルＭＯＳトランジスタ、８０Ａ，８０Ｂ レベルシフト回路、８２Ａ，８２Ｂ 高圧活性化トランジスタ、１８Ａ，１８Ｂ 比較回路、８４，８６ ＡＮＤ回路、８８ ＯＲ回路、１０２ 高電圧発生回路、１００ ＮチャネルＭＯＳトランジスタ、１０６ 内部素子、１１０ ＤＲＡＭセル、１１２ アクセストランジスタ、１１４ キャパシタ。

Claims (6)

1. 各々に１行のメモリセルが接続される複数のワード線のうちのアドレス指定された選択ワード線を選択状態へ駆動するワード線駆動回路に含まれ、各ワード線に対応して配置されて、対応のワード線が選択ワード線のとき制御電圧に応答して選択電圧を対応のワード線に伝達する１トランジスタ型ワード線デコーダに対して前記制御電圧を供給する内部電圧発生回路であって、
   前記制御電圧の前記１トランジスタ型ワード線デコーダのトランジスタのしきい値電圧の変動に応じた前記制御電圧に対応する電圧をモニタノードに伝達するモニタトランジスタ、
   前記モニタノードに伝達された電圧と基準電圧とに従って前記制御電圧のレベルが所定レベルにあるかを判定する判定回路、
   前記判定回路の出力信号に従って選択的に活性化され、活性化時、前記制御電圧を生成する動作を行う制御電圧生成回路、および
   前記モニタトランジスタに結合され、前記モニタトランジスタを流れる電流量が前記１トランジスタ型ワード線デコーダを流れる電流量と等しくなるように前記モニタトランジスタを流れる電流量を調整する電流制御回路を備え、
   前記電流制御回路は、
   前記１トランジスタ型ワード線デコーダが対応のワード線選択時該対応のワード線に供給すべき電流と同じ大きさの電流を供給する定電流源と、
   前記モニタノードに結合され、前記モニタノードから前記判定回路へ供給される電流のミラー電流を前記定電流源と基準電位ノードとの間に流す第１のカレントミラー段と、
   前記定電流源に前記第１のカレントミラー段と並列に結合されるとともに前記モニターノードに結合され、前記第１のカレントミラー段によるミラー電流と前記定電流源の供給する電流との差の電流のミラー電流を前記モニターノードと前記基準電位ノードとの間に流す第２のカレントミラー段とを備える、内部電圧発生回路。
2. 前記モニタトランジスタは、ダイオードモードで動作する絶縁ゲート型電界効果トランジスタであり、前記制御電圧と前記モニタノードの電圧との間に自身のしきい値電圧の絶対値分の電圧降下を生じさせる、請求項１記載の内部電圧発生回路。
3. 前記モニタトランジスタは、前記制御電圧に従って前記選択電圧を前記モニタノードに伝達する、請求項１記載の内部電圧発生回路。
4. 前記内部電圧発生回路は、さらに、レベルシフト動作により前記制御電圧の絶対値を小さくして前記モニタトランジスタに供給する電圧レベル調整回路を備え、
   前記モニタトランジスタは、前記制御電圧に従って前記電圧レベル調整回路から供給された電圧を前記モニタノードに伝達する、請求項１記載の内部電圧発生回路。
5. 前記制御電圧のレベルを検出し、前記制御電圧のレベルが所定値を超えると前記制御電圧生成回路の電圧生成動作を停止させるレベル制御回路をさらに備える、請求項１記載の内部電圧発生回路。
6. 前記モニタトランジスタおよび前記判定回路の組が複数個並列に設けられ、
   前記内部電圧発生回路は、前記複数個の組を選択的に能動化し、かつ前記判定回路の出力信号を非能動化時無効状態に設定する切換手段と、
   前記複数組の判定回路のうちの能動化されて有効状態の判定回路の出力信号に従って前記制御電圧生成回路の動作を制御する制御回路をさらに備える、請求項１記載の内部電圧発生回路。

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