JP5144413B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置、さらにはそれに含まれる不揮発性メモリのレーザアタックに対するセキュリティレベルの向上を図るための技術に関する。

特許文献１には、光フラッシュ等の不正アクセスから機密データを保護する方法、すなわちスマートカードチップ上の複数箇所のグルー論理回路に電圧降下センサを配置して、そのうちの一つでも電圧降下を検出したら以降エラー状態とする技術が記載されている（図１，２参照）。

特許文献２には、チャージポンプ回路１により昇圧した電圧を分圧した電圧と基準電圧Ｖｒｅｆとをコンパレータ１３により比較し、この結果として書き込みあるいは消去に必要な電圧が得られていない場合には、ＣＰＵ４の動作を禁止するようにした技術が記載されている。この場合において、動作を禁止する禁止信号を出すタイミングは、電圧Ｖｐｐが所望の電圧（例えば、２０Ｖ）まで完全に昇圧されるべきタイミングとされる（図１，２参照）。ＩＣカードを不正に使用しようとして、書き込みあるいは消去に必要な電圧の半導体記憶装置への供給を禁止するように細工した場合にも適応可能とされる（第００４３段落）。

特開２００３−２３３７９０号公報 特開２０００−２０４１１号公報

セキュリティ情報を含むメモリに於いて誤動作を誘発しセキュリティ情報を引き出す攻撃が盛んに成されている。最近の傾向としてレーザ光を用いた攻撃（「レーザアタック」という）を実施し、一部回路の不具合を起こさせる手法が取り上げられている。

半導体装置にレーザ光が照射された場合、拡散層と基板間との間にリーク電流が発生することが知られている。例えば図１６に示されるように、ｐチャネル型ＭＯＳトランジスタ（Ｐ−ＭＯＳ）とｎチャネル型ＭＯＳトランジスタ（Ｎ−ＭＯＳ）とが直列接続されてなるインバータにレーザ光が照射された場合には、Ｐウエル（ｐｗｅｌｌ）とそれに隣接するＮウエル（ｎｗｅｌｌ）との間にリーク電流が流れる。上記インバータは半導体装置において随所に形成されているため、上記ＰウエルとＮウエルとの間のリーク電流発生は、チップ全体では大きな電流変化となる。これが負電圧ＶＰＰのレベル変動を招来する。尚、レーザアタックに起因するレベル変動は負電圧のみならず、正電圧でも起こり得る。このように電圧レベルの変動を生じた結果、その直後にメモリからデータ読み出しを行った場合に誤動作を発生することが、本願発明者によって確認されている。

レーザアタックの有無を精度良く判定するには、通常のリーク電流による電位変動とレーザアタックによる異常な電位変動とを区別する必要がある。また、電源投入直後のように、電源電圧が不安定な状態では、レーザアタックの有無を精度良く判定するのが困難とされる。

本発明の目的は、内部電源回路においてレーザアタックの有無を精度良く判定するための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものについて簡単に説明すれば下記のとおりである。

すなわち、半導体装置は不揮発性メモリを含み、上記不揮発性メモリは内部電源回路を含む。上記内部電源回路は、電圧生成回路と、上記電圧生成回路の出力電圧を分圧する分圧回路と、上記分圧回路における第１タップからの出力電圧と基準電圧とを比較する第１コンパレータと、第２タップからの出力電圧と上記基準電圧とを比較する第２コンパレータと、上記第２コンパレータの出力信号に基づいてレーザアタックの有無を判定可能な判定回路とを含む。上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定する。このことが、電源電圧が不安定な状態での判定を排除し、レーザアタックの有無を精度向上を達成する。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、内部電源回路においてレーザアタックの有無を精度良く判定するための技術を提供することができる。

１．代表的な実施の形態
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

〔１〕本発明の代表的な実施の形態に係る半導体装置（５００）は、不揮発性メモリ（５０３）を含む。上記不揮発性メモリは、上記不揮発性メモリの内部回路に供給される電圧を生成可能な内部電源回路（７０１）を含む。上記内部電源回路は、伝達された電圧検知信号に基づいて出力電圧レベルを制御可能な電圧生成回路（１０７，２０７）と、複数の抵抗が直列接続されることで複数のタップが形成され、上記電圧生成回路の出力電圧を分圧して上記複数のタップから出力可能な分圧回路（１００，２００）とを含む。また、上記内部電源回路は、上記分圧回路における第１タップからの出力電圧と、基準電圧とを比較することで上記電圧検知信号を形成する第１コンパレータ（１０５，２０５）と、上記第１タップよりも上記電圧生成回路の出力側に近いところに位置する第２タップからの出力電圧と、上記基準電圧とを比較する第２コンパレータ（１０４，２０４）とを含む。さらに、上記内部電源回路は、上記第２コンパレータの出力信号に基づいてレーザアタックの有無を判定可能な判定回路（１０６，２０６）を含む。上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定する。

上記の構成によれば、分圧回路におけるタップの出力電圧が基準電圧を越えると、第１コンパレータでの比較結果（Ｃ）が反転され、それにより、判定回路での判定動作が開始される。このようにレーザアタックの有無の判定タイミングを決定することができるので、正電圧のレベルが安定した後に、判定回路での判定動作を開始することができ、それによって、レーザアタックの有無の判定精度を向上させることができる。

上記電圧生成回路はチャージポンプ（１０７，２０７）を含む。

〔２〕上記〔１〕において、上記判定回路は、マスク信号を取り込み、上記マスク信号がアサートされている期間中は、上記第１コンパレータからの電圧検知信号にかかわらず、レーザアタックの有無を判定しないように構成することができる。

〔３〕上記〔２〕において、上記不揮発性メモリのイレーズ動作期間中又はライト動作期間中に上記マスク信号をアサートするシーケンサ（６０１）を設けることができる。これにより、上記不揮発性メモリのイレーズ動作期間中又はライト動作期間中の上記判定回路での誤判定を防止することができる。

〔４〕また、上記内部電源回路は、伝達された電圧検知信号に基づいて出力電圧レベルを制御可能な電圧生成回路（２０７）と、複数の抵抗が直列接続されることでタップが形成され、上記電圧生成回路の出力電圧を分圧して上記タップから出力可能な分圧回路（２００）とは別に、以下の回路を設けることができる。上記分圧回路におけるタップからの出力電圧と、基準電圧とを比較することで上記電圧検知信号を形成するコンパレータ（２０５）と、上記電圧検知信号をトリガとして、上記分圧回路におけるタップからの出力電圧が上記基準電圧に満たない期間を計測するタイマ（３０１）と、上記タイマでの計測結果に基づいてレーザアタックの有無を判定可能な判定回路（２０６）とを設ける。上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定する。

〔５〕上記〔４〕において、上記判定回路は、マスク信号を取り込み、上記マスク信号がアサートされている期間中は、上記コンパレータからの電圧検知信号にかかわらず、レーザアタックの有無を判定しないように構成することができる。

〔６〕上記〔５〕において、上記不揮発性メモリのイレーズ動作期間中又はライト動作期間中に上記マスク信号をアサートするシーケンサ（６０１）を設けることができる。

〔７〕さらに、上記内部電源回路は、伝達された電圧検知信号に基づいて出力電圧レベルを制御可能な電圧生成回路（１０７）と、それぞれ分離領域によって互いに分離された複数のトランジスタが直列接続されることで複数のタップが形成され、上記電圧生成回路の出力電圧を分圧して上記複数のタップから出力可能な分圧回路（１００）とは別に以下の回路を設けることができる。すなわち、上記分圧回路における第１タップからの出力電圧と基準電圧とを比較することで上記電圧検知信号を形成する第１コンパレータ（１０５）と、上記第１タップよりも上記電圧生成回路の出力側に近いところに位置する第２タップからの出力電圧と上記基準電圧とを比較する第２コンパレータ（１０４）と、上記第２コンパレータの出力信号に基づいてレーザアタックの有無を判定可能な判定回路（１０６）とを設ける。上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定する。

〔８〕上記〔７〕において、上記判定回路は、マスク信号を取り込み、上記マスク信号がアサートされている期間中は、上記第１コンパレータからの電圧検知信号にかかわらず、レーザアタックの有無を判定しないように構成することができる。

〔９〕上記〔８〕において、上記不揮発性メモリのイレーズ動作期間中又はライト動作期間中に上記マスク信号をアサートするシーケンサ（６０１）を設けることができる。

〔１０〕上記〔７〕において、上記分離領域には、上記電圧生成回路によって生成された電圧が供給される。

２．実施の形態の説明
次に、実施の形態について更に詳述する。

図５には、本発明にかかる半導体装置の一例とされるマイクロコンピュータが示される。図５に示されるマイクロコンピュータ５００は、特に制限されないが、ＩＣカード等に搭載されるもので、公知の半導体集積回路製造技術により、単結晶シリコン基板などのひとつの半導体基板に形成される。図５示されるマイクロコンピュータ５００は、特に制限されないが、ＲＡＭ（ランダム・アクセス・メモリ）５０１、ＲＯＭ（リード・オンリー・メモリ）５０２、不揮発性メモリ（Electrically Erasable and Programmable Read Only Memory；ＥＥＰ）５０３、ＣＰＵ（中央処理装置）５０４とを含む。ＣＰＵ５０４は、所定のプログラムに従って演算処理を行う。不揮発性メモリ５０３には、ＣＰＵ５０４によって実行されるプログラムや各種データが格納される。ＲＯＭ５０２には、上記ＣＰＵ５０４で実行されるプログラムが格納されている。ＲＡＭ５０１は、上記ＣＰＵ５０４で演算処理が行われる際の作業領域などに利用される。上記ＲＡＭ５０１、ＲＯＭ５０２、不揮発性メモリ５０３及びＣＰＵ５０４は、アドレスバスＡ−ＢＵＳ及びデータバスＤ−ＢＵＳを介して互いに信号のやり取り可能に結合されている。また、ＣＰＵ５０４からＲＡＭ５０１に対してＲＡＭ５０１の動作を制御するためのＲＡＭ制御信号が供給され、ＣＰＵ５０４からＲＯＭ５０２に対してＲＯＭ５０２の動作を制御するためのＲＯＭ制御信号が供給され、ＣＰＵ５０４から不揮発性メモリ５０３に対して不揮発性メモリ５０３の動作を制御するためのＥＥＰ制御信号が供給されるようになっている。さらに、不揮発性メモリ５０３からＣＰＵ５０４に対してエラー信号ＥＲＲが供給される。このエラー信号ＥＲＲは、不揮発性メモリ５０３に対してレーザアタックがなされ、それが不揮発性メモリ５０３において検出された場合にハイレベルにアサートされる。エラー信号ＥＲＲがハイレベルにアサートされた場合、ＣＰＵ５０４は、機密保護のため、一切のコマンドを受け付けない状態に遷移される。この状態は、システムのパワーオンリセットによって復帰される。

図６には、上記不揮発性メモリ５０３の構成例が示される。

上記不揮発性メモリ５０３は、図６に示されるように、シーケンサ６０１、内部電源回路６０２、メモリセルアレイ６０３、ロウ系回路６０４、カラム系回路６０５、及びＣＰＵとのインタフェース論理６０６とを含んで成る。上記メモリセルアレイ６０３は、複数の不揮発性メモリセルがアレイ状に配列されて成る。特に制限されないが、不揮発性メモリセルは、絶縁膜に電荷を蓄積する「絶縁膜電荷トラップ型不揮発性メモリセル」とされる。ロウ系回路６０４によってロウ系アドレスがデコードされる。このロウ系アドレスのデコード結果に従って、メモリセルアレイ６０３におけるワード線の選択が行われる。カラム系回路によってカラム系アドレスがデコードされる。カラム系アドレスがデコード結果に従って、データ線の選択が行われる。内部電源回路６０２は、不揮発性メモリ５０３の内部回路で使用される各種電圧を生成する。内部電源回路６０２で生成された電圧は、上記メモリセルアレイ６０３、上記ロウ系回路６０４、及び上記カラム系回路６０５に供給される。シーケンサ６０１は、この不揮発性メモリ５０３におけるライト（書込み）、イレーズ（消去）、リード（読み出し）の各動作をシーケンシャルに制御する。

図７には、上記内部電源回路６０２の構成例が示される。

上記内部電源回路６０２は、特に制限されないが、図７に示されるように、正電圧発生回路７０１、正電圧発生回路７０２、正電圧発生回路７０３、及び負電圧発生回路７０４を含んで成る。正電圧発生回路７０１は、制御信号や基準電圧が入力されることによって、正電圧ＶＤＤ３Ｘを生成する。正電圧発生回路７０２は、制御信号や基準電圧が入力されることによって、正電圧ＶＥＥを生成する。正電圧発生回路７０３は、制御信号や基準電圧が入力されることによって、正電圧ＶＤ４５を生成する。負電圧発生回路７０４は、制御信号や基準電圧が入力されることによって、所定の負電圧ＶＰＰを生成する。上記各種電圧ＶＤＤ３Ｘ、ＶＥＥ、ＶＤ４５、ＶＰＰのレベルは、リード、イレーズ、ライトの各動作において、例えば図８に示されるように制御される。すなわち、リード動作において、ＶＰＰ＝−２Ｖ、ＶＤＤ３Ｘ＝４Ｖ、ＶＥＥ＝ＶＤＤ、ＶＤ４５＝ＶＤＤとされ、イレーズ動作において、ＶＰＰ＝−４Ｖ、ＶＤＤ３Ｘ＝ＶＤＤ、ＶＥＥ＝６Ｖ、ＶＤ４５＝ＶＤＤとされ、ライト動作において、ＶＰＰ＝−６Ｖ、ＶＤＤ３Ｘ＝ＶＤＤ、ＶＥＥ＝６Ｖ、ＶＤ４５＝４．５Ｖとされる。上記正電圧発生回路７０１〜７０３は、出力電圧レベルが異なるが、基本的には同一構成のものを適用することができる。そこで、上記正電圧発生回路７０１及び上記負電圧発生回路７０４について詳細に説明し、上記正電圧発生回路７０２，７０３についての詳細な説明を省略する。

図１には、正電圧発生回路７０１の構成例が示される。

正電圧発生回路７０１は、分圧回路１００、コンパレータ１０４，１０５、判定回路１０６、及びチャージポンプ１０７を含んで成る。分圧回路１００は、複数の抵抗１０１，１０２，１０３が直列接続されて成る。抵抗１０１，１０２の直列接続箇所はタップ１０８とされ、抵抗１０２，１０３の直列接続箇所はタップ１０９とされる。

チャージポンプ１０７は、スイッチング動作により正電圧ＶＤＤ３Ｘを生成する。この正電圧ＶＤＤ３Ｘは、分圧回路１００の一端に供給される。分圧回路１００の他端は、グランド（ＧＮＤ）レベルとされる。これにより、タップ１０８，１０９から抵抗比に応じた分圧出力が得られる。分圧回路１００のタップ１０８はコンパレータ１０４の反転入力端子（−）に結合され、分圧回路１００のタップ１０９はコンパレータ１０５の反転入力端子（−）に結合される。コンパレータ１０４，１０５の非反転入力端子（＋）には所定の基準電圧ＶＲＥＦ１が供給される。コンパレータ１０５は、分圧回路１００のタップ１０９の出力電圧と基準電圧ＶＲＥＦ１との比較を行う。この比較結果（Ｃ）は、後段のチャージポンプ１０７及び判定回路１０６に伝達される。コンパレータ１０４は、分圧回路１００のタップ１０８の出力電圧と基準電圧ＶＲＥＦ１との比較を行う。この比較結果（Ｄ）は、後段の判定回路１０６に伝達される。チャージポンプ１０７では、コンパレータ１０５での比較結果（Ｃ）に応じて、スイッチング動作の速度が制御されることで、正電圧ＶＤＤ３Ｘの安定化が図られる。判定回路１０６は、コンパレータ１０４での比較結果（Ｄ）に基づいてレーザアタックの有無を判定する。また、判定回路１０６は、コンパレータ１０５での比較結果（Ｃ）に基づいて、上記レーザアタックの有無の判定開始タイミングを決定する。さらに、判定回路１０６は、マスク信号ＭＡＳＫを取り込み、このマスク信号ＭＡＳＫがアサートされている期間中は、レーザアタックの有無の判定を行わない。マスク信号ＭＡＳＫは、上記不揮発性メモリ５０３のイレーズ動作期間中又はライト動作期間中に、上記シーケンサ６０１によってアサートされる。

図１０には、上記正電圧発生回路７０１における主要部の動作タイミングが示される。

マイクロコンピュータ５００の外部から電源電圧ＶＣＣが供給され、内部電源回路６０２において、正電圧ＶＤＤ，ＶＤＤ３Ｘが形成される。特に制限されないが、電源電圧ＶＣＣが５Ｖ又は３Ｖとされるとき、正電圧ＶＤＤは１．５Ｖとされ、正電圧ＶＤＤ３Ｘは４Ｖとされる。電源電圧ＶＣＣの供給によりチャージポンプ１０７のスイッチング動作が開始される。チャージポンプ１０７のスイッチング動作の開始直後は、分圧回路１００におけるタップ１０９の出力電圧は、基準電圧ＶＲＥＦ１よりも低いため、コンパレータ１０５での比較結果（Ｃ）はローレベルとされる。それにより、チャージポンプ１０７のスイッチング動作速度が早められ、正電圧ＶＤＤ３Ｘのレベルが上昇される。正電圧ＶＤＤ３Ｘのレベル上昇に伴い、分圧回路１００におけるタップ１０９の出力電圧レベルも上昇される。そして、分圧回路１００におけるタップ１０９の出力電圧が基準電圧ＶＲＥＦ１を越えると、コンパレータ１０５での比較結果（Ｃ）が、それまでのローレベルからハイレベルに反転される。それにより、判定回路１０６での判定動作が開始される。正電圧ＶＤＤ３Ｘは、コンパレータ１０５での比較結果（Ｃ）に基づくフィードバック制御により４Ｖに安定化される。負荷変動などにより正電圧ＶＤＤ３Ｘのレベル変動（リップル）を生ずることがあるが、そのレベル変動が許容範囲であれば、コンパレータ１０４での判定結果（Ｄ）はハイレベルの状態が維持される。しかし、レーザアタックに起因して正電圧ＶＤＤ３Ｘのレベルが大幅に低下された場合には、コンパレータ１０４での判定結果（Ｄ）が、それまでのハイレベルからローレベルに遷移されることで、正電圧ＶＤＤ３Ｘのレベル低下が検知される。正電圧ＶＤＤ３Ｘのレベル低下が検知されることにより、判定回路１０６は、エラー信号ＥＲＲをハイレベルにアサートする。

図２には、負電圧発生回路７０４の構成例が示される。

負電圧発生回路７０４は、分圧回路２００、コンパレータ２０４，２０５、判定回路２０６、及びチャージポンプ２０７を含んで成る。分圧回路２００は、複数の抵抗２０１，２０２，２０３が直列接続されて成る。抵抗２０１，２０２の直列接続箇所はタップ２０８とされ、抵抗２０２，２０３の直列接続箇所はタップ２０９とされる。

チャージポンプ２０７は、スイッチング動作により負電圧ＶＰＰを生成する。この負電圧ＶＰＰは、分圧回路２００の一端に供給される。分圧回路２００の他端には、正電圧ＶＤＤが供給される。これにより、タップ２０８，２０９から抵抗比に応じた分圧出力が得られる。分圧回路２００のタップ２０８はコンパレータ２０４の非反転入力端子（＋）に結合され、分圧回路２００のタップ２０９はコンパレータ２０５の非反転入力端子（＋）に結合される。コンパレータ２０４，２０５の反転入力端子（−）には所定の基準電圧ＶＲＥＦ２が供給される。コンパレータ２０５は、分圧回路２００のタップ２０９の出力電圧と基準電圧ＶＲＥＦ２との比較を行う。この比較結果（Ｃ）は、後段のチャージポンプ２０７及び判定回路２０６に伝達される。コンパレータ２０４は、分圧回路２００のタップ２０８の出力電圧と基準電圧ＶＲＥＦ２との比較を行う。この比較結果（Ｄ）は、後段の判定回路２０６に伝達される。チャージポンプ２０７では、コンパレータ２０５での比較結果（Ｃ）に応じて、スイッチング動作の速度が制御されることで、正電圧ＶＤＤ３Ｘの安定化が図られる。判定回路２０６は、コンパレータ２０４での比較結果（Ｄ）に基づいてレーザアタックの有無を判定する。また、判定回路２０６は、コンパレータ２０５での比較結果（Ｃ）に基づいて、上記レーザアタックの有無の判定開始タイミングを決定する。さらに、判定回路２０６は、マスク信号ＭＡＳＫを取り込み、このマスク信号ＭＡＳＫがアサートされている期間中は、レーザアタックの有無の判定を行わない。

図１１には、上記負電圧発生回路７０４における主要部の動作タイミングが示される。

マイクロコンピュータ５００の外部から電源電圧ＶＣＣが供給されることにより、負電圧発生回路７０４により負電圧ＶＰＰが形成される。特に制限されないが、負電圧ＶＰＰは−２Ｖとされる。電源電圧ＶＣＣの供給によりチャージポンプ２０７のスイッチング動作が開始される。チャージポンプ２０７のスイッチング動作の開始直後は、分圧回路２００におけるタップ２０９の出力電圧は、基準電圧ＶＲＥＦ２よりも高いため、コンパレータ２０５での比較結果（Ｃ）はローレベルとされる。それにより、チャージポンプ２０７のスイッチング動作速度が早められ、負電圧ＶＰＰのレベルが低下される。負電圧ＶＰＰのレベル低下に伴い、分圧回路２００におけるタップ２０９の出力電圧レベルも低下される。そして、分圧回路２００におけるタップ２０９の出力電圧が基準電圧ＶＲＥＦ２を下回ると、コンパレータ２０５での比較結果（Ｃ）が、それまでのローレベルからハイレベルに反転される。それにより、判定回路２０６での判定動作が開始される。負電圧ＶＰＰは、コンパレータ２０５での比較結果（Ｃ）に基づくフィードバック制御により−２Ｖに安定化される。負荷変動などにより負電圧ＶＰＰのレベル変動（リップル）を生ずることがあるが、そのレベル変動が許容範囲であれば、コンパレータ２０４での判定結果（Ｄ）はハイレベルの状態が維持される。しかし、レーザアタックに起因して負電圧ＶＰＰのレベルが大幅に上昇された場合には、コンパレータ２０４での判定結果（Ｄ）が、それまでのハイレベルからローレベルに遷移されることで、負電圧ＶＰＰのレベル上昇が検知される。負電圧ＶＰＰのレベル上昇が検知されることにより、判定回路２０６は、エラー信号ＥＲＲをハイレベルにアサートする。

図１５には、上記ＣＰＵ５０４の動作例が示される。

ＣＰＵ５０４の通常動作状態において、上記正電圧発生回路７０１又は上記負電圧発生回路７０４によって、エラー信号ＥＲＲがハイ（Ｈｉｇｈ）レベルにアサートされた場合には（１５０２）、ＣＰＵ５０４は、機密保護のため、直ちに内部の各モジュールの動作を停止、若しくは初期化し（１５０３）、一切の外部入力を受け付けない状態に遷移する（１５０４）。この状態は電源遮断まで維持され、パワーオンリセット処理が行われることで通常状態に復帰される。

図１２には、判定回路２０６でのマスク処理に関する動作タイミングが示される。

シーケンサ６０１によりマスク信号ＭＡＳＫがハイレベルにアサートされた期間においては、コンパレータ２０５での比較結果（Ｃ）にかかわらず、レーザアタックの有無の判定を行わない。メモリセルアレイ６０３へのイレーズ動作期間やライト動作期間には、シーケンサ６０１によりマスク信号ＭＡＳＫがハイレベルにアサートされる。メモリセルアレイ６０３へのイレーズ動作期間やライト動作期間においては、例えば図１２に示されるように、負電圧ＶＰＰのレベルが０Ｖから−６Ｖの範囲で大きく変動されるため、この変動をレーザアタックに起因するものと誤判定する虞がある。そこで、メモリセルアレイ６０３へのイレーズ動作期間やライト動作期間においては、シーケンサ６０１によりマスク信号ＭＡＳＫがハイレベルにアサートされることで、レーザアタックの有無の判定を行わないようにしている。レーザアタックの有無の判定は、マスク信号ＭＡＳＫがシーケンサ６０１によってネゲートされた後に再開される。

尚、正電圧発生回路７０１における判定回路１０６でのマスク処理も、上記負電圧発生回路７０４における判定回路２０６でのマスク処理と同様に行われることで、判定回路１０６での誤判定を排除することができる。

上記の例によれば、以下の作用効果を得ることができる。

（１）図１に示される構成によれば、チャージポンプ１０７のスイッチング動作の開始直後は、分圧回路１００におけるタップ１０９の出力電圧は、基準電圧ＶＲＥＦ１よりも低いため、コンパレータ１０５での比較結果（Ｃ）はローレベルとされる。それにより、チャージポンプ１０７のスイッチング動作速度が早められ、正電圧ＶＤＤ３Ｘのレベルが上昇される。正電圧ＶＤＤ３Ｘのレベル上昇に伴い、分圧回路１００におけるタップ１０９の出力電圧レベルも上昇される。そして、分圧回路１００におけるタップ１０９の出力電圧が基準電圧ＶＲＥＦ１を越えると、コンパレータ１０５での比較結果（Ｃ）が、それまでのローレベルからハイレベルに反転される。それにより、判定回路１０６での判定動作が開始される。また、図２に示される構成によれば、分圧回路２００におけるタップ２０９の出力電圧が基準電圧ＶＲＥＦ２を下回ると、コンパレータ２０５での比較結果（Ｃ）が、それまでのローレベルからハイレベルに反転される。それにより、判定回路２０６での判定動作が開始される。このように、正電圧ＶＤＤ３Ｘや負電圧ＶＰＰのレベルが安定した後に、判定回路１０６，２０６での判定動作が開始されるようにすることで、レーザアタックの有無の判定精度を向上させることができる。

（２）メモリセルアレイ６０３へのイレーズ動作期間やライト動作期間においては、シーケンサ６０１によりマスク信号ＭＡＳＫがハイレベルにアサートされることで、レーザアタックの有無の判定を行わないようにすることで、判定回路２０６での誤判定を排除することができる。また、正電圧発生回路７０１における判定回路１０６でのマスク処理も、上記負電圧発生回路７０４における判定回路２０６でのマスク処理と同様に行われることで、判定回路１０６での誤判定を排除することができる。これにより、レーザアタックの有無の判定精度をさらに高めることができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、負電圧発生回路７０４は、図３に示されるように、コンパレータ２０４（図２参照）に代えて、タイマ３０１を設けることができる。タイマ３０１は、コンパレータ２０５での比較結果（Ｃ）をトリガとして、分圧回路２００におけるタップ２０９からの出力電圧が基準電圧ＶＲＥＦ２に満たない期間を計測する。このタイマ３０１での計測結果は、後段の判定回路３０１に伝達される。判定回路２０６は、タイマ３０１での計測結果に基づいてレーザアタックの有無を判定する。図１３には、この場合の動作タイミングが示される。コンパレータ２０５での比較結果（Ｃ）のローレベル期間（１３１参照）がタイマ３０１で計測され、そのローレベル期間が所定時間を越えた場合、判定回路２０６は、レーザアタックを生じたものと判断し、エラー信号ＥＲＲをハイレベルにアサートする。尚、図３は、負電圧発生回路７０４についての構成であるが、正電圧発生回路７０１においても、コンパレータ１０４（図１参照）に代えてタイマを設けることで、レーザアタックの有無を判定することができる。

また、上記の例において分圧回路１００，２００は、複数の抵抗を直列接続して構成したが、例えば図４に示されるように、分圧回路１００として、ｎチャネル型ＭＯＳトランジスタ４０１，４０２，４０３，４０４が直列接続して成るものを適用することができる。図９には、図４における分圧回路１００を構成するｎチャネル型ＭＯＳトランジスタ４０１〜４０４のレイアウトの様子が示される。

図４に示されるように、ｎチャネル型ＭＯＳトランジスタ４０１〜４０４は、それぞれｎチャンネル分離領域（Ｎｉｓｏ）によって分離されている。分離領域（Ｎｉｓｏ）には、正電圧ＶＤＤ３Ｘが供給される。また、ｎチャネル型ＭＯＳトランジスタ４０４は基準電圧ＶＲＥＦによりバイアスされている。かかる構成によれば、分離領域（Ｎｉｓｏ）に供給されている正電圧ＶＤＤ３Ｘのレベルがレーザアタックにより低下された場合に、カップリングノイズが発生され、それがウエル電位（Ｖｐｗｅｌｌ）に重畳されることで、分割回路１００の出力電圧（タップ電圧）をさらに低下させる。つまり、図１４に示されるように、分割回路１００の出力電圧Ｃ０は、ｎチャネル型ＭＯＳトランジスタ４０１，４０２，４０３，４０４の抵抗比による分圧（ＤＣレベル）に、上記カップリングノイズ成分が重畳されることで、より大きく変動されるので、分圧回路１００，２００を複数の抵抗で構成する場合（図１、図２、図３）に比べて、レーザアタックによる電圧変動を高感度で検出することができる。

さらに、上記の例では、マスク信号ＭＡＳＫの論理をシーケンサ６０１によって制御したが、これとは別に、ＣＰＵ５０４によって上記マスク信号ＭＡＳＫの論理を制御するようにしても良い。この場合、シーケンサ６０１からのマスク信号ＭＡＳＫと、ＣＰＵ５０４からのマスク信号ＭＡＳＫとのオア論理を求め、それを判定回路１０６，２０６に供給すれば良い。マイクロコンピュータ５００の使用環境によって判定回路１０６，２０６による判定結果が不要とされる場合には、ＣＰＵ５０４からのマスク信号ＭＡＳＫによって判定回路１０６，２０６での判定機能を停止させることができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるマイクロコンピュータに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体装置に適用することができる。

本発明にかかる半導体装置の一例とされるマイクロコンピュータに含まれる不揮発性メモリにおける正電圧発生回路の構成例回路図である。 上記マイクロコンピュータに含まれる不揮発性メモリにおける負電圧発生回路の構成例回路図である。 上記負電圧発生回路の別の構成例回路図である。 上記正電圧発生回路の別の構成例回路図である。 上記マイクロコンピュータの全体的な構成例ブロック図である。 上記マイクロコンピュータに含まれる不揮発性メモリの構成例ブロック図である。 上記不揮発性メモリにおける内部電源回路の構成例ブロック図である。 上記内部電源回路で発生される各種電圧の説明図である。 図４に示される分圧回路における主要部のレイアウト説明図である。 図１に示される正電圧発生回路の動作タイミング図である。 図２に示される負電圧発生回路の動作タイミング図である。 図２に示される負電圧発生回路に含まれる判定回路でのマスク処理に関する動作タイミング図でる。 図３に示される負電圧発生回路の動作タイミング図である。 図４に示される正電圧発生回路の動作説明図である。 上記マイクロコンピュータにおけるＣＰＵの動作を示すフローチャートである。 レーザアタックによる負電圧ＶＰＰレベル低下の説明図である。

符号の説明

１００，２００ 分圧回路
１０１〜１０３，２０１〜２０３ 抵抗
１０４，２０４ コンパレータ
１０５，２０５ コンパレータ
１０６，２０６ 判定回路
１０７，２０７ チャージポンプ
５００ マイクロコンピュータ
５０１ ＲＡＭ
５０２ ＲＯＭ
５０３ 不揮発性メモリ
５０４ ＣＰＵ
６０１ シーケンサ
６０２ 内部電源回路
６０３ メモリセルアレイ
６０４ ロウ系回路
６０５ カラム系回路
６０６ ＣＰＵとのインタフェース論理
７０１，７０２，７０３ 正電圧発生回路
７０４ 負電圧発生回路

Claims (10)

1. 不揮発性メモリを含む半導体装置であって、
   上記不揮発性メモリは、上記不揮発性メモリの内部回路に供給される電圧を生成可能な内部電源回路を含み、
   上記内部電源回路は、伝達された電圧検知信号に基づいて出力電圧レベルを制御可能な電圧生成回路と、
   複数の抵抗が直列接続されることで複数のタップが形成され、上記電圧生成回路の出力電圧を分圧して上記複数のタップから出力可能な分圧回路と、
   上記分圧回路における第１タップからの出力電圧と、基準電圧とを比較することで上記電圧検知信号を形成する第１コンパレータと、
   上記第１タップよりも上記電圧生成回路の出力側に近いところに位置する第２タップからの出力電圧と、上記基準電圧とを比較する第２コンパレータと、
   上記第２コンパレータの出力信号に基づいてレーザアタックの有無を判定可能な判定回路と、を含み、
   上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定することを特徴とする半導体装置。
2. 上記判定回路は、マスク信号を取り込み、上記マスク信号がアサートされている期間中は、上記第１コンパレータからの電圧検知信号にかかわらず、レーザアタックの有無を判定しない請求項１記載の半導体装置。
3. 上記不揮発性メモリのイレーズ動作期間中又はライト動作期間中に上記マスク信号をアサートするシーケンサを含む請求項２記載の半導体装置。
4. 不揮発性メモリを含む半導体装置であって、
   上記不揮発性メモリは、上記不揮発性メモリの内部回路に供給される電圧を生成可能な内部電源回路を含み、
   上記内部電源回路は、伝達された電圧検知信号に基づいて出力電圧レベルを制御可能な電圧生成回路と、
   複数の抵抗が直列接続されることでタップが形成され、上記電圧生成回路の出力電圧を分圧して上記タップから出力可能な分圧回路と、
   上記分圧回路におけるタップからの出力電圧と、基準電圧とを比較することで上記電圧検知信号を形成するコンパレータと、
   上記電圧検知信号をトリガとして、上記分圧回路におけるタップからの出力電圧が上記基準電圧に満たない期間を計測するタイマと、
   上記タイマでの計測結果に基づいてレーザアタックの有無を判定可能な判定回路と、を含み、
   上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定することを特徴とする半導体装置。
5. 上記判定回路は、マスク信号を取り込み、上記マスク信号がアサートされている期間中は、上記コンパレータからの電圧検知信号にかかわらず、レーザアタックの有無を判定しない請求項４記載の半導体装置。
6. 上記不揮発性メモリのイレーズ動作期間中又はライト動作期間中に上記マスク信号をアサートするシーケンサを含む請求項５記載の半導体装置。
7. 不揮発性メモリを含む半導体装置であって、
   上記不揮発性メモリは、上記不揮発性メモリの内部回路に供給される電圧を生成可能な内部電源回路を含み、
   上記内部電源回路は、伝達された電圧検知信号に基づいて出力電圧レベルを制御可能な電圧生成回路と、
   それぞれ分離領域によって互いに分離された複数のトランジスタが直列接続されることで複数のタップが形成され、上記電圧生成回路の出力電圧を分圧して上記複数のタップから出力可能な分圧回路と、
   上記分圧回路における第１タップからの出力電圧と、基準電圧とを比較することで上記電圧検知信号を形成する第１コンパレータと、
   上記第１タップよりも上記電圧生成回路の出力側に近いところに位置する第２タップからの出力電圧と、上記基準電圧とを比較する第２コンパレータと、
   上記第２コンパレータの出力信号に基づいてレーザアタックの有無を判定可能な判定回路と、を含み、
   上記判定回路は、上記電圧検知信号に基づいて、上記レーザアタックの有無の判定開始タイミングを決定することを特徴とする半導体装置。
8. 上記判定回路は、マスク信号を取り込み、上記マスク信号がアサートされている期間中は、上記第１コンパレータからの電圧検知信号にかかわらず、レーザアタックの有無を判定しない請求項７記載の半導体装置。
9. 上記不揮発性メモリのイレーズ動作期間中又はライト動作期間中に上記マスク信号をアサートするシーケンサを含む請求項８記載の半導体装置。
10. 上記分離領域には、上記電圧生成回路によって生成された電圧が供給される請求項７記載の半導体装置。

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