JP5368266B2 - 半導体不揮発記憶回路 - Google Patents

Description

本発明は、ＣＭＯＳ［Complementary Metal Oxide Semiconductor］型プロセス互換で不揮発記憶機能を有する半導体不揮発記憶回路に関するものである。

図１８は、半導体不揮発記憶回路の一従来例を模式的に示す回路図である。本従来例の半導体不揮発記憶回路は、１ビットのデータ（「０」／「１」）を格納するメモリセルＣＥＬとして、第１トランジスタＮ１と第２トランジスタＮ２と、を一対としたトランジスタペアを集積化して成る。第１トランジスタＮ１のゲートと第２トランジスタＮ２のゲートは、いずれもワード線ＷＬに接続されている。第１トランジスタＮ１のドレインは、第１ビット線ＢＬ１に接続されている。第２トランジスタＮ２のドレインは、第２ビット線ＢＬ２に接続されている。第１トランジスタＮ１のソースと第２トランジスタＮ２のソースは、いずれもソース線ＳＬに接続されている。なお、本従来例の半導体不揮発記憶回路において、第１トランジスタＮ１と第２トランジスタＮ２は、いずれも同一の特性を有するように形成されている。

上記構成から成るメモリセルＣＥＬは、第１トランジスタＮ１のオン電流Ｉ１が第２トランジスタＮ２のオン電流Ｉ２よりも低い状態をデータ「０」の記憶状態とし、逆に、第２トランジスタＮ２のオン電流Ｉ２が第１トランジスタＮ１のオン電流Ｉ１よりも低い状態をデータ「１」の記憶状態とする。

すなわち、メモリセルＣＥＬに対してデータ「０」を書き込む場合には、例えば、ワード線ＷＬを２．５Ｖ、第１ビット線ＢＬ１を５Ｖ、第２ビット線ＢＬ２とソース線ＳＬを０Ｖとして、第１トランジスタＮ１のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第１トランジスタＮ１のゲート絶縁層にホットキャリアが注入されて、第１トランジスタＮ１のオン抵抗値に経時劣化が誘起される。その結果、第１トランジスタＮ１のオン電流Ｉ１は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第１トランジスタＮ１のオン電流Ｉ１を第２トランジスタＮ２のオン電流Ｉ２よりも低電流とするための所要時間を考慮して適宜設定すればよい。

一方、メモリセルＣＥＬに対してデータ「１」を書き込む場合には、例えば、ワード線ＷＬを２．５Ｖ、第２ビット線ＢＬ２を５Ｖ、第１ビット線ＢＬ１とソース線ＳＬを０Ｖとして、第２トランジスタＮ２のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第２トランジスタＮ２のゲート絶縁層にホットキャリアが注入されて、第２トランジスタＮ２のオン抵抗値に経時劣化が誘起される。その結果、第２トランジスタＮ２のオン電流Ｉ２は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第２トランジスタＮ２のオン電流Ｉ２を第１トランジスタＮ１のオン電流Ｉ１よりも低電流とするための所要時間を考慮して適宜設定すればよい。

このように、第１トランジスタＮ１のオン電流Ｉ１と第２トランジスタＮ２のオン電流Ｉ２との高低関係は、メモリセルＣＥＬに書き込まれているデータに応じて決定される。従って、メモリセルＣＥＬのデータを読み出す場合には、例えば、ワード線ＷＬを５Ｖ、ソース線ＳＬを０Ｖとし、第１ビット線ＢＬ１と第２ビット線ＢＬ２をいずれもプリチャージ状態（１Ｖ）からハイインピーダンス状態に切り替えることにより、第１ビット線ＢＬ１に流れる第１セル電流Ｉ１（第１トランジスタＮ１のオン電流Ｉ１に相当）と第２ビット線ＢＬ２に流れる第２セル電流Ｉ２（第２トランジスタＮ２のオン電流Ｉ２に相当）との電流差（延いては、第１ビット線ＢＬ１に現れる第１セル電圧Ｖ１と第２ビット線ＢＬ２に現れる第２セル電圧Ｖ２との電圧差）をセンスアンプＳＡで検出すればよい。

なお、上記に関連する従来技術の一例としては、特許文献１や特許文献２を挙げることができる。

特開２００５−３５３１０６号公報 米国特許第７１９３８８８号明細書

確かに、上記従来の半導体不揮発記憶回路であれば、フローティングゲートを用いたＥＥＰＲＯＭ［Electrically Erasable and Programmable Read Only Memory］などと異なり、ＣＭＯＳ型プロセスに追加の工程や新材料の導入を行うことなく、データの不揮発記憶を実現し、低コスト化や開発期間の短縮を図ることが可能である。

しかしながら、上記従来の半導体不揮発記憶回路では、第１トランジスタＮ１と第２トランジスタＮ２がいずれも同一の特性を有するように形成されていたため、以下の問題点があった。

まず、上記従来の半導体不揮発記憶回路は、メモリセルＣＥＬに対してデータ「０」とデータ「１」のいずれを書き込む場合であっても、第１トランジスタＮ１と第２トランジスタＮ２のいずれか一方に必ず電流を流さなければならず、消費電力が大きいという問題点があった。

また、上記従来の半導体不揮発記憶回路は、メモリセルＣＥＬにデータが書き込まれていない状態（製造直後の状態）では、第１トランジスタＮ１のオン電流Ｉ１と第２トランジスタＮ２のオン電流Ｉ２との間に差違がなく、データ読み出し時の出力論理が不定となるため、出荷段階での不良品テストを行うことができない、という問題点があった。

なお、上記従来の半導体不揮発記憶回路では、第１トランジスタＮ１のオン電流Ｉ１と第２トランジスタＮ２のオン電流Ｉ２のレベルシフトを繰り返すことにより、理論上、メモリセルＣＥＬに対して複数回のデータ書込みが可能である。しかしながら、オン電流Ｉ１、Ｉ２の製造ばらつきを考慮すると、このような運用は極めて困難であり、メモリセルＣＥＬに対するデータ書込みは１回のみに限定されているのが現状である。そのため、出荷段階での不良品テストに際して、メモリセルＣＥＬにデータ「０」またはデータ「１」を試験的に書き込むという選択肢は取り得なかった。

また、上記従来の半導体不揮発記憶回路は、先述したように、データ書込前の出力論理が不定となる。そのため、例えば、アプリケーションに所定の初期データを設定した状態で得られる当該アプリケーションの出力結果に基づいて、半導体不揮発記憶回路に書き込むべきデータを選定する場合には、上記の初期データを格納しておく手段として、半導体不揮発記憶回路の他に、別途レジスタを設けなければならない、という問題点があった。

例えば、図１９のレギュレータアンプにおいて、そのフィードバックゲインを微調整する場合を考える。ＯＴＰＲＯＭ［One Time Programmable Read Only Memory］１００は、上記従来の半導体不揮発記憶回路を有して成り、トリミング制御部２００でのスイッチ制御に用いられるトリミングデータＤ１を１回だけ書き込むことが可能である。

レギュレータアンプのフィードバックゲインを微調整する際、トリミング制御部２００には、まず、ＯＴＰＲＯＭ１００から読み出されるトリミングデータＤ１ではなく、レジスタ３００から読み出される初期データＤ０が入力される。なぜなら、ＯＴＰＲＯＭ１００には何らデータ書込みが行われておらず、ＯＴＰＲＯＭ１００から読み出されるトリミングデータＤ１は、その出力論理が不定となっているからである。

トリミング制御部２００は、レジスタ３００からの初期データＤ０に基づいて、スイッチＳＷａ〜ＳＷｃを各々デフォルト状態（ＳＷａ：オフ、ＳＷｂ：オン、ＳＷｃ：オフ）に設定する。このようなスイッチ制御により、レギュレータアンプのフィードバックゲインが初期値α０（＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ３＋Ｒ４））に設定される。

レギュレータアンプのフィードバックゲインが初期値α０に設定された状態で、オペアンプＡＭＰの非反転入力端（＋）には、所定の入力電圧Ｖｉｎが入力され、オペアンプＡＭＰの出力端から、入力電圧Ｖｉｎを増幅して得られる出力電圧Ｖｏｕｔが出力される。

出力電圧Ｖｏｕｔが目標値よりも高いときには、レギュレータアンプのフィードバックゲインを初期値α０から調整値α１（＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ２＋Ｒ３＋Ｒ４））まで引き下げて、オペアンプＡＭＰの反転入力端（−）に入力される帰還電圧Ｖｆｂを高電位側にオフセットさせるように、トリミングデータＤ１の内容（ＳＷａ：オン、ＳＷｂ：オフ、ＳＷｃ：オフ）が決定され、これがＯＴＰＲＯＭ１００に書き込まれる。

出力電圧Ｖｏｕｔが目標値と一致しているときには、レギュレータアンプのフィードバックゲインを初期値α０に維持するように、すなわち、フィードバックゲインの調整値α２を初期値α０と同値に設定するように、トリミングデータＤ１の内容（ＳＷａ：オフ、ＳＷｂ：オン、ＳＷｃ：オフ）が決定され、これがＯＴＰＲＯＭ１００に書き込まれる。

出力電圧Ｖｏｕｔが目標値よりも低いときには、レギュレータアンプのフィードバックゲインを初期値α０から調整値α３（＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／Ｒ４）まで引き上げて、オペアンプＡＭＰの反転入力端（−）に入力される帰還電圧Ｖｆｂを低電位側にオフセットさせるように、トリミングデータＤ１の内容（ＳＷａ：オフ、ＳＷｂ：オフ、ＳＷｃ：オン）が決定され、これがＯＴＰＲＯＭ１００に書き込まれる。

以後、レギュレータアンプの起動時には、ＯＴＰＲＯＭ１００から読み出されるトリミングデータＤ１に基づいて、トリミング制御部２００によるスイッチ制御が行われ、フィードバックゲインの最適化が行われる。

このように、レギュレータアンプの工場出荷時や初回起動時において、ＯＴＰＲＯＭ１００に書き込むべきトリミングデータＤ１の内容を決定するためには、別途レジスタ３００を設けなければならず、レギュレータアンプの小型化を阻害する要因となっていた。

なお、データ書込前の出力論理を確定させる技術として、従来では、図２０のように、１ビットのデータを格納するメモリセルＣＥＬとして、それぞれ、第１トランジスタＮ１（ｋ）と第２トランジスタＮ２（ｋ）（ただしｋ＝１〜４、以下同様）から成る４組のトランジスタペアを設け、そのうち、第２トランジスタＮ２（４）のみを第２ビット線ＢＬ２から意図的に切り離しておく構成が採用されていた。

上記構成から成るメモリセルＣＥＬにデータ「１」を書き込む場合には、４つの第１トランジスタＮ１（ｋ）全てに電流が流され、各々のオン抵抗値に経時劣化が誘起される。なお、第１トランジスタＮ１（ｋ）のオン抵抗値に経時劣化が誘起された場合、データの読み出しに際して第１トランジスタＮ１（ｋ）に各々流れるセル電流は、例えば４０μＡから１０μＡまで減少する。一方、第２トランジスタＮ２（ｋ）のオン抵抗値には経時劣化が誘起されず、データの読み出しに際して第２トランジスタＮ２（ｋ）（ただし第２トランジスタＮ２（４）を除く）に各々流れるセル電流は４０μＡに維持される。

従って、データ読出時に、第１ビット線ＢＬ１に流れるセル電流Ｉ１と第２ビット線ＢＬ２に流れるセル電流Ｉ２との比は、メモリセルＣＥＬにデータ「１」が書き込まれていない状態では４：３（＝４０μＡ×４：４０μＡ×３）となり、メモリセルＣＥＬにデータ「１」が書き込まれた状態では１：３（＝１０μＡ×４：４０μＡ×３）となる。

このように、上記構成から成るメモリセルＣＥＬであれば、セル電流Ｉ１がセル電流Ｉ２よりも大きい状態をデータ「１」の未記憶状態、延いては、データ「０」の記憶状態として検出することが可能である。

しかしながら、このような従来構成では、１ビットのデータを格納するメモリセルＣＥＬとして、複数組（最低でも２組）のトランジスタペアを設けなければならず、回路規模の増大を招く、という問題点があった。

本発明は、上記の問題点に鑑み、回路規模を不要に増大することなく、データ書込前の出力論理を確定させることが可能な半導体不揮発記憶回路を提供することを目的とする。

上記の目的を達成するために、本発明に係る半導体不揮発記憶回路は、１ビットのデータを格納するメモリセルとして、第１トランジスタと、第１トランジスタよりもオン電流の高い第２トランジスタと、を一対としたトランジスタペアを集積化して成り、前記メモリセルは、第２トランジスタのオン電流が第１トランジスタのオン電流よりも高い状態を第１論理のデータが記憶されている状態とし、逆に、第２トランジスタのオン電流が第１トランジスタのオン電流よりも低い状態を第２論理のデータが記憶されている状態とする構成（第１の構成）とされている。

なお、上記第１の構成から成る半導体不揮発記憶回路は、前記メモリセルに第２論理のデータを書き込むときには、第２トランジスタのみが動作され、第２トランジスタのオン電流が第１トランジスタのオン電流よりも低電流となるまで、第２トランジスタのオン抵抗値に経時劣化が誘起される構成（第２の構成）にするとよい。

また、上記第１または第２の構成から成る半導体不揮発記憶回路において、第２トランジスタは、第１トランジスタよりもゲート幅が大きい構成（第３の構成）にするとよい。

また、上記第１〜第３いずれかの構成から成る半導体不揮発記憶回路にて、第２トランジスタは、第１トランジスタよりもゲート長が小さい構成（第４の構成）にするとよい。

また、上記第１〜第４いずれかの構成から成る半導体不揮発記憶回路において、第２トランジスタは、第１トランジスタよりもゲート絶縁膜厚が小さい構成（第５の構成）にするとよい。

また、上記第１〜第５いずれかの構成から成る半導体不揮発記憶回路において、第２トランジスタは、第１トランジスタよりもチャネル領域へのイオン注入量が小さい構成（第６の構成）にするとよい。

また、上記第１〜第６いずれかの構成から成る半導体不揮発記憶回路は、複数ビットのデータを格納するメモリセルアレイとして、前記メモリセルを複数有する構成（第７の構成）にするとよい。

また、上記第７の構成から成る半導体不揮発記憶回路において、第１トランジスタは、複数の第２トランジスタによって共有されている構成（第８の構成）にするとよい。

また、上記第７の構成から成る半導体不揮発記憶回路にて、前記メモリセルアレイに接続される複数行のワード線は、互いに隣接する２行を１組としてグループ化されており、一方のワード線に接続されたメモリセルと他方のワード線に接続されたメモリセルは、双方の間で一のビット線が共有されるように、互いに隣接して集積化されている構成（第９の構成）にするとよい。

また、上記第９の構成から成る半導体不揮発記憶回路において、互いに隣接して集積化されたメモリセルは、各々を形成する第１トランジスタ同士、或いは、第２トランジスタ同士が互いに相対するように、各々の素子配置レイアウトが反転されている構成（第１０の構成）にするとよい。

また、上記第７〜第１０いずれかの構成から成る半導体不揮発記憶回路において、前記メモリセルアレイは、複数のページ格納領域と、前記複数のページ格納領域に対するデータ書込の履歴情報を格納するための書込履歴格納領域と、を有して成る構成（第１１の構成）にするとよい。

本発明に係る半導体不揮発記憶回路であれば、回路規模を不要に増大することなく、データ書込前の出力論理を確定させることが可能となる。

本発明に係る半導体不揮発記憶回路の基本構成を模式的に示す回路図 データ「１」の書き込み動作の一例を示す図 データの読み出し動作の一例を示す図 第１セル電圧Ｖ１と第２セル電圧Ｖ２の挙動を示す波形図 メモリセルＣＥＬの第１レイアウトを模式的に示すチップ上面図 メモリセルＣＥＬの第１レイアウトを模式的に示すチップ断面図 メモリセルＣＥＬの第２レイアウトを模式的に示すチップ上面図 メモリセルＣＥＬの第２レイアウトを模式的に示すチップ断面図 メモリセルＣＥＬの第３レイアウトを模式的に示すチップ上面図 メモリセルＣＥＬの第３レイアウトを模式的に示すチップ断面図 メモリセルＣＥＬの第４レイアウトを模式的に示すチップ上面図 メモリセルＣＥＬの第４レイアウトを模式的に示すチップ断面図 メモリセルアレイＣＥＬＡの第１構成例を模式的に示す回路図 メモリセルアレイＣＥＬＡの第２構成例を模式的に示す回路図 メモリセルアレイＣＥＬＡの第３構成例を模式的に示す回路図 第１イネーブル信号Ｓ１と第２イネーブル信号Ｓ２の挙動を示す波形図 メモリセルアレイＣＥＬＡの第１構成例を採用した場合の素子レイアウトを模式的に示すチップ上面図 メモリセルアレイＣＥＬＡの第３構成例を採用した場合の素子レイアウトを模式的に示すチップ上面図 本発明に係る半導体不揮発記憶回路を備えたレギュレータアンプの一構成例を示す回路ブロック図 トリミングデータＤ１とスイッチＳＷａ、ＳＷｂ、ＳＷｃのオン／オフ状態との相関関係を示した論理表 本発明に係る半導体不揮発記憶回路の応用例を模式的に示す回路図 半導体不揮発記憶回路の一従来例を模式的に示す回路図 レギュレータアンプの一従来例を示す回路ブロック図 半導体不揮発記憶回路の別の一従来例を示す回路図

図１は、本発明に係る半導体不揮発記憶回路の基本構成を模式的に示す回路図である。本発明に係る半導体不揮発記憶回路は、１ビットのデータ（「０」／「１」）を格納するメモリセルＣＥＬとして、第１のＮチャネル型ＭＯＳ［Metal Oxide Semiconductor］電界効果トランジスタＮ１と、第１トランジスタＮ１よりもオン電流の高い第２のＮチャネル型ＭＯＳ電界効果トランジスタＮ２と、を一対としたトランジスタペアを集積化して成る。第１トランジスタＮ１のゲートと第２トランジスタＮ２のゲートは、いずれもワード線ＷＬに接続されている。第１トランジスタＮ１のドレインは、第１ビット線ＢＬ１に接続されている。第２トランジスタＮ２のドレインは、第２ビット線ＢＬ２に接続されている。第１トランジスタＮ１のソースと第２トランジスタＮ２のソースは、いずれもソース線ＳＬに接続されている。

なお、図１では、第１トランジスタＮ１よりも第２トランジスタＮ２の方が大きく描写されている。このような描写は、第１トランジスタＮ１と第２トランジスタＮ２双方のゲート・ソース間に同一の電圧を印加した場合には、第１トランジスタＮ１よりも第２トランジスタＮ２に大きなオン電流が流れること、言い換えれば、第１トランジスタＮ１よりも第２トランジスタＮ２の方がオン抵抗値が小さいことを模式的に表現したものである。

上記構成から成るメモリセルＣＥＬは、第２トランジスタＮ２のオン電流Ｉ２が第１トランジスタＮ１のオン電流Ｉ１よりも高い状態を第１論理のデータ（本実施形態では、データ「０」）が記憶されている状態とし、逆に、第２トランジスタＮ２のオン電流Ｉ２が第１トランジスタＮ１のオン電流Ｉ１よりも低い状態を第２論理のデータ（本実施形態では、データ「１」）が記憶されている状態とする。

先にも述べた通り、上記構成から成るメモリセルＣＥＬは、その初期状態として、第２トランジスタＮ２のオン電流Ｉ２が第１トランジスタＮ１のオン電流Ｉ１よりも高くなるように、言い換えれば、最初からデータ「０」が書き込まれた状態となるように、第１トランジスタＮ１と第２トランジスタＮ２との間で、各々の特性に意図的な差違が付けられている。従って、図１８の従来例と異なり、データ「０」の書き込みに際して、第１トランジスタＮ１のオン抵抗値に経時劣化を誘起させる必要はなく、ワード線ＷＬやソース線ＳＬに電圧を印加する必要もない。

一方、データ「１」を書き込む場合には、例えば、図２に示したように、ワード線ＷＬと第１ビット線ＢＬ１を１．８Ｖ、第２ビット線ＢＬ２を０Ｖ、ソース線ＳＬを５Ｖとして、第２トランジスタＮ２のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第２トランジスタＮ２のゲート絶縁層にホットキャリアが注入されて、第２トランジスタＮ２のオン抵抗値に経時劣化が誘起される。その結果、第２トランジスタＮ２のオン電流Ｉ２は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第２トランジスタＮ２のオン電流Ｉ２を第１トランジスタＮ１のオン電流Ｉ１よりも低電流とするための所要時間を考慮して設定すればよい。

このように、第１トランジスタＮ１のオン電流Ｉ１と第２トランジスタＮ２のオン電流Ｉ２との高低関係は、メモリセルＣＥＬに書き込まれているデータに応じて決定される。従って、メモリセルＣＥＬのデータを読み出す場合には、例えば、図３に示したように、ワード線ＷＬを１．８Ｖ、ソース線ＳＬを０Ｖとし、第１ビット線ＢＬ１と第２ビット線ＢＬ２をいずれもプリチャージ状態（１．８Ｖ）からハイインピーダンス状態に切り替えることにより、第１ビット線ＢＬ１に流れる第１セル電流Ｉ１（第１トランジスタＮ１のオン電流Ｉ１に相当）と第２ビット線ＢＬ２に流れる第２セル電流Ｉ２（第２トランジスタＮ２のオン電流Ｉ２に相当）との電流差（延いては、第１ビット線ＢＬ１に現れる第１セル電圧Ｖ１と第２ビット線ＢＬ２に現れる第２セル電圧Ｖ２との電圧差）をセンスアンプＳＡで検出すればよい。

図４は、第１セル電圧Ｖ１と第２セル電圧Ｖ２の挙動を示す波形図である。なお、本図の縦軸は電圧を示しており、横軸は時間の経過を示している。図４のように、ワード線ＷＬを０Ｖから１．８Ｖへ立ち上げたときに、データ「０」が書き込まれている状態（初期状態）であれば、第１セル電流Ｉ１よりも第２セル電流Ｉ２の方が大きくなるので、第１セル電圧Ｖ１よりも第２セル電圧Ｖ２の方が低くなり、逆に、データ「１」が書き込まれている状態であれば、第１セル電流Ｉ１よりも第２セル電流Ｉ２の方が小さくなるので、第１セル電圧Ｖ１よりも第２セル電圧Ｖ２の方が高くなる。従って、第１セル電圧Ｖ１と第２セル電圧Ｖ２の高低差を検出することにより、メモリセルＣＥＬにデータ「０」とデータ「１」のいずれが書き込まれているかを検出することが可能となる。

本発明に係る半導体不揮発記憶回路であれば、フローティングゲートを用いたＥＥＰＲＯＭなどと異なり、ＣＭＯＳ型プロセスに追加の工程や新材料の導入を行うことなく、データの不揮発記憶を実現し、低コスト化や開発期間の短縮を図ることが可能である。

また、上記したように、本発明に係る半導体不揮発記憶回路において、１ビットのデータを格納するメモリセルＣＥＬは、最初からデータ「０」が書き込まれた状態となるように作り込まれている。このような構成とすることにより、メモリセルＣＥＬに対してデータ「０」を書き込む場合には、第１トランジスタＮ１と第２トランジスタＮ２のいずれかにも電流を流す必要がないので、図１８の従来例に比べて、見かけ上の消費電力を１／２に削減することが可能となる。

また、本発明に係る半導体不揮発記憶回路であれば、メモリセルＣＥＬにデータの書き込み動作を行うことなく、初期状態としてデータ「０」を読み出すことができるので、出荷段階での不良品テストを行うことが可能となる。

図５Ａは、メモリセルＣＥＬの第１レイアウトを模式的に示すチップ上面図であり、図５Ｂは、メモリセルＣＥＬの第１レイアウトを模式的に示すチップ断面図（図５ＡのＸ−Ｘ’断面図）である。

ｐ型半導体基板１０には、ｎ型半導体領域１１〜１３が形成されている。ｎ型半導体領域１１は、第１トランジスタＮ１のドレインに相当する。ｎ型半導体領域１２は、第１トランジスタＮ１と第２トランジスタＮ２の各ソースに相当する。ｎ型半導体領域１３は、第２トランジスタＮ２のドレインに相当する。ｐ型半導体基板１０の表面上には、絶縁膜（酸化物層）を挟んでゲート層１４が形成されている。ゲート層１４は、ｎ型半導体領域１１とｎ型半導体領域１２との間、及び、ｎ型半導体領域１２とｎ型半導体領域１３との間に跨る形でＵ字型に形成されており、第１トランジスタＮ１及び第２トランジスタＮ２の各ゲートに相当する。ｐ型半導体基板１０の表層領域には、チャネル領域１５及び１６が形成されている。第１トランジスタＮ１のチャネル領域１５は、ｎ型半導体領域１１とｎ型半導体領域１２との間に挟まれたゲート層１４の直下に位置しており、第１トランジスタＮ１のオン電流Ｉ１を調整するために所定量のイオンが注入されている。第２トランジスタＮ２のチャネル領域１６は、ｎ型半導体領域１２とｎ型半導体領域１３との間に挟まれたゲート層１４の直下に位置しており、第２トランジスタＮ２のオン電流Ｉ２を調整するために所定量のイオンが注入されている。

上記したメモリセルＣＥＬの第１レイアウトにおいて、第２トランジスタＮ２のゲート幅Ｗ２は、第１トランジスタＮ１のゲート幅Ｗ１よりも大きく設計されている。このような構成とすることにより、第２トランジスタＮ２のオン電流Ｉ２を第１トランジスタＮ１のオン電流Ｉ１よりも高く設計することができる。

図６Ａは、メモリセルＣＥＬの第２レイアウトを模式的に示すチップ上面図であり、図６Ｂは、メモリセルＣＥＬの第２レイアウトを模式的に示すチップ断面図（図６ＡのＸ−Ｘ’断面図）である。メモリセルＣＥＬの第２レイアウトにおいて、第２トランジスタＮ２のゲート長Ｌ２は、第１トランジスタＮ１のゲート長Ｌ１より小さく設計されている。このような構成とすることにより、先出の第１レイアウトと異なり、第１トランジスタＮ１と第２トランジスタＮ２の幅サイズを揃えたまま、第２トランジスタＮ２のオン電流Ｉ２を第１トランジスタＮ１のオン電流Ｉ１よりも高く設計することができるので、メモリセルＣＥＬをアレイ状に複数並べる際に、チップの面積効率を高めることが可能となる。

図７Ａは、メモリセルＣＥＬの第３レイアウトを模式的に示すチップ上面図であり、図７Ｂは、メモリセルＣＥＬの第３レイアウトを模式的に示すチップ断面図（図７ＡのＸ−Ｘ’断面図）である。メモリセルＣＥＬの第３レイアウトにおいて、第２トランジスタＮ２のゲート絶縁膜厚Ｔ２は、第１トランジスタＮ１のゲート絶縁膜厚Ｔ１よりも小さく設計されている。このような構成とすることにより、先出の第２レイアウトと同様、第１トランジスタＮ１と第２トランジスタＮ２の幅サイズを揃えたまま、第２トランジスタＮ２のオン電流Ｉ２を第１トランジスタＮ１のオン電流Ｉ１よりも高く設計することができるので、メモリセルＣＥＬをアレイ状に複数並べる際に、チップの面積効率を高めることが可能となる。

図８Ａは、メモリセルＣＥＬの第４レイアウトを模式的に示すチップ上面図であり、図８Ｂは、メモリセルＣＥＬの第４レイアウトを模式的に示すチップ断面図（図８ＡのＸ−Ｘ’断面図）である。メモリセルＣＥＬの第４レイアウトにおいて、第２トランジスタＮ２のチャネル領域１６に対するイオン注入量は、第１トランジスタＮ１のチャネル領域１５に対するイオン注入量より小さく設計されている。このような構成とすることにより、先出の第２レイアウトと同様、第１トランジスタＮ１と第２トランジスタＮ２の幅サイズを揃えたまま、第２トランジスタＮ２のオン電流Ｉ２を第１トランジスタＮ１のオン電流Ｉ１よりも高く設計することができるので、メモリセルＣＥＬをアレイ状に複数並べる際に、チップの面積効率を高めることが可能となる。

図９は、メモリセルアレイＣＥＬＡの第１構成例を模式的に示す回路図である。図９に示すように、本構成例のメモリセルアレイＣＥＬＡは、（ｍ×ｎ）個のメモリセルＣＥＬ＜１，１＞〜ＣＥＬ＜ｍ，ｎ＞をアレイ状に接続して成る。メモリセルＣＥＬ＜ｉ，ｊ＞（ただし、ｉ＝１〜ｍ、ｊ＝１〜ｎ、以下も同様）は、それぞれ、第１トランジスタＮ１＜ｉ，ｊ＞と、第２トランジスタＮ２＜ｉ，ｊ＞と、を一対としたトランジスタペアを集積化して成る。なお、図中では、第１トランジスタＮ１＜ｉ，ｊ＞及び第２トランジスタＮ２＜ｉ，ｊ＞に逐一符号を付していないが、メモリセルＣＥＬ＜ｉ，ｊ＞を形成するトランジスタペアのうち、相対的に小さく描写されている左側のトランジスタが第１トランジスタＮ１＜ｉ，ｊ＞であり、相対的に大きく描写されている左側のトランジスタが第２トランジスタＮ２＜ｉ，ｊ＞である。

第１トランジスタＮ１＜ｉ，ｊ＞のゲートと第２トランジスタＮ２＜ｉ，ｊ＞のゲートは、いずれもワード線ＷＬ＜ｊ＞に接続されている。第１トランジスタＮ１＜ｉ，ｊ＞のドレインは、第１ビット線ＢＬ１＜ｉ＞に接続されている。第２トランジスタＮ２＜ｉ，ｊ＞のドレインは、第２ビット線ＢＬ２＜ｉ＞に接続されている。第１トランジスタＮ１＜ｉ，ｊ＞のソースと第２トランジスタＮ２＜ｉ，ｊ＞のソースは、いずれもソース線ＳＬ＜ｉ＞に接続されている。

先述の通り、メモリセルＣＥＬ＜ｉ，ｊ＞は、各々の初期状態として、第２トランジスタＮ２＜ｉ，ｊ＞のオン電流Ｉ２が第１トランジスタＮ１＜ｉ，ｊ＞のオン電流Ｉ１よりも高くなるように、言い換えれば、最初からデータ「０」が書き込まれた状態となるように、第１トランジスタＮ１＜ｉ，ｊ＞と第２トランジスタＮ２＜ｉ，ｊ＞との間で、各々の特性に意図的な差違が付けられている。従って、メモリセルＣＥＬ＜ｉ，ｊ＞に対するデータ「０」の書き込みに際して、第１トランジスタＮ１＜ｉ，ｊ＞のオン抵抗値に経時劣化を誘起させる必要はなく、ワード線ＷＬ＜ｊ＞やソース線ＳＬ＜ｉ＞に電圧を印加する必要もない。

一方、メモリセルＣＥＬ＜ｉ，ｊ＞に対してデータ「１」を書き込む場合には、例えばワード線ＷＬ＜ｊ＞と第１ビット線ＢＬ１＜ｉ＞を１．８Ｖ、第２ビット線ＢＬ２＜ｉ＞を０Ｖ、ソース線ＳＬ＜ｉ＞を５Ｖとして、第２トランジスタＮ２＜ｉ，ｊ＞のみを飽和領域で動作させればよい。このような電圧印加状態を一定期間保つことにより、第２トランジスタＮ２＜ｉ，ｊ＞のゲート絶縁層にホットキャリアが注入され、第２トランジスタＮ２＜ｉ，ｊ＞のオン抵抗値に経時劣化が誘起される。その結果、第２トランジスタＮ２＜ｉ，ｊ＞のオン電流Ｉ２は、より低電流側にシフトされる。なお、上記の電圧印加状態が継続される一定期間については、第２トランジスタＮ２＜ｉ，ｊ＞のオン電流Ｉ２を第１トランジスタＮ１＜ｉ，ｊ＞のオン電流Ｉ１よりも低電流とするための所要時間を考慮して設定すればよい。

このように、第１トランジスタＮ１＜ｉ，ｊ＞のオン電流Ｉ１と第２トランジスタＮ２＜ｉ，ｊ＞のオン電流Ｉ２との高低関係は、メモリセルＣＥＬ＜ｉ，ｊ＞に書き込まれているデータに応じて決定される。従って、メモリセルＣＥＬ＜ｉ，ｊ＞のデータを読み出す場合には、例えばワード線ＷＬ＜ｊ＞を１．８Ｖ、ソース線ＳＬ＜ｉ＞を０Ｖとし、第１ビット線ＢＬ１＜ｉ＞と第２ビット線ＢＬ２＜ｉ＞をいずれもプリチャージ状態（１．８Ｖ）からハイインピーダンス状態に切り替えることにより、第１ビット線ＢＬ１＜ｉ＞に流れる第１セル電流Ｉ１＜ｉ＞と第２ビット線ＢＬ２＜ｉ＞に流れる第２セル電流Ｉ２＜ｉ＞との電流差（延いては、第１ビット線ＢＬ１＜ｉ＞に現れる第１セル電圧Ｖ１＜ｉ＞と第２ビット線ＢＬ２＜ｉ＞に現れる第２セル電圧Ｖ２＜ｉ＞との電圧差）をセンスアンプＳＡ＜ｉ＞で検出すればよい。

このように、複数ビットのデータを格納するメモリセルアレイＣＥＬＡとして、本発明に係るメモリセルＣＥＬを複数集積化した構成であれば、回路規模を不要に増大することなく、データ書込前の出力論理を確定させることが可能となるので、見かけ上の消費電力低減や不良品テストの実施など、先に述べた効果を享受することが可能となる。

図１０は、メモリセルアレイＣＥＬＡの第２構成例を模式的に示す回路図である。図１０に示すように、本構成例のメモリセルアレイＣＥＬＡでは、１石の第１トランジスタＮ１＜ｉ＞がｎ石の第２トランジスタＮ２＜ｉ，１＞〜Ｎ２＜ｉ，ｎ＞によって共有されている。なお、本構成例のメモリセルアレイＣＥＬＡでは、第１トランジスタＮ１＜ｉ＞のゲート信号を生成する手段として、論理和演算器ＯＲが設けられており、ｎ本のワード線ＷＬ＜１＞〜ＷＬ＜ｎ＞に入力される信号が論理和されて、第１トランジスタＮ１＜ｉ＞のゲートに与えられている。このような構成とすることにより、先出の第１構成例よりも第１トランジスタＮ１を減らして、チップ面積の縮小を実現することが可能となる。

図１１は、メモリセルアレイＣＥＬＡの第３構成例を模式的に示す回路図である。図１１に示したように、本構成例のメモリセルアレイＣＥＬＡにおいて、ｎ行のワード線ＷＬ＜１＞〜ＷＬ＜ｎ＞は、お互いに隣接する２行（ＷＬ＜ｋ＞とＷＬ＜ｋ＋１＞、ただし、ｋ＝１、３、…、（ｎ−１）、以下も同様）を１組として、（ｎ／２）組にグループ化されている。上記２行のワード線のうち、ワード線ＷＬ＜ｋ＞に接続されたメモリセルＣＥＬ＜ｉ，ｋ＞の両端には、ビット線ＢＬ（２ｉ−１）とビット線ＢＬ（２ｉ）が接続されており、ワード線ＷＬ＜ｋ＋１＞に接続されたメモリセルＣＥＬ＜ｉ，ｋ＋１＞の両端には、ビット線ＢＬ（２ｉ）とビット線ＢＬ（２ｉ＋１）が接続されている。すなわち、本構成例のメモリセルアレイＣＥＬＡにおいて、メモリセルＣＥＬ＜ｉ，ｋ＞とメモリセルＣＥＬ＜ｉ，ｋ＋１＞とは、双方の間で一のビット線ＢＬ（２ｉ）が共有されるように、互いに隣接して集積化されている。なお、ビット線ＢＬ（２ｉ−１）とビット線ＢＬ（２ｉ）は、スイッチＳＷ１＜ｉ＞を介してセンスアンプＳＡ１＜ｉ＞に接続されており、ビット線ＢＬ（２ｉ）とビット線ＢＬ（２ｉ＋１）は、スイッチＳＷ２＜ｉ＞を介してセンスアンプＳＡ２＜ｉ＞に接続されている。また、スイッチＳＷ１＜ｉ＞とセンスアンプＳＡ１＜ｉ＞には、第１イネーブル信号Ｓ１が入力されており、スイッチＳＷ２＜ｉ＞とセンスアンプＳＡ２＜ｉ＞には、第２イネーブル信号が入力されている。

以下では、上記の接続関係について、例えば、ワード線ＷＬ＜１＞に接続されるメモリセルＣＥＬ＜１，１＞と、ワード線ＷＬ＜２＞に接続されるメモリセルＣＥＬ＜１，２＞と、に注目して具体的に説明する。

メモリセルＣＥＬ＜１，１＞を形成する第１トランジスタＮ１＜１，１＞のゲートと第２トランジスタＮ２＜１，１＞のゲートは、いずれもワード線ＷＬ＜１＞に接続されている。第１トランジスタＮ１＜１，１＞のドレインは、第１ビット線ＢＬ１に接続されている。第２トランジスタＮ２＜１，１＞のドレインは、第２ビット線ＢＬ２に接続されている。第１トランジスタＮ１＜１，１＞のソースと第２トランジスタＮ２＜１，１＞のソースは、いずれもソース線ＳＬ＜１＞に接続されている。

メモリセルＣＥＬ＜１，２＞を形成する第１トランジスタＮ１＜１，２＞のゲートと第２トランジスタＮ２＜１，２＞のゲートは、いずれもワード線ＷＬ＜２＞に接続されている。第１トランジスタＮ１＜１，２＞のドレインは、第３ビット線ＢＬ３に接続されている。第２トランジスタＮ２＜１，２＞のドレインは、第２ビット線ＢＬ２に接続されている。第１トランジスタＮ１＜１，２＞のソースと第２トランジスタＮ２＜１，２＞のソースは、いずれもソース線ＳＬ＜２＞に接続されている。

すなわち、ワード線ＷＬ＜１＞に接続されたメモリセルＣＥＬ＜１，１＞と、ワード線ＷＬ＜２＞に接続されたメモリセルＣＥＬ＜１，２＞は、双方の間で一のビット線（第２ビット線ＢＬ２）が共有されるように、互いに隣接して集積化されている。

なお、第１ビット線ＢＬ１と第２ビット線ＢＬ２は、スイッチＳＷ１＜１＞を介してセンスアンプＳＡ１＜１＞に接続されており、第２ビット線ＢＬ２と第３ビット線ＢＬ３はスイッチＳＷ２＜１＞を介してセンスアンプＳＡ２＜１＞に接続されている。また、スイッチＳＷ１＜１＞とセンスアンプＳＡ１＜１＞には、第１イネーブル信号Ｓ１が入力されており、スイッチＳＷ２＜１＞とセンスアンプＳＡ２＜１＞には、第２イネーブル信号Ｓ２が入力されている。

図１２は、第１イネーブル信号Ｓ１と第２イネーブル信号Ｓ２の挙動を示す波形図であり、上から順に、クロック信号ＣＬＫ、ワード線ＷＬ＜１＞〜ＷＬ＜ｎ＞の入力信号、第１イネーブル信号Ｓ１、及び、第２イネーブル信号Ｓ２が描写されている。

図１２に示した通り、クロック信号ＣＬＫの一周期毎に、ｎ本のワード線ＷＬ＜１＞〜ＷＬ＜ｎ＞のうち、いずれか一がハイレベルとされ、その余がローレベルとされる。ここで、ワード線ＷＬ＜ｋ＞がハイレベルとされ、これに接続されたメモリセルＣＥＬ＜ｉ，ｋ＞が選択されているときには、第１イネーブル信号Ｓ１がハイレベルとされ、第２イネーブル信号Ｓ２がローレベルとされる。このとき、スイッチＳＷ１＜ｉ＞がオン、スイッチＳＷ２＜ｉ＞がオフとなり、センスアンプＳＡ１＜ｉ＞が動作状態、センスアンプＳＡ２＜ｉ＞が非動作状態となる。一方、ワード線ＷＬ＜ｋ＋１＞がハイレベルとされ、これに接続されたメモリセルＣＥＬ＜ｉ，ｋ＋１＞が選択されているときには、第１イネーブル信号Ｓ１がローレベルとされ、第２イネーブル信号Ｓ２がハイレベルとされる。このとき、スイッチＳＷ１＜ｉ＞がオフ、スイッチＳＷ２＜ｉ＞がオンとなり、センスアンプＳＡ１＜ｉ＞が非動作状態、センスアンプＳＡ２＜ｉ＞が動作状態となる。このようなイネーブル制御を行うことにより、メモリセルＣＥＬ＜ｉ，ｋ＞とメモリセルＣＥＬ＜ｉ，ｋ＋１＞との間で、一のビット線ＢＬ（２ｉ）を共有する場合であっても、信号の衝突などを未然に回避することが可能となる。

図１３は、メモリセルアレイＣＥＬＡの第１構成例（回路図は先出の図９を参照）を採用した場合の素子レイアウトを模式的に示すチップ上面図であり、図１４は、メモリセルアレイＣＥＬＡの第３構成例（回路図は先出の図１１を参照）を採用した場合の素子レイアウトを模式的に示すチップ上面図である。両図を対比すれば分かるように、図１３の第３構成例を採用すれば、図１４の第１構成例を採用する場合に比べて、メモリセルＣＥＬ同士の間隔Ｔｘ（アクティブ領域同士の間隔であり、例えば、Ｔｘ＝０．１５μｍ）を確保する必要がなくなるので、チップの面積効率を飛躍的に向上することが可能となる。

また、図１１や図１３に示したように、メモリセルアレイＣＥＬＡの第３構成例において、互いに隣接して集積化されたメモリセルＣＥＬは、各々を形成する第１トランジスタ同士、或いは、第２トランジスタ同士が互いに相対するように、各々の素子配置レイアウトが反転されている。図示の例に即して具体的に述べると、ワード線ＷＬ＜ｋ＞に接続されたメモリセルＣＥＬ＜ｉ，ｋ＞では、第１トランジスタＮ１＜ｉ，ｋ＞が左側に配置されており、第２トランジスタＮ２＜ｉ，ｋ＞が右側に配置されている。一方、ワード線ＷＬ＜ｋ＋１＞に接続されたメモリセルＣＥＬ＜ｉ，ｋ＋１＞では、第１トランジスタＮ１＜ｉ，ｋ＋１＞が右側に配置されており、第２トランジスタＮ２＜ｉ，ｋ＋１＞が左側に配置されている。

このような構成とすることにより、ビット線ＢＬ１、ＢＬ３、…、ＢＬ（２ｉ−１）、ＢＬ（２ｉ＋１）には、いずれも第１トランジスタＮ１のみが接続される形となり、ビット線ＢＬ２、ＢＬ４、…、ＢＬ（２ｉ）には、いずれも第２トランジスタＮ２のみが接続される形となる。

ここで、第２トランジスタＮ２のみが接続されているビット線ＢＬ２、ＢＬ４、…、ＢＬ（２ｍ）には、データの書き込み時に０Ｖを印加し、データの読み出し時に１．８Ｖを印加する必要がある。そのため、各ビット線と電源線（１．８Ｖ）との間、並びに、各ビット線と接地線（０Ｖ）との間には、各々の経路を導通／遮断するためのスイッチを設ける必要がある。

これに対して、第１トランジスタＮ１のみが接続されているビット線ＢＬ１、ＢＬ３、…、ＢＬ（２ｉ−１）、ＢＬ（２ｉ＋１）には、データの書き込み時とデータの読み出し時のいずれにおいても１．８Ｖを印加すればよい。そのため、各ビット線と電源線（１．８Ｖ）との間にのみ、その経路を導通／遮断するためのスイッチを設ければ足りるので、スイッチの個数を削減して、チップ面積の縮小を図ることが可能となる。

図１５は、本発明に係る半導体不揮発記憶回路を備えたレギュレータアンプの一構成例を示す回路ブロック図である。本構成例のレギュレータアンプは、オペアンプＡＭＰと、抵抗Ｒ１〜Ｒ４と、スイッチＳＷａ、ＳＷｂ、ＳＷｃと、ＯＴＰＲＯＭ１と、トリミング制御部２と、を有して成る。オペアンプＡＭＰの非反転入力端（＋）は、入力電圧Ｖｉｎの印加端に接続されている。オペアンプＡＭＰの反転入力端（−）は、帰還電圧Ｖｆｂの印加端（スイッチＳＷａ、ＳＷｂ、ＳＷｃの各一端）に接続されている。オペアンプＡＭＰの出力端は、出力電圧Ｖｏｕｔの出力端に接続されている。抵抗Ｒ１〜Ｒ４は、出力電圧Ｖｏｕｔの出力端と接地端との間に直列接続されている。スイッチＳＷａの一端は、オペアンプＡＭＰの反転入力端（−）に接続されている。スイッチＳＷａの他端は、抵抗Ｒ１と抵抗Ｒ２との接続ノードに接続されている。スイッチＳＷｂの一端は、オペアンプＡＭＰの反転入力端（−）に接続されている。スイッチＳＷｂの他端は、抵抗Ｒ２と抵抗Ｒ３との接続ノードに接続されている。スイッチＳＷｃの一端は、オペアンプＡＭＰの反転入力端（−）に接続されている。スイッチＳＷｃの他端は、抵抗Ｒ３と抵抗Ｒ４との接続ノードに接続されている。

ＯＴＰＲＯＭ１は、先述の本発明に係る半導体不揮発記憶回路を有して成り、トリミング制御部２でのスイッチ制御に用いられるトリミングデータＤ１（ここでは３ビットとする）を１回だけ書き込むことが可能である。

トリミング制御部２は、ＯＴＰＲＯＭ１から読み出されるトリミングデータＤ１に基づいて、スイッチＳＷａ〜ＳＷｃのいずれか一をオンとし、その余をオフとする。図１６はトリミングデータＤ１とスイッチＳＷａ、ＳＷｂ、ＳＷｃのオン／オフ状態との相関関係を示した論理表である。

上記構成から成るレギュレータアンプのフィードバックゲインを微調整する際、トリミング制御部２には、まず、ＯＴＰＲＯＭ１から読み出されるトリミングデータＤ１の初期値（ここでは「０００（ｂ）」とする）が入力される。

トリミング制御部２は、ＯＴＰＲＯＭ１から読み出されるトリミングデータＤ１の初期値に基づいて、スイッチＳＷａ、ＳＷｂ、ＳＷｃを各々デフォルト状態（ＳＷａ：オフ、ＳＷｂ：オン、ＳＷｃ：オフ）に設定する。このようなスイッチ制御により、レギュレータアンプのフィードバックゲインが初期値α０（＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ３＋Ｒ４））に設定される。

レギュレータアンプのフィードバックゲインが初期値α０に設定された状態で、オペアンプＡＭＰの非反転入力端（＋）には、所定の入力電圧Ｖｉｎが入力され、オペアンプＡＭＰの出力端から、入力電圧Ｖｉｎを増幅して得られる出力電圧Ｖｏｕｔが出力される。

出力電圧Ｖｏｕｔが目標値よりも高いときには、レギュレータアンプのフィードバックゲインを初期値α０から調整値α１（＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／（Ｒ２＋Ｒ３＋Ｒ４））まで引き下げて、オペアンプＡＭＰの反転入力端（−）に入力される帰還電圧Ｖｆｂを高電位側にオフセットさせるように、トリミングデータＤ１の内容（ＳＷａ：オン、ＳＷｂ：オフ、ＳＷｃ：オフとするためのデータ値であり、ここでは「１００（ｂ）」）が決定され、これがＯＴＰＲＯＭ１に書き込まれる。

出力電圧Ｖｏｕｔが目標値と一致しているときには、レギュレータアンプのフィードバックゲインを初期値α０に維持するように、すなわち、フィードバックゲインの調整値α２を初期値α０と同値に設定するように、トリミングデータＤ１の内容（ＳＷａ：オフ、ＳＷｂ：オン、ＳＷｃ：オフとするためのデータ値であり、ここでは「０１０（ｂ）」）が決定され、これがＯＴＰＲＯＭ１に書き込まれる。

出力電圧Ｖｏｕｔが目標値よりも低いときには、レギュレータアンプのフィードバックゲインを初期値α０から調整値α３（＝（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）／Ｒ４）まで引き上げて、オペアンプＡＭＰの反転入力端（−）に入力される帰還電圧Ｖｆｂを低電位側にオフセットさせるように、トリミングデータＤ１の内容（ＳＷａ：オフ、ＳＷｂ：オフ、ＳＷｃ：オンとするためのデータ値であり、ここでは「００１（ｂ）」）が決定され、これがＯＴＰＲＯＭ１に書き込まれる。

以後、レギュレータアンプの起動時には、ＯＴＰＲＯＭ１から読み出されるトリミングデータＤ１に基づいて、トリミング制御部２によるスイッチ制御が行われ、フィードバックゲインの最適化が行われる。

このように、ＯＴＰＲＯＭ１として、本発明に係る半導体不揮発記憶回路を用いた構成であれば、データ書込前であってもＯＴＰＲＯＭ１の出力論理が不定とならないので、図１９の従来構成と異なり、初期データを格納しておくためのレジスタ３００を別途設ける必要がなく、レギュレータアンプの小型化を実現することが可能となる。

図１７は、本発明に係る半導体不揮発記憶回路の応用例を模式的に示す回路図である。本応用例の半導体不揮発記憶回路において、メモリセルアレイＣＥＬＡは、複数のページ格納領域Ｐ１〜Ｐｚと、ページ格納領域Ｐ１〜Ｐｚに対するデータ書込の履歴情報を格納するための書込履歴格納領域Ｐ０と、書込履歴格納領域Ｐ０及び複数のページ格納領域Ｐ１〜Ｐｚから各々データの読み出しを行うセンスアンプアレイＳＡＡと、を有して成る。

ページ格納領域Ｐ１〜Ｐｚは、それぞれ、（ｍ×ｎ）個のメモリセルＣＥＬ（図１７中では黒丸として描写を省略）をアレイ状に接続して成る（各々の構成については、先出の図９、図１０、或いは、図１１を参照）。例えば、１ページ目のページ格納領域Ｐ１にデータの書き込みを行う場合には、ワード線ＷＬ１＜０＞〜ＷＬ１＜ｎ＞を順次選択すればよく、ｚページ目のページ格納領域Ｐｚにデータの書き込みを行う場合には、ワード線ＷＬｚ＜０＞〜ＷＬｚ＜ｎ＞を順次選択すればよい。このように、複数のページ格納領域Ｐ１〜Ｐｚを有する構成であれば、ページ格納領域Ｐ１〜Ｐｚ毎のデータ書込可能回数が１回ずつであっても、半導体不揮発記憶回路全体として見れば、トータルでｚ回のデータ書込可能回数を実現することが可能となる。

複数のページ格納領域Ｐ１〜Ｐｚに対して適切にデータの書き込みを行うためには、今から書き込もうとするデータを何ページ目に書き込むべきかを正しく把握しておく必要がある。そこで、本応用例の半導体不揮発記憶回路では、ページ格納領域Ｐ１〜Ｐｚに対するデータ書込の履歴情報（データの書き込みが行われたか否か）を書込履歴格納領域Ｐ０に格納しておき、ページ格納領域Ｐ１〜Ｐｚのいずれかにデータの書き込みを行うときには、これに先立って、書込履歴格納領域Ｐ０から上記の履歴情報を読み出し、その内容に基づいてデータの書き込み先を決定する構成とされている。

書込履歴格納領域Ｐ０は、ｍ個のメモリセルＣＥＬ（図１７中では黒丸として描写を省略）を一列に接続して成り、そのうち、ｚビット分（例えば、上位ｚビット分、または、下位ｚビット分）が上記の履歴情報として利用される。より具体的に述べると、上記の履歴情報を形成するｚビット分のデータは、各ビットが各々に対応したページ格納領域Ｐ１〜Ｐｚに対するデータ書込の有無を示すフラグ（例えば、データ書込なし：「０」、データ書込あり：「１」）として機能する。すなわち、ｍ個のメモリセルＣＥＬを一列に接続して成る書込履歴格納領域Ｐ０には、最大ｍページ分の履歴情報を格納することが可能となる。なお、書込履歴格納領域Ｐ０に履歴情報を書き込む場合には、ワード線ＷＬ０を選択すればよい。

また、書込履歴格納領域Ｐ０、及び、複数のページ格納領域Ｐ１〜Ｐｚから各々のデータを読み出す際には、センスアンプアレイＳＡＡが共通して用いられる。すなわち、本応用例のメモリセルアレイＣＥＬＡは、全体として見ると、［ｍ×｛（ｎ×ｚ）＋１｝］個のメモリセルＣＥＬをアレイ状に接続して成り、先頭行のワード線ＷＬ０を書込履歴格納領域Ｐ０の選択制御用とし、以降、（ｎ×ｚ）行のワード線をｎ行ずつにグループ化してページ格納領域Ｐ１〜Ｐｚの選択制御用とした構成であると言える。

以下では、説明を簡単とするために、ｚ＝３の場合を例に挙げて具体的に説明する。ページ格納領域Ｐ１〜Ｐ３のいずれにもデータ書込が行われていない状態で、初めてデータの書き込みが行われる場合、これに先立って書込履歴格納領域Ｐ０から読み出される履歴情報は「０００（ｂ）」（初期値）となる。従って、履歴情報が「０００（ｂ）」であったときには、１ページ目のページ格納領域Ｐ１にデータを書き込めばよいことが分かる。なお、ページ格納領域Ｐ１にデータの書き込みが行われた後、書込履歴格納領域Ｐ０にはその旨を示す履歴情報（ここでは「１００（ｂ）」）が書き込まれる。

次に、ページ格納領域Ｐ１には既にデータ書込が行われ、ページ格納領域Ｐ２及びＰ３には未だデータ書込が行われていない状態で、２回目のデータ書込が行われる場合、これに先立って書込履歴格納領域Ｐ０から読み出される履歴情報は「１００（ｂ）」となる。従って、履歴情報が「１００（ｂ）」であったときには、１ページ目のページ格納領域Ｐ１にデータを書き込むことはできないので、２ページ目のページ格納領域Ｐ２にデータを書き込めばよいことが分かる。なお、ページ格納領域Ｐ２にデータの書き込みが行われた後、書込履歴格納領域Ｐ０には、その旨を示す履歴情報（ここでは「１１０（ｂ）」）が書き込まれる。

次に、ページ格納領域Ｐ１及びＰ２には既にデータ書込が行われ、ページ格納領域Ｐ３には未だデータ書込が行われていない状態で、３回目のデータ書込が行われる場合、これに先立って書込履歴格納領域Ｐ０から読み出される履歴情報は「１１０（ｂ）」となる。従って、履歴情報が「１１０（ｂ）」であったときには、１ページ目及び２ページ目のページ格納領域Ｐ１及びＰ２にデータを書き込むことはできないので、３ページ目のページ格納領域Ｐ３にデータを書き込めばよいことが分かる。なお、ページ格納領域Ｐ３にデータの書き込みが行われた後、書込履歴格納領域Ｐ０には、その旨を示す履歴情報（ここでは「１１１（ｂ）」）が書き込まれる。

なお、ページ格納領域Ｐ１〜Ｐ３のいずれにも既にデータ書込が行われている状態で、４回目のデータ書込を行おうとした場合、これに先立って書込履歴格納領域Ｐ０から読み出される履歴情報は「１１１（ｂ）」となる。従って、履歴情報が「１１１（ｂ）」であったときには、いずれのページ格納領域Ｐ１〜Ｐ３にもデータを書き込むことはできないことが分かるので、データの書き込み動作を速やかに中止することが可能となる。

なお、図２０の半導体不揮発記憶回路をｚビット分だけ並べた不揮発カウンタを用いても、上記の履歴情報を格納することは可能である。しかしながら、このような構成では、ページ格納領域Ｐ１〜Ｐｚのページ数ｚを増加するほど、不揮発カウンタの規模が大きくなるため、ページ数ｚを大幅に増加することは難しい。

これに対して、本応用例の半導体不揮発記憶回路であれば、メモリセルアレイＣＥＬＡを形成するメモリセルＣＥＬのうち、先頭行のワード線ＷＬ０に接続されるｍ個のメモリセルＣＥＬを用いて、最大ｍページ分の履歴情報を格納することができるので、回路規模の不要な増大を招くことなく、ページ格納領域Ｐ１〜Ｐｚのページ数ｚを大幅に増加させることが可能となる。

なお、本発明の構成は、上記実施形態のほか、発明の主旨を逸脱しない範囲で種々の変更を加えることが可能である。

本発明に係る半導体不揮発記憶回路は、ＣＭＯＳプロセス型プロセスで形成される半導体装置全般に広く適用することが可能な技術である。

Ｎ１ 第１のＮチャネル型ＭＯＳ電界効果トランジスタ
Ｎ２ 第２のＮチャネル型ＭＯＳ電界効果トランジスタ
ＷＬ ワード線
ＳＬ ソース線
ＢＬ１ 第１ビット線
ＢＬ２ 第２ビット線
ＳＡ、ＳＡ１、ＳＡ２ センスアンプ
１０ ｐ型半導体基板
１１ ｎ型半導体領域（トランジスタＮ１のドレイン）
１２ ｎ型半導体領域（トランジスタＮ１、Ｎ２のソース）
１３ ｎ型半導体領域（トランジスタＮ２のドレイン）
１４ ゲート層（トランジスタＮ１、Ｎ２のゲート）
１５、１６ チャネル領域
Ｗ１、Ｗ２ ゲート幅
Ｌ１、Ｌ２ ゲート長
Ｔ１、Ｔ２ ゲート絶縁膜厚
ＣＥＬ メモリセル
ＣＥＬＡ メモリセルアレイ
ＳＷ１、ＳＷ２ スイッチ
Ｓ１、Ｓ２ イネーブル信号
１ ＯＴＰＲＯＭ
２ トリミング制御部
ＡＭＰ オペアンプ
Ｒ１〜Ｒ４ 抵抗
ＳＷａ、ＳＷｂ、ＳＷｃ スイッチ
Ｐ０ 書込履歴格納領域
Ｐ１、Ｐ２、…、Ｐｚ ページ格納領域
ＳＡＡ センスアンプアレイ

Claims (11)

1. １ビットのデータを格納するメモリセルとして、第１トランジスタと、第２トランジスタと、を一対としたトランジスタペアを集積化して成り、
   前記メモリセルは、第２トランジスタのオン電流が第１トランジスタのオン電流よりも高い状態を第１論理のデータが記憶されている状態とし、逆に、第２トランジスタのオン電流が第１トランジスタのオン電流よりも低い状態を第２論理のデータが記憶されている状態とするものであって、かつ、第２トランジスタのオン抵抗値に経時劣化が誘起されていない初期状態として、第２トランジスタのオン電流が第１トランジスタのオン電流よりも高くなるように、第１トランジスタと第２トランジスタとの間で、各々の特性に意図的な差違を付けることにより、予め第１論理のデータが記憶されている状態となっており、
   前記メモリセルに第２論理のデータを書き込むときには、第２トランジスタのみが動作され、第２トランジスタのオン電流が第１トランジスタのオン電流よりも低電流となるまで、第２トランジスタのオン抵抗値に経時劣化が誘起されることを特徴とする半導体不揮発記憶回路。
2. 前記メモリセルに第２論理のデータを書き込むときに第２トランジスタに流れる電流の方向と、前記メモリセルのデータを読み出すときに第２トランジスタに流れる電流の方向とは、互いに逆向きであることを特徴とする請求項１に記載の半導体不揮発記憶回路。
3. 第２トランジスタは、第１トランジスタよりもゲート幅が大きいことを特徴とする請求項１または請求項２に記載の半導体不揮発記憶回路。
4. 第２トランジスタは、第１トランジスタよりもゲート長が小さいことを特徴とする請求項１〜請求項３のいずれかに記載の半導体不揮発記憶回路。
5. 第２トランジスタは、第１トランジスタよりもゲート絶縁膜厚が小さいことを特徴とする請求項１〜請求項４のいずれかに記載の半導体不揮発記憶回路。
6. 第２トランジスタは、第１トランジスタよりもチャネル領域へのイオン注入量が小さいことを特徴とする請求項１〜請求項５のいずれかに記載の半導体不揮発記憶回路。
7. 複数ビットのデータを格納するメモリセルアレイとして、前記メモリセルを複数有することを特徴とする請求項１〜請求項６のいずれかに記載の半導体不揮発記憶回路。
8. 第１トランジスタは、複数の第２トランジスタによって共有されていることを特徴とする請求項７に記載の半導体不揮発記憶回路。
9. 前記メモリセルアレイに接続される複数行のワード線は、互いに隣接する２行を１組としてグループ化されており、一方のワード線に接続されたメモリセルと他方のワード線に接続されたメモリセルは、双方の間で一のビット線が共有されるように、互いに隣接して集積化されていることを特徴とする請求項７に記載の半導体不揮発記憶回路。
10. 互いに隣接して集積化されたメモリセルは、各々を形成する第１トランジスタ同士、或いは、第２トランジスタ同士が互いに相対するように、各々の素子配置レイアウトが反転されていることを特徴とする請求項９に記載の半導体不揮発記憶回路。
11. 前記メモリセルアレイは、複数のページ格納領域と、前記複数のページ格納領域に対するデータ書込の履歴情報を格納するための書込履歴格納領域と、を有して成ることを特徴とする請求項７〜請求項１０のいずれかに記載の半導体不揮発記憶回路。

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