WO2022074968A1 - 不揮発性メモリ - Google Patents

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WO2022074968A1
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drain
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省治 竹中
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ローム株式会社
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    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells

Definitions

  • This disclosure relates to non-volatile memory.
  • non-volatile memory that uses hot carrier injection into a transistor.
  • This type of non-volatile memory includes first and second transistors (m1 and m2; not shown) having the same characteristics in the initial state as memory elements, and hot carriers are injected into only one of the transistors. To change the characteristics of the transistor. In the subsequent read operation, whether the data of "0" is stored or “1” based on the magnitude relationship of the drain current when the common gate voltage (lead voltage) is supplied to the first and second transistors. Read whether the data of is stored.
  • a state in which the drain current of the first transistor is smaller corresponds to a state in which "0" data is stored, and the drain current of the second transistor is smaller.
  • the state corresponds to the state in which the data of "1" is stored.
  • the stored data (stored value) in the initial state is undefined.
  • a non-volatile memory configured so that a larger drain current flows through the second transistor among the first and second transistors in the initial state so that the stored data in the initial state is not indefinite has also been proposed.
  • the stored data can be fixed to "0" in the initial state, and the stored data can be set to "1" after hot carrier injection into the second transistor.
  • the gate threshold voltage of the memory element (m1, m2) in the non-volatile memory is relatively high. It is also considered beneficial to use a charge pump to generate a gate voltage (lead voltage) that is reliably higher than the gate threshold voltage in the lead operation. At this time, from the viewpoint of reducing the circuit size, it is preferable to form the charge pump with a simple configuration, but in this case, it becomes difficult to accurately apply the read voltage to the gate of the memory element (m1, m2). ..
  • the relationship between the gate-source voltage and the drain current in the memory element (m1 and m2) greatly fluctuates due to element variation and temperature change. Therefore, even if the read voltage is constant, the drain current of the memory element (m1 and m2) during the read operation varies variously. The variation in the drain current of the memory elements (m1 and m2) during the read operation becomes more remarkable if the read voltage varies.
  • the drain current of the memory element (m1, m2) during the read operation is excessively large, the power consumption will increase. From the viewpoint of power saving, it is preferable to reduce the drain current during read operation. However, if their drain current is too small, it becomes difficult to read the stored data within a limited time. Therefore, it is preferable to pass a drain current of an appropriate size to the memory element (limit the fluctuation range of the size of the drain current) without depending on the element variation or the temperature change during the read operation. If such a requirement can be satisfied (if the drain current of the memory element at the time of read operation can be optimized), power saving can be achieved.
  • a peripheral circuit for example, a circuit that is a current supply source or a current flows
  • the size of the peripheral circuit increases due to the need to configure the switch on the path), but the size of the peripheral circuit can be reduced by limiting the fluctuation range of the size of the drain current.
  • the drain current of the memory element (m1, m2) greatly varies during the read operation, the characteristics of the non-volatile memory are adversely affected, but by limiting the fluctuation range of the magnitude of the drain current (ideally). It is expected that the characteristics of non-volatile memory will be improved (by making it constant).
  • An object of the present disclosure is to provide a non-volatile memory that contributes to the optimization of the drain current of a memory element (transistor) during read operation.
  • the non-volatile memory includes a memory cell having a first transistor and a second transistor, a drive circuit configured to supply a read voltage to each gate of the first transistor and the second transistor, and the above-mentioned.
  • a signal associated with the first value or a signal associated with the second value is output based on the drain currents of the first and second transistors.
  • the drive circuit includes a configured signal output circuit, and the drive circuit includes a booster circuit configured to generate a boost voltage in the boost line by boosting a predetermined reference voltage, and an adjustment current according to the boost voltage.
  • the first transistor and the first transistor have an adjusting circuit configured to adjust the boost voltage by drawing the boost voltage from the boost line, and the adjusted boost voltage is used as the lead voltage in the read operation. It is configured to supply to each gate of the two transistors.
  • Is a configuration diagram of a main part of the storage circuit according to the first embodiment of the present disclosure Is a diagram showing the voltage state of the storage circuit during the precharge period according to the first embodiment of the present disclosure. Is a diagram showing the voltage state of the storage circuit during the read period according to the first embodiment of the present disclosure. Is a diagram showing the drain voltage of each transistor during the precharge period and the read period according to the first embodiment of the present disclosure. Is a diagram showing the drain voltage of each transistor during the precharge period and the read period according to the first embodiment of the present disclosure. Is a diagram showing the voltage state of the storage circuit in the operation of the first program according to the first embodiment of the present disclosure.
  • a line refers to a wiring to which an electric signal is propagated or applied.
  • the ground refers to a reference conductive portion having a reference potential of 0 V (zero volt) or refers to the potential of 0 V itself.
  • the reference conductive portion is formed of a conductor such as metal.
  • the potential of 0V may be referred to as a ground potential.
  • the voltage shown without any particular reference represents the potential seen from ground.
  • Level refers to the level of potential, where a high level has a higher potential than a low level for any signal or voltage of interest.
  • a signal or voltage at a high level means that the signal or voltage level is at a high level
  • a signal or voltage at a low level means that the signal or voltage level is at a low level. It means being at a low level.
  • a level for a signal is sometimes referred to as a signal level
  • a level for a voltage is sometimes referred to as a voltage level.
  • the switch from low level to high level is referred to as the up edge (or rising edge), and the switch from high level to low level is referred to as the down edge (or falling edge).
  • MOSFET Field Effect Transistor
  • the on state refers to the state in which the drain and source of the transistor are conducting
  • the off state means the drain and source of the transistor.
  • MOSFETs are understood to be enhancement-type MOSFETs.
  • MOSFET is an abbreviation for "metal-oxide-semiconductor field-effect transistor".
  • the electrical characteristics of the MOSFET include the gate threshold voltage.
  • the gate potential of the transistor is higher than the source potential of the transistor, and the gate-source voltage of the transistor (gate potential seen from the source potential).
  • the transistor is turned on, and when it is not, the transistor is turned off.
  • Any switch can be configured with one or more FETs (Field Effect Transistors), and when a switch is on, both ends of the switch conduct, while when a switch is off, the switch There is no conduction between both ends.
  • FETs Field Effect Transistors
  • the on state and the off state may be simply expressed as on and off.
  • the period in which the level of the signal becomes high level is referred to as a high level period
  • the period in which the level of the signal becomes low level is referred to as a low level period. ..
  • the same is true for any voltage that has a high or low level voltage level.
  • FIG. 1 is a configuration diagram showing a main part of the storage circuit 1 according to the first embodiment.
  • the storage circuit 1 is a non-volatile memory that stores data for a predetermined bit, and includes a memory cell 10, a drive circuit 20, a signal output circuit 30, and a control circuit 40.
  • one memory cell 10 included in the storage circuit 1 is attracting attention.
  • One bit of data can be stored non-volatilely in one memory cell 10.
  • the storage circuit 1 may have a plurality of memory cells 10, but here, attention is paid only to one memory cell 10.
  • the storage circuit 1 may be a non-volatile memory having only one memory cell 10 as a memory cell (that is, the predetermined bit may be one bit).
  • the storage circuit 1 may be configured by a semiconductor integrated circuit.
  • the operation of the drive circuit 20 is controlled by the control circuit 40.
  • the operation of the signal output circuit 30 may also be controlled by the control circuit 40.
  • the memory cell 10 includes memory elements M1 and M2, and stores "0" data or "1" data in the memory cell 10.
  • Each of the memory elements M1 and M2 is a transistor. Therefore, the memory elements M1 and M2 are also referred to as transistors M1 and M2 (first and second transistors).
  • Each of the transistors M1 and M2 is configured as an N-channel MOSFET.
  • the transistor M1 has a gate, an electrode E1a and an electrode E1b.
  • the electrode on the high potential side functions as a drain and the electrode on the low potential side functions as a source.
  • the electrode E1b functions as a source in principle, but the electrode E1b can function as a drain when the program operation described later is executed.
  • the transistor M2 has a gate, an electrode E2a and an electrode E2b.
  • the electrode on the high potential side functions as a drain and the electrode on the low potential side functions as a source.
  • the electrode E2b functions as a source in principle, but the electrode E2b can function as a drain when the program operation described later is executed.
  • the gates are commonly connected by the gate line LNG .
  • Each gate of the transistors M1 and M2 is connected to the drive circuit 20 through the gate line LNG .
  • the electrode E1b of the transistor M1 and the electrode E2b of the transistor M2 are commonly connected to the line LNS. Since the electrodes E1b and E2b basically function as a source, the line LNS S may be hereinafter referred to as a source line LNS S.
  • the electrode E1a of the transistor M1 is connected to the line LN D1 and is connected to the signal output circuit 30 via the line LN D1 .
  • the electrode E2a of the transistor M2 is connected to the line LN D2 and is connected to the signal output circuit 30 via the line LN D2 . Since the electrodes E1a and E2a basically function as drains, the lines LN D1 and LN D2 may be hereinafter referred to as drain lines LN D1 and LN D2 .
  • the precharge period is set prior to the execution of the read operation, and the read operation is performed in the read period after the precharge period.
  • the read operation the data stored in the memory cell 10 is read out based on the magnitude relationship of the drain currents of the transistors M1 and M2 during the read period.
  • the voltage of the source line LNS is set to 0V
  • the electrodes E1a and E2a function as drains
  • the electrodes E1b and E2b function as sources.
  • the voltage of the drain line LN D1 is represented by the voltage V1
  • the voltage of the drain line LN D2 is represented by the voltage V2.
  • the drive circuit 20 sets the voltage of each gate of the transistors M1 and M2 to 0V, while the drain lines LN D1 and LN D2 are each supplied with a positive charge to supply a positive charge to the drain line LN D1 .
  • a common precharge voltage V PC is set for the voltage V1 and the voltage V2 of the drain line LN D2 .
  • Precharge Voltage V The PC has a predetermined positive DC voltage value (eg 1V).
  • the positive charge may be supplied from the signal output circuit 30 or a circuit (not shown).
  • a positive voltage may be supplied to each gate of the transistors M1 and M2 during the precharge period. However, in any case, the voltages V1 and V2 are maintained at the precharge voltage V PC during the precharge period.
  • the read period is started by supplying a positive read voltage VRD to each gate of the transistors M1 and M2.
  • the lead voltage VRD may be a constant DC voltage, but may be a voltage that slightly fluctuates with the passage of time during the lead period.
  • the lead voltage VRD is higher than at least one of the gate threshold voltage of the transistor M1 and the gate threshold voltage of the transistor M2.
  • the drain currents of the transistors M1 and M2 during the read period are referred to by the symbols " ID1 " and " ID2 ", respectively.
  • the input impedance of the signal output circuit 30 seen from the drain line LN D1 and the input impedance of the signal output circuit 30 seen from the drain line LN D2 are set sufficiently high.
  • the voltage V1 of the drain line LN D1 decreases only when the drain current I D1 flows
  • the voltage V2 of the drain line LN D2 decreases only when the drain current I D2 flows.
  • FIG. 4A schematically shows the behavior of the voltages V1 and V2 during the precharge period and the read period when “ ID2 > ID1 ” is satisfied in the read period.
  • FIG. 4B schematically shows the behavior of the voltages V1 and V2 during the precharge period and the read period when “ ID2 ⁇ ID1 ” is obtained in the read period.
  • the signal output circuit 30 outputs a signal D OUT corresponding to the value of the data stored in the memory cell 10 based on the magnitude relationship of the drain currents of the transistors M1 and M2 in the read operation.
  • the state in which the drain current ID2 is larger than the drain current ID1 corresponds to the state in which the first value is stored in the memory cell 10. Therefore, in the read operation, when the drain current I D2 is larger than the drain current I D1 , the signal output circuit 30 represents the signal D OUT (in other words, the first value) associated with the first value. Signal D OUT ) is output. In the read operation (in other words, in the read period), the state in which the drain current ID1 is larger than the drain current ID2 corresponds to the state in which the second value is stored in the memory cell 10.
  • the signal output circuit 30 represents the signal D OUT (in other words, the second value) associated with the second value.
  • Signal D OUT is output.
  • the first value is "0" and the second value is "1".
  • the transistors M1 and M2 have the same structure as each other. Therefore, in the initial state of the storage circuit 1, the magnitude relationship between the drain currents ID1 and ID2 is undefined, and therefore the value stored in the memory cell 10 is also undefined.
  • the initial state of the storage circuit 1 corresponds to a state in which the program operation described later is not executed.
  • the structure is a concept that includes the size of the transistors. Therefore, for any plurality of transistors, the same structure means that the sizes of the plurality of transistors are also the same.
  • the electrical characteristics (gate threshold) of the plurality of transistors are not performed. (Including voltage etc.) are also the same as each other.
  • the same structural or electrical characteristics means that they are the same in design and may actually include an error (ie,). The same is understood to be a concept that includes errors).
  • the first program operation hot carriers are injected only into the transistor M1 among the transistors M1 and M2, which increases the gate threshold voltage of the transistor M1.
  • the first program operation is executed so that the gate threshold voltage of the transistor M1 becomes sufficiently higher than the gate threshold voltage of the transistor M2.
  • the gate threshold voltage of the transistor M1 after the execution of the first program operation may be higher than the read voltage VRD . Therefore, in the read operation executed after the first program operation, “ ID2 > ID1 ” is obtained as shown in FIG. 4A as the gate threshold voltage of the transistor M1 increases due to the first program operation, and as a result, the first program operation is performed.
  • the signal D OUT representing the value (0) is output, that is, the data (value) of “0” stored in the memory cell 10 is read out.
  • the second program operation hot carriers are injected only into the transistor M2 among the transistors M1 and M2, which increases the gate threshold voltage of the transistor M2.
  • the second program operation is executed so that the gate threshold voltage of the transistor M2 becomes sufficiently higher than the gate threshold voltage of the transistor M1.
  • the gate threshold voltage of the transistor M2 after the execution of the second program operation may be higher than the read voltage VRD . Therefore, in the read operation executed after the second program operation, “ ID2 ⁇ ID1 ” is obtained as shown in FIG. 4B as the gate threshold voltage of the transistor M2 increases due to the second program operation, and as a result, the second program operation is performed.
  • the signal D OUT representing the value (1) is output, that is, the data (value) of “1” stored in the memory cell 10 is read out.
  • the signal output circuit 30 may determine the level of the signal D OUT by specifying the voltage V1 and V2 whose voltage is equal to or lower than the predetermined voltage. If the specified voltage is voltage V2, it means “ ID2 > ID1 ", so a low level signal D OUT (signal D OUT representing the value of "0") is output. If the specified voltage is voltage V1, it means “ ID2 ⁇ ID1 ", so a high level signal D OUT (signal D OUT representing "1”) is output.
  • the timing at which a predetermined time has elapsed from the start of the read period is set as the read timing, and the magnitude relationship between the voltages V1 and V2 at the read timing is detected to detect the magnitude relationship between the drain currents ID1 and ID2 .
  • the read timing the timing at which a predetermined time has elapsed from the start of the read period is set as the read timing, and the magnitude relationship between the voltages V1 and V2 at the read timing is detected to detect the magnitude relationship between the drain currents ID1 and ID2 .
  • the period during which the program operation is performed is referred to as the program period.
  • the setting and application of the voltage of each part during the program period is executed under the control of the control circuit 40.
  • FIG. 5A shows the state of the storage circuit 1 during the program period in which the first program operation is performed.
  • the storage circuit 1 changes the electrical characteristics of the transistor M1 by injecting hot carriers only into the transistor M1 among the transistors M1 and M2. Due to this change, the gate threshold voltage of the transistor M1 increases (rises).
  • FIG. 5B shows the state of the storage circuit 1 during the program period in which the second program operation is performed.
  • the storage circuit 1 changes the electrical characteristics of the transistor M2 by injecting hot carriers only into the transistor M2 among the transistors M1 and M2. Due to this change, the gate threshold voltage of the transistor M2 increases (rises).
  • a positive voltage V PRG1 is applied to the line LNS and a positive voltage V PRG2 is applied to each gate of the transistors M1 and M2 by the drive circuit 20.
  • the voltage V PRG2 may have the same voltage value as the lead voltage V RD , or may be higher than the lead voltage V RD . It does not matter whether the voltages V PRG1 and V PRG2 match or disagree. If the gate threshold voltage of the transistor M1 can be increased by a necessary amount in the first program operation and the gate threshold voltage of the transistor M2 can be increased by a necessary amount in the second program operation, the voltages V PRG1 and V The size of PRG2 is arbitrary.
  • the storage circuit 1 is provided with switches SW1 and SW2.
  • the switch SW1 is inserted between the electrode E1a of the transistor M1 and the ground, and the switch SW2 is inserted between the electrode E2a of the transistor M2 and the ground.
  • the control circuit 40 individually controls the on and off of the switches SW1 and SW2. In principle, both switches SW1 and SW2 are turned off. However, the switch SW1 is turned on only during the program period of the first program operation, and the switch SW2 is turned on only during the program period of the second program operation. The switch SW2 is off during the program period of the first program operation, and the switch SW1 is off during the program period of the second program operation.
  • the electrode E1b functions as a drain and the electrode E1a functions as a source in the transistor M1 and is directed from the line LNS to the ground through the electrodes E1b and E1a and the switch SW1.
  • hot carriers are injected into the transistor M1, the characteristics of the transistor M1 change, and the gate threshold voltage of the transistor M1 increases.
  • the first program operation is finished. It is preferable to give the voltages V PRG1 and V PRG2 a sufficiently high voltage value so that the first program operation that brings about such an action is realized.
  • the line LN D2 is in a high impedance state during the program period of the first program operation. It may be considered that the voltage V PRG2 is applied to the line LN D2 during the program period of the first program operation. In any case, no current flows between the electrodes E2a and E2b during the program period of the first program operation.
  • the electrode E2b functions as a drain and the electrode E2a functions as a source in the transistor M2, and the line LNS to the ground through the electrodes E2b and E2a and the switch SW2.
  • hot carriers are injected into the transistor M2, the characteristics of the transistor M2 change, and the gate threshold voltage of the transistor M2 increases.
  • the second program operation is finished. It is preferable to give the voltages V PRG1 and V PRG2 a sufficiently high voltage value so that the second program operation that brings about such an action is realized.
  • the line LN D1 is in a high impedance state during the program period of the second program operation. It may be considered that the voltage V PRG2 is applied to the line LN D1 during the program period of the second program operation. In any case, no current flows between the electrodes E1a and E1b during the programming period of the second program operation.
  • the method for realizing the first or second program operation is not limited to the above method and is arbitrary. Therefore, for example, during the program period of the first program operation, the voltage V PRG1 is applied to each gate of the transistors M1 and M2, and the voltage V PRG1 is applied only to the line LN D1 among the lines LN D1 and LN D2 .
  • the first program operation may be realized by giving a ground potential to the line LNS . At this time, the switch SW1 is kept off, and a ground potential is applied to the line LN D2 or the line LN D2 is brought into a high impedance state. Also by this, hot carriers are injected only into the transistor M1 among the transistors M1 and M2.
  • the second program operation may be realized by giving a ground potential to the line LNS .
  • the switch SW2 is kept off, and a ground potential is applied to the line LN D1 or the line LN D1 is brought into a high impedance state. Also by this, hot carriers are injected only into the transistor M2 among the transistors M1 and M2.
  • the gate threshold voltage of the memory elements (M1 and M2) in the non-volatile memory is relatively high, when a relatively low power supply voltage is used, a method of generating a read voltage VRD by using a charge pump is a method. It is beneficial. At this time, from the viewpoint of reducing the circuit size, the charge pump is formed with a simple configuration that does not have a diode or a large output capacitor. Then, it becomes difficult to accurately apply the read voltage VRD to the gate of the memory element (M1, M2).
  • the drain current of the memory elements (M1 and M2) during the read operation is excessively large, the power consumption will increase. From the viewpoint of power saving, it is preferable to reduce the drain current during read operation. However, if their drain current is too small, it becomes difficult to read the stored data of the memory cell 10 within a limited time. Therefore, during read operation, it is required to pass a drain current of an appropriate size to the transistor M1 or M2 (limit the fluctuation range of the size of the drain current) without depending on element variation or temperature change. .. By satisfying this requirement, power saving can be achieved.
  • the peripheral circuit (for example, the circuit that is the source of the current or the path through which the current flows) takes into consideration the maximum value of the drain current in the design.
  • the size of the peripheral circuit increases due to the need to configure the switch), but the size of the peripheral circuit can be reduced by limiting the fluctuation range of the size of the drain current.
  • the drain current of the transistor M1 or M2 greatly varies during the read operation, the characteristics of the non-volatile memory are adversely affected, but by limiting the fluctuation range of the magnitude of the drain current (ideally, it is made constant). Therefore, it is expected that the characteristics of non-volatile memory will be improved.
  • FIG. 6 shows the internal configuration of the drive circuit 20 and a plurality of memory cells connected to the drive circuit 20.
  • the storage circuit 1 may be a non-volatile memory that stores data for a plurality of bits as described above.
  • the memory cell 10 assigned to the i-th address is particularly referred to as a memory cell 10 [i] (i is an integer).
  • a plurality of memory cells 10 may be provided for each address so that data for a plurality of bits can be stored non-volatilely for each address.
  • FIG. 6 a memory for one bit is provided for each address. Only cell 10 [i] is shown.
  • the memory cells 10 [1] to 10 [N] have the same configuration as each other.
  • the gateline LNG for the memory cell 10 (ie, memory cell 10 [i]) at the i-address is specifically referred to by the symbol “ LNG [i]”.
  • the gate line LN G [i] is commonly connected to each gate of the transistors M1 and M2 in the memory cell 10 [i].
  • the drive circuit 20 outputs the gate voltages VOTPG [1] to VOTPG [N] to the gate lines LNG [1] to LNG [N], respectively, to gate the transistors M1 and M2 for each address. Supply voltage.
  • the gate voltage VTPG [i] is a voltage applied to the gate line LNG [i], and is supplied to each gate of the transistors M1 and M2 in the memory cell 10 [i].
  • the drive circuit 20 includes a booster circuit 21, an adjustment circuit 22, and a gate voltage supply circuit 23.
  • the booster circuit 21 boosts a predetermined reference voltage V REG generated in the drive circuit 20 to generate a boost voltage V BST which is a voltage obtained by boosting the reference voltage V REG .
  • the boost voltage V BST is generated at the boost line LN BST .
  • the reference voltage V REG has a positive predetermined DC voltage value (eg, 1.6 V).
  • the booster circuit 21 may be a charge pump circuit configured by using one or more capacitors and one or more switches.
  • the boost voltage V BST fluctuates in conjunction with the operation of the charge pump circuit, but at least the maximum voltage of the boost voltage V BST in the process of the fluctuation is higher than the reference voltage V REG .
  • the power supply voltage VDD corresponds to the power supply voltage of the storage circuit 1 and has a predetermined positive DC voltage value.
  • the adjustment circuit 22 is connected to the boost line LN BST , and adjusts the boost voltage V BST by drawing the adjustment current I ADJ corresponding to the boost voltage V BST from the boost line LN BST .
  • a specific example of the adjustment circuit 22 will be described later, but the adjustment circuit 22 adjusts the boost voltage VBST to a voltage level appropriate for the read operation.
  • the gate voltage supply circuit 23 supplies the gate voltage to each transistor in the memory cells 10 [1] to 10 [N].
  • the gate voltage supply circuit 23 includes a gate driver provided for each address.
  • the gate driver corresponding to the i-address is referred to by the symbol "DRV [i]”.
  • the gate voltage supply circuit 23 is composed of the gate drivers DRV [1] to DRV [N].
  • Each gate driver consists of first and second buffers.
  • the first and second buffers provided in the gate driver DRV [i] are referred to by the symbols "23a [i]" and "23b [i]", respectively. From the control circuit 40 (see FIG.
  • each address selection signal is a digital signal with a high level or low level signal level. For each address selection signal, the high level has substantially the potential of the power supply voltage VDD and the low level has substantially the ground potential.
  • the configuration and operation of the gate driver DRV [i], which is one of the gate drivers DRV [1] to DRV [N] (buffer 23a [i]. ] And 23b [i] are configured and operated).
  • the buffer 23a [i] has an input terminal and an output terminal.
  • the address selection signal SEL ADD [i] is input to the input terminal of the buffer 23a [i].
  • the buffer 23a [i] outputs high-level and low-level signals from its own output terminals when the address selection signal SEL ADD [i] is high-level and low-level, respectively.
  • the buffer 23a [i] is a buffer that uses the power supply voltage VDD as the power supply voltage on the high potential side and the ground voltage as the power supply voltage on the low potential side. Therefore, in the output signal of the buffer 23a [i], the high level has substantially the potential of the power supply voltage VDD, and the low level has substantially the ground potential.
  • the buffer 23b [i] has an input terminal and an output terminal, and the output terminal of the buffer 23a [i] is connected to the input terminal of the buffer 23b [i].
  • the buffer 23b [i] outputs high-level and low-level signals from its own output terminals when the output signals of the buffer 23a [i] are high-level and low-level, respectively.
  • the buffer 23b [i] is a buffer that uses the boost voltage VBST as the power supply voltage on the high potential side and the ground voltage as the power supply voltage on the low potential side. Therefore, in the output signal of buffer 23b [i], the high level has substantially the potential of the boost voltage VBST and the low level has substantially the ground potential.
  • the output signal of the buffer 23b [i] is output to the gate line LNG [i] as the gate voltage VOTPG [i].
  • FIG. 7 shows a configuration example of any one memory cell 10 [i] among the memory cells 10 [1] to 10 [N] and its peripheral circuit.
  • FIG. 7 also shows a circuit example of the booster circuit 21.
  • the booster circuit 21 shown in FIG. 7 will be described.
  • the booster circuit 21 of FIG. 7 is composed of a charge pump circuit including an inverter 101, level shifters 102 and 103, a transistor 104, and capacitors 105 and 106.
  • the transistor 104 is a P-channel MOSFET and functions as a switch in a charge pump circuit.
  • the inverter 101 receives the clock signal CLK_N and outputs the clock signal CLK which is an inverted signal of the clock signal CLK_N. Therefore, when the clock signal CLK_N is high level and low level, the clock signal CLK is low level and high level, respectively.
  • the inverter 101 is driven based on the power supply voltage VDD, and in each of the clock signals CLK_N and CLK, the high level has substantially the potential of the power supply voltage VDD, and the low level has the ground potential.
  • the clock signal CLK_N is output from a clock supply circuit (not shown) provided inside or outside the storage circuit 1.
  • the level shifter 102 shifts the potential on the high level side of the clock signal CLK output from the inverter 101 to the potential of the boost voltage VBST by using the power supply voltage VDD and the boost voltage VBST .
  • the output signal OUT 102 of the level shifter 102 obtained by this shift is supplied to the gate of the transistor 104.
  • the output signal OUT 102 of the level shifter 102 is also high level and low level, respectively.
  • the high level of the output signal OUT 102 has a potential of substantially the boost voltage VBST .
  • the low level of the output signal OUT 102 has a substantially ground potential.
  • the first buffer that uses the power supply voltage VDD as the power supply voltage on the high potential side and the ground voltage as the power supply voltage on the low potential side, and the boost voltage VBST as the power supply voltage on the high potential side and the ground voltage on the low potential side.
  • the level shifter 102 can be configured by a series circuit with a second buffer used as a power supply voltage.
  • the level shifter 103 shifts the potential on the high level side of the clock signal CLK output from the inverter 101 to the potential of the reference voltage V REG by using the power supply voltage VDD and the reference voltage V REG .
  • the output signal OUT 103 of the level shifter 103 obtained by this shift is applied to one end of the capacitor 106.
  • the other end of the capacitor 106 is connected to the boost line LN BST .
  • the output signal OUT 103 of the level shifter 103 is also high level and low level, respectively.
  • the high level of the output signal OUT 103 has a potential of substantially the reference voltage VREG .
  • the low level of the output signal OUT 103 has a substantially ground potential.
  • a third buffer that uses the power supply voltage VDD as the power supply voltage on the high potential side and the ground voltage as the power supply voltage on the low potential side, and the reference voltage VREG as the power supply voltage on the high potential side and the ground voltage as the power supply voltage on the low potential side.
  • the level shifter 103 can be configured by a series circuit with a fourth buffer used as a power supply voltage.
  • the inverter 101 may be omitted in the booster circuit 21, and the clock signal CLK may be directly supplied to the level shifters 102 and 103.
  • the source of the transistor 104 is connected to the boost line LN BST .
  • the drain of the transistor 104 and one end of the capacitor 105 are commonly connected by a line to which the reference voltage VREG is applied.
  • the other end of the capacitor 105 is connected to ground.
  • the storage circuit 1 is provided with switches SW1 to SW6, a charge circuit 51, and a discharge circuit 52.
  • the sense amplifier SAMP is a component of the signal output circuit 30, and corresponds to the signal output circuit 30 for the memory cell 10 [i].
  • the sense amplifier SAMP outputs a signal D OUT representing the storage data of the memory cell 10 [i] in the read operation for the memory cell 10 [i].
  • the switches SW1 to SW6 are individually controlled to be turned on or off by the control circuit 40.
  • FIG. 7 shows a state in which all the switches SW1 to SW6 are turned off.
  • the switches SW1 to SW6, the charge circuit 51, and the discharge circuit 52 may be shared with respect to the memory cells 10 [1] to 10 [N], but in FIG. 7, one memory cell 10 [i] is used. Only the relationship between the switches SW1 to SW6, the charge circuit 51, and the discharge circuit 52 is shown. It is also possible to individually provide the switches SW1 to SW6, the charge circuit 51, and the discharge circuit 52 for each of the memory cells 10 [1] to 10 [N].
  • the electrode E1b of the transistor M1 and the electrode E2b of the transistor M2 are commonly connected to the source line LNS, and the source line LNS S is connected to one end of the switch SW5 and one end of the switch SW6.
  • the other end of the switch SW5 is connected to the ground, and the other end of the switch SW6 is connected to the line to which the power supply voltage VDD is applied.
  • the electrode E1a of the transistor M1 is connected to the drain line LN D1 , the drain line LN D1 is connected to one end of the switch SW3, and the other end of the switch SW3 is the first input terminal of the sense amplifier SAMP. Connected to. Further, the switch SW1 is inserted in series between the connection node between the drain line LN D1 and one end of the switch SW3 and the ground.
  • the electrode E2a of the transistor M2 is connected to the drain line LN D2 , the drain line LN D2 is connected to one end of the switch SW4, and the other end of the switch SW4 is the second input terminal of the sense amplifier SAMP. Connected to. Further, the switch SW2 is inserted in series between the connection node between the drain line LN D2 and one end of the switch SW4 and the ground.
  • each gate of the transistors M1 and M2 is commonly connected to the gate line LNG [i] and receives the gate voltage VOTPG [ i] from the gate driver DRV [i].
  • the charge circuit 51 is individually connected to the drain lines LN D1 and LN D2 via two different lines.
  • the discharge circuit 52 is individually connected to the first and second input terminals of the sense amplifier SAMP via two other lines that are different from each other.
  • the charge circuit 51 can supply a charge (positive charge) based on the power supply voltage VDD to the drain lines LN D1 and LN D2 at a required timing.
  • the discharge circuit 52 can withdraw an electric charge (positive charge) from the drain lines LN D1 and LN D2 at a required timing under the control of the control circuit 40 (assuming that the switches SW3 and SW4 are on).
  • the enable signal EN SAMP is input to the sense amplifier SAMP.
  • the enable signal EN SAMP is at low level, the sense amplifier SAMP is in the reset state and the sense amplifier SAMP does not output a significant signal.
  • the enable signal EN SAMP is at a high level, the reset state of the sense amplifier SAMP is released, and the sense amplifier SAMP can output a signal D OUT representing the stored data of the memory cell 10 [i].
  • FIG. 8 shows the waveforms of the address selection signal and the gate voltage for the three addresses, as well as the waveforms of the clock signal CLK_N , the boost voltage VBST, and the enable signal ENSAMP .
  • FIG. 8 shows the waveforms of the address selection signal SEL ADD [i] and the gate voltage VOTPG [i] for the i-address, and the address for the (i + 1) address.
  • the waveform of the selection signal SEL ADD [i + 1] and the gate voltage VOTPG [i + 1] and the waveform of the address selection signal SEL ADD [i + 2] and the gate voltage VOTPG [i + 2] for the (i + 2) address are shown. (In FIG. 8, it is assumed that i is a natural number of (N-2) or less).
  • the control circuit 40 sets the address selection signals SEL ADD [1] to SEL ADD [N] by 1 for each cycle of the clock signal CLK_N based on the clock signal CLK_N (or the clock signal corresponding to the inverted signal of the clock signal CLK_N).
  • the high level is set one by one. More specifically, the period having one cycle length of the clock signal CLK_N is set as a unit period. Then, in the first unit period, among the address selection signals SEL ADD [1] to SEL ADD [N], only the address selection signal SEL ADD [1] is set to the high level, and all the other address selection signals are set to the low level. And.
  • each unit period shall start from the up edge timing (transition timing from low level to high level) of the clock signal CLK_N.
  • the low level output signal OUT 102 (ground potential signal) is supplied from the level shifter 102 to the gate of the transistor 104, so that the transistor 104 is turned on. Therefore, during the high level period of the clock signal CLK_N, the boost voltage V BST coincides with the reference voltage V REG , and at this time, the output signal OUT 103 of the ground potential from the level shifter 103 is connected to one end (low potential end) of the capacitor 106. It is supplied and the capacitor 106 is charged with a boost voltage VBST .
  • the high level output signal OUT 102 (signal having a potential of boost voltage VBST ) is supplied from the level shifter 102 to the gate of the transistor 104, so that the transistor 104 is turned off. .. Further, at this time, since the output signal OUT 103 of the level shifter 103 is switched from the low level to the high level, the boost voltage VBST rises through the capacitor 106. If there is no circuit that draws current from the boost line LN BST during the low level period of the clock signal CLK_N, ideally the boost voltage V BST rises to twice the reference voltage V REG . Since the unit period is repeated, the boost voltage VBST fluctuates between the reference voltage V REG and a voltage higher than the reference voltage V REG during the unit period repetition.
  • the enable signal EN SAMP is set to a high level when the boost voltage VBST is equal to or higher than a predetermined determination voltage, and is set to a low level when the boost voltage VBST is lower than the determination voltage.
  • the determination voltage is set to a voltage higher than the reference voltage V REG and lower than twice the reference voltage V REG .
  • a boost voltage detection circuit (not shown) is provided in the storage circuit 1, and an enable signal EN SAMP is generated in the boost voltage detection circuit based on a comparison between the boost voltage VBST and the determination voltage. Hysteresis characteristics may be added to this comparison.
  • the gate voltage among the gate voltages VTPG [1] to VOTPG [N] Only VOTPG [i] substantially matches the boost voltage VBST , and the other gate voltages are 0V. Then, as shown in FIG. 8, the gate voltage VTPG [i] coincides with the reference voltage VREG in the high level period of the clock signal CLK_N during the i-th unit period, and the clock signal during the i-th unit period. The gate voltage V OTPG [i] becomes higher than the reference voltage V REG during the low level period of CLK_N.
  • the gate voltage VTPG [i + 1] coincides with the reference voltage VREG, and the clock signal CLK_N during the (i + 1) th unit period.
  • the gate voltage V OTPG [i + 1] becomes higher than the reference voltage V REG during the low level period of.
  • the high-level period and the low-level period of the clock signal CLK_N during the i-th unit period will be referred to in particular by the symbols “Pa” and “Pb”, respectively.
  • the charge circuit 51 supplies positive charges to the drain lines LN D1 and LN D2 , respectively, so that the voltage V1 of the drain line LN D1 and the voltage V2 of the drain line LN D2 become as shown in FIG.
  • a common precharge voltage V PC is set.
  • the read period of the memory cell 10 [i] starts when the period Pb shown in FIG. 8 is reached.
  • the gate voltage V OTPG [i] in the period Pb corresponds to the lead voltage VRD (see FIG. 3) described above.
  • the gate voltage VOTPG [i] in the period Pb is higher than at least one of the gate threshold voltage of the transistor M1 and the gate threshold voltage of the transistor M2.
  • the input impedances of the circuits 51 and 52 and the sense amplifier SAMP seen from the drain lines LN D1 and LN D2 are set sufficiently high.
  • the voltage V1 of the drain line LN D1 drops only when the drain current I D1 flows through the transistor M1 of the memory cell 10 [i], and the voltage V1 of the memory cell 10 [i] decreases.
  • the voltage V2 of the drain line LN D2 drops only when the drain current I D2 flows through the transistor M2 (see FIG. 10).
  • the sense amplifier SAMP based on the drain currents ID1 and ID2 of the memory cell 10 [i] is described in the signal output circuit 30 based on the drain currents ID1 and ID2 of the memory cell 10 described above with reference to FIG. It is the same as the operation. Therefore, in the read operation for the memory cell 10 [i], the sense amplifier SAMP has a drain current I D1 and I D2 based on the voltage of its first and second input terminals (and thus based on the voltages V1 and V2).
  • the sense amplifier SAMP may determine the level of the signal D OUT by specifying the voltage V1 and V2 that have become the predetermined voltage or less first.
  • the switches SW3 to SW5 are turned off and the switch SW6 is turned on.
  • the power supply voltage VDD is applied to the electrodes E1b and E2b of the transistors M1 and M2, and these electrodes function as drains.
  • the power supply voltage VDD functions as the voltage V PRG1 shown in FIGS. 5A and 5B.
  • the adjustment circuit 22 is a circuit that functions effectively in the read operation, and the adjustment circuit 22 does not draw the adjustment current I ADJ at the time of executing the program operation. Further, when the first or second program operation is executed for the memory cell 10 [i], the address selection signal SEL ADD [i] is maintained at a high level during the program period.
  • the switch SW1 is kept on and the switch SW2 is kept off, and a current flows from the line LNS to the ground through the electrodes E1b and E1a and the switch SW1.
  • a current flows from the line LNS to the ground through the electrodes E1b and E1a and the switch SW1.
  • hot carriers are injected into the transistor M1, the characteristics of the transistor M1 change, and the gate threshold voltage of the transistor M1 increases.
  • the first program operation is finished.
  • the line LN D2 is in a high impedance state, and no current flows between the electrodes E2a and E2b.
  • the switch SW1 is kept off and the switch SW2 is kept on, and a current flows from the line LNS toward the ground through the electrodes E2b and E2a and the switch SW2.
  • a current flows from the line LNS toward the ground through the electrodes E2b and E2a and the switch SW2.
  • hot carriers are injected into the transistor M2, the characteristics of the transistor M2 change, and the gate threshold voltage of the transistor M2 increases.
  • the second program operation is finished.
  • the line LN D1 is in a high impedance state, and no current flows between the electrodes E1a and E1b.
  • FIG. 13 shows a configuration example of the adjustment circuit 22.
  • the adjustment circuit 22 of FIG. 13 includes an adjustment transistor M ADJ , transistors 121 to 126, and transistors 131 to 134.
  • the adjusting transistor M ADJ , the transistors 123, 124, 131 and 132 are composed of N-channel MOSFETs, and the transistors 121, 122, 125, 126, 133 and 134 are composed of P-channel MOSFETs.
  • the adjustment transistor MADJ is composed of the same elements as the memory element. That is, the adjusting transistor MADJ is composed of a MOSFET constituting the transistor M1 or a MOSFET constituting the transistor M2 and a MOSFET having the same structure.
  • the first to third unit transistors Mu having the same structure as each other are formed on the semiconductor substrate on which the storage circuit 1 is integrated, and as shown in FIG. 14A,
  • the first and second unit transistors Mu may be used as the transistors M1 and M2, respectively, and the third unit transistor Mu may be used as the adjustment transistor MADJ .
  • the first to kth unit transistors Mu having the same structure as each other are formed on the semiconductor substrate on which the storage circuit 1 is integrated (k is an arbitrary integer of 4 or more), and as shown in FIG. 14B, the first ,
  • the second unit transistor Mu may be used as the transistors M1 and M2, respectively, and the parallel circuit of the third to kth unit transistors Mu may be used as the adjustment transistor MADJ .
  • the line to which the power supply voltage VDD is applied may be referred to as a power supply voltage line LN VDD .
  • Each source of the transistors 121, 122, 125, 126, 133 and 134 is connected to the power supply voltage line LN VDD .
  • the gate and drain of the transistor 121, the gate of the transistor 122, and the drains of the transistors 126, 133 and 131 are commonly connected by the node ND1.
  • the source of the transistor 131 is connected to the drain of the adjusting transistor MADJ .
  • the gate is connected to the boost line LN BST and the source is connected to the line LNS.
  • the drain of the transistor 122 is connected to the drain and gate of the transistor 123 and the gate of the transistor 124.
  • Each source of the transistors 123 and 124 is connected to the line LNS .
  • the drain of the transistor 124 is connected to the source of the transistor 132, and the drain of the transistor 132 is connected to the boost line LN BST .
  • the drain and gate of transistor 125, the gate of transistor 126, and the drain of transistor 134 are connected to each other.
  • the input signal and input voltage for the adjustment circuit 22 of FIG. 13 and the operation of the adjustment circuit 22 of FIG. 13 will be described.
  • the above-mentioned adjusting current I ADJ flows through each channel (drain-source) of the transistors 132 and 124.
  • the enable signal EN ADJ is input to each gate of the transistors 132 to 134.
  • the enable signal EN ADJ is output from the control circuit 40.
  • the enable signal EN ADJ the high level has the potential of the power supply voltage VDD and the low level has the ground potential.
  • the control circuit 40 may set the enable signal EN ADJ to a low level during the program period and set the enable signal EN ADJ to a high level during any other period (including the precharge period and the read period).
  • the tuning circuit 22 functions effectively only during the high level period of the enable signal EN ADJ . That is, during the high level period of the enable signal EN ADJ , the transistor 132 is in a state where a non-zero adjustment current I ADJ can flow through its own channel, and the transistors 133 and 134 functioning as switches are both turned off. During the low level period of the enable signal EN ADJ , the transistor 132 is turned off, the adjustment current I ADJ does not flow regardless of the boost voltage VBST , and the constant current I CC described later does not occur. In the following, unless otherwise specified, the enable signal EN ADJ is assumed to be at a high level.
  • a predetermined positive voltage Vp1 is applied to the gate of the transistor 131. If an excessive drain voltage is applied to the transistor M ADJ while the gate voltage of the transistor M ADJ is sufficiently high, hot carriers are generated in the adjusting transistor M ADJ and the characteristics of the transistor M ADJ are changed.
  • the transistor 131 is inserted between the node ND1 and the adjustment transistor MADJ so that an excessive drain voltage is not applied to the adjustment transistor MADJ .
  • a predetermined positive voltage Vp2 lower than the power supply voltage VDD is applied to each gate of the transistors 125 and 126 and each drain of the transistors 125 and 134 (provided that the output of the voltage Vp2 is output during the low level period of the enable signal EN ADJ . May be stopped).
  • a current mirror circuit is formed by the transistors 125 and 126, and the current mirror circuit functions as a constant current circuit CC. That is, the constant current ICC is output from the drain of the transistor 126 toward the node ND1.
  • the value of the voltage Vp2 is set so that the constant current I CC has a predetermined current value (for example, 10 ⁇ A). Since the node ND1 is connected to the drain of the adjusting transistor MADJ via the transistor 131, it can be said that the constant current circuit CC outputs the constant current I CC toward the drain of the adjusting transistor MADJ .
  • the current mirror circuit CM1 is formed by the transistors 121 and 122.
  • the current mirror circuit CM2 is formed by the transistors 123 and 124.
  • the drain current of the transistor 121 is referred to as a current Ia
  • the drain current of the transistor 122 is referred to as a current Ib.
  • the drain current of the transistor 124 is the adjusting current I ADJ .
  • the current ratio between the currents Ia and Ib may be 1 or other than 1.
  • the current ratio between the currents Ib and IADJ may be 1 or other than 1.
  • the line connecting the drain of the transistor 122 and the drain of the transistor 123 to each other is particularly referred to as a line LN11.
  • the current mirror circuit CM1 outputs the current Ia toward the drain of the adjusting transistor MADJ , while generating a current Ib proportional to the current Ia in the line LN11.
  • the current mirror circuit CM2 generates a current proportional to the current Ib flowing through the line LN 11 as the adjusting current I ADJ , and draws the adjusting current I ADJ from the boost line LN BST .
  • the drain current of the adjusting transistor MADJ is the sum of the current Ia (first current) and the constant current I CC (second current).
  • a drain current corresponding to the boost voltage VBST flows through the adjustment transistor MADJ .
  • the higher the boost voltage VBST the larger the drain current of the adjustment transistor MADJ , and the larger the drain current of the adjustment transistor MADJ , the larger the adjustment current IADJ with the increase of the currents Ia and Ib.
  • the operation of the adjustment circuit 22 will be described starting from a state in which the boost voltage VBST has risen to a sufficiently high voltage.
  • the boost voltage V BST is sufficiently high, the drain current of the adjusting transistor M ADJ increases, so that the current Ia also increases, and as a result, the currents Ib and I ADJ also increase.
  • the boost voltage VBST drops due to the large adjustment current I ADJ .
  • the boost voltage V BST decreases due to the pull-in of the adjustment current I ADJ from the boost line LN BST
  • the drain current of the adjustment transistor M ADJ decreases, and the drain current of the adjustment transistor M ADJ increases with the increase in the potential of the node ND1.
  • the current Ia (first current) decreases by the amount of the decrease in the current.
  • the adjustment current I ADJ also decreases.
  • the currents Ia, Ib, and I ADJ become zero, and only the constant current I CC flows through the adjustment transistor M ADJ .
  • the boost voltage VBST changes in a substantially rectangular wave shape in synchronization with the clock signal CLK_N , but in reality, as shown in FIG. 15, the boost voltage synchronizes with the clock signal CLK_N in synchronization with the down edge.
  • the boost voltage V BST converges to the voltage V BST_ADJ through the pull-in of the adjustment current I ADJ .
  • the voltage V BST_ADJ corresponds to the boost voltage V BST after being adjusted by the adjustment circuit 22.
  • the boost voltage V BST is adjusted by drawing the adjustment current I ADJ according to the boost voltage V BST from the boost line LN BST , and the adjusted boost voltage V BST is used in the read operation.
  • the lead voltage VRD is supplied to each gate of the transistors M1 and M2. Focusing on the memory cell 10 [i], the boost voltage V BST higher than the reference voltage V REG is adjusted by the adjustment circuit 22 in the period Pb (see FIG. 8) corresponding to the read period for the memory cell 10 [i].
  • the adjusted boost voltage V BST is supplied to each gate of the transistors M1 and M2 in the memory cell 10 [i] as the gate voltage V OTPG [i] and the read voltage V RD .
  • the drain currents ID1 or ID2 in the read operation can be optimized, power saving, peripheral circuit size saving, and non-volatile memory characteristics improvement can be achieved.
  • an adjustment transistor M ADJ composed of the same elements as the constituent elements of the transistor M1 or M2 is provided in the adjustment circuit 22, and adjustment is performed in a state where a boost voltage VBST is applied between the gate and the source of the adjustment transistor MADJ .
  • Adjust the boost voltage VBST so that a constant current I CC flows through the transistor M ADJ .
  • the drain current ID1 or ID2 in the lead operation can be optimized against the element variation, temperature change, and the like. That is, for example, when the configuration of FIG. 14A is adopted, a drain current having the same magnitude as the constant current ICC flows in the transistor M1 or M2 that receives the adjusted boost voltage VBST at the gate. (Ignore the error).
  • the value of the constant current I CC may be set to an appropriate value of the drain current I D1 or I D2 in the read operation.
  • the value of the constant current I CC is set in consideration of the fact that the constant current I CC flows in the parallel circuit of the plurality of unit transistors Mu.
  • the boost voltage V BST quickly converges to the stable voltage V BST_ADJ in the period Pb.
  • Second Embodiment A second embodiment of the present disclosure will be described.
  • the second embodiment is an embodiment based on the first embodiment, and the description of the first embodiment is applied to the second embodiment as long as there is no contradiction in the matters not particularly described in the second embodiment.
  • the description of the second embodiment may be prioritized for matters that conflict between the first and second embodiments.
  • the initial value of "0" is stored in the memory cell 10 or 10 [i] in the initial state of the memory cell 10 or 10 [i] (that is, the state in which no program operation is executed).
  • the configuration of the transistor M1 and the configuration of the transistor M2 are different.
  • FIG. 16 shows a configuration example of the memory cell 10 [i] according to the second embodiment.
  • the transistor M1 is composed of one unit transistor Mu
  • the transistor M2 is composed of a parallel circuit of n unit transistors Mu.
  • n is an arbitrary integer of 2 or more.
  • the total (n + 1) unit transistors Mu included in the memory cell 10 [i] of FIG. 16 are N-channel MOSFETs having the same structure as each other.
  • the transistor M1 is the first unit transistor Mu itself.
  • the transistor M2 is composed of a parallel circuit of the second to fifth unit transistors Mu. More specifically, the gates of the second to fifth unit transistors Mu are commonly connected to each other to form the gate of the transistor M2, and the drains of the second to fifth unit transistors Mu are commonly connected to each other to form the transistor M2. And the sources of the second to fifth unit transistors Mu are commonly connected to each other to form the source of the transistor M2.
  • the drain current ID2 of the transistor M2 becomes the drain of the transistor M1. It becomes n times the current I D1 (however, the error is ignored), and the value of "0" is read out from the memory cell 10 [i] in the read operation (that is, the signal D OUT representing the value of "0" from the sense amplifier SAMP). Is output).
  • the first program operation (see FIG. 11) is not executed as the program operation, and the program operation is limited to the second program operation (see FIG. 12). Therefore, the switch SW1 is deleted from the storage circuit 1, or the switch SW1 is fixed to off.
  • the second program operation when the second program operation is executed in the switch state shown in FIG. 12, a current flows from the line LNS to the ground through the electrodes E2b and E2a and the switch SW2. In the process of this current flowing, hot carriers are injected into the transistor M2, the characteristics of the transistor M2 (characteristics of each unit transistor Mu constituting the transistor M2) change, and the gate threshold voltage of the transistor M2 increases. .. After maintaining the program period for a time sufficient to sufficiently increase the gate threshold voltage of the transistor M2, the second program operation is finished. During the program period of the second program operation, the line LN D1 is in a high impedance state, and no current flows between the electrodes E1a and E1b.
  • the configuration of the adjustment circuit 22 in the second embodiment is the same as that in the first embodiment, and the adjustment transistor MADJ is composed of one unit transistor Mu or a parallel circuit of a plurality of unit transistors Mu. To. Therefore, the actions and effects shown in the first embodiment can be obtained in the second embodiment as well.
  • the transistor M2 instead of configuring the transistor M2 with a parallel circuit of n unit transistors Mu, the following may be used. That is, for example, by forming the transistor M1 with the unit transistor Mu and making the gate width of the MOSFET as the transistor M2 larger than the gate width of the MOSFET as the transistor M1 (hence, the MOSFET as the unit transistor Mu), the initial state You may secure " ID2 > ID1 " by the read operation in.
  • the circuit is configured so that the signal D OUT associated with the first value becomes a high-level signal and the signal D OUT associated with the second value becomes a low-level signal. May be.
  • the non-volatile memory (storage circuit 1) can be incorporated into any circuit or device that realizes a predetermined functional operation.
  • a power supply voltage is supplied to a circuit or device in which the non-volatile memory is incorporated and the circuit or device is started, the circuit or device reads out the data stored in the non-volatile memory by a read operation.
  • a predetermined functional operation is realized according to the read data.
  • a non-volatile memory (storage circuit 1) is incorporated in an amplifier circuit (not shown) that can change the amplification factor according to the trimming data, and one or more data stored in the non-volatile memory is amplified as trimming data.
  • the non-volatile memory according to the present disclosure can be incorporated into a semiconductor integrated circuit for various purposes such as a semiconductor integrated circuit for a DC / DC converter and a semiconductor integrated circuit for a motor driver.
  • the amplifier circuit is an example of a circuit provided in these semiconductor integrated circuits.
  • the types of FET (field effect transistors) channels shown in each embodiment are examples, so that the N-channel type FET is changed to a P-channel type FET, or the P-channel type FET is an N-channel.
  • the configuration of the circuit containing the FET can be modified so that it is changed to a type FET.
  • the above-mentioned arbitrary transistor may be any kind of transistor as long as no inconvenience occurs.
  • any transistor described above as a MOSFET can be replaced with a junction FET, an IGBT (Insulated Gate Bipolar Transistor) or a bipolar transistor as long as no inconvenience occurs.
  • Any transistor has a first electrode, a second electrode and a control electrode.
  • the FET one of the first and second electrodes is a drain, the other is a source, and the control electrode is a gate.
  • the IGBT one of the first and second electrodes is a collector, the other is an emitter, and the control electrode is a gate.
  • a bipolar transistor that does not belong to an IGBT one of the first and second electrodes is a collector, the other is an emitter, and the control electrode is a base.
  • the non-volatile memory includes a memory cell having a first transistor and a second transistor, a drive circuit configured to supply a read voltage to each gate of the first transistor and the second transistor, and the above-mentioned.
  • a signal associated with the first value or a signal associated with the second value is output based on the drain currents of the first and second transistors.
  • the drive circuit includes a configured signal output circuit, and the drive circuit includes a booster circuit configured to generate a boost voltage in the boost line by boosting a predetermined reference voltage, and an adjustment current according to the boost voltage.
  • the first transistor and the first transistor have an adjusting circuit configured to adjust the boost voltage by drawing the boost voltage from the boost line, and the adjusted boost voltage is used as the lead voltage in the read operation. It is a configuration (first configuration) configured to supply to each gate of the two transistors.
  • the adjustment circuit has an adjustment transistor having a gate connected to the boost line, and a drain current corresponding to the boost voltage flows through the adjustment transistor.
  • the adjustment current may have a magnitude corresponding to the drain current of the adjustment transistor (second configuration).
  • the configuration of) may be used.
  • the adjustment circuit is configured so that the sum of the first current proportional to the adjustment current and the predetermined second current is supplied to the drain of the adjustment transistor.
  • the drain current of the adjusting transistor decreases based on the decrease of the boost voltage due to the drawing of the adjusting current from the boost line, the first current decreases by the decrease, and as a result, the adjustment
  • the configuration may also be such that the current is also reduced (fourth configuration).
  • the adjustment circuit outputs the first current toward the drain of the adjustment transistor, while generating a current proportional to the first current in a predetermined line.
  • a first current mirror circuit configured, and a second currant mirror circuit configured to generate a current proportional to the current flowing in the predetermined line as the adjustment current and draw the adjustment current from the boost line. It may have a configuration (fifth configuration) including a constant current circuit configured to output the second current as a constant current toward the drain of the adjusting transistor.
  • the adjusting transistor is composed of a MOSFET having the same structure as the MOSFET constituting the first transistor or the two transistors. It may be a configuration (sixth configuration).
  • the booster circuit is configured by a charge pump circuit configured to boost the reference voltage by using a capacitor and a switch (seventh).
  • the configuration of may be used.
  • the signal output circuit is described when the drain current of the second transistor is larger than the drain current of the first transistor in the read operation.
  • the signal associated with the second value is output so as to output the signal associated with the first value. It may be a configured configuration (eighth configuration).
  • the non-volatile memory according to the eighth configuration it is possible to execute a program operation to increase the gate threshold voltage of the target transistor by injecting hot carriers into one of the first and second transistors.
  • the drain of the other transistor as the gate threshold voltage of one of the first and second transistors targeted for hot carrier injection increases.
  • the configuration may be such that the current is larger than the drain current of the one transistor (nineth configuration).
  • the non-volatile memory according to the eighth configuration it is possible to execute a program operation for increasing the gate threshold voltage of the second transistor by injecting a hot carrier into the second transistor, and the program operation is executed before the program operation.
  • the drain current of the second transistor is larger than the drain current of the first transistor, and in the read operation executed after the program operation, the gate threshold of the second transistor due to the program operation.
  • the drain current of the first transistor may be larger than the drain current of the second transistor (tenth configuration).
  • the other non-volatile memory includes a memory cell having a first transistor and a second transistor, and a drive circuit configured to be able to supply a read voltage to each gate of the first transistor and the second transistor.
  • a signal associated with the first value or a signal associated with the second value is output based on the drain currents of the first and second transistors.
  • the drive circuit includes a signal output circuit that can be configured, and the drive circuit has a booster circuit that can generate a boost voltage in the boost line by boosting a predetermined reference voltage, and an adjustment according to the boost voltage.
  • It has an adjustment circuit configured to be able to adjust the boost voltage by drawing a current from the boost line, and when the lead operation is performed, the adjusted boost voltage is used to read the lead operation. It is a configuration (11th configuration) in which a voltage is supplied to each gate of the first transistor and the second transistor.

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Abstract

メモリセルは第１及び第２トランジスタを有する。駆動回路は、所定の基準電圧を昇圧することでブーストラインにブースト電圧を発生させるよう構成された昇圧回路と、ブースト電圧に応じた調整用電流をブーストラインから引き込むことでブースト電圧を調整するよう構成された調整回路と、を有し、調整されたブースト電圧をリード用電圧として第１及び第２トランジスタの各ゲートに供給する。信号出力回路は、リード用電圧が供給されるリード動作において、第１及び第２トランジスタの各ドレイン電流に基づき第１又は第２の値に対応付けられた信号を出力する。

Description

不揮発性メモリ
　本開示は、不揮発性メモリに関する。
　トランジスタへのホットキャリア注入を利用した不揮発性メモリがある。この種の不揮発性メモリは、初期状態において特性が揃えられた第１及び第２トランジスタ（ｍ１及びｍ２；不図示）をメモリ素子として備え、何れか一方のトランジスタに対してのみホットキャリアを注入してトランジスタの特性を変化させる。その後のリード動作では、第１及び第２トランジスタに共通のゲート電圧（リード用電圧）を供給したときのドレイン電流の大小関係に基づき、“０”のデータが記憶されているのか、“１”のデータが記憶されているのかを読み出す。例えば、第１トランジスタのドレイン電流の方が小さい状態（第１トランジスタの特性が変化した状態）は“０”のデータが記憶されている状態に相当し、第２トランジスタのドレイン電流の方が小さい状態（第２トランジスタの特性が変化した状態）は“１”のデータが記憶されている状態に相当する。
　但し、上記の不揮発性メモリでは初期状態での記憶データ（記憶値）が不定となる。初期状態での記憶データが不定とならないよう、初期状態において、第１及び第２トランジスタの内、第２トランジスタにより多くのドレイン電流が流れるよう構成された不揮発性メモリも提案されている。この種の不揮発性メモリでは、初期状態において記憶データを“０”に確定させることができ、第２トランジスタへのホットキャリア注入を経て記憶データを“１”とすることができる。
特開２０１１－１０３１５８号公報
　ところで、不揮発メモリにおけるメモリ素子（ｍ１、ｍ２）のゲート閾電圧は比較的高い。リード動作においてゲート閾電圧より確実に高いゲート電圧（リード用電圧）を生成するために、チャージポンプを利用することも有益であると考えられる。この際、回路サイズ縮小等の観点から、簡易的な構成でチャージポンプを形成した方が好ましいが、この場合、リード用電圧を精度良くメモリ素子（ｍ１、ｍ２）のゲートに与えることが難しくなる。
　また、メモリ素子（ｍ１、ｍ２）におけるゲートソース間電圧とドレイン電流との関係は、素子ばらつきや温度変化によって大きく変動する。このため、リード用電圧が一定であったとしても、リード動作時におけるメモリ素子（ｍ１、ｍ２）のドレイン電流は様々にばらつく。リード動作時におけるメモリ素子（ｍ１、ｍ２）のドレイン電流のばらつきは、リード用電圧がばらつけば、更に顕著となる。
　一方、リード動作時におけるメモリ素子（ｍ１、ｍ２）のドレイン電流が過度に大きいと電力消費の増大を招く。省電力の観点からは、リード動作時のドレイン電流を低減した方が好ましい。但し、それらのドレイン電流が小さすぎると、限られた時間内で記憶データを読み出すことが難しくなる。このため、リード動作時において、素子ばらつきや温度変化に依存せず、適正な大きさのドレイン電流をメモリ素子に流す（ドレイン電流の大きさの変動範囲を限定する）ことが好ましい。仮に、このような要請を満たすことができたならば（リード動作時におけるメモリ素子のドレイン電流を適正化できたならば）、省電力化が図られる。また、リード動作時におけるメモリ素子（ｍ１、ｍ２）のドレイン電流に大きなばらつきがあるとき、設計上のドレイン電流の最大値を考慮して周辺回路（例えば電流の供給源となる回路や電流が流れる経路上のスイッチ）を構成する必要がある分、周辺回路のサイズが大きくなるが、ドレイン電流の大きさの変動範囲を限定することで周辺回路の省サイズ化も可能となる。更に、リード動作時におけるメモリ素子（ｍ１、ｍ２）のドレイン電流が大きくばらつく場合、不揮発性メモリの特性に悪影響が生じるが、ドレイン電流の大きさの変動範囲を限定することで（理想的には一定にすることで）不揮発性メモリの特性改善も見込まれる。
　本開示は、リード動作時におけるメモリ素子（トランジスタ）のドレイン電流の適正化に寄与する不揮発性メモリを提供することを目的とする。
　本開示に係る不揮発性メモリは、第１トランジスタ及び第２トランジスタを有するメモリセルと、前記第１トランジスタ及び前記第２トランジスタの各ゲートにリード用電圧を供給するよう構成された駆動回路と、前記リード用電圧が供給されるリード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力するよう構成された信号出力回路と、を備え、前記駆動回路は、所定の基準電圧を昇圧することでブーストラインにブースト電圧を発生させるよう構成された昇圧回路と、前記ブースト電圧に応じた調整用電流を前記ブーストラインから引き込むことで前記ブースト電圧を調整するよう構成された調整回路と、を有し、前記リード動作において、調整された前記ブースト電圧を前記リード用電圧として前記第１トランジスタ及び前記第２トランジスタの各ゲートに供給するよう構成される。
　本開示によれば、リード動作時におけるメモリ素子（トランジスタ）のドレイン電流の適正化に寄与する不揮発性メモリを提供することが可能となる。
は、本開示の第１実施形態に係る記憶回路の要部構成図である。 は、本開示の第１実施形態に係り、プリチャージ期間における記憶回路の電圧状態を示す図である。 は、本開示の第１実施形態に係り、リード期間における記憶回路の電圧状態を示す図である。 は、本開示の第１実施形態に係り、プリチャージ期間及びリード期間における各トランジスタのドレイン電圧を示す図である。 は、本開示の第１実施形態に係り、プリチャージ期間及びリード期間における各トランジスタのドレイン電圧を示す図である。 は、本開示の第１実施形態に係り、第１プログラム動作における記憶回路の電圧状態を示す図である。 は、本開示の第１実施形態に係り、第２プログラム動作における記憶回路の電圧状態を示す図である。 は、本開示の第１実施形態に係り、駆動回路の内部構成と駆動回路に接続される複数のメモリセルを示す図である。 は、本開示の第１実施形態に係り、１つのメモリセルと、その周辺回路と、を示す図である。 は、本開示の第１実施形態に係り、記憶回路内の幾つかの信号波形及び電圧波形を示す図である。 は、本開示の第１実施形態に係り、図７の回路構成におけるプリチャージ期間の状態を示す図である。 は、本開示の第１実施形態に係り、図７の回路構成におけるリード期間の状態を示す図である。 は、本開示の第１実施形態に係り、図７の回路構成における第１プログラム動作実行時のスイッチ状態を示す図である。 は、本開示の第１実施形態に係り、図７の回路構成における第２プログラム動作実行時のスイッチ状態を示す図である。 は、本開示の第１実施形態に係り、調整回路の具体例を示す図である。 は、本開示の第１実施形態に係り、調整用トランジスタと、メモリセル内のトランジスタと、の関係を示す図である。 は、本開示の第１実施形態に係り、調整用トランジスタと、メモリセル内のトランジスタと、の関係を示す図である。 は、本開示の第１実施形態に係り、ブースト電圧の挙動の例を示す図である。 は、本開示の第２実施形態に係るメモリセルの構成例を示す図である。
　以下、本開示の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“ＭＡＤＪ”によって参照される調整用トランジスタは（図１３参照）、調整用トランジスタＭＡＤＪと表記されることもあるし、トランジスタＭＡＤＪと略記されることもあり得るが、それらは全て同じものを指す。
　まず、本開示の実施形態の記述にて用いられる幾つかの用語について説明を設ける。ラインとは電気信号が伝播又は印加される配線を指す。グランドとは、基準となる０Ｖ（ゼロボルト）の電位を有する基準導電部を指す又は０Ｖの電位そのものを指す。基準導電部は金属等の導体にて形成される。０Ｖの電位をグランド電位と称することもある。本開示の実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。レベルとは電位のレベルを指し、任意の注目した信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の注目した信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。
　任意の注目した信号について、当該信号がハイレベルであるとき、当該信号の反転信号はローレベルをとり、当該信号がローレベルであるとき、当該信号の反転信号はハイレベルをとる。任意の注目した信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジ（或いはライジングエッジ）と称し、ハイレベルからローレベルへの切り替わりをダウンエッジ（或いはフォーリングエッジ）と称する。
　ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor　field-effect　transistor”の略称である。
　ＭＯＳＦＥＴの電気的特性にはゲート閾電圧が含まれる。Ｎチャネル型且つエンハンスメント型のＭＯＳＦＥＴである任意のトランジスタについては、当該トランジスタのゲート電位が当該トランジスタのソース電位よりも高く、且つ、当該トランジスタのゲート－ソース間電圧（ソース電位から見たゲート電位）の大きさが当該トランジスタのゲート閾電圧以上であるとき、当該トランジスタはオン状態となり、そうでないとき、当該トランジスタはオフ状態となる。
　任意のスイッチを１以上のＦＥＴ（電界効果トランジスタ）にて構成することができ、或るスイッチがオン状態のときには当該スイッチの両端間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端間が非導通となる。以下、任意のトランジスタ又はスイッチについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。また、ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる期間をハイレベル期間と称し、当該信号のレベルがローレベルとなる期間をローレベル期間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。
＜＜第１実施形態＞＞
　本開示の第１実施形態を説明する。図１は、第１実施形態に係る記憶回路１の要部を示す構成図である。記憶回路１は、所定ビット分のデータを記憶する不揮発性メモリであり、メモリセル１０、駆動回路２０、信号出力回路３０及び制御回路４０を備える。図１では、記憶回路１に含まれる１つのメモリセル１０が注目されている。１つのメモリセル１０にて１ビット分のデータを不揮発的に記憶できる。記憶回路１はメモリセル１０を複数有していて良いが、ここでは１つのメモリセル１０にのみ注目する。尚、記憶回路１は、メモリセルとして１つのメモリセル１０のみを有する不揮発性メモリであっても良い（即ち上記所定ビットは１ビットであっても良い）。記憶回路１は半導体集積回路にて構成されて良い。制御回路４０により駆動回路２０の動作が制御される。信号出力回路３０の動作も制御回路４０により制御されるものであって良い。
　メモリセル１０はメモリ素子Ｍ１及びＭ２を備え、メモリセル１０において“０”のデータ又は“１”のデータを記憶する。メモリ素子Ｍ１及びＭ２の夫々はトランジスタである。故に、メモリ素子Ｍ１、Ｍ２を、トランジスタＭ１、Ｍ２（第１、第２トランジスタ）とも称する。トランジスタＭ１及びＭ２の夫々はＮチャネル型のＭＯＳＦＥＴとして構成されている。
　トランジスタＭ１は、ゲート、電極Ｅ１ａ及び電極Ｅ１ｂを有する。トランジスタＭ１において、電極Ｅ１ａ及び電極Ｅ１ｂの内、高電位側の電極がドレインとして機能し且つ低電位側の電極がソースとして機能する。トランジスタＭ１において、原則として電極Ｅ１ｂがソースとして機能するが、後述のプログラム動作の実行時において電極Ｅ１ｂがドレインとして機能しうる。トランジスタＭ２は、ゲート、電極Ｅ２ａ及び電極Ｅ２ｂを有する。トランジスタＭ２において、電極Ｅ２ａ及び電極Ｅ２ｂの内、高電位側の電極がドレインとして機能し且つ低電位側の電極がソースとして機能する。トランジスタＭ２において、原則として電極Ｅ２ｂがソースとして機能するが、後述のプログラム動作の実行時において電極Ｅ２ｂがドレインとして機能しうる。
　トランジスタＭ１及びＭ２においてゲート同士はゲートラインＬＮＧにて共通接続される。トランジスタＭ１及びＭ２の各ゲートはゲートラインＬＮＧを通じて駆動回路２０に接続される。トランジスタＭ１の電極Ｅ１ｂ及びトランジスタＭ２の電極Ｅ２ｂはラインＬＮＳに共通接続される。電極Ｅ１ｂ及びＥ２ｂは基本的にソースとして機能するので、ラインＬＮＳは、以下、ソースラインＬＮＳと称され得る。トランジスタＭ１の電極Ｅ１ａはラインＬＮＤ１に接続され、ラインＬＮＤ１に介して信号出力回路３０に接続される。トランジスタＭ２の電極Ｅ２ａはラインＬＮＤ２に接続され、ラインＬＮＤ２に介して信号出力回路３０に接続される。電極Ｅ１ａ及びＥ２ａは基本的にドレインとして機能するので、ラインＬＮＤ１及びＬＮＤ２は、以下、ドレインラインＬＮＤ１及びＬＮＤ２と称され得る。
　記憶回路１では、制御回路４０の制御の下、メモリセル１０に記憶されたデータを読み出すためのリード動作と、メモリセル１０にデータ（値）を書き込む又はメモリセル１０に記憶されるデータ（値）を書き換えるプログラム動作（ライト動作）と、を実行できる。尚、本実施形態において、表現“プログラム動作の実行前”と表現“プログラム動作前”は同じ意味であり、表現“プログラム動作の実行後”と表現“プログラム動作後”は同じ意味である（後述の他の実施形態でも同様）。
　記憶回路１において、リード動作が行われる際、リード動作の実行に先立ってプリチャージ期間が設定され、プリチャージ期間後のリード期間においてリード動作が行われる。リード動作では、リード期間においてトランジスタＭ１及びＭ２のドレイン電流の大小関係に基づき、メモリセル１０に記憶されたデータを読み出す。
　図２及び図３にプリチャージ期間及びリード期間における電圧又は電流の様子を示す。プリチャージ期間及びリード期間における各部の電圧の設定及び印加は制御回路４０の制御の下で実行される。プリチャージ期間及びリード期間においてソースラインＬＮＳの電圧は０Ｖに設定され、電極Ｅ１ａ及びＥ２ａがドレインとして且つ電極Ｅ１ｂ及びＥ２ｂがソースとして機能する。ドレインラインＬＮＤ１の電圧を電圧Ｖ１で表し、ドレインラインＬＮＤ２の電圧を電圧Ｖ２で表す。プリチャージ期間では、駆動回路２０によりトランジスタＭ１及びＭ２の各ゲートの電圧が０Ｖに設定される一方、ドレインラインＬＮＤ１及びＬＮＤ２の夫々に正の電荷が供給されることでドレインラインＬＮＤ１の電圧Ｖ１及びドレインラインＬＮＤ２の電圧Ｖ２に対して共通のプリチャージ電圧ＶＰＣが設定される。プリチャージ電圧ＶＰＣは所定の正の直流電圧値（例えば１Ｖ）を有する。上記正の電荷は信号出力回路３０又は図示されない回路から供給されて良い。尚、プリチャージ期間においてトランジスタＭ１及びＭ２の各ゲートに正の電圧が供給されても良い。但し、何れにせよ、プリチャージ期間では電圧Ｖ１及びＶ２がプリチャージ電圧ＶＰＣに維持される。
　プリチャージ期間の後、トランジスタＭ１及びＭ２の各ゲートに正のリード用電圧ＶＲＤが供給されることでリード期間が始まる。リード用電圧ＶＲＤは、一定の直流電圧であって良いが、リード期間において時間経過と共に若干変動する電圧であっても良い。リード用電圧ＶＲＤは、トランジスタＭ１のゲート閾電圧及びトランジスタＭ２のゲート閾電圧の内、少なくとも一方より高い。リード期間におけるトランジスタＭ１、Ｍ２のドレイン電流を、夫々、記号“ＩＤ１”、“ＩＤ２”によって参照する。尚、リード期間では、ドレインラインＬＮＤ１から見た信号出力回路３０の入力インピーダンス及びドレインラインＬＮＤ２から見た信号出力回路３０の入力インピーダンスが十分に高く設定される。結果、リード期間では、ドレイン電流ＩＤ１が流れることによってのみドレインラインＬＮＤ１の電圧Ｖ１が低下し、ドレイン電流ＩＤ２が流れることによってのみドレインラインＬＮＤ２の電圧Ｖ２が低下する。
　図４Ａに、リード期間にて“ＩＤ２＞ＩＤ１”となるときの、プリチャージ期間及びリード期間における電圧Ｖ１及びＶ２の挙動を概略的に示す。図４Ｂに、リード期間にて“ＩＤ２＜ＩＤ１”となるときの、プリチャージ期間及びリード期間における電圧Ｖ１及びＶ２の挙動を概略的に示す。信号出力回路３０は、リード動作においてトランジスタＭ１及びＭ２のドレイン電流の大小関係に基づきメモリセル１０に記憶されるデータの値に対応する信号ＤＯＵＴを出力する。
　リード動作において（換言すればリード期間において）、ドレイン電流ＩＤ２の方がドレイン電流ＩＤ１よりも大きい状態は、メモリセル１０にて第１の値が記憶されている状態に相当する。このため、リード動作において、ドレイン電流ＩＤ２の方がドレイン電流ＩＤ１よりも大きいとき、信号出力回路３０は第１の値に対応付けられた信号ＤＯＵＴ（換言すれば第１の値を表す信号ＤＯＵＴ）を出力する。リード動作において（換言すればリード期間において）、ドレイン電流ＩＤ１の方がドレイン電流ＩＤ２よりも大きい状態は、メモリセル１０にて第２の値が記憶されている状態に相当する。このため、リード動作において、ドレイン電流ＩＤ１の方がドレイン電流ＩＤ２よりも大きいとき、信号出力回路３０は第２の値に対応付けられた信号ＤＯＵＴ（換言すれば第２の値を表す信号ＤＯＵＴ）を出力する。ここでは、第１の値は“０”であり、第２の値は“１”であるとする。
　第１実施形態に係る記憶回路１において、トランジスタＭ１及びＭ２は互いに同じ構造を有する。このため、記憶回路１の初期状態においてドレイン電流ＩＤ１及びＩＤ２の大小関係は不定であり、故にメモリセル１０に記憶される値も不定である。記憶回路１の初期状態とは、後述のプログラム動作が実行されていない状態に相当する。
　トランジスタについて、構造とは、トランジスタの大きさを含む概念であり、従って、任意の複数のトランジスタについて、構造が互いに同じであるとは、複数のトランジスタの大きさも互いに同じであることを意味する。或る複数のトランジスタの構造が互いに同じであるとき、複数のトランジスタの一部又は全部に対しプログラム動作によるホットキャリア注入が行われていないのであれば、当該複数のトランジスタの電気的特性（ゲート閾電圧などを含む）も互いに同じとなる。但し、任意の複数のトランジスタの構造及び電気的特性について、構造又は電気的特性が同じであるとは、設計上、それらが同じであることを意味し、実際には誤差を含みうる（即ち、同じとは誤差を含む概念であると解される）。
　記憶回路１では、プログラム動作として第１及び第２プログラム動作の何れか一方のみが択一的に実行される。
　第１プログラム動作では、トランジスタＭ１及びＭ２の内、トランジスタＭ１にのみホットキャリアが注入され、これによってトランジスタＭ１のゲート閾電圧が増大する。第１プログラム動作の実行後においてトランジスタＭ１のゲート閾電圧がトランジスタＭ２のゲート閾電圧よりも十分に高くなるよう、第１プログラム動作が実行される。第１プログラム動作の実行後におけるトランジスタＭ１のゲート閾電圧はリード用電圧ＶＲＤより高くて良い。このため、第１プログラム動作後に実行されるリード動作では、第１プログラム動作によるトランジスタＭ１のゲート閾電圧の増加に伴い、図４Ａに示す如く“ＩＤ２＞ＩＤ１”となり、結果、第１の値（０）を表す信号ＤＯＵＴが出力される、即ちメモリセル１０に記憶された“０”のデータ（値）が読み出される。
　第２プログラム動作では、トランジスタＭ１及びＭ２の内、トランジスタＭ２にのみホットキャリアが注入され、これによってトランジスタＭ２のゲート閾電圧が増大する。第２プログラム動作の実行後においてトランジスタＭ２のゲート閾電圧がトランジスタＭ１のゲート閾電圧よりも十分に高くなるよう、第２プログラム動作が実行される。第２プログラム動作の実行後におけるトランジスタＭ２のゲート閾電圧はリード用電圧ＶＲＤより高くて良い。このため、第２プログラム動作後に実行されるリード動作では、第２プログラム動作によるトランジスタＭ２のゲート閾電圧の増加に伴い、図４Ｂに示す如く“ＩＤ２＜ＩＤ１”となり、結果、第２の値（１）を表す信号ＤＯＵＴが出力される、即ちメモリセル１０に記憶された“１”のデータ（値）が読み出される。
　ここでは、以下、ローレベルの信号ＤＯＵＴが第１の値（０）を表し且つハイレベルの信号ＤＯＵＴが第２の値（１）を表すものとする。そうすると例えば、リード期間の開始後、電圧Ｖ１及びＶ２の内、先に所定電圧以下となった電圧を特定することで、信号出力回路３０は信号ＤＯＵＴのレベルを決定すれば良い。特定された電圧が電圧Ｖ２であれば、それは“ＩＤ２＞ＩＤ１”であることを表すので、ローレベルの信号ＤＯＵＴ（“０”の値を表す信号ＤＯＵＴ）が出力される。特定された電圧が電圧Ｖ１であれば、それは“ＩＤ２＜ＩＤ１”であることを表すので、ハイレベルの信号ＤＯＵＴ（“１”の表すを表す信号ＤＯＵＴ）が出力される。或いは例えば、リード期間を開始してから所定時間が経過したタイミングを読み出しタイミングに設定し、読み出しタイミングにおける電圧Ｖ１及びＶ２の大小関係を検出することでドレイン電流ＩＤ１及びＩＤ２の大小関係を検出しても良い。
　プログラム動作について説明を加える。プログラム動作が行われる期間をプログラム期間と称する。プログラム期間における各部の電圧の設定及び印加は制御回路４０の制御の下で実行される。
　図５Ａに第１プログラム動作が行われるプログラム期間での記憶回路１の様子を示す。記憶回路１は、第１プログラム動作において、トランジスタＭ１及びＭ２の内、トランジスタＭ１にのみホットキャリアを注入することでトランジスタＭ１の電気的特性を変化させる。この変化によりトランジスタＭ１のゲート閾電圧が増大（上昇）する。図５Ｂに第２プログラム動作が行われるプログラム期間での記憶回路１の様子を示す。記憶回路１は、第２プログラム動作において、トランジスタＭ１及びＭ２の内、トランジスタＭ２にのみホットキャリアを注入することでトランジスタＭ２の電気的特性を変化させる。この変化によりトランジスタＭ２のゲート閾電圧が増大（上昇）する。
　第１及び第２プログラム動作では（従ってプログラム期間では）、ラインＬＮＳに正の電圧ＶＰＲＧ１が印加されると共に、駆動回路２０によりトランジスタＭ１及びＭ２の各ゲートに正の電圧ＶＰＲＧ２が印加される。電圧ＶＰＲＧ２はリード用電圧ＶＲＤと同じ電圧値を有していても良いし、リード用電圧ＶＲＤより高くても良い。電圧ＶＰＲＧ１及びＶＰＲＧ２の一致、不一致は問わない。第１プログラム動作においてトランジスタＭ１のゲート閾電圧を必要分だけ高めることができ、且つ、第２プログラム動作においてトランジスタＭ２のゲート閾電圧を必要分だけ高めることができるのであれば、電圧ＶＰＲＧ１及びＶＰＲＧ２の大きさは任意である。
　また、図１等では図示が省略されていたが、記憶回路１にはスイッチＳＷ１及びＳＷ２が設けられる。スイッチＳＷ１はトランジスタＭ１の電極Ｅ１ａとグランドとの間に挿入され、スイッチＳＷ２はトランジスタＭ２の電極Ｅ２ａとグランドとの間に挿入される。制御回路４０によりスイッチＳＷ１及びＳＷ２のオン、オフが個別に制御される。スイッチＳＷ１及びＳＷ２は共に原則としてオフとされる。但し、第１プログラム動作のプログラム期間においてのみスイッチＳＷ１がオンとされ、第２プログラム動作のプログラム期間においてのみスイッチＳＷ２がオンとされる。第１プログラム動作のプログラム期間においてスイッチＳＷ２はオフであり、第２プログラム動作のプログラム期間においてスイッチＳＷ１はオフである。
　従って、第１プログラム動作では（第１プログラム動作のプログラム期間では）、トランジスタＭ１において電極Ｅ１ｂがドレインとして且つ電極Ｅ１ａがソースとして機能し、ラインＬＮＳから電極Ｅ１ｂ及びＥ１ａ並びにスイッチＳＷ１を通じグランドに向けて電流が流れる。この電流が流れる過程で、トランジスタＭ１にホットキャリアが注入されてトランジスタＭ１の特性が変化してゆき、トランジスタＭ１のゲート閾電圧が増大してゆく。トランジスタＭ１のゲート閾電圧を十分に増大させるだけの時間分、プログラム期間を維持した後、第１プログラム動作を終える。このような作用をもたらす第１プログラム動作が実現されるよう、十分に高い電圧値を電圧ＶＰＲＧ１及びＶＰＲＧ２に持たせておくと良い。尚、第１プログラム動作のプログラム期間においてラインＬＮＤ２はハイインピーダンス状態とされている。第１プログラム動作のプログラム期間においてラインＬＮＤ２に対し電圧ＶＰＲＧ２が加えられると考えても良い。何れにせよ、第１プログラム動作のプログラム期間において電極Ｅ２ａ及びＥ２ｂ間に電流は流れない。
　同様に、第２プログラム動作では（第２プログラム動作のプログラム期間では）、トランジスタＭ２において電極Ｅ２ｂがドレインとして且つ電極Ｅ２ａがソースとして機能し、ラインＬＮＳから電極Ｅ２ｂ及びＥ２ａ並びにスイッチＳＷ２を通じグランドに向けて電流が流れる。この電流が流れる過程で、トランジスタＭ２にホットキャリアが注入されてトランジスタＭ２の特性が変化してゆき、トランジスタＭ２のゲート閾電圧が増大してゆく。トランジスタＭ２のゲート閾電圧を十分に増大させるだけの時間分、プログラム期間を維持した後、第２プログラム動作を終える。このような作用をもたらす第２プログラム動作が実現されるよう、十分に高い電圧値を電圧ＶＰＲＧ１及びＶＰＲＧ２に持たせておくと良い。尚、第２プログラム動作のプログラム期間においてラインＬＮＤ１はハイインピーダンス状態とされている。第２プログラム動作のプログラム期間においてラインＬＮＤ１に対し電圧ＶＰＲＧ２が加えられると考えても良い。何れにせよ、第２プログラム動作のプログラム期間において電極Ｅ１ａ及びＥ１ｂ間に電流は流れない。
　第１又は第２プログラム動作の実現方法は上述の方法に限定されず任意である。従って例えば、第１プログラム動作のプログラム期間において、トランジスタＭ１及びＭ２の各ゲートに電圧ＶＰＲＧ２を印加しつつ、ラインＬＮＤ１及びＬＮＤ２の内、ラインＬＮＤ１のみに電圧ＶＰＲＧ１を印加し、且つ、ラインＬＮＳにグランド電位を与えることで、第１プログラム動作を実現するようにしても良い。この際、スイッチＳＷ１はオフに維持され、ラインＬＮＤ２にはグランド電位が与えられる又はラインＬＮＤ２はハイインピーダンス状態とされる。これによっても、トランジスタＭ１及びＭ２の内、トランジスタＭ１にのみホットキャリアが注入される。同様に例えば、第２プログラム動作のプログラム期間において、トランジスタＭ１及びＭ２の各ゲートに電圧ＶＰＲＧ２を印加しつつ、ラインＬＮＤ１及びＬＮＤ２の内、ラインＬＮＤ２のみに電圧ＶＰＲＧ１を印加し、且つ、ラインＬＮＳにグランド電位を与えることで、第２プログラム動作を実現するようにしても良い。この際、スイッチＳＷ２はオフに維持され、ラインＬＮＤ１にはグランド電位が与えられる又はラインＬＮＤ１はハイインピーダンス状態とされる。これによっても、トランジスタＭ１及びＭ２の内、トランジスタＭ２にのみホットキャリアが注入される。
　ところで、不揮発メモリにおけるメモリ素子（Ｍ１、Ｍ２）のゲート閾電圧は比較的高いため、比較的低い電源電圧を用いる場合には、チャージポンプを利用してリード用電圧ＶＲＤを生成するという方法が有益である。この際、回路サイズ縮小等の観点から、ダイオードや大きな出力コンデンサを持たない簡易的な構成でチャージポンプを形成する。そうすると、リード用電圧ＶＲＤを精度良くメモリ素子（Ｍ１、Ｍ２）のゲートに与えることが難しくなる。
　また、メモリ素子（Ｍ１、Ｍ２）におけるゲートソース間電圧とドレイン電流との関係は、素子ばらつきや温度変化によって大きく変動する。このため、リード用電圧ＶＲＤが一定であったとしても、リード動作時におけるメモリ素子（Ｍ１、Ｍ２）のドレイン電流は様々にばらつく。リード動作時におけるメモリ素子（Ｍ１、Ｍ２）のドレイン電流のばらつきは、リード用電圧ＶＲＤがばらつけば、更に顕著となる。
　一方、リード動作時におけるメモリ素子（Ｍ１、Ｍ２）のドレイン電流が過度に大きいと電力消費の増大を招く。省電力の観点からは、リード動作時のドレイン電流を低減した方が好ましい。但し、それらのドレイン電流が小さすぎると、限られた時間内でメモリセル１０の記憶データを読み出すことが難しくなる。このため、リード動作時において、素子ばらつきや温度変化に依存せず、適正な大きさのドレイン電流をトランジスタＭ１又はＭ２に流す（ドレイン電流の大きさの変動範囲を限定する）ことが要求される。この要求を満たすことで省電力化が図られる。また、リード動作時におけるトランジスタＭ１又はＭ２のドレイン電流に大きなばらつきがあるとき、設計上のドレイン電流の最大値を考慮して周辺回路（例えば電流の供給源となる回路や電流が流れる経路上のスイッチ）を構成する必要がある分、周辺回路のサイズが大きくなるが、ドレイン電流の大きさの変動範囲を限定することで周辺回路の省サイズ化も可能となる。更に、リード動作時におけるトランジスタＭ１又はＭ２のドレイン電流が大きくばらつく場合、不揮発性メモリの特性に悪影響が生じるが、ドレイン電流の大きさの変動範囲を限定することで（理想的には一定にすることで）不揮発性メモリの特性改善も見込まれる。
　そこで、リード動作時におけるメモリ素子（Ｍ１、Ｍ２）のドレイン電流を適正にするための回路構成を検討する。
　図６に、駆動回路２０の内部構成と駆動回路２０に接続される複数のメモリセルを示す。図１では記憶回路１に設けられる１つのメモリセル１０にのみ注目していたが、記憶回路１は、上述したように複数ビット分のデータを記憶する不揮発性メモリであって良い。以下では、記憶回路１０に第１～第Ｎアドレスが定義されており、アドレスごとにメモリセル１０が設けられているものとする。Ｎは２以上の任意の整数である。但し“Ｎ＝１”とする変形も可能である（この場合、アドレスの総数は“１”となる）。
　第ｉアドレスに割り当てられたメモリセル１０を特にメモリセル１０［ｉ］と称する（ｉは整数）。記憶回路１において、アドレスごとに複数のメモリセル１０を設けることでアドレスごとに複数ビット分のデータを不揮発的に記憶できるようにしても良いが、図６では、アドレスごとに１ビット分のメモリセル１０［ｉ］のみを図示している。メモリセル１０［１］～１０［Ｎ］は互いに同じ構成を有する。
　第ｉアドレスのメモリセル１０（即ちメモリセル１０［ｉ］）に対するゲートラインＬＮＧを特に記号“ＬＮＧ［ｉ］”によって参照する。ゲートラインＬＮＧ［ｉ］はメモリセル１０［ｉ］内のトランジスタＭ１及びＭ２の各ゲートに共通接続される。駆動回路２０は、ゲートラインＬＮＧ［１］～ＬＮＧ［Ｎ］に対して夫々ゲート電圧ＶＯＴＰＧ［１］～ＶＯＴＰＧ［Ｎ］を出力することで、アドレスごとにトランジスタＭ１及びＭ２へゲート電圧を供給する。ゲート電圧ＶＯＴＰＧ［ｉ］はゲートラインＬＮＧ［ｉ］に加わる電圧であり、メモリセル１０［ｉ］内のトランジスタＭ１及びＭ２の各ゲートに供給される。
　駆動回路２０は、昇圧回路２１と、調整回路２２と、ゲート電圧供給回路２３と、を備える。
　昇圧回路２１は、駆動回路２０内で生成される所定の基準電圧ＶＲＥＧを昇圧することで、基準電圧ＶＲＥＧを昇圧した電圧であるブースト電圧ＶＢＳＴを生成する。ブースト電圧ＶＢＳＴはブーストラインＬＮＢＳＴに発生する。基準電圧ＶＲＥＧは正の所定の直流電圧値（例えば１．６Ｖ）を持つ。昇圧回路２１の具体例は後述されるが、昇圧回路２１は、１以上のコンデンサ及び１以上のスイッチを用いて構成されるチャージポンプ回路であって良い。この際、ブースト電圧ＶＢＳＴはチャージポンプ回路の動作に連動して変動するが、少なくとも、当該変動の過程におけるブースト電圧ＶＢＳＴの最大電圧は、基準電圧ＶＲＥＧより高い。電源電圧ＶＤＤは、記憶回路１の電源電圧に相当し、所定の正の直流電圧値を有する。
　調整回路２２は、ブーストラインＬＮＢＳＴに接続され、ブースト電圧ＶＢＳＴに応じた調整用電流ＩＡＤＪをブーストラインＬＮＢＳＴから引き込むことでブースト電圧ＶＢＳＴを調整する。調整回路２２の具体例は後述されるが、調整回路２２によりブースト電圧ＶＢＳＴがリード動作にとって適正な電圧レベルに調整される。
　ゲート電圧供給回路２３は、メモリセル１０［１］～１０［Ｎ］内の各トランジスタに対してゲート電圧を供給する。ゲート電圧供給回路２３はアドレスごとに設けられたゲートドライバを含む。第ｉアドレスに対応するゲートドライバを記号“ＤＲＶ［ｉ］”により参照する。そうすると、ゲート電圧供給回路２３はゲートドライバＤＲＶ［１］～ＤＲＶ［Ｎ］により構成される。各ゲートドライバは第１及び第２バッファから成る。ゲートドライバＤＲＶ［ｉ］に設けられた第１、第２バッファを、夫々、記号“２３ａ［ｉ］”、“２３ｂ［ｉ］”により参照する。制御回路４０（図１参照）から、ゲートドライバＤＲＶ［１］～ＤＲＶ［Ｎ］に対し、夫々、アドレス選択信号ＳＥＬＡＤＤ［１］～ＳＥＬＡＤＤ［Ｎ］が入力される。各アドレス選択信号はハイレベル又はローレベルの信号レベルをとるデジタル信号である。各アドレス選択信号において、ハイレベルは実質的に電源電圧ＶＤＤの電位を持ち、ローレベルは実質的にグランド電位を持つ。
　ゲートドライバＤＲＶ［１］～ＤＲＶ［Ｎ］は互いに同じ構成を有するので、ゲートドライバＤＲＶ［１］～ＤＲＶ［Ｎ］の１つであるゲートドライバＤＲＶ［ｉ］の構成及び動作（バッファ２３ａ［ｉ］及び２３ｂ［ｉ］の構成及び動作）を説明する。
　バッファ２３ａ［ｉ］は入力端子及び出力端子を有する。バッファ２３ａ［ｉ］の入力端子にはアドレス選択信号ＳＥＬＡＤＤ［ｉ］が入力される。バッファ２３ａ［ｉ］はアドレス選択信号ＳＥＬＡＤＤ［ｉ］がハイレベル、ローレベルであるとき、夫々、自身の出力端子からハイレベル、ローレベルの信号を出力する。バッファ２３ａ［ｉ］は電源電圧ＶＤＤを高電位側の電源電圧として且つグランドの電圧を低電位側の電源電圧として用いるバッファである。故に、バッファ２３ａ［ｉ］の出力信号において、ハイレベルは実質的に電源電圧ＶＤＤの電位を持ち、ローレベルは実質的にグランド電位を持つ。
　バッファ２３ｂ［ｉ］は入力端子及び出力端子を有し、バッファ２３ａ［ｉ］の出力端子がバッファ２３ｂ［ｉ］の入力端子に接続される。バッファ２３ｂ［ｉ］はバッファ２３ａ［ｉ］の出力信号がハイレベル、ローレベルであるとき、夫々、自身の出力端子からハイレベル、ローレベルの信号を出力する。バッファ２３ｂ［ｉ］はブースト電圧ＶＢＳＴを高電位側の電源電圧として且つグランドの電圧を低電位側の電源電圧として用いるバッファである。故に、バッファ２３ｂ［ｉ］の出力信号において、ハイレベルは実質的にブースト電圧ＶＢＳＴの電位を持ち、ローレベルは実質的にグランド電位を持つ。バッファ２３ｂ［ｉ］の出力信号がゲート電圧ＶＯＴＰＧ［ｉ］としてゲートラインＬＮＧ［ｉ］に出力される。
　図７に、メモリセル１０［１］～１０［Ｎ］の内、任意の１つのメモリセル１０［ｉ］と、その周辺回路の構成例を示す。図７には、昇圧回路２１の回路例も示されている。
　図７に示される昇圧回路２１を説明する。図７の昇圧回路２１は、インバータ１０１と、レベルシフタ１０２及び１０３と、トランジスタ１０４と、コンデンサ１０５及び１０６と、を備えたチャージポンプ回路により構成される。トランジスタ１０４はＰチャネル型のＭＯＳＦＥＴであり、チャージポンプ回路におけるスイッチとして機能する。
　インバータ１０１は、クロック信号ＣＬＫ＿Ｎを受け、クロック信号ＣＬＫ＿Ｎの反転信号であるクロック信号ＣＬＫを出力する。従って、クロック信号ＣＬＫ＿Ｎがハイレベル、ローレベルであるとき、クロック信号ＣＬＫは、夫々、ローレベル、ハイレベルである。インバータ１０１は電源電圧ＶＤＤを元に駆動し、クロック信号ＣＬＫ＿Ｎ及びＣＬＫの夫々において、ハイレベルは実質的に電源電圧ＶＤＤの電位を有し、ローレベルはグランド電位を有する。クロック信号ＣＬＫ＿Ｎは記憶回路１内又は記憶回路１外に設けられたクロック供給回路（不図示）から出力される。
　レベルシフタ１０２は、電源電圧ＶＤＤ及びブースト電圧ＶＢＳＴを用いて、インバータ１０１から出力されるクロック信号ＣＬＫのハイレベル側の電位をブースト電圧ＶＢＳＴの電位にシフトする。このシフトにより得られたレベルシフタ１０２の出力信号ＯＵＴ１０２は、トランジスタ１０４のゲートに供給される。クロック信号ＣＬＫがハイレベル、ローレベルであるとき、夫々、レベルシフタ１０２の出力信号ＯＵＴ１０２もハイレベル、ローレベルとなる。但し、出力信号ＯＵＴ１０２のハイレベルは実質的にブースト電圧ＶＢＳＴの電位を有する。出力信号ＯＵＴ１０２のローレベルは実質的にグランド電位を有する。電源電圧ＶＤＤを高電位側の電源電圧として且つグランドの電圧を低電位側の電源電圧として用いる第１バッファと、ブースト電圧ＶＢＳＴを高電位側の電源電圧として且つグランドの電圧を低電位側の電源電圧として用いる第２バッファとの直列回路にて、レベルシフタ１０２を構成できる。
　レベルシフタ１０３は、電源電圧ＶＤＤ及び基準電圧ＶＲＥＧを用いて、インバータ１０１から出力されるクロック信号ＣＬＫのハイレベル側の電位を基準電圧ＶＲＥＧの電位にシフトする。このシフトにより得られたレベルシフタ１０３の出力信号ＯＵＴ１０３は、コンデンサ１０６の一端に印加される。コンデンサ１０６の他端はブーストラインＬＮＢＳＴに接続される。クロック信号ＣＬＫがハイレベル、ローレベルであるとき、夫々、レベルシフタ１０３の出力信号ＯＵＴ１０３もハイレベル、ローレベルとなる。但し、出力信号ＯＵＴ１０３のハイレベルは実質的に基準電圧ＶＲＥＧの電位を有する。出力信号ＯＵＴ１０３のローレベルは実質的にグランド電位を有する。電源電圧ＶＤＤを高電位側の電源電圧として且つグランドの電圧を低電位側の電源電圧として用いる第３バッファと、基準電圧ＶＲＥＧを高電位側の電源電圧として且つグランドの電圧を低電位側の電源電圧として用いる第４バッファとの直列回路にて、レベルシフタ１０３を構成できる。
　尚、昇圧回路２１においてインバータ１０１を省略し、クロック信号ＣＬＫを、直接、レベルシフタ１０２及び１０３に供給するようにしても良い。
　トランジスタ１０４のソースはブーストラインＬＮＢＳＴに接続される。トランジスタ１０４のドレインとコンデンサ１０５の一端は、基準電圧ＶＲＥＧが印加されるラインにて共通接続される。コンデンサ１０５の他端はグランドに接続される。
　メモリセル１０［ｉ］の周辺回路として、記憶回路１には、スイッチＳＷ１～ＳＷ６と、チャージ回路５１と、ディスチャージ回路５２と、が設けられる。センスアンプＳＡＭＰは、信号出力回路３０の構成要素であって、メモリセル１０［ｉ］に対する信号出力回路３０に相当する。センスアンプＳＡＭＰは、メモリセル１０［ｉ］に対するリード動作において、メモリセル１０［ｉ］の記憶データを表す信号ＤＯＵＴを出力する。スイッチＳＷ１～ＳＷ６は制御回路４０により個別にオン又はオフに制御される。図７では、スイッチＳＷ１～ＳＷ６が全てオフとされている状態が図示されている。
　スイッチＳＷ１～ＳＷ６、チャージ回路５１及びディスチャージ回路５２は、メモリセル１０［１］～１０［Ｎ］に対して共用されるものであって良いが、図７では、１つのメモリセル１０［ｉ］と、スイッチＳＷ１～ＳＷ６、チャージ回路５１及びディスチャージ回路５２との関係のみを図示している。尚、スイッチＳＷ１～ＳＷ６、チャージ回路５１及びディスチャージ回路５２を、メモリセル１０［１］～１０［Ｎ］の夫々に対して個別に設ける変形も可能である。
　メモリセル１０［ｉ］において、トランジスタＭ１の電極Ｅ１ｂ及びトランジスタＭ２の電極Ｅ２ｂはソースラインＬＮＳに共通接続され、当該ソースラインＬＮＳはスイッチＳＷ５の一端及びスイッチＳＷ６の一端に接続される。スイッチＳＷ５の他端はグランドに接続され、スイッチＳＷ６の他端は電源電圧ＶＤＤが加わるラインに接続される。
　メモリセル１０［ｉ］において、トランジスタＭ１の電極Ｅ１ａはドレインラインＬＮＤ１に接続され、当該ドレインラインＬＮＤ１はスイッチＳＷ３の一端に接続され、スイッチＳＷ３の他端はセンスアンプＳＡＭＰの第１入力端子に接続される。また、ドレインラインＬＮＤ１とスイッチＳＷ３の一端との接続ノードと、グランドと、の間にスイッチＳＷ１が直列に挿入される。
　メモリセル１０［ｉ］において、トランジスタＭ２の電極Ｅ２ａはドレインラインＬＮＤ２に接続され、当該ドレインラインＬＮＤ２はスイッチＳＷ４の一端に接続され、スイッチＳＷ４の他端はセンスアンプＳＡＭＰの第２入力端子に接続される。また、ドレインラインＬＮＤ２とスイッチＳＷ４の一端との接続ノードと、グランドと、の間にスイッチＳＷ２が直列に挿入される。
　メモリセル１０［ｉ］において、トランジスタＭ１及びＭ２の各ゲートはゲートラインＬＮＧ［ｉ］に共通接続され、ゲートドライバＤＲＶ［ｉ］からのゲート電圧ＶＯＴＰＧ［ｉ］を受ける。
　チャージ回路５１は、互いに異なる２つのラインを介しドレインラインＬＮＤ１及びＬＮＤ２に個別に接続される。ディスチャージ回路５２は、互いに異なる他の２つのラインを介しセンスアンプＳＡＭＰの第１及び第２入力端子に個別に接続される。チャージ回路５１は、制御回路４０の制御の下、必要なタイミングにおいて電源電圧ＶＤＤに基づく電荷（正の電荷）をドレインラインＬＮＤ１及びＬＮＤ２に供給することができる。ディスチャージ回路５２は、制御回路４０の制御の下、必要なタイミングにおいてドレインラインＬＮＤ１及びＬＮＤ２から電荷（正の電荷）を引き抜くことができる（但しスイッチＳＷ３及びＳＷ４がオンであると仮定）。
　センスアンプＳＡＭＰにはイネーブル信号ＥＮＳＡＭＰが入力される。イネーブル信号ＥＮＳＡＭＰがローレベルであるとき、センスアンプＳＡＭＰはリセット状態にあり、センスアンプＳＡＭＰは有意な信号を出力しない。イネーブル信号ＥＮＳＡＭＰがハイレベルであるときにセンスアンプＳＡＭＰのリセット状態が解除され、センスアンプＳＡＭＰは、メモリセル１０［ｉ］の記憶データを表す信号ＤＯＵＴを出力可能となる。
　図８に、クロック信号ＣＬＫ＿Ｎ、ブースト電圧ＶＢＳＴ及びイネーブル信号ＥＮＳＡＭＰの波形と共に、３つのアドレスに対するアドレス選択信号及びゲート電圧の波形を示す。３つのアドレスに対するアドレス選択信号及びゲート電圧の波形として、図８には、第ｉアドレスに対するアドレス選択信号ＳＥＬＡＤＤ［ｉ］及びゲート電圧ＶＯＴＰＧ［ｉ］の波形と、第（ｉ＋１）アドレスに対するアドレス選択信号ＳＥＬＡＤＤ［ｉ＋１］及びゲート電圧ＶＯＴＰＧ［ｉ＋１］の波形と、第（ｉ＋２）アドレスに対するアドレス選択信号ＳＥＬＡＤＤ［ｉ＋２］及びゲート電圧ＶＯＴＰＧ［ｉ＋２］の波形と、が示されている（図８では、ｉが（Ｎ－２）以下の自然数であると仮定）。
　制御回路４０は、クロック信号ＣＬＫ＿Ｎ（又は、クロック信号ＣＬＫ＿Ｎの反転信号に相当するクロック信号）に基づき、クロック信号ＣＬＫ＿Ｎの周期ごとに、アドレス選択信号ＳＥＬＡＤＤ［１］～ＳＥＬＡＤＤ［Ｎ］を１つずつ順次ハイレベルとする。より具体的には、クロック信号ＣＬＫ＿Ｎの１周期の長さを有する期間を単位期間とする。そして、第１番目の単位期間において、アドレス選択信号ＳＥＬＡＤＤ［１］～ＳＥＬＡＤＤ［Ｎ］の内、アドレス選択信号ＳＥＬＡＤＤ［１］のみをハイレベルとし且つ他のアドレス選択信号を全てローレベルとする。第２番目の単位期間において、アドレス選択信号ＳＥＬＡＤＤ［１］～ＳＥＬＡＤＤ［Ｎ］の内、アドレス選択信号ＳＥＬＡＤＤ［２］のみをハイレベルとし且つ他のアドレス選択信号を全てローレベルとする。第３番目の単位期間においても同様である。即ち、第ｉ番目の単位期間において、アドレス選択信号ＳＥＬＡＤＤ［１］～ＳＥＬＡＤＤ［Ｎ］の内、アドレス選択信号ＳＥＬＡＤＤ［ｉ］のみをハイレベルとし且つ他のアドレス選択信号を全てローレベルとする。但し、各単位期間は、クロック信号ＣＬＫ＿Ｎのアップエッジタイミング（ローレベルからハイレベルへの遷移タイミング）より始まるものとする。
　クロック信号ＣＬＫ＿Ｎのハイレベル期間において、レベルシフタ１０２からローレベルの出力信号ＯＵＴ１０２（グランド電位の信号）がトランジスタ１０４のゲートに供給されるのでトランジスタ１０４がオンとなる。このため、クロック信号ＣＬＫ＿Ｎのハイレベル期間において、ブースト電圧ＶＢＳＴは基準電圧ＶＲＥＧと一致し、またこのとき、レベルシフタ１０３からグランド電位の出力信号ＯＵＴ１０３がコンデンサ１０６の一端（低電位端）に供給され、コンデンサ１０６はブースト電圧ＶＢＳＴにて充電される。
　クロック信号ＣＬＫ＿Ｎがハイレベルからローレベルに切り替わると、レベルシフタ１０２からハイレベルの出力信号ＯＵＴ１０２（ブースト電圧ＶＢＳＴの電位を持つ信号）がトランジスタ１０４のゲートに供給されるのでトランジスタ１０４がオフとなる。また、このとき、レベルシフタ１０３の出力信号ＯＵＴ１０３がローレベルからハイレベルに切り替わるため、コンデンサ１０６を通じてブースト電圧ＶＢＳＴが上昇する。仮に、クロック信号ＣＬＫ＿Ｎのローレベル期間においてブーストラインＬＮＢＳＴから電流を引き込む回路が存在しなければ、理想的には、ブースト電圧ＶＢＳＴは基準電圧ＶＲＥＧの２倍まで上昇する。単位期間は繰り返し訪れるので、ブースト電圧ＶＢＳＴは、単位期間の繰り返しの中で、基準電圧ＶＲＥＧと基準電圧ＶＲＥＧより高い電圧との間で変動する。
　イネーブル信号ＥＮＳＡＭＰは、ブースト電圧ＶＢＳＴが所定の判定電圧以上であるときにハイレベルとされ、ブースト電圧ＶＢＳＴが該判定電圧未満であるときにはローレベルとされる。判定電圧は、基準電圧ＶＲＥＧより高く且つ基準電圧ＶＲＥＧの２倍よりも低い電圧に設定される。記憶回路１にブースト電圧検出回路（不図示）が設けられ、ブースト電圧検出回路にてブースト電圧ＶＢＳＴ及び判定電圧の比較に基づきイネーブル信号ＥＮＳＡＭＰが生成される。この比較にヒステリシス特性が付与されて良い。
　上述の説明から理解されるよう、アドレス選択信号ＳＥＬＡＤＤ［ｉ］のハイレベル期間に相当する第ｉ番目の単位期間では、ゲート電圧ＶＯＴＰＧ［１］～ＶＯＴＰＧ［Ｎ］の内、ゲート電圧ＶＯＴＰＧ［ｉ］のみが実質的にブースト電圧ＶＢＳＴと一致し、他のゲート電圧は０Ｖとなる。そして、図８に示す如く、第ｉ番目の単位期間中のクロック信号ＣＬＫ＿Ｎのハイレベル期間においてゲート電圧ＶＯＴＰＧ［ｉ］が基準電圧ＶＲＥＧと一致し、第ｉ番目の単位期間中のクロック信号ＣＬＫ＿Ｎのローレベル期間においてゲート電圧ＶＯＴＰＧ［ｉ］が基準電圧ＶＲＥＧより高くなる。同様に、第（ｉ＋１）番目の単位期間中のクロック信号ＣＬＫ＿Ｎのハイレベル期間においてゲート電圧ＶＯＴＰＧ［ｉ＋１］が基準電圧ＶＲＥＧと一致し、第（ｉ＋１）番目の単位期間中のクロック信号ＣＬＫ＿Ｎのローレベル期間においてゲート電圧ＶＯＴＰＧ［ｉ＋１］が基準電圧ＶＲＥＧより高くなる。他の単位期間も同様である。以下では、第ｉ番目の単位期間中のクロック信号ＣＬＫ＿Ｎのハイレベル期間、ローレベル期間を、特に、夫々、記号“Ｐａ”、“Ｐｂ”にて参照する。
［リード動作］
　図２及び図３を参照して上述したリード動作と同様であるが、図９及び図１０を参照し、メモリセル１０［ｉ］に対して実行されるリード動作を説明する。プログラム動作が行われるプログラム期間を除く任意の期間（プリチャージ期間及びリード期間を含む）では、スイッチＳＷ１、ＳＷ２及びＳＷ６はオフに維持され且つスイッチＳＷ３～ＳＷ５はオンに維持される。このため、プリチャージ期間及びリード期間においてソースラインＬＮＳの電圧は０Ｖに設定され、電極Ｅ１ａ及びＥ２ａがドレインとして且つ電極Ｅ１ｂ及びＥ２ｂがソースとして機能する。メモリセル１０［ｉ］に対するプリチャージ期間及びリード期間は第ｉ番目の単位期間内に設定される。具体的は例えば、図８に示す期間Ｐａ、Ｐｂを、夫々、メモリセル１０［ｉ］に対するプリチャージ期間、リード期間に設定することができる。
　プリチャージ期間では、チャージ回路５１によりドレインラインＬＮＤ１及びＬＮＤ２の夫々に正の電荷が供給されることで、図９に示す如くドレインラインＬＮＤ１の電圧Ｖ１及びドレインラインＬＮＤ２の電圧Ｖ２に対し共通のプリチャージ電圧ＶＰＣが設定される。メモリセル１０［ｉ］に対するプリチャージ期間が期間Ｐａである場合、“ＶＯＴＰＧ［ｉ］＝ＶＢＳＴ＝ＶＲＥＧ＞０”であることから、当該プリチャージ期間において、トランジスタＭ１及びＭ２の内、少なくとも一方に相応のドレイン電流が流れうるが、プリチャージ期間では電圧Ｖ１及びＶ２がプリチャージ電圧ＶＰＣに維持される。尚、ディスチャージ回路５２はプリチャージ期間及びリード期間において有意に機能しない（ディスチャージ回路５２は無いと考えて良い）。
　プリチャージ期間の後、図８に示す期間Ｐｂに至ることでメモリセル１０［ｉ］のリード期間が始まる。期間Ｐｂにおけるゲート電圧ＶＯＴＰＧ［ｉ］が上述のリード用電圧ＶＲＤ（図３参照）に相当する。期間Ｐｂにおけるゲート電圧ＶＯＴＰＧ［ｉ］は、トランジスタＭ１のゲート閾電圧及びトランジスタＭ２のゲート閾電圧の内、少なくとも一方より高い。リード期間では、ドレインラインＬＮＤ１及びＬＮＤ２から見た回路５１及び５２並びにセンスアンプＳＡＭＰの入力インピーダンスは十分に高く設定される。結果、メモリセル１０［ｉ］のリード期間では、メモリセル１０［ｉ］のトランジスタＭ１にドレイン電流ＩＤ１が流れることによってのみドレインラインＬＮＤ１の電圧Ｖ１が低下し、メモリセル１０［ｉ］のトランジスタＭ２にドレイン電流ＩＤ２が流れることによってのみドレインラインＬＮＤ２の電圧Ｖ２が低下する（図１０参照）。
　メモリセル１０［ｉ］のドレイン電流ＩＤ１及びＩＤ２に基づくセンスアンプＳＡＭＰの動作は、図３等を参照して上述したメモリセル１０のドレイン電流ＩＤ１及びＩＤ２に基づく信号出力回路３０の動作と同様である。従って、メモリセル１０［ｉ］に対するリード動作において、センスアンプＳＡＭＰは、自身の第１及び第２入力端子の電圧に基づいて（従って電圧Ｖ１及びＶ２に基づいて）ドレイン電流ＩＤ１及びＩＤ２の大小関係を検出し、“ＩＤ２＞ＩＤ１”であるときには第１の値に対応付けられた信号ＤＯＵＴ（換言すれば第１の値を表す信号ＤＯＵＴ）を出力し、“ＩＤ２＜ＩＤ１”であるときには第２の値に対応付けられた信号ＤＯＵＴ（換言すれば第２の値を表す信号ＤＯＵＴ）を出力する。但し、有意な信号ＤＯＵＴは、イネーブル信号ＥＮＳＡＭＰのハイレベル期間においてのみ出力される。上述したように、ローレベルの信号ＤＯＵＴが第１の値（０）を表し且つハイレベルの信号ＤＯＵＴが第２の値（１）を表す。そうすると例えば、リード期間の開始後、電圧Ｖ１及びＶ２の内、先に所定電圧以下となった電圧を特定することで、センスアンプＳＡＭＰは信号ＤＯＵＴのレベルを決定すれば良い。
［プログラム動作］
　図５Ａ及び図５Ｂを参照して上述したプログラム動作と同様であるが、図１１及び図１２を参照し、メモリセル１０［ｉ］に対して実行されるプログラム動作を説明する。上述したように、プログラム動作として第１プログラム動作と第２プログラム動作がある。
　第１及び第２プログラム動作の夫々では、スイッチＳＷ３～ＳＷ５がオフとされ且つスイッチＳＷ６がオンとされる。結果、電源電圧ＶＤＤがトランジスタＭ１及びＭ２の電極Ｅ１ｂ及びＥ２ｂに加わり、それらの電極がドレインとして機能する。この際、電源電圧ＶＤＤが図５Ａ及び図５Ｂに示す電圧ＶＰＲＧ１として機能する。調整回路２２はリード動作において有効に機能する回路であり、プログラム動作の実行時において調整回路２２は調整用電流ＩＡＤＪを引き込まないものとする。また、メモリセル１０［ｉ］に対して第１又は第２プログラム動作が実行される際、プログラム期間においてアドレス選択信号ＳＥＬＡＤＤ［ｉ］はハイレベルに維持される。
　そして、第１プログラム動作におけるプログラム期間では、図１１に示す如く、スイッチＳＷ１がオン且つスイッチＳＷ２がオフに維持され、ラインＬＮＳから電極Ｅ１ｂ及びＥ１ａ並びにスイッチＳＷ１を通じグランドに向けて電流が流れる。この電流が流れる過程で、トランジスタＭ１にホットキャリアが注入されてトランジスタＭ１の特性が変化してゆき、トランジスタＭ１のゲート閾電圧が増大してゆく。トランジスタＭ１のゲート閾電圧を十分に増大させるだけの時間分、プログラム期間を維持した後、第１プログラム動作を終える。尚、第１プログラム動作のプログラム期間においてラインＬＮＤ２はハイインピーダンス状態とされており、電極Ｅ２ａ及びＥ２ｂ間に電流は流れない。
　他方、第２プログラム動作におけるプログラム期間では、図１２に示す如く、スイッチＳＷ１がオフ且つスイッチＳＷ２がオンに維持され、ラインＬＮＳから電極Ｅ２ｂ及びＥ２ａ並びにスイッチＳＷ２を通じグランドに向けて電流が流れる。この電流が流れる過程で、トランジスタＭ２にホットキャリアが注入されてトランジスタＭ２の特性が変化してゆき、トランジスタＭ２のゲート閾電圧が増大してゆく。トランジスタＭ２のゲート閾電圧を十分に増大させるだけの時間分、プログラム期間を維持した後、第２プログラム動作を終える。尚、第２プログラム動作のプログラム期間においてラインＬＮＤ１はハイインピーダンス状態とされており、電極Ｅ１ａ及びＥ１ｂ間に電流は流れない。
　メモリセル１０［ｉ］に対して第１プログラム動作を実行した後、メモリセル１０［ｉ］に対してリード動作を行ったとき、第１プログラム動作によるトランジスタＭ１のゲート閾電圧の増加に伴い、当該リード動作において“ＩＤ２＞ＩＤ１”となり、結果、第１の値（０）を表す信号ＤＯＵＴが出力される、即ちメモリセル１０［ｉ］に記憶された“０”のデータ（値）が読み出される。メモリセル１０［ｉ］に対して第２プログラム動作を実行した後、メモリセル１０［ｉ］に対してリード動作を行ったとき、第２プログラム動作によるトランジスタＭ２のゲート閾電圧の増加に伴い、当該リード動作において“ＩＤ２＜ＩＤ１”となり、結果、第２の値（１）を表す信号ＤＯＵＴが出力される、即ちメモリセル１０［ｉ］に記憶された“１”のデータ（値）が読み出される。
［調整回路］
　図１３に調整回路２２の構成例を示す。図１３の調整回路２２は、調整用トランジスタＭＡＤＪと、トランジスタ１２１～１２６と、トランジスタ１３１～１３４と、を備える。調整用トランジスタＭＡＤＪ、トランジスタ１２３、１２４、１３１及び１３２はＮチャネル型のＭＯＳＦＥＴにより構成され、トランジスタ１２１、１２２、１２５、１２６、１３３及び１３４はＰチャネル型のＭＯＳＦＥＴにより構成される。
　調整用トランジスタＭＡＤＪは、メモリ素子と同一の素子にて構成される。即ち、調整用トランジスタＭＡＤＪは、トランジスタＭ１を構成するＭＯＳＦＥＴ又はトランジスタＭ２を構成するＭＯＳＦＥＴと、同じ構造を有するＭＯＳＦＥＴにより構成される。
　１つのトランジスタＭ１と１つのトランジスタＭ２に注目した場合、記憶回路１が集積化される半導体基板上に、互いに同じ構造を有する第１～第３単位トランジスタＭｕを形成し、図１４Ａに示す如く、第１、第２単位トランジスタＭｕを、夫々、トランジスタＭ１、Ｍ２として用いると共に、第３単位トランジスタＭｕを調整用トランジスタＭＡＤＪとして用いれば良い。或いは、記憶回路１が集積化される半導体基板上に、互いに同じ構造を有する第１～第ｋ単位トランジスタＭｕを形成し（ｋは４以上の任意の整数）、図１４Ｂに示す如く、第１、第２単位トランジスタＭｕを、夫々、トランジスタＭ１、Ｍ２として用いると共に、第３～第ｋ単位トランジスタＭｕの並列回路を調整用トランジスタＭＡＤＪとして用いても良い。
　このため、第１プログラム動作後にあっては（従ってトランジスタＭ２にホットキャリアが注入されていない場合にあっては）、トランジスタＭ２及びＭＡＤＪに対して共通のゲート－ソース間電圧を供給したとき、調整用トランジスタＭＡＤＪのドレイン電流に応じたドレイン電流がトランジスタＭ２に流れる。同様に、第２プログラム動作後にあっては（従ってトランジスタＭ１にホットキャリアが注入されていない場合にあっては）、トランジスタＭ１及びＭＡＤＪに対して共通のゲート－ソース間電圧を供給したとき、調整用トランジスタＭＡＤＪのドレイン電流に応じたドレイン電流がトランジスタＭ１に流れる。
　調整回路２２内の各素子の接続関係を説明する。尚、電源電圧ＶＤＤが加わるラインは電源電圧ラインＬＮＶＤＤと称されることがある。トランジスタ１２１、１２２、１２５、１２６、１３３及び１３４の各ソースは電源電圧ラインＬＮＶＤＤに接続される。トランジスタ１２１のゲート及びドレインと、トランジスタ１２２のゲートと、トランジスタ１２６、１３３及び１３１の各ドレインは、ノードＮＤ１にて共通接続される。トランジスタ１３１のソースは調整用トランジスタＭＡＤＪのドレインに接続される。調整用トランジスタＭＡＤＪにおいて、ゲートはブーストラインＬＮＢＳＴに接続され、ソースはラインＬＮＳに接続される。トランジスタ１２２のドレインは、トランジスタ１２３のドレイン及びゲート並びにトランジスタ１２４のゲートに接続される。トランジスタ１２３及び１２４の各ソースはラインＬＮＳに接続される。トランジスタ１２４のドレインはトランジスタ１３２のソースに接続され、トランジスタ１３２のドレインはブーストラインＬＮＢＳＴに接続される。トランジスタ１２５のドレイン及びゲートと、トランジスタ１２６のゲートと、トランジスタ１３４のドレインは互いに接続される。
　図１３の調整回路２２に対する入力信号及び入力電圧、並びに、図１３の調整回路２２の動作を説明する。上述の調整用電流ＩＡＤＪ（図６及び図７参照）は、トランジスタ１３２及び１２４の各チャネル（ドレイン－ソース間）を通じて流れる。トランジスタ１３２～１３４の各ゲートにはイネーブル信号ＥＮＡＤＪが入力される。イネーブル信号ＥＮＡＤＪは制御回路４０から出力される。イネーブル信号ＥＮＡＤＪにおいてハイレベルは電源電圧ＶＤＤの電位を有し、ローレベルはグランド電位を有する。制御回路４０は、プログラム期間においてイネーブル信号ＥＮＡＤＪをローレベルとし、それ以外の任意の期間（プリチャージ期間及びリード期間を含む）においてイネーブル信号ＥＮＡＤＪをハイレベルとして良い。調整回路２２は、イネーブル信号ＥＮＡＤＪのハイレベル期間においてのみ有効に機能する。即ち、イネーブル信号ＥＮＡＤＪのハイレベル期間において、トランジスタ１３２はゼロではない調整用電流ＩＡＤＪを自身のチャネルに流せる状態となり、且つ、スイッチとして機能するトランジスタ１３３及び１３４は共にオフとなる。イネーブル信号ＥＮＡＤＪのローレベル期間において、トランジスタ１３２はオフとなってブースト電圧ＶＢＳＴに関係なく調整用電流ＩＡＤＪは流れず、且つ、後述の定電流ＩＣＣは発生しなくなる。以下では、特に記述なき限り、イネーブル信号ＥＮＡＤＪはハイレベルであるとする。
　トランジスタ１３１のゲートには所定の正の電圧Ｖｐ１を印可される。仮に、トランジスタＭＡＤＪのゲート電圧が十分に高い状態でトランジスタＭＡＤＪに過大なドレイン電圧が印加されると調整用トランジスタＭＡＤＪにホットキャリアが発生してトランジスタＭＡＤＪの特性に変化が生じる。調整用トランジスタＭＡＤＪに過大なドレイン電圧が印加されることが無いよう、ノードＮＤ１及び調整用トランジスタＭＡＤＪ間にトランジスタ１３１が挿入される。トランジスタ１２５及び１２６の各ゲート並びにトランジスタ１２５及び１３４の各ドレインには、電源電圧ＶＤＤよりも低い所定の正の電圧Ｖｐ２が印加される（但し、イネーブル信号ＥＮＡＤＪのローレベル期間において電圧Ｖｐ２の出力は停止されていて良い）。
　トランジスタ１２５及び１２６によりカレントミラー回路が形成され、当該カレントミラー回路は定電流回路ＣＣとして機能する。即ち、トランジスタ１２６のドレインから定電流ＩＣＣがノードＮＤ１に向けて出力される。定電流ＩＣＣが所定電流値（例えば１０μＡ）を持つよう電圧Ｖｐ２の値が設定されている。ノードＮＤ１はトランジスタ１３１を介して調整用トランジスタＭＡＤＪのドレインに接続されるので、定電流回路ＣＣは定電流ＩＣＣを調整用トランジスタＭＡＤＪのドレインに向けて出力すると言える。
　トランジスタ１２１及び１２２によりカレントミラー回路ＣＭ１が形成される。トランジスタ１２３及び１２４によりカレントミラー回路ＣＭ２が形成される。トランジスタ１２１のドレイン電流を電流Ｉａと称し、トランジスタ１２２のドレイン電流を電流Ｉｂと称する。トランジスタ１２４のドレイン電流は調整用電流ＩＡＤＪである。そうすると、電流Ｉａと電流Ｉｂと調整用電流ＩＡＤＪは互いに比例関係にある。電流Ｉａ及びＩｂ間の電流比は１でも良いし、１以外でも良い。電流Ｉｂ及びＩＡＤＪ間の電流比は１でも良いし、１以外でも良い。トランジスタ１２２のドレインとトランジスタ１２３のドレインとを互いに接続するラインを、特にラインＬＮ１１と称する。
　カレントミラー回路ＣＭ１は、電流Ｉａを調整用トランジスタＭＡＤＪのドレインに向けて出力する一方で、電流Ｉａに比例する電流ＩｂをラインＬＮ１１に発生させる。カレントミラー回路ＣＭ２は、ラインＬＮ１１に流れる電流Ｉｂに比例する電流を調整用電流ＩＡＤＪとして発生させて調整用電流ＩＡＤＪをブーストラインＬＮＢＳＴから引き込む。
　調整用トランジスタＭＡＤＪのドレイン電流は電流Ｉａ（第１電流）と定電流ＩＣＣ（第２電流）との和となる。調整用トランジスタＭＡＤＪにはブースト電圧ＶＢＳＴに応じたドレイン電流が流れる。ブースト電圧ＶＢＳＴが高いほど調整用トランジスタＭＡＤＪのドレイン電流は大きくなり、調整用トランジスタＭＡＤＪのドレイン電流が大きいほど電流Ｉａ及びＩｂの増大を伴って調整用電流ＩＡＤＪが大きくなる。
　ブースト電圧ＶＢＳＴが十分に高い電圧に上昇した状態を起点にして調整回路２２の動作を説明する。ブースト電圧ＶＢＳＴが十分に高いとき、調整用トランジスタＭＡＤＪのドレイン電流が大きくなることで電流Ｉａも大きくなり、結果、電流Ｉｂ、ＩＡＤＪも大きくなる。大きな調整用電流ＩＡＤＪによりブースト電圧ＶＢＳＴが低下する。ブーストラインＬＮＢＳＴからの調整用電流ＩＡＤＪの引き込みによりブースト電圧ＶＢＳＴが低下すると調整用トランジスタＭＡＤＪのドレイン電流が減少し、ノードＮＤ１の電位の上昇を伴いつつ、調整用トランジスタＭＡＤＪのドレイン電流の減少分だけ電流Ｉａ（第１電流）が減少する。結果、調整用電流ＩＡＤＪも減少する。そして最終的には、電流Ｉａ、Ｉｂ及びＩＡＤＪがゼロとなり、定電流ＩＣＣのみが調整用トランジスタＭＡＤＪに流れる状態に至る。
　尚、図８では、クロック信号ＣＬＫ＿Ｎに同期してブースト電圧ＶＢＳＴが概略矩形波状に変化しているが、実際には、図１５に示す如く、クロック信号ＣＬＫ＿Ｎにダウンエッジに同期してブースト電圧ＶＢＳＴが基準電圧ＶＲＥＧを起点に電圧ＶＢＳＴ＿ＡＤＪより高い電圧まで上昇した後、調整用電流ＩＡＤＪの引き込みを経てブースト電圧ＶＢＳＴが電圧ＶＢＳＴ＿ＡＤＪに収束する。“ＶＢＳＴ＝ＶＢＳＴ＿ＡＤＪ”の状態は、調整用トランジスタＭＡＤＪのドレイン電流が定電流ＩＣＣと一致する状態（即ち、“ＩＡＤＪ＝０”の状態）に相当する。電圧ＶＢＳＴ＿ＡＤＪは、調整回路２２によって調整された後のブースト電圧ＶＢＳＴに相当する。
　このように、本実施形態では、ブースト電圧ＶＢＳＴに応じた調整用電流ＩＡＤＪをブーストラインＬＮＢＳＴから引き込むことでブースト電圧ＶＢＳＴを調整し、リード動作において、調整されたブースト電圧ＶＢＳＴをリード用電圧ＶＲＤとしてトランジスタＭ１及びＭ２の各ゲートに供給する。メモリセル１０［ｉ］に注目すれば、メモリセル１０［ｉ］に対するリード期間に相当する期間Ｐｂ（図８参照）において、基準電圧ＶＲＥＧより高められたブースト電圧ＶＢＳＴが調整回路２２により調整され、調整後のブースト電圧ＶＢＳＴがゲート電圧ＶＯＴＰＧ［ｉ］として且つリード用電圧ＶＲＤとしてメモリセル１０［ｉ］内のトランジスタＭ１及びＭ２の各ゲートに供給される。これにより、リード動作におけるドレイン電流ＩＤ１又はＩＤ２の適正化が図られ、省電力化、延いては、周辺回路の省サイズ化及び不揮発性メモリの特性改善も図られる。
　特に、トランジスタＭ１又はＭ２の構成素子と同じ素子により構成された調整用トランジスタＭＡＤＪを調整回路２２に設け、調整用トランジスタＭＡＤＪのゲート－ソース間にブースト電圧ＶＢＳＴを与えた状態で調整用トランジスタＭＡＤＪに定電流ＩＣＣが流れるようブースト電圧ＶＢＳＴを調整する。これにより、素子ばらつきや温度変化等に抗して、リード動作におけるドレイン電流ＩＤ１又はＩＤ２の適正化が図られる。即ち例えば、図１４Ａの構成が採用された場合にあっては、調整されたブースト電圧ＶＢＳＴをゲートにて受けたトランジスタＭ１又はＭ２において、定電流ＩＣＣと同じ大きさのドレイン電流が流れることになる（誤差を無視）。つまり、素子ばらつきや温度変化等に抗して、リード動作におけるドレイン電流ＩＤ１又はＩＤ２の大きさを常に定電流ＩＣＣのそれと同じにすることができる。故に、定電流ＩＣＣの値をリード動作におけるドレイン電流ＩＤ１又はＩＤ２の適正値に設定しておけば良い。図１４Ｂの構成が採用された場合も同様である。但し、図１４Ｂの構成が採用された場合、複数の単位トランジスタＭｕの並列回路に定電流ＩＣＣが流れることを考慮して定電流ＩＣＣの値が設定される。図１４Ａの構成が採用された場合と比べ、図１４Ｂの構成を採用すれば、期間Ｐｂにおいてブースト電圧ＶＢＳＴが速やかに安定電圧ＶＢＳＴ＿ＡＤＪに収束する。
＜＜第２実施形態＞＞
　本開示の第２実施形態を説明する。第２実施形態は第１実施形態を基礎とする実施形態であり、第２実施形態において特に述べない事項に関しては、矛盾の無い限り、第１実施形態の記載が第２実施形態にも適用される。第２実施形態の記載を解釈するにあたり、第１及び第２実施形態間で矛盾する事項については第２実施形態の記載が優先されて良い。
　第２実施形態では、メモリセル１０又は１０［ｉ］の初期状態（即ちプログラム動作が一切実行されていない状態）において、メモリセル１０又は１０［ｉ］に“０”の初期値を記憶させる。これを実現すべく、第２実施形態では、トランジスタＭ１の構成とトランジスタＭ２の構成を異ならせる。
　第２実施形態に係るメモリセル１０［ｉ］の構成例を図１６に示す。メモリセル１０［ｉ］では、トランジスタＭ１を１つの単位トランジスタＭｕにて構成し、トランジスタＭ２をｎ個の単位トランジスタＭｕの並列回路にて構成する。ここで、ｎは２以上の任意の整数である。但し、図１６では“ｎ＝４”である場合の構成例が示されている。図１６のメモリセル１０［ｉ］に含まれる計（ｎ＋１）個の単位トランジスタＭｕは、互いに同じ構造を有するＮチャネル型のＭＯＳＦＥＴである。“ｎ＝４”である場合において、メモリセル１０［ｉ］に含まれる５つの単位トランジスタＭｕを第１～第５単位トランジスタＭｕと称した場合、トランジスタＭ１は第１単位トランジスタＭｕそのものであり、トランジスタＭ２は第２～第５単位トランジスタＭｕの並列回路にて構成される。より具体的には、第２～第５単位トランジスタＭｕの各ゲートは互いに共通接続されてトランジスタＭ２のゲートを構成し、第２～第５単位トランジスタＭｕの各ドレインは互いに共通接続されてトランジスタＭ２のドレインを構成し、且つ、第２～第５単位トランジスタＭｕの各ソースは互いに共通接続されてトランジスタＭ２のソースを構成する。
　このような構成によれば、メモリセル１０［ｉ］の初期状態（即ちプログラム動作が一切実行されていない状態）において、リード動作を行ったとき、トランジスタＭ２のドレイン電流ＩＤ２はトランジスタＭ１のドレイン電流ＩＤ１のｎ倍になり（但し誤差を無視）、リード動作にて“０”の値がメモリセル１０［ｉ］から読み出される（即ちセンスアンプＳＡＭＰから“０”の値を表す信号ＤＯＵＴが出力される）。
　第２実施形態では、プログラム動作として第１プログラム動作（図１１参照）が実行されることは無く、プログラム動作は第２プログラム動作（図１２参照）に限定される。故に、記憶回路１からスイッチＳＷ１が削除される、或いは、スイッチＳＷ１はオフに固定される。
　第２実施形態に係る記憶回路１において、図１２に示すスイッチ状態にて第２プログラム動作が実行されるとき、ラインＬＮＳから電極Ｅ２ｂ及びＥ２ａ並びにスイッチＳＷ２を通じグランドに向けて電流が流れる。この電流が流れる過程で、トランジスタＭ２にホットキャリアが注入されてトランジスタＭ２の特性（トランジスタＭ２を構成する各単位トランジスタＭｕの特性）が変化してゆき、トランジスタＭ２のゲート閾電圧が増大してゆく。トランジスタＭ２のゲート閾電圧を十分に増大させるだけの時間分、プログラム期間を維持した後、第２プログラム動作を終える。尚、第２プログラム動作のプログラム期間においてラインＬＮＤ１はハイインピーダンス状態とされており、電極Ｅ１ａ及びＥ１ｂ間に電流は流れない。メモリセル１０［ｉ］に対して第２プログラム動作を実行した後、メモリセル１０［ｉ］に対してリード動作を行ったとき、第２プログラム動作によるトランジスタＭ２のゲート閾電圧の増加に伴い、当該リード動作において“ＩＤ２＜ＩＤ１”となり、結果、第２の値（１）を表す信号ＤＯＵＴが出力される、即ちメモリセル１０［ｉ］に記憶された“１”のデータ（値）が読み出される。
　第２実施形態における調整回路２２の構成は第１実施形態と同様であり、調整用トランジスタＭＡＤＪは、１つの単位トランジスタＭｕにて構成される又は複数の単位トランジスタＭｕの並列回路にて構成される。このため、第１実施形態で示した作用及び効果が第２実施形態でも得られる。
　尚、トランジスタＭ２をｎ個の単位トランジスタＭｕの並列回路にて構成する代わりに、以下のようにしても良い。即ち例えば、単位トランジスタＭｕにてトランジスタＭ１を構成しつつ、トランジスタＭ２としてのＭＯＳＦＥＴのゲート幅をトランジスタＭ１としてのＭＯＳＦＥＴ（従って単位トランジスタＭｕとしてのＭＯＳＦＥＴ）のゲート幅よりも大きくすることにより、初期状態でのリード動作にて“ＩＤ２＞ＩＤ１”を確保しても良い。
＜＜変形等＞＞
　以下、第１又は第２実施形態に適用可能な変形例、応用例などを説明する。
　上述の動作例では、第１の値が“０”であって且つ第２の値が“１”であることを想定しているが、第１及び第２の値が相違する限り、第１及び第２の値は任意である。また、第１の値に対応付けられた信号ＤＯＵＴがハイレベルの信号となるように且つ第２の値に対応付けられた信号ＤＯＵＴがローレベルの信号となるように、回路を構成しても良い。
　本開示に係る不揮発性メモリ（記憶回路１）を、所定の機能動作を実現する任意の回路又は装置に組み込むことができる。不揮発性メモリが組み込まれた回路又は装置に対して電源電圧が供給されて当該回路又は当該装置が起動すると、当該回路又は当該装置は、不揮発性メモリに記憶されたデータをリード動作により読み出して、読み出したデータに応じて所定の機能動作を実現する。例えば、トリミングデータに応じて増幅率を可変させることのできる増幅回路（不図示）に不揮発性メモリ（記憶回路１）を組み込み、不揮発性メモリにて記憶される１以上のデータをトリミングデータとして増幅回路に供給することで当該増幅回路の増幅率を最適に調整する、といったことができる。また、ＤＣ／ＤＣコンバータ用の半導体集積回路、モータドライバ用の半導体集積回路など、様々な用途の半導体集積回路に対して本開示に係る不揮発性メモリを組み込むことができる。上記増幅回路は、これらの半導体集積回路に設けられる回路の例である。
　各実施形態に示されたＦＥＴ（電界効果トランジスタ）のチャネルの種類は例示であり、Ｎチャネル型のＦＥＴがＰチャネル型のＦＥＴに変更されるように、或いは、Ｐチャネル型のＦＥＴがＮチャネル型のＦＥＴに変更されるように、ＦＥＴを含む回路の構成は変形され得る。
　不都合が生じない限り、上述の任意のトランジスタは、任意の種類のトランジスタであって良い。例えば、ＭＯＳＦＥＴとして上述された任意のトランジスタを、不都合が生じない限り、接合型ＦＥＴ、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第１電極、第２電極及び制御電極を有する。ＦＥＴにおいては、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。ＩＧＢＴにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。ＩＧＢＴに属さないバイポーラトランジスタにおいては、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
　本開示の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本開示の実施形態の例であって、本開示ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。
＜＜付記＞＞
　上述の実施形態にて具体化された技術的思想について考察する。
　本開示に係る不揮発性メモリは、第１トランジスタ及び第２トランジスタを有するメモリセルと、前記第１トランジスタ及び前記第２トランジスタの各ゲートにリード用電圧を供給するよう構成された駆動回路と、前記リード用電圧が供給されるリード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力するよう構成された信号出力回路と、を備え、前記駆動回路は、所定の基準電圧を昇圧することでブーストラインにブースト電圧を発生させるよう構成された昇圧回路と、前記ブースト電圧に応じた調整用電流を前記ブーストラインから引き込むことで前記ブースト電圧を調整するよう構成された調整回路と、を有し、前記リード動作において、調整された前記ブースト電圧を前記リード用電圧として前記第１トランジスタ及び前記第２トランジスタの各ゲートに供給するよう構成された構成（第１の構成）である。
　上記第１の構成に係る不揮発性メモリにおいて、前記調整回路は、前記ブーストラインに接続されたゲートを有する調整用トランジスタを有し、前記調整用トランジスタには前記ブースト電圧に応じたドレイン電流が流れ、前記調整用電流は前記調整用トランジスタのドレイン電流に応じた大きさを持つ構成（第２の構成）であっても良い。
　上記第２の構成に係る不揮発性メモリにおいて、前記ブースト電圧が高いほど、前記調整用トランジスタのドレイン電流は大きく、前記調整用トランジスタのドレイン電流が大きいほど、前記調整用電流は大きい構成（第３の構成）であっても良い。
　上記第３の構成に係る不揮発性メモリにおいて、前記調整回路は、前記調整用電流に比例する第１電流と所定の第２電流との和が前記調整用トランジスタのドレインに供給されるよう構成され、前記ブーストラインからの前記調整用電流の引き込みに伴う前記ブースト電圧の低下に基づき前記調整用トランジスタのドレイン電流が減少する際、その減少分だけ前記第１電流が減少し、結果、前記調整用電流も減少する構成（第４の構成）であっても良い。
　上記第４の構成に係る不揮発性メモリにおいて、前記調整回路は、前記第１電流を前記調整用トランジスタのドレインに向けて出力する一方で前記第１電流に比例する電流を所定ラインに発生させるよう構成された第１カレントミラー回路と、前記所定ラインに流れる電流に比例する電流を前記調整用電流として発生させて前記調整用電流を前記ブーストラインから引き込むよう構成された第２カラントミラー回路と、前記第２電流を定電流として前記調整用トランジスタのドレインに向けて出力するよう構成された定電流回路と、を有する構成（第５の構成）であっても良い。
　上記第２～第５の構成の何れかに係る不揮発性メモリにおいて、前記調整用トランジスタは、前記第１トランジスタを構成する又は前記２トランジスタを構成するＭＯＳＦＥＴと、同じ構造を有するＭＯＳＦＥＴにより構成される構成（第６の構成）であっても良い。
　上記第１～第６の構成の何れかに係る不揮発性メモリにおいて、前記昇圧回路は、コンデンサとスイッチを用いて前記基準電圧を昇圧するよう構成されたチャージポンプ回路により構成される構成（第７の構成）であっても良い。
　上記第１～第７の構成の何れかに係る不揮発性メモリにおいて、前記信号出力回路は、前記リード動作において、前記第２トランジスタのドレイン電流が前記第１トランジスタのドレイン電流よりも大きいとき、前記第１の値に対応付けられた信号を出力するよう、前記第１トランジスタのドレイン電流が前記第２トランジスタのドレイン電流よりも大きいとき、前記第２の値に対応付けられた信号を出力するよう構成された構成（第８の構成）であっても良い。
　上記第８の構成に係る不揮発性メモリにおいて、前記第１及び第２トランジスタの一方を対象にホットキャリアを注入することで対象となったトランジスタのゲート閾電圧を増大させるプログラム動作を実行可能であり、前記プログラム動作後に実行される前記リード動作においては、前記第１及び第２トランジスタの内、ホットキャリアの注入の対象となった一方のトランジスタのゲート閾電圧の増大に伴い、他方のトランジスタのドレイン電流が前記一方のトランジスタのドレイン電流よりも大きい構成（第９の構成）であっても良い。
　上記第８の構成に係る不揮発性メモリにおいて、前記第２トランジスタにホットキャリアを注入することで前記第２トランジスタのゲート閾電圧を増大させるプログラム動作を実行可能であり、前記プログラム動作前に実行される前記リード動作においては、前記第２トランジスタのドレイン電流が前記第１トランジスタのドレイン電流よりも大きく、前記プログラム動作後に実行される前記リード動作においては、前記プログラム動作による前記第２トランジスタのゲート閾電圧の増大に伴い、前記第１トランジスタのドレイン電流が前記第２トランジスタのドレイン電流よりも大きい構成（第１０の構成）であっても良い。
　本開示に係る他の不揮発性メモリは、第１トランジスタ及び第２トランジスタを有するメモリセルと、前記第１トランジスタ及び前記第２トランジスタの各ゲートにリード用電圧を供給可能に構成される駆動回路と、前記リード用電圧が供給されるリード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力可能に構成される信号出力回路と、を備え、前記駆動回路は、所定の基準電圧を昇圧することでブーストラインにブースト電圧を発生可能に構成される昇圧回路と、前記ブースト電圧に応じた調整用電流を前記ブーストラインから引き込むことで前記ブースト電圧を調整可能に構成される調整回路と、を有し、前記リード動作が行われる場合、当該リード動作において、調整された前記ブースト電圧を前記リード用電圧として前記第１トランジスタ及び前記第２トランジスタの各ゲートに供給する構成（第１１の構成）である。
　　１　記憶回路
　１０、１０［ｉ］　メモリセル
　２０　駆動回路
　３０　信号出力回路
　４０　制御回路
　２１　昇圧回路
　２２　調整回路
　２３　ゲート電圧供給回路
　Ｍ１　トランジスタ（第１トランジスタ）
　Ｍ２　トランジスタ（第２トランジスタ）
ＭＡＤＪ　調整用トランジスタ
ＶＲＥＧ　基準電圧
ＶＢＳＴ　ブースト電圧
ＬＮＢＳＴ　ブーストライン

Claims (11)

  1. 　第１トランジスタ及び第２トランジスタを有するメモリセルと、
    　前記第１トランジスタ及び前記第２トランジスタの各ゲートにリード用電圧を供給するよう構成された駆動回路と、
    　前記リード用電圧が供給されるリード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力するよう構成された信号出力回路と、を備え、
    　前記駆動回路は、所定の基準電圧を昇圧することでブーストラインにブースト電圧を発生させるよう構成された昇圧回路と、前記ブースト電圧に応じた調整用電流を前記ブーストラインから引き込むことで前記ブースト電圧を調整するよう構成された調整回路と、を有し、前記リード動作において、調整された前記ブースト電圧を前記リード用電圧として前記第１トランジスタ及び前記第２トランジスタの各ゲートに供給するよう構成される
    、不揮発性メモリ。
  2. 　前記調整回路は、前記ブーストラインに接続されたゲートを有する調整用トランジスタを有し、
    　前記調整用トランジスタには前記ブースト電圧に応じたドレイン電流が流れ、
    　前記調整用電流は前記調整用トランジスタのドレイン電流に応じた大きさを持つ
    、請求項１に記載の不揮発性メモリ。
  3. 　前記ブースト電圧が高いほど、前記調整用トランジスタのドレイン電流は大きく、
    　前記調整用トランジスタのドレイン電流が大きいほど、前記調整用電流は大きい
    、請求項２に記載の不揮発性メモリ。
  4. 　前記調整回路は、前記調整用電流に比例する第１電流と所定の第２電流との和が前記調整用トランジスタのドレインに供給されるよう構成され、
    　前記ブーストラインからの前記調整用電流の引き込みに伴う前記ブースト電圧の低下に基づき前記調整用トランジスタのドレイン電流が減少する際、その減少分だけ前記第１電流が減少し、結果、前記調整用電流も減少する
    、請求項３に記載の不揮発性メモリ。
  5. 　前記調整回路は、
    　前記第１電流を前記調整用トランジスタのドレインに向けて出力する一方で前記第１電流に比例する電流を所定ラインに発生させるよう構成された第１カレントミラー回路と、
    　前記所定ラインに流れる電流に比例する電流を前記調整用電流として発生させて前記調整用電流を前記ブーストラインから引き込むよう構成された第２カラントミラー回路と、
    　前記第２電流を定電流として前記調整用トランジスタのドレインに向けて出力するよう構成された定電流回路と、を有する
    、請求項４に記載の不揮発性メモリ。
  6. 　前記調整用トランジスタは、前記第１トランジスタを構成する又は前記２トランジスタを構成するＭＯＳＦＥＴと、同じ構造を有するＭＯＳＦＥＴにより構成される
    、請求項２～５の何れかに記載の不揮発性メモリ。
  7. 　前記昇圧回路は、コンデンサとスイッチを用いて前記基準電圧を昇圧するよう構成されたチャージポンプ回路により構成される
    、請求項１～６の何れかに記載の不揮発性メモリ。
  8. 　前記信号出力回路は、前記リード動作において、前記第２トランジスタのドレイン電流が前記第１トランジスタのドレイン電流よりも大きいとき、前記第１の値に対応付けられた信号を出力するよう、前記第１トランジスタのドレイン電流が前記第２トランジスタのドレイン電流よりも大きいとき、前記第２の値に対応付けられた信号を出力するよう構成される
    、請求項１～７の何れかに記載の不揮発性メモリ。
  9. 　前記第１及び第２トランジスタの一方を対象にホットキャリアを注入することで対象となったトランジスタのゲート閾電圧を増大させるプログラム動作を実行可能であり、
    　前記プログラム動作後に実行される前記リード動作においては、前記第１及び第２トランジスタの内、ホットキャリアの注入の対象となった一方のトランジスタのゲート閾電圧の増大に伴い、他方のトランジスタのドレイン電流が前記一方のトランジスタのドレイン電流よりも大きい
    、請求項８に記載の不揮発性メモリ。
  10. 　前記第２トランジスタにホットキャリアを注入することで前記第２トランジスタのゲート閾電圧を増大させるプログラム動作を実行可能であり、
    　前記プログラム動作前に実行される前記リード動作においては、前記第２トランジスタのドレイン電流が前記第１トランジスタのドレイン電流よりも大きく、
    　前記プログラム動作後に実行される前記リード動作においては、前記プログラム動作による前記第２トランジスタのゲート閾電圧の増大に伴い、前記第１トランジスタのドレイン電流が前記第２トランジスタのドレイン電流よりも大きい
    、請求項８に記載の不揮発性メモリ。
  11. 　第１トランジスタ及び第２トランジスタを有するメモリセルと、
    　前記第１トランジスタ及び前記第２トランジスタの各ゲートにリード用電圧を供給可能に構成される駆動回路と、
    　前記リード用電圧が供給されるリード動作において、前記第１及び第２トランジスタの各ドレイン電流に基づき、第１の値に対応付けられた信号又は第２の値に対応付けられた信号を出力可能に構成される信号出力回路と、を備え、
    　前記駆動回路は、所定の基準電圧を昇圧することでブーストラインにブースト電圧を発生可能に構成される昇圧回路と、前記ブースト電圧に応じた調整用電流を前記ブーストラインから引き込むことで前記ブースト電圧を調整可能に構成される調整回路と、を有し、前記リード動作が行われる場合、当該リード動作において、調整された前記ブースト電圧を前記リード用電圧として前記第１トランジスタ及び前記第２トランジスタの各ゲートに供給する
    、不揮発性メモリ。
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