JP2005267789A - 半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、ＮＡＮＤセル型ＥＥＰＲＯＭにおいて、高い信頼性を確保できるようにするためのものである。
【解決手段】たとえば、ＮＡＮＤセル型ＥＥＰＲＯＭの読み出し昇圧回路２２に、電流トリミング機能を備える定電流回路３０を設ける。この定電流回路３０によって、定電流の精度を向上させる。これにより、データの読み出し時およびベリファイ読み出し時に、ワード線バイアス回路２０および選択ゲートバイアス回路２１に供給される読み出し昇圧回路２２の出力（昇圧電圧）の精度の向上を図る。同様に、データの書き込み時に、ソース線バイアス回路１９に供給される読み出し昇圧回路２２の出力の精度の向上を図る構成とされている。
【選択図】 図１

Description

本発明は、半導体記憶装置に関するもので、特に、電源系などに用いて好適な、電流トリミング機能を備える定電流回路が設けられてなる、ＮＡＮＤセル型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）に関する。

従来、不揮発性の半導体記憶装置として、ＮＡＮＤセル型ＥＥＰＲＯＭがよく知られている（たとえば、特許文献１参照）。通常、ＮＡＮＤセル型ＥＥＰＲＯＭの電源系などには、電圧を電流に変換する電圧−電流変換回路が設けられている。

近年、電圧−電流変換回路としては、電流トリミング機能を備える定電流回路が注目されている（たとえば、特許文献２参照）。また、このような電流トリミング機能を備える定電流回路の、半導体記憶装置の電源系などへの適用も検討されている。

しかしながら、電流トリミング機能を備える定電流回路の、ＮＡＮＤセル型ＥＥＰＲＯＭの電源系などへの適用が検討されてはいるものの、未だ実用化には至っていない。
特開平１０−２７５４８１号 特開平１１−３４６１２７号

本発明は、電源電圧やしきい値の変動に強く、発生する動作電圧の精度を向上させることが可能で、高い信頼性を確保できる半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、少なくとも１つの半導体メモリセルを含むメモリセル部と、前記メモリセル部に対して所定の動作を実行する際の、基準となる動作電圧を発生する電圧発生回路と、前記電圧発生回路に定電流を供給するための、電流トリミング動作が可能な定電流回路とを具備したことを特徴とする半導体記憶装置が提供される。

この発明によれば、定電流の精度を高くすることが可能となる結果、電源電圧やしきい値の変動に強く、発生する動作電圧の精度を向上させることが可能で、高い信頼性を確保できる半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。

［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、ＮＡＮＤセル型ＥＥＰＲＯＭ（半導体記憶装置）の基本構成を示すものである。電源系（電圧発生回路）の一例として、ここでは、電源電圧（ＶＣＣ）よりも高い昇圧電圧を発生する読み出し昇圧回路に、電流トリミング機能を備える定電流回路を適用した場合について説明する。

たとえば、メモリセル部としてのメモリセルアレイ１１Ａ，１１Ｂには、それぞれ、行方向および列方向に沿って複数のＮＡＮＤセル（半導体メモリセル）が配置されている。これらメモリセルアレイ１１Ａ，１１Ｂは、オープンビット線方式である。そのため、メモリセルアレイ１１Ａ，１１Ｂの相互間には、データの書き込み，読み出しを行うための、ラッチ回路を兼用するセンスアンプ回路１２が配置されている。このセンスアンプ回路１２は、上記メモリセルアレイ１１Ａ，１１Ｂの各ビット線に接続されている。

ロウデコーダ１３Ａ，１３Ｂは、それぞれ、上記メモリセルアレイ１１Ａ，１１Ｂに接続されている。カラムデコーダ１４は、上記センスアンプ回路１２に接続されている。アドレス信号Ａｄｄを保持するアドレスバッファ１５は、上記ロウデコーダ１３Ａ，１３Ｂおよび上記カラムデコーダ１４に接続されている。上記ロウデコーダ１３Ａ，１３Ｂは、上記アドレスバッファ１５から供給されるアドレス信号Ａｄｄにしたがってワード線や選択ゲートを選択する。上記カラムデコーダ１４は、上記アドレスバッファ１５から供給されるアドレス信号Ａｄｄにしたがってビット線を選択する。

上記センスアンプ回路１２には、入出力データを増幅するためのＩ／Ｏセンスアンプ１６が接続されている。このＩ／Ｏセンスアンプ１６には、チップ外部との間でデータの入出力を行う入出力バッファ１７が接続されている。さらに、上記メモリセルアレイ１１Ａ，１１Ｂには、基板電位を制御する基板電位制御回路１８が接続されている。また、上記メモリセルアレイ１１Ａ，１１Ｂには、ソース線に電位を供給するソース線バイアス回路１９が接続されている。このソース線バイアス回路１９は、データの読み出し時およびベリファイ読み出し時にソース線を接地し、データの書き込み時にソース線を書き込み非選択電位に設定する。

上記ロウデコーダ１３Ａ，１３Ｂには、ワード線に電位を供給するワード線バイアス回路２０が接続されている。また、上記ロウデコーダ１３Ａ，１３Ｂには、選択ゲートに電位を供給する選択ゲートバイアス回路２１が接続されている。上記ワード線バイアス回路２０、上記選択ゲートバイアス回路２１、および、上記ソース線バイアス回路１９には、電圧発生回路としての読み出し昇圧回路２２が接続されている。この読み出し昇圧回路２２には、電流トリミング機能を備える定電流回路３０が設けられている。上記読み出し昇圧回路２２は、上記定電流回路３０の出力（定電流）をもとに、データの読み出し時およびベリファイ読み出し時に選択ゲートと制御ゲートとにそれぞれ印加する、電源電圧ＶＣＣよりも高い昇圧電圧（たとえば、４．５Ｖおよび６Ｖ）を発生する。すなわち、データの読み出し時およびベリファイ読み出し時、上記ワード線バイアス回路２０および上記選択ゲートバイアス回路２１には昇圧電圧が供給される。一方、データの書き込み時には、読み出し昇圧回路２２の出力としての昇圧電圧が、上記ソース線バイアス回路１９に供給される。

制御回路２３は、上記ソース線バイアス回路１９、上記選択ゲートバイアス回路２１、上記読み出し昇圧回路２２、および、上記基板電圧制御回路１８などを制御する。これにより、データの書き込み，読み出し，ベリファイ，消去などの所定の動作が実現される。

図２は、上記した電流トリミング機能を備える定電流回路３０の基本構成を示すものである。本実施形態の場合、上記定電流回路３０は、たとえば図２に示すように、電流源発生回路部３１、電流変換回路部３２、および、電流測定回路部３３を有して構成されている。

すなわち、上記電流源発生回路部３１は、たとえば、オペアンプＯＰ１とｐチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタＭＰ１と可変抵抗器Ｒｂとからなるフィードバック回路によって構成されている。上記オペアンプＯＰ１の非反転入力端（＋）には、たとえば、１．２Ｖの定電圧源（図示していない）からの基準電圧ＶＲＥＦが供給されている。一方、オペアンプＯＰ１の反転入力端（−）には、後述するモニタ電圧ＭＯＮが供給されている。そして、上記オペアンプＯＰ１の出力端には、上記ｐチャネル型ＭＯＳトランジスタＭＰ１のゲートが接続されている。つまり、このオペアンプＯＰ１は、たとえば、上記基準電圧ＶＲＥＦと上記モニタ電圧ＭＯＮとの電位が等しくなるように、上記ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート電圧を制御する。なお、このオペアンプＯＰ１は、たとえば図３に示すように、ペア・トランジスタ（この場合、ｐチャネル型ＭＯＳトランジスタＭＰａ，ＭＰｂおよびｎチャネル型ＭＯＳトランジスタＭＮａ，ＭＮｂ）を含む周知の構成とされている。

上記ｐチャネル型ＭＯＳトランジスタＭＰ１のソースには、電源電圧ＶＤＤが接続されている。また、ドレインには、上記可変抵抗器Ｒｂの一端が接続されている。そして、上記ｐチャネル型ＭＯＳトランジスタＭＰ１と上記可変抵抗器Ｒｂとの接続点に、上記オペアンプＯＰ１の反転入力端が接続されている。つまり、上記オペアンプＯＰ１へは、上記モニタ電圧ＭＯＮとして、上記ｐチャネル型ＭＯＳトランジスタＭＰ１と上記可変抵抗器Ｒｂとの接続点の電位が供給されるようになっている。

上記可変抵抗器Ｒｂは、抵抗値をビット数に応じてトリミングすることが可能な抵抗器（たとえば、ラダー型抵抗器）によって構成されている。この可変抵抗器Ｒｂの他端は、接地電位ＶＳＳに接続されている。

上記電流変換回路部３２は、たとえば、上記ｐチャネル型ＭＯＳトランジスタＭＰ１にカレントミラー接続されたｐチャネル型ＭＯＳトランジスタＭＰ２と、このｐチャネル型ＭＯＳトランジスタＭＰ２にダイオード接続されたｎチャネル型ＭＯＳトランジスタＭＮ１とを含んで構成されている。すなわち、上記ｐチャネル型ＭＯＳトランジスタＭＰ２のソースには、電源電圧ＶＤＤが接続されている。また、ドレインには、上記ｎチャネル型ＭＯＳトランジスタＭＮ１のゲートおよびドレインが接続されている。上記ｎチャネル型ＭＯＳトランジスタＭＮ１のソースは、接地電位ＶＳＳに接続されている。

上記電流測定回路部３３は、たとえば、上記ｎチャネル型ＭＯＳトランジスタＭＮ１と、このｎチャネル型ＭＯＳトランジスタＭＮ１にカレントミラー接続されたｎチャネル型ＭＯＳトランジスタＭＮ２と、このｎチャネル型ＭＯＳトランジスタＭＮ２に流れる電流（Ｉｃ）をチップ外部より制御するための外部パッドＰＡＤとを有して構成されている。すなわち、上記ｎチャネル型ＭＯＳトランジスタＭＮ２のゲートは、上記ｐチャネル型ＭＯＳトランジスタＭＰ２のドレインと上記ｎチャネル型ＭＯＳトランジスタＭＮ１のゲートおよびドレインとに接続されている。また、このｎチャネル型ＭＯＳトランジスタＭＮ２のドレインは上記外部パッドＰＡＤに、ソースは接地電位ＶＳＳに接続されている。

このような構成において、上記ｐチャネル型ＭＯＳトランジスタＭＰ１を流れる電流Ｉａは、
ＭＯＮ／Ｒｂ＝ＶＲＥＦ／Ｒｂ
となる。ただし、Ｒｂは上記可変抵抗器Ｒｂの抵抗値である。

たとえば、上記ｐチャネル型ＭＯＳトランジスタＭＰ２のゲート長（Ｌ）とゲート幅（Ｗ）との比（Ｌ／Ｗ）を、上記ｐチャネル型ＭＯＳトランジスタＭＰ１と同じにしたとする。上記電流Ｉａは、上記ｐチャネル型ＭＯＳトランジスタＭＰ２によってミラーされる。よって、上記ｐチャネル型ＭＯＳトランジスタＭＰ２および上記ｎチャネル型ＭＯＳトランジスタＭＮ１に流れる電流Ｉｂも、ＶＲＥＦ／Ｒｂになる。

このときの、上記ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート長とゲート幅との比Ｌ／Ｗを、上記ｐチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ２と同じにしたとする。すると、上記ｎチャネル型ＭＯＳトランジスタＭＮ１のゲート電圧、つまり、バイアスノード（ＢＩＡＳＮ）は、上記ｎチャネル型ＭＯＳトランジスタＭＮ１にＶＲＥＦ／Ｒｂなる電流Ｉｂを流すためのバイアス電圧となる。

ここで、上記可変抵抗器Ｒｂは、通常、抵抗値にばらつきがある。また、上記オペアンプＯＰ１を構成するぺア・トランジスタＭＰａ，ＭＰｂおよびＭＮａ，ＭＮｂや、カレントミラー用の上記ｐチャネル型ＭＯＳトランジスタ（ミラー・トランジスタ）ＭＰ１，ＭＰ２は、通常、しきい値にばらつきがある。このため、上記バイアスノード（ＢＩＡＳＮ）が、必ずしもＶＲＥＦ／Ｒｂなる電流Ｉｂを流すためのバイアス電圧になる保障はない。つまり、上記可変抵抗器Ｒｂの抵抗値のばらつき、上記オペアンプＯＰ１を構成するぺア・トランジスタのしきい値のばらつき、カレントミラー用のミラー・トランジスタのしきい値のばらつきの影響により、定電流の精度が悪化する。

そこで、定電流の精度を向上させるためのテストとして、上記バイアス電圧ＢＩＡＳＮを上記ｎチャネル型ＭＯＳトランジスタＭＮ２のゲート電圧とし、かつ、上記ｎチャネル型ＭＯＳトランジスタＭＮ２のドレインに対し、上記外部パッドＰＡＤより所望の電圧を与える。そして、上記ｎチャネル型ＭＯＳトランジスタＭＮ２に流れる電流Ｉｃの値を測定する。また、その測定値に応じて、上記可変抵抗器Ｒｂのトリミングを変化させる。つまり、上記電流Ｉｃの値が、上記所望の電圧によって設定しようとする設定値（定電流）になるように、上記可変抵抗器Ｒｂの抵抗値を変化させる。このようにして、抵抗値をトリミングしながら、電流Ｉｃの測定を繰り返す。これにより、上記バイアスノード（ＢＩＡＳＮ）を、ＶＲＥＦ／Ｒｂなる電流Ｉｂを流すためのバイアス電圧として保障することが可能となる。

このテスト方式の場合、直接、電流値を測定するようにしているので、定電流の精度が非常に高い。すなわち、上記可変抵抗器Ｒｂの抵抗値のばらつき、上記オペアンプＯＰ１を構成するぺア・トランジスタのしきい値のばらつき、カレントミラー用のミラー・トランジスタのしきい値のばらつきに影響されることなく、定電流の精度を向上できる。したがって、このような定電流回路３０を読み出し昇圧回路２２に設けることにより、読み出し昇圧回路２２の出力（昇圧電圧）の精度を向上させることが可能となる。その結果、ＮＡＮＤセル型ＥＥＰＲＯＭとして、高い信頼性を確保できるようになる。

［第２の実施形態］
図４は、この発明の第２の実施形態にしたがった、電流トリミング機能を備える定電流回路３０Ａの基本構成を示すものである。ここでは、自動テスト可能に構成した場合について説明する。なお、図２と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、上記定電流回路３０Ａは、電流源発生回路部３１、電流変換回路部３２、電流測定回路部３３ａ、および、比較回路部３４を有して構成されている。すなわち、上記電流源発生回路部３１は、たとえば図２に示したように、オペアンプ（第１のオペアンプ）ＯＰ１とｐチャネル型ＭＯＳトランジスタＭＰ１と可変抵抗器Ｒｂとからなるフィードバック回路によって構成されている。上記電流変換回路部３２は、たとえば図２に示したように、上記ｐチャネル型ＭＯＳトランジスタＭＰ１にカレントミラー接続されたｐチャネル型ＭＯＳトランジスタＭＰ２と、このｐチャネル型ＭＯＳトランジスタＭＰ２にダイオード接続されたｎチャネル型ＭＯＳトランジスタＭＮ１とを含んで構成されている。

上記電流測定回路部３３ａは、たとえば図４に示すように、ダイオード接続されたｎチャネル型ＭＯＳトランジスタＭＮＰＡＤと、このｎチャネル型ＭＯＳトランジスタＭＮＰＡＤに流れる電流Ｉｃ’をチップ外部より制御するための外部パッドＰＡＤとを有して構成されている。すなわち、上記ｎチャネル型ＭＯＳトランジスタＭＮＰＡＤのゲートおよびドレインは上記外部パッドＰＡＤに、ソースは接地電位ＶＳＳに接続されている。この電流測定回路部３３ａでは、バイアス電圧（第２のバイアス電圧）ＢＩＡＳＮＰＡＤが生成される。上記バイアス電圧ＢＩＡＳＮＰＡＤは、上記外部パッドＰＡＤに所望の電圧を与えることにより、上記ｎチャネル型ＭＯＳトランジスタＭＮＰＡＤに流れる電流Ｉｃ’の値が、上記所望の電圧によって設定しようとする設定値（定電流）になるときの電圧である。

上記比較回路部３４は、たとえば、オペアンプ（第２のオペアンプ）ＯＰ２と第１，第２のインバータ回路ＩＮＶ１，ＩＮＶ２とを有して構成されている。上記オペアンプＯＰ２の非反転入力端は、上記電流変換回路部３２の、上記ｐチャネル型ＭＯＳトランジスタＭＰ２のドレインと上記ｎチャネル型ＭＯＳトランジスタＭＮ１のゲートおよびドレインとの接続点に接続されている。これにより、上記オペアンプＯＰ２の非反転入力端には、上記電流変換回路部３２で生成されるバイアス電圧（第１のバイアス電圧）ＢＩＡＳＮが供給されるようになっている。一方、上記オペアンプＯＰ２の反転入力端は、上記電流測定回路部３３ａの、上記外部パッドＰＡＤと上記ｎチャネル型ＭＯＳトランジスタＭＮＰＡＤのゲートおよびドレインとの接続点に接続されている。これにより、上記オペアンプＯＰ２の反転入力端には、上記電流測定回路部３３ａで生成される、上記ｎチャネル型ＭＯＳトランジスタＭＮＰＡＤのゲートおよびドレインに現われる上記バイアス電圧ＢＩＡＳＮＰＡＤが供給されるようになっている。そして、上記オペアンプＯＰ２の出力端には、上記第１，第２のインバータ回路ＩＮＶ１，ＩＮＶ２が直列に接続されている。つまり、このインバータ回路ＩＮＶ２の出力が、上記比較回路部３４の出力ｔｒｉｍｏｕｔとして取り出されるようになっている。なお、オペアンプＯＰ２は、たとえば図３に示したオペアンプＯＰ１と同様の構成、つまり、ペア・トランジスタを含む周知の構成とされている。

次に、このような構成において、定電流の精度を向上させるためのテストについて説明する。まず、上記ｎチャネル型ＭＯＳトランジスタＭＮＰＡＤのドレインに対し、上記外部パッドＰＡＤより所望の電圧を与える。そして、上記電流測定回路部３３ａによって生成されるバイアス電圧ＢＩＡＳＮＰＡＤと、上記電流変換回路部３２によって生成されるバイアス電圧ＢＩＡＳＮとを、上記オペアンプＯＰ２により比較する。その際、上記電流源発生回路部３１の可変抵抗器Ｒｂのトリミングを１ビットずつインクリメントさせる。まず、可変抵抗器Ｒｂのトリミングを０ビットから１ビットへインクリメントさせる。そして、このときの上記比較回路部３４の出力ｔｒｉｍｏｕｔをチェックする。上記比較回路部３４の出力ｔｒｉｍｏｕｔがそのままであれば、さらに、上記可変抵抗器Ｒｂのトリミングを１ビットから２ビットへインクリメントさせる。そして、このときの上記比較回路部３４の出力ｔｒｉｍｏｕｔをチェックする。このようにして、上記可変抵抗器Ｒｂのトリミングを変化させていくと、上記バイアス電圧ＢＩＡＳＮと上記バイアス電圧ＢＩＡＳＮＰＡＤとが等しくなったところで、上記比較回路部３４の出力ｔｒｉｍｏｕｔが反転する。そのときに、上記ｎチャネル型ＭＯＳトランジスタＭＮＰＡＤを流れる電流Ｉｃ’の値が、上記設定値になっていると思われるので、上記可変抵抗器Ｒｂのトリミングの値をラッチする。これにより、上記バイアスノード（ＢＩＡＳＮ）を、ＶＲＥＦ／Ｒｂなる電流Ｉｂを流すためのバイアス電圧として保障することが可能となる。

このテスト方式によれば、比較回路部３４の出力ｔｒｉｍｏｕｔによって可変抵抗器Ｒｂのトリミングを自動的に制御できるようになる。したがって、このような定電流回路３０Ａを読み出し昇圧回路２２に設けてなるＮＡＮＤセル型ＥＥＰＲＯＭにおいては、定電流の自動テスト化によるテスト時間の短縮が可能となる。

［第３の実施形態］
図５は、この発明の第３の実施形態にしたがった、電流トリミング機能を備える定電流回路３０Ｂの基本構成を示すものである。ここでは、自動テスト可能に構成した場合について説明する。なお、図４と同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、上記定電流回路３０Ｂは、電流源発生回路部３１ａ、電流変換回路部３２ａ、電流測定回路部３３ｂ、比較回路部３４、および、電圧シフト回路部３５を有して構成されている。すなわち、上記電流源発生回路部３１ａは、たとえば、オペアンプ（第１のオペアンプ）ＯＰ１とｐチャネル型ＭＯＳトランジスタＭＰ１と可変抵抗器（第１の可変抵抗器）Ｒｂとからなる第１のフィードバック回路によって構成されている。また、上記オペアンプＯＰ１には、制御用のｎチャネル型ＭＯＳトランジスタ（第１の制御回路）ＭＮ３が設けられている。このｎチャネル型ＭＯＳトランジスタＭＮ３は、ゲートへの制御信号Ｘｏの供給に応じて、上記オペアンプＯＰ１の増幅動作を制御する。たとえば、上記ｎチャネル型ＭＯＳトランジスタＭＮ３は、制御信号Ｘｏがハイレベル（Ｈ）のときに上記オペアンプＯＰ１を動作状態に設定する。

上記電流変換回路部３２ａは、たとえば、上記ｐチャネル型ＭＯＳトランジスタＭＰ１にカレントミラー接続されたｐチャネル型ＭＯＳトランジスタＭＰ２と、このｐチャネル型ＭＯＳトランジスタＭＰ２にダイオード接続されたｎチャネル型ＭＯＳトランジスタＭＮ１とを含んで構成されている。また、上記ｐチャネル型ＭＯＳトランジスタＭＰ２のゲートには、ｐチャネル型ＭＯＳトランジスタ（第２の制御回路）ＭＰ３が接続されている。このｐチャネル型ＭＯＳトランジスタＭＰ３は、ドレインが上記ｐチャネル型ＭＯＳトランジスタＭＰ２のゲートに接続され、ソースが電源電圧ＶＤＤに接続されている。そして、上記ｐチャネル型ＭＯＳトランジスタＭＰ３のゲートには、上記制御信号Ｘｏが供給されるようになっている。

上記電流測定回路部３３ｂは、たとえば、上記ｎチャネル型ＭＯＳトランジスタＭＮ１と、このｎチャネル型ＭＯＳトランジスタＭＮ１のバイアスノード（ＢＩＡＳＮ）に接続されたｎチャネル型ＭＯＳトランジスタＭＮ２と、このｎチャネル型ＭＯＳトランジスタＭＮ２に流れる電流（Ｉｃ）をチップ外部より制御するための外部パッドＰＡＤとを有して構成されている。また、上記ｎチャネル型ＭＯＳトランジスタＭＮ２のゲートには、インバータ回路（第３の制御回路）ＩＮＶ３を介して、上記制御信号Ｘｏが供給されるようになっている。

上記比較回路部３４は、たとえば、オペアンプ（第３のオペアンプ）ＯＰ２と第１，第２のインバータ回路ＩＮＶ１，ＩＮＶ２とを有して構成されている。すなわち、上記オペアンプＯＰ２の反転入力端には、上記電流測定回路部３３ｂで生成されるバイアス電圧ＢＩＡＳＮが供給されるようになっている。一方、上記オペアンプＯＰ２の非反転入力端には、上記電圧シフト回路部３５で生成されるシフト電圧ＶＲＥＦＳＨＦＴが供給されるようになっている。

上記電圧シフト回路部３５は、たとえば、オペアンプ（第２のオペアンプ）ＯＰ３とｐチャネル型ＭＯＳトランジスタＭＰ４と抵抗器Ｒｏと可変抵抗器（第２の可変抵抗器）Ｒａとからなる第２のフィードバック回路によって構成されている。上記オペアンプＯＰ３の非反転入力端には、たとえば、１．２Ｖの定電圧源（図示していない）からの基準電圧ＶＲＥＦが供給されている。一方、オペアンプＯＰ３の反転入力端には、後述する第２のモニタ電圧ＭＯＮ２が供給されている。そして、上記オペアンプＯＰ３の出力端には、上記ｐチャネル型ＭＯＳトランジスタＭＰ４のゲートが接続されている。つまり、このオペアンプＯＰ３は、たとえば、上記基準電圧ＶＲＥＦと上記第２のモニタ電圧ＭＯＮ２との電位が等しくなるように、上記ｐチャネル型ＭＯＳトランジスタＭＰ４のゲート電圧を制御する。なお、このオペアンプＯＰ３は、たとえば図３に示したオペアンプＯＰ１と同様の構成、つまり、ペア・トランジスタを含む周知の構成とされている。

上記ｐチャネル型ＭＯＳトランジスタＭＰ４のソースには、電源電圧ＶＤＤが接続されている。上記ｐチャネル型ＭＯＳトランジスタＭＰ４のドレインには、上記抵抗器Ｒｏを介して、上記可変抵抗器Ｒａの一端が接続されている。また、上記ｐチャネル型ＭＯＳトランジスタＭＰ４のドレインと上記抵抗器Ｒｏとの接続点には、上記オペアンプＯＰ３の反転入力端が接続されている。つまり、上記オペアンプＯＰ３へは、上記第２のモニタ電圧ＭＯＮ２として、上記ｐチャネル型ＭＯＳトランジスタＭＰ４のドレインと上記抵抗器Ｒｏとの接続点の電位が供給されている。

また、上記抵抗器Ｒｏと上記可変抵抗器Ｒａとの接続点が、上記比較回路部３４のオペアンプＯＰ２の非反転入力端に接続されている。つまり、上記抵抗器Ｒｏと上記可変抵抗器Ｒａとの接続点の電位（この場合、上記抵抗器Ｒｏと上記可変抵抗器Ｒａとの比に応じて上記基準電圧ＶＲＥＦをシフトさせた電圧）が、上記シフト電圧ＶＲＥＦＳＨＦＴとして、上記比較回路部３４のオペアンプＯＰ２の非反転入力端に供給されるようになっている。上記可変抵抗器Ｒａは、上記可変抵抗器Ｒｂと同様に、抵抗値をビット数に応じてトリミングすることが可能な、たとえばラダー型抵抗器によって構成されている。この可変抵抗器Ｒａの他端は、接地電位ＶＳＳに接続されている。

次に、このような構成において、定電流の精度を向上させるためのテストについて説明する。より具体的には、可変抵抗器Ｒａ，Ｒｂの抵抗値のばらつき、オペアンプＯＰ１，ＯＰ２，ＯＰ３を構成するペア・トランジスタのしきい値のばらつき、カレントミラー用のミラー・トランジスタのしきい値のばらつきの影響を受けずに、自動的にテストする場合の方法について説明する。

図６に示すように、まず、制御信号Ｘｏをロウレベルにする。そして、上記ｎチャネル型ＭＯＳトランジスタＭＮ２のドレインに対し、上記外部パッドＰＡＤより所望の電圧を与える。すると、上記ｎチャネル型ＭＯＳトランジスタＭＮ２を介して、上記ｎチャネル型ＭＯＳトランジスタＭＮ１に電流Ｉｂが流れる。このとき、上記ｎチャネル型ＭＯＳトランジスタＭＮ３がオフ、上記ｐチャネル型ＭＯＳトランジスタＭＰ３がオン、上記ｎチャネル型ＭＯＳトランジスタＭＮ２がオンとなる。したがって、上記ｐチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ２をつなぐ電流パスには電流が流れない。これにより、上記ｎチャネル型ＭＯＳトランジスタＭＮ２に流れる電流Ｉｃの値が、上記所望の電圧によって設定しようとする設定値（定電流）になるような、バイアス電圧ＢＩＡＳＮが得られる。

次いで、上記電流測定回路部３３ｂによって生成された上記バイアス電圧ＢＩＡＳＮと、上記電圧シフト回路部３５によって生成されるシフト電圧ＶＲＥＦＳＨＦＴとを、上記オペアンプＯＰ２により比較する。そして、上記バイアス電圧ＢＩＡＳＮが上記シフト電圧ＶＲＥＦＳＨＦＴと等しくなるような、上記可変抵抗器Ｒａのトリミングを決定する。その際、可変抵抗器Ｒａのトリミングを０ビットから１ビットへインクリメントさせる。そして、このときの上記比較回路部３４の出力ｔｒｉｍｏｕｔをチェックする。上記比較回路部３４の出力ｔｒｉｍｏｕｔがそのままであれば、さらに、上記可変抵抗器Ｒａのトリミングを１ビットから２ビットへインクリメントさせる。そして、このときの上記比較回路部３４の出力ｔｒｉｍｏｕｔをチェックする。このようにして、上記可変抵抗器Ｒａのトリミングを変化させていくと、上記バイアス電圧ＢＩＡＳＮと上記シフト電圧ＶＲＥＦＳＨＦＴとが等しくなったところで、上記比較回路部３４の出力ｔｒｉｍｏｕｔが反転する。そのときの、上記可変抵抗器Ｒａのトリミング値をラッチする。

続いて、上記制御信号Ｘｏを、ロウレベルからハイレベルへと変化させる。このとき、上記ｎチャネル型ＭＯＳトランジスタＭＮ３がオン、上記ｐチャネル型ＭＯＳトランジスタＭＰ３がオフ、上記ｎチャネル型ＭＯＳトランジスタＭＮ２がオフとなる。したがって、上記外部パッドＰＡＤと上記ｎチャネル型ＭＯＳトランジスタＭＮ１とをつなぐ電流パスが遮断される。一方、上記電流源発生回路部３１ａのオペアンプＯＰ１が動作し、上記ｐチャネル型ＭＯＳトランジスタＭＰ１，ＭＰ２をつなぐ電流パスを介して、上記ｎチャネル型ＭＯＳトランジスタＭＮ１に電流Ｉｂが流れる。

こうして、上記可変抵抗器Ｒａのトリミング値をラッチしたまま、今度は、上記可変抵抗器Ｒｂのトリミングを決定する。つまり、上記電流測定回路部３３ｂによって生成されるバイアス電圧ＢＩＡＳＮと、上記電圧シフト回路部３５によって生成されるシフト電圧ＶＲＥＦＳＨＦＴとを、上記オペアンプＯＰ２により比較する。そして、上記バイアス電圧ＢＩＡＳＮが上記シフト電圧ＶＲＥＦＳＨＦＴと等しくなるような、上記可変抵抗器Ｒｂのトリミングを決定する。その際、可変抵抗器Ｒｂのトリミングを０ビットから１ビットへインクリメントさせる。そして、このときの上記比較回路部３４の出力ｔｒｉｍｏｕｔをチェックする。上記比較回路部３４の出力ｔｒｉｍｏｕｔがそのままであれば、さらに、上記可変抵抗器Ｒｂのトリミングを１ビットから２ビットへインクリメントさせる。そして、このときの上記比較回路部３４の出力ｔｒｉｍｏｕｔをチェックする。このようにして、上記可変抵抗器Ｒｂのトリミングを変化させていくと、上記バイアス電圧ＢＩＡＳＮと上記シフト電圧ＶＲＥＦＳＨＦＴとが等しくなったところで、上記比較回路部３４の出力ｔｒｉｍｏｕｔが反転する。そのときに、上記ｎチャネル型ＭＯＳトランジスタＭＮ１を流れる電流Ｉｂの値が、上記設定値になっていると思われるので、上記可変抵抗器Ｒｂのトリミングの値をラッチする。これにより、上記バイアスノード（ＢＩＡＳＮ）を、ＶＲＥＦ／Ｒｂなる電流Ｉｂを流すためのバイアス電圧として保障することが可能となる。

このテスト方式によれば、比較回路部３４の出力ｔｒｉｍｏｕｔによって可変抵抗器Ｒｂのトリミングを自動的に制御できるようになる。しかも、可変抵抗器Ｒａのトリミング値を決定する場合の動作、および、可変抵抗器Ｒｂのトリミング値を決定する場合の動作において、ｎチャネル型ＭＯＳトランジスタＭＮ１を共通に使用するようにしている。このため、それぞれの動作において、上記ｎチャネル型ＭＯＳトランジスタＭＮ１のしきい値のばらつきの影響はない。また、可変抵抗器Ｒａ，Ｒｂの抵抗値やオペアンプＯＰ２，ＯＰ３のペア・トランジスタのしきい値にばらつきがあっても、それぞれの動作において、同じばらつきの影響を受けることになる。そのため、抵抗値のばらつきやトランジスタのしきい値のばらつきの影響を受けることがない。

つまり、この定電流回路３０Ｂの場合、抵抗値のばらつきやトランジスタのしきい値のばらつきの影響を受けずに、定電流の精度を向上できるとともに、自動テストが可能な電流トリミングを実現できる。したがって、このような定電流回路３０Ｂを読み出し昇圧回路２２に設けてなるＮＡＮＤセル型ＥＥＰＲＯＭにおいては、短い時間で定電流の自動テストが可能となるだけでなく、読み出し昇圧回路２２の出力（昇圧電圧）の精度を向上させることが可能となる。その結果、ＮＡＮＤセル型ＥＥＰＲＯＭとして、高い信頼性を確保できるようになる。

なお、上記した各実施形態においては、いずれも、電流源発生回路部がオペアンプを用いて構成される場合について説明した。電流源発生回路部としては、これに限らず、たとえば図７に示すように構成することも可能である。図７に示すように、この電流源発生回路部３１ｂは、ダイオード接続されたｐチャネル型ＭＯＳトランジスタＭＰ１１を有している。このｐチャネル型ＭＯＳトランジスタＭＰ１１のソースは、電源電圧ＶＤＤに接続されている。また、上記ｐチャネル型ＭＯＳトランジスタＭＰ１１の第１のノード（ＢＩＡＳＰ）、つまり、上記ｐチャネル型ＭＯＳトランジスタＭＰ１１のゲートおよびドレインは、Ｄタイプ（デプレッション形）のｎチャネル型ＭＯＳトランジスタＤＭＮのドレインに接続されている。このｎチャネル型ＭＯＳトランジスタＤＭＮは、しきい値が｜ｖｔｈｎｄ｜とされている。そして、上記ｎチャネル型ＭＯＳトランジスタＤＭＮのゲートは、接地電位ＶＳＳに接続されている。また、上記ｎチャネル型ＭＯＳトランジスタＤＭＮのソースは、可変抵抗器Ｒｂの一端に接続されている。この可変抵抗器Ｒｂの他端は、接地電位ＶＳＳに接続されている。

すなわち、この電流源発生回路部３１ｂの場合、上記ｎチャネル型ＭＯＳトランジスタＤＭＮに｜ｖｔｈｎｄ｜／Ｒｂなる電流Ｉａが流れるように構成されている。この電流源発生回路部３１ｂは、オペアンプを用いて構成する場合よりも簡単に構成できる。

また、電流源発生回路部としては、たとえば図８に示すように構成することも可能である。図８に示すように、この電流源発生回路部３１ｃは、ダイオード接続されたｐチャネル型ＭＯＳトランジスタＭＰ１１を有している。このｐチャネル型ＭＯＳトランジスタＭＰ１１のソースは、電源電圧ＶＤＤに接続されている。また、上記ｐチャネル型ＭＯＳトランジスタＭＰ１１の第１のノード（ゲートおよびドレイン）は、ｐチャネル型ＭＯＳトランジスタＭＰ１２のゲートに接続されている。このｐチャネル型ＭＯＳトランジスタＭＰ１２のソースは、電源電圧ＶＤＤに接続されている。また、上記ｐチャネル型ＭＯＳトランジスタＭＰ１２の第１のノード（ドレイン）は、ダイオード接続されたｎチャネル型ＭＯＳトランジスタＭＮ１１の第１のノード（ゲートおよびドレイン）に接続されている。この例の場合、上記ｎチャネル型ＭＯＳトランジスタＭＮ１１は、しきい値がｖｔｈｎｅとされている。そして、上記ｎチャネル型ＭＯＳトランジスタＭＮ１１のソースは、接地電位ＶＳＳに接続されている。

また、上記ｎチャネル型ＭＯＳトランジスタＭＮ１１のゲートおよびドレインには、ｎチャネル型ＭＯＳトランジスタＭＮ１２のゲートが接続されている。この例の場合、上記ｎチャネル型ＭＯＳトランジスタＭＮ１２は、しきい値がｖｔｈｎｉとされている（ｖｔｈｎｅ＞ｖｔｈｎｉ）。そして、上記ｎチャネル型ＭＯＳトランジスタＭＮ１２のドレインは、上記ｐチャネル型ＭＯＳトランジスタＭＰ１１のゲートおよびドレインに接続されている。また、上記ｎチャネル型ＭＯＳトランジスタＭＮ１２のソースは、可変抵抗器Ｒｂの一端に接続されている。この可変抵抗器Ｒｂの他端は、接地電位ＶＳＳに接続されている。

すなわち、この電流源発生回路部３１ｃの場合、上記ｎチャネル型ＭＯＳトランジスタＭＮ１２に（ｖｔｈｎｅ−ｖｔｈｎｉ）／Ｒｂなる電流Ｉａが流れるように構成されている。この電流源発生回路部３１ｃは、Ｄタイプのｎチャネル型ＭＯＳトランジスタＤＭＮを用いて構成する場合（図７参照）よりも、不純物の拡散によるしきい値のばらつきの影響を小さくできる。

さらに、電流源発生回路部としては、たとえば図９に示すように構成することも可能である。図９に示すように、この電流源発生回路部３１ｄは、ダイオード接続されたｐチャネル型ＭＯＳトランジスタＭＰ１１を有している。このｐチャネル型ＭＯＳトランジスタＭＰ１１のソースは、電源電圧ＶＤＤに接続されている。また、上記ｐチャネル型ＭＯＳトランジスタＭＰ１１の第１のノード（ゲートおよびドレイン）は、ｐチャネル型ＭＯＳトランジスタＭＰ１２のゲートに接続されている。このｐチャネル型ＭＯＳトランジスタＭＰ１２のソースは、電源電圧ＶＤＤに接続されている。また、上記ｐチャネル型ＭＯＳトランジスタＭＰ１２の第１のノード（ドレイン）は、ダイオード接続されたｎチャネル型ＭＯＳトランジスタＭＮ１１の第１のノード（ゲートおよびドレイン）に接続されている。そして、上記ｎチャネル型ＭＯＳトランジスタＭＮ１１のソースは、順方向にバイアスされたダイオード（第２のダイオード）ｖｆ１を介して、接地電位ＶＳＳに接続されている。

また、上記ｎチャネル型ＭＯＳトランジスタＭＮ１１のゲートおよびドレインには、ｎチャネル型ＭＯＳトランジスタＭＮ１２のゲートが接続されている。そして、上記ｎチャネル型ＭＯＳトランジスタＭＮ１２のドレインは、上記ｐチャネル型ＭＯＳトランジスタＭＰ１１のゲートおよびドレインに接続されている。また、上記ｎチャネル型ＭＯＳトランジスタＭＮ１２のソースは、可変抵抗器Ｒｂの一端に接続されている。この可変抵抗器Ｒｂの他端は、順方向にバイアスされたダイオード（第１のダイオード）ｖｆ２を介して、接地電位ＶＳＳに接続されている。

すなわち、この電流源発生回路部３１ｄの場合、上記ｎチャネル型ＭＯＳトランジスタＭＮ１２に（１／Ｒｂ）・（ｋＴ／ｑ）・ＩｎＮなる電流Ｉａが流れるように構成されている。ここで、ｖｆ１−ｖｆ２＝（ｋＴ／ｑ）・ＩｎＮであり、Ｒｂ・Ｉ＋ｖｆ２＝ｖｆ１である。ただし、ｋはボルツマン定数、Ｔは温度、ｑは電荷量。

また、上記した各実施形態においては、電源系の一例として、ＮＡＮＤセル型ＥＥＰＲＯＭの読み出し昇圧回路に、電流トリミング機能を備える定電流回路を適用した場合について説明した。電流トリミング機能を備える定電流回路としては、これに限らず、たとえばワード線バイアス回路、選択ゲートバイアス回路、ソース線バイアス回路、基板電位制御回路、および、Ｉ／Ｏセンスアンプなどにも同様に適用することができる。

さらには、たとえば図１０に示すように、基準電流とセル電流との大小関係によって、ＮＡＮＤセルＮＣに格納されたデータの“１”または“０”を決定する方式のセンスアンプ回路１２’において、上記基準電流を発生させるための定電流回路３０としても適用できる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、ＮＡＮＤセル型ＥＥＰＲＯＭの基本構成を示すブロック図。 ＮＡＮＤセル型ＥＥＰＲＯＭの読み出し昇圧回路に適用される、電流トリミング機能を備える定電流回路の構成例を示す回路図。 定電流回路に用いられるオペアンプの構成を示す回路図。 本発明の第２の実施形態にしたがった、電流トリミング機能を備える定電流回路の構成例を示す回路図。 本発明の第３の実施形態にしたがった、電流トリミング機能を備える定電流回路の構成例を示す回路図。 図５の定電流回路の自動テストについて説明するために示す図。 定電流回路における電流源発生回路部の他の構成例を示す回路図。 電流源発生回路部の別の構成例を示す回路図。 電流源発生回路部のさらに別の構成例を示す回路図。 定電流回路の他の適用例を示す構成図。

符号の説明

１１Ａ，１１Ｂ…メモリセルアレイ、１２，１２’…センスアンプ回路、１３Ａ，１３Ｂ…ロウデコーダ、１４…カラムデコーダ、１５…アドレスバッファ、１６…Ｉ／Ｏセンスアンプ、１７…入出力バッファ、１８…基板電位制御回路、１９…ソース線バイアス回路、２０…ワード線バイアス回路、２１…選択ゲートバイアス回路、２２…読み出し昇圧回路、２３…制御回路、３０，３０Ａ，３０Ｂ…定電流回路、３１，３１ａ，３１ｂ，３１ｃ，３１ｄ…電流源発生回路部、３２，３２ａ…電流変換回路部、３３，３３ａ，３３ｂ…電流測定回路部、３４…比較回路部、３５…電圧シフト回路部、ＯＰ１，ＯＰ２，ＯＰ３…オペアンプ、ＭＰ１，ＭＰ２，ＭＰ３，ＭＰ４，ＭＰ１１，ＭＰ１２，ＭＰａ，ＭＰｂ…ｐチャネル型ＭＯＳトランジスタ、ＭＮ１，ＭＮ２，ＭＮ３，ＭＮ１１，ＭＮ１２，ＭＮａ，ＭＮｂ，ＭＮｃ，ＭＮＰＡＤ…ｎチャネル型ＭＯＳトランジスタ、ＤＭＮ…ｎチャネル型ＭＯＳトランジスタ（Ｄタイプ）、Ｒａ，Ｒｂ…可変抵抗器、Ｒｏ…抵抗器、ＩＮＶ１，ＩＮＶ２，ＩＮＶ３…インバータ回路、ｖｆ１，ｖｆ２…ダイオード、ＮＣ…ＮＡＮＤセル。

Claims (6)

1. 少なくとも１つの半導体メモリセルを含むメモリセル部と、
   前記メモリセル部に対して所定の動作を実行する際の、基準となる動作電圧を発生する電圧発生回路と、
   前記電圧発生回路に定電流を供給するための、電流トリミング動作が可能な定電流回路と
   を具備したことを特徴とする半導体記憶装置。
2. 前記定電流回路は、
   ビットの切り換えに応じて抵抗値を変化させることが可能な可変抵抗器、この可変抵抗器に直列に接続された第１のｐチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、および、この第１のｐチャネル型ＭＯＳトランジスタのゲート電圧を制御するオペアンプを含む電流源発生回路部と、
   前記第１のｐチャネル型ＭＯＳトランジスタにミラー接続されて、前記オペアンプの出力をミラーする第２のｐチャネル型ＭＯＳトランジスタ、および、この第２のｐチャネル型ＭＯＳトランジスタにダイオード接続された第１のｎチャネル型ＭＯＳトランジスタを含む電流変換回路部と、
   前記第１のｎチャネル型ＭＯＳトランジスタ、この第１のｎチャネル型ＭＯＳトランジスタにミラー接続された第２のｎチャネル型ＭＯＳトランジスタ、および、この第２のｎチャネル型ＭＯＳトランジスタに流れる電流をチップ外部より制御するための外部パッドを含む電流測定回路部と
   を備え、
   前記電流トリミング動作が、
   前記外部パッドに所望の電圧を与えることにより、前記第２のｎチャネル型ＭＯＳトランジスタに流れる電流が、前記所望の電圧によって設定しようとする設定値になるように、前記可変抵抗器の抵抗値を変化させるものである
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 前記定電流回路は、
   ビットの切り換えに応じて抵抗値を変化させることが可能な第１の可変抵抗器、この第１の可変抵抗器に直列に接続された第１のｐチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、この第１のｐチャネル型ＭＯＳトランジスタのゲート電圧を制御する第１のオペアンプ、および、この第１のオペアンプを制御する第１の制御回路を含む電流源発生回路部と、
   前記第１のｐチャネル型ＭＯＳトランジスタにミラー接続されて、前記第１のオペアンプの出力をミラーする第２のｐチャネル型ＭＯＳトランジスタ、この第２のｐチャネル型ＭＯＳトランジスタにダイオード接続された第１のｎチャネル型ＭＯＳトランジスタ、および、前記第２のｐチャネル型ＭＯＳトランジスタを制御する第２の制御回路を含む電流変換回路部と、
   前記第１のｎチャネル型ＭＯＳトランジスタ、この第１のｎチャネル型ＭＯＳトランジスタのバイアスノードに接続され、バイアス電圧を生成する第２のｎチャネル型ＭＯＳトランジスタ、この第２のｎチャネル型ＭＯＳトランジスタに流れる電流をチップ外部より制御するための外部パッド、および、前記第２のｎチャネル型ＭＯＳトランジスタを制御する第３の制御回路を含む電流測定回路部と、
   ビットの切り換えに応じて抵抗値を変化させることが可能な第２の可変抵抗器、この第２の可変抵抗器に直列に接続され、シフト電圧を生成する抵抗器、この抵抗器に直列に接続された第３のｐチャネル型ＭＯＳトランジスタ、および、この第３のｐチャネル型ＭＯＳトランジスタのゲート電圧を制御する第２のオペアンプを含む電圧シフト回路部と、
   前記電流測定回路部で生成される前記バイアス電圧と前記電圧シフト回路部で生成される前記シフト電圧とを比較する、第３のオペアンプを含む比較回路部と
   を具備し、
   前記電流源発生回路部は、前記第１の可変抵抗器と前記第１のｐチャネル型ＭＯＳトランジスタとの接続点の電位を第１のモニタ電圧として前記第１のオペアンプにフィードバックし、その第１のモニタ電圧と基準電圧との差分に応じて、前記第１のｐチャネル型ＭＯＳトランジスタのゲート電圧を制御する第１のフィードバック回路によって構成され、
   前記電圧シフト回路部は、前記抵抗器と前記第２の可変抵抗器との接続点の電位を前記シフト電位として前記比較回路部の前記第３のオペアンプに供給するとともに、前記抵抗器と前記第３のｐチャネル型ＭＯＳトランジスタとの接続点の電位を第２のモニタ電圧として前記第２のオペアンプにフィードバックし、その第２のモニタ電圧と基準電圧との差分に応じて、前記第３のｐチャネル型ＭＯＳトランジスタのゲート電圧を制御する第２のフィードバック回路によって構成され、
   前記電流トリミング動作が、
   前記第１の制御回路によって前記第１のオペアンプをオフ、前記第２の制御回路によって前記第２のｐチャネル型ＭＯＳトランジスタをオフ、前記第３の制御回路によって前記第２のｎチャネル型ＭＯＳトランジスタをオンした状態において、前記外部パッドに所望の電圧を与えることにより、前記第２のｎチャネル型ＭＯＳトランジスタを介して前記第１のｎチャネル型ＭＯＳトランジスタに流れる電流が、前記所望の電圧によって設定しようとする設定値になるときの前記バイアス電圧を、前記比較回路部の前記第３のオペアンプにより前記シフト電圧と比較し、
   前記比較回路部の出力に応じて前記第２の可変抵抗器の抵抗値を変化させ、前記シフト電圧が前記バイアス電圧と等しくなるときの、前記第２の可変抵抗器の抵抗値を保持した後、
   前記第１の制御回路によって前記第１のオペアンプをオン、前記第２の制御回路によって前記第２のｐチャネル型ＭＯＳトランジスタをオン、前記第３の制御回路によって前記第２のｎチャネル型ＭＯＳトランジスタをオフした状態において、前記電流測定回路部で生成されるバイアス電圧と前記電圧シフト回路部で生成されるシフト電圧とを前記比較回路部の前記第３のオペアンプにより比較し、
   前記バイアス電圧が前記シフト電圧と等しくなるように、前記比較回路部の出力に応じて、前記第１の可変抵抗器の抵抗値を変化させるものである
   ことを特徴とする請求項１に記載の半導体記憶装置。
4. 前記定電流回路は、ビットの切り換えに応じて抵抗値を変化させることが可能な可変抵抗器、この可変抵抗器に直列に接続されたデプレッション形の第１のｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、および、この第１のｎチャネル型ＭＯＳトランジスタにダイオード接続された第１のｐチャネル型ＭＯＳトランジスタを含む電流源発生回路部を備え、
   前記デプレッション形の第１のｎチャネル型ＭＯＳトランジスタのゲートが接地電位に接続されていることを特徴とする請求項１に記載の半導体記憶装置。
5. 前記定電流回路は、ビットの切り換えに応じて抵抗値を変化させることが可能な可変抵抗器、この可変抵抗器に直列に接続された第１のｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、この第１のｎチャネル型ＭＯＳトランジスタにダイオード接続された第１のｐチャネル型ＭＯＳトランジスタ、この第１のｐチャネル型ＭＯＳトランジスタにミラー接続された第２のｐチャネル型ＭＯＳトランジスタ、および、この第２のｐチャネル型ＭＯＳトランジスタと前記第１のｎチャネル型ＭＯＳトランジスタとにダイオード接続された第２のｎチャネル型ＭＯＳトランジスタを含む電流源発生回路部を備え、
   前記第１のｎチャネル型ＭＯＳトランジスタが、前記第２のｎチャネル型ＭＯＳトランジスタのしきい値よりも低いしきい値をもつことを特徴とする請求項１に記載の半導体記憶装置。
6. 前記定電流回路は、ビットの切り換えに応じて抵抗値を変化させることが可能な可変抵抗器、この可変抵抗器の一端に順方向に接続された第１のダイオード、前記可変抵抗器の他端に直列に接続された第１のｎチャネル型ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ、この第１のｎチャネル型ＭＯＳトランジスタにダイオード接続された第１のｐチャネル型ＭＯＳトランジスタ、この第１のｐチャネル型ＭＯＳトランジスタにミラー接続された第２のｐチャネル型ＭＯＳトランジスタ、この第２のｐチャネル型ＭＯＳトランジスタと前記第１のｎチャネル型ＭＯＳトランジスタとにダイオード接続された第２のｎチャネル型ＭＯＳトランジスタ、および、この第２のｎチャネル型ＭＯＳトランジスタのソースに順方向に接続された第２のダイオードを含む電流源発生回路部を備え、
   前記第１のｎチャネル型ＭＯＳトランジスタが、前記第２のｎチャネル型ＭＯＳトランジスタのしきい値と同じしきい値をもつことを特徴とする請求項１に記載の半導体記憶装置。

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