JP2005267789A - 半導体記憶装置 - Google Patents
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Abstract
【解決手段】たとえば、NANDセル型EEPROMの読み出し昇圧回路22に、電流トリミング機能を備える定電流回路30を設ける。この定電流回路30によって、定電流の精度を向上させる。これにより、データの読み出し時およびベリファイ読み出し時に、ワード線バイアス回路20および選択ゲートバイアス回路21に供給される読み出し昇圧回路22の出力(昇圧電圧)の精度の向上を図る。同様に、データの書き込み時に、ソース線バイアス回路19に供給される読み出し昇圧回路22の出力の精度の向上を図る構成とされている。
【選択図】 図1
Description
図1は、この発明の第1の実施形態にしたがった、NANDセル型EEPROM(半導体記憶装置)の基本構成を示すものである。電源系(電圧発生回路)の一例として、ここでは、電源電圧(VCC)よりも高い昇圧電圧を発生する読み出し昇圧回路に、電流トリミング機能を備える定電流回路を適用した場合について説明する。
MON/Rb=VREF/Rb
となる。ただし、Rbは上記可変抵抗器Rbの抵抗値である。
図4は、この発明の第2の実施形態にしたがった、電流トリミング機能を備える定電流回路30Aの基本構成を示すものである。ここでは、自動テスト可能に構成した場合について説明する。なお、図2と同一部分には同一符号を付し、詳しい説明は割愛する。
図5は、この発明の第3の実施形態にしたがった、電流トリミング機能を備える定電流回路30Bの基本構成を示すものである。ここでは、自動テスト可能に構成した場合について説明する。なお、図4と同一部分には同一符号を付し、詳しい説明は割愛する。
Claims (6)
- 少なくとも1つの半導体メモリセルを含むメモリセル部と、
前記メモリセル部に対して所定の動作を実行する際の、基準となる動作電圧を発生する電圧発生回路と、
前記電圧発生回路に定電流を供給するための、電流トリミング動作が可能な定電流回路と
を具備したことを特徴とする半導体記憶装置。 - 前記定電流回路は、
ビットの切り換えに応じて抵抗値を変化させることが可能な可変抵抗器、この可変抵抗器に直列に接続された第1のpチャネル型MOS(Metal Oxide Semiconductor)トランジスタ、および、この第1のpチャネル型MOSトランジスタのゲート電圧を制御するオペアンプを含む電流源発生回路部と、
前記第1のpチャネル型MOSトランジスタにミラー接続されて、前記オペアンプの出力をミラーする第2のpチャネル型MOSトランジスタ、および、この第2のpチャネル型MOSトランジスタにダイオード接続された第1のnチャネル型MOSトランジスタを含む電流変換回路部と、
前記第1のnチャネル型MOSトランジスタ、この第1のnチャネル型MOSトランジスタにミラー接続された第2のnチャネル型MOSトランジスタ、および、この第2のnチャネル型MOSトランジスタに流れる電流をチップ外部より制御するための外部パッドを含む電流測定回路部と
を備え、
前記電流トリミング動作が、
前記外部パッドに所望の電圧を与えることにより、前記第2のnチャネル型MOSトランジスタに流れる電流が、前記所望の電圧によって設定しようとする設定値になるように、前記可変抵抗器の抵抗値を変化させるものである
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記定電流回路は、
ビットの切り換えに応じて抵抗値を変化させることが可能な第1の可変抵抗器、この第1の可変抵抗器に直列に接続された第1のpチャネル型MOS(Metal Oxide Semiconductor)トランジスタ、この第1のpチャネル型MOSトランジスタのゲート電圧を制御する第1のオペアンプ、および、この第1のオペアンプを制御する第1の制御回路を含む電流源発生回路部と、
前記第1のpチャネル型MOSトランジスタにミラー接続されて、前記第1のオペアンプの出力をミラーする第2のpチャネル型MOSトランジスタ、この第2のpチャネル型MOSトランジスタにダイオード接続された第1のnチャネル型MOSトランジスタ、および、前記第2のpチャネル型MOSトランジスタを制御する第2の制御回路を含む電流変換回路部と、
前記第1のnチャネル型MOSトランジスタ、この第1のnチャネル型MOSトランジスタのバイアスノードに接続され、バイアス電圧を生成する第2のnチャネル型MOSトランジスタ、この第2のnチャネル型MOSトランジスタに流れる電流をチップ外部より制御するための外部パッド、および、前記第2のnチャネル型MOSトランジスタを制御する第3の制御回路を含む電流測定回路部と、
ビットの切り換えに応じて抵抗値を変化させることが可能な第2の可変抵抗器、この第2の可変抵抗器に直列に接続され、シフト電圧を生成する抵抗器、この抵抗器に直列に接続された第3のpチャネル型MOSトランジスタ、および、この第3のpチャネル型MOSトランジスタのゲート電圧を制御する第2のオペアンプを含む電圧シフト回路部と、
前記電流測定回路部で生成される前記バイアス電圧と前記電圧シフト回路部で生成される前記シフト電圧とを比較する、第3のオペアンプを含む比較回路部と
を具備し、
前記電流源発生回路部は、前記第1の可変抵抗器と前記第1のpチャネル型MOSトランジスタとの接続点の電位を第1のモニタ電圧として前記第1のオペアンプにフィードバックし、その第1のモニタ電圧と基準電圧との差分に応じて、前記第1のpチャネル型MOSトランジスタのゲート電圧を制御する第1のフィードバック回路によって構成され、
前記電圧シフト回路部は、前記抵抗器と前記第2の可変抵抗器との接続点の電位を前記シフト電位として前記比較回路部の前記第3のオペアンプに供給するとともに、前記抵抗器と前記第3のpチャネル型MOSトランジスタとの接続点の電位を第2のモニタ電圧として前記第2のオペアンプにフィードバックし、その第2のモニタ電圧と基準電圧との差分に応じて、前記第3のpチャネル型MOSトランジスタのゲート電圧を制御する第2のフィードバック回路によって構成され、
前記電流トリミング動作が、
前記第1の制御回路によって前記第1のオペアンプをオフ、前記第2の制御回路によって前記第2のpチャネル型MOSトランジスタをオフ、前記第3の制御回路によって前記第2のnチャネル型MOSトランジスタをオンした状態において、前記外部パッドに所望の電圧を与えることにより、前記第2のnチャネル型MOSトランジスタを介して前記第1のnチャネル型MOSトランジスタに流れる電流が、前記所望の電圧によって設定しようとする設定値になるときの前記バイアス電圧を、前記比較回路部の前記第3のオペアンプにより前記シフト電圧と比較し、
前記比較回路部の出力に応じて前記第2の可変抵抗器の抵抗値を変化させ、前記シフト電圧が前記バイアス電圧と等しくなるときの、前記第2の可変抵抗器の抵抗値を保持した後、
前記第1の制御回路によって前記第1のオペアンプをオン、前記第2の制御回路によって前記第2のpチャネル型MOSトランジスタをオン、前記第3の制御回路によって前記第2のnチャネル型MOSトランジスタをオフした状態において、前記電流測定回路部で生成されるバイアス電圧と前記電圧シフト回路部で生成されるシフト電圧とを前記比較回路部の前記第3のオペアンプにより比較し、
前記バイアス電圧が前記シフト電圧と等しくなるように、前記比較回路部の出力に応じて、前記第1の可変抵抗器の抵抗値を変化させるものである
ことを特徴とする請求項1に記載の半導体記憶装置。 - 前記定電流回路は、ビットの切り換えに応じて抵抗値を変化させることが可能な可変抵抗器、この可変抵抗器に直列に接続されたデプレッション形の第1のnチャネル型MOS(Metal Oxide Semiconductor)トランジスタ、および、この第1のnチャネル型MOSトランジスタにダイオード接続された第1のpチャネル型MOSトランジスタを含む電流源発生回路部を備え、
前記デプレッション形の第1のnチャネル型MOSトランジスタのゲートが接地電位に接続されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記定電流回路は、ビットの切り換えに応じて抵抗値を変化させることが可能な可変抵抗器、この可変抵抗器に直列に接続された第1のnチャネル型MOS(Metal Oxide Semiconductor)トランジスタ、この第1のnチャネル型MOSトランジスタにダイオード接続された第1のpチャネル型MOSトランジスタ、この第1のpチャネル型MOSトランジスタにミラー接続された第2のpチャネル型MOSトランジスタ、および、この第2のpチャネル型MOSトランジスタと前記第1のnチャネル型MOSトランジスタとにダイオード接続された第2のnチャネル型MOSトランジスタを含む電流源発生回路部を備え、
前記第1のnチャネル型MOSトランジスタが、前記第2のnチャネル型MOSトランジスタのしきい値よりも低いしきい値をもつことを特徴とする請求項1に記載の半導体記憶装置。 - 前記定電流回路は、ビットの切り換えに応じて抵抗値を変化させることが可能な可変抵抗器、この可変抵抗器の一端に順方向に接続された第1のダイオード、前記可変抵抗器の他端に直列に接続された第1のnチャネル型MOS(Metal Oxide Semiconductor)トランジスタ、この第1のnチャネル型MOSトランジスタにダイオード接続された第1のpチャネル型MOSトランジスタ、この第1のpチャネル型MOSトランジスタにミラー接続された第2のpチャネル型MOSトランジスタ、この第2のpチャネル型MOSトランジスタと前記第1のnチャネル型MOSトランジスタとにダイオード接続された第2のnチャネル型MOSトランジスタ、および、この第2のnチャネル型MOSトランジスタのソースに順方向に接続された第2のダイオードを含む電流源発生回路部を備え、
前記第1のnチャネル型MOSトランジスタが、前記第2のnチャネル型MOSトランジスタのしきい値と同じしきい値をもつことを特徴とする請求項1に記載の半導体記憶装置。
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