JP2009016929A - 負電圧検知回路及びこの負電圧検知回路を用いた半導体集積回路装置 - Google Patents

Abstract

【課題】温度変動や製造プロセスのバラツキの影響を受け難く、より精度の高い負電圧検知を実現できる負電圧検知回路を提供する。
【解決手段】負電圧検知回路は、基準電流Ｉrefを生成する基準電流生成回路３７と、一端に検知すべき負電圧が印加され、他端に上記基準電流のミラー電流が供給される抵抗分割回路３８と、上記基準電流に対応する第１の電圧Ｖrefと抵抗分割回路にミラー電流を流したときの他端の第２の電圧とを比較する第１のコンパレータ３２を備える。基準電流生成回路は、カレントミラー回路から供給される電流に基づいて負及び正の温度係数を持った第３，第４の電圧をそれぞれ生成する第１，第２の回路部と、第１の電圧を生成する第３の回路部、及び第３の電圧と第４の電圧の電圧差が一致するように、カレントミラー回路を制御する第２のコンパレータ３１とを備える。
【選択図】図１

Description

この発明は、例えば負電圧昇圧回路を備えたアナログ電源回路に使用される負電圧検知回路、及びこの負電圧検知回路を用いた半導体集積回路装置に関する。

従来、この種の負電圧検知回路では、抵抗分割回路の一端に検知すべき負電圧を印加した状態で、他端に定電流を流して正の検知レベルの電圧を生成し、この正の検知レベルの電圧と基準電圧とをコンパレータで比較することで負電圧を検知している。上記抵抗分割回路の他端に流す定電流には、定電流源の電流をカレントミラー回路に通して生成したミラー電流を用いる。上記基準電圧は、例えば特許文献１に記載されているバンドギャップリファレンス回路のような基準電圧生成回路で生成している。バンドギャップリファレンス回路は、通常動作時には温度や電源電圧に対する依存性が小さい１．２５Ｖ程度の基準電圧を発生する。この基準電圧は、レギュレータ電圧検知回路や電流制限比較回路などの基準電圧源としても用いられている。

バンドギャップリファレンス回路から出力される基準電圧はコンパレータの反転入力端に印加し、このコンパレータの出力をＰチャネル型ＭＯＳトランジスタのゲートに供給する。上記ＭＯＳトランジスタの電流通路の一端は電源に接続し、他端から抵抗に電流を流して電圧を生成する。そして、上記抵抗で生成した電圧を上記コンパレータの非反転入力端にフィードバックし、上記ＭＯＳトランジスタのゲートを制御することで基準となる定電流（基準電流）を生成している。この生成した基準電流をカレントミラー回路に通してミラー電流を生成し、上記抵抗分割回路の他端に供給する。

しかし、コンパレータを用いたフィードバック回路により基準電流を生成すると、温度の変動や製造プロセスのバラツキによる影響でコンパレータのオフセット電圧が変動し、基準電流にバラツキが発生する。このような基準電流のバラツキはミラー電流に影響を及ぼし、検知する負電圧レベルの変動を招く。このため、従来の負電圧検知回路は、温度変動や製造バラツキの影響を受けて検知精度が低下するという問題があった。
特開２００４−３５０２９０

この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、温度変動や製造プロセスのバラツキの影響を受け難く、より精度の高い負電圧検知を実現できる負電圧検知回路及びこの負電圧検知回路を用いた半導体集積回路装置を提供することにある。

この発明の一態様によると、基準電流を生成する基準電流生成回路と、一端に検知すべき負電圧が印加され、他端に前記基準電流生成回路で生成した基準電流のミラー電流が供給される抵抗分割回路と、前記基準電流生成回路で生成した基準電流に対応する第１の電圧と、前記抵抗分割回路にミラー電流を流したときの前記抵抗分割回路の他端の第２の電圧とを比較する第１のコンパレータとを具備し、前記基準電流生成回路は、カレントミラー回路と、前記カレントミラー回路から供給される電流に基づいて、負の温度係数を持った第３の電圧を生成する第１の回路部と、前記カレントミラー回路から供給される電流に基づいて、正の温度係数を持った第４の電圧を生成する第２の回路部と、前記カレントミラー回路から供給される電流に基づいて、前記第１の電圧を生成する第３の回路部と、前記第３の電圧と前記第４の電圧の電圧差が一致するように、前記カレントミラー回路から前記第１乃至第３の回路部に供給する電流を制御する第２のコンパレータとを備え、前記第３の回路部を流れる電流のミラー電流を前記抵抗分割回路の他端に供給する負電圧検知回路が提供される。

この発明の他の一態様によると、基準電圧を生成する基準電圧生成回路と、前記基準電圧生成回路から供給される基準電圧に基づいて、正の電圧を生成する正電圧生成回路と、前記基準電圧生成回路から供給される基準電圧に基づいて、負の電圧を生成する負電圧生成回路と、前記正電圧生成回路から出力される正電圧出力、及び前記負電圧生成回路から出力される負電圧出力がそれぞれ供給され、一方を選択して出力する電源出力切り替えスイッチ回路とを備え、前記負電圧生成回路は、オシレータと、前記オシレータの発振出力が供給され、負電圧を生成する負電圧昇圧回路と、前記負電圧昇圧回路で生成した負電圧を検知して前記オシレータの動作を制御する負電圧検知回路とを備え、前記負電圧検知回路は、基準電流を生成する基準電流生成回路と、一端に前記負電圧昇圧回路で生成した負電圧が印加され、他端に前記基準電流生成回路で生成した基準電流のミラー電流が供給される抵抗分割回路と、前記基準電流生成回路で生成した基準電流に対応する第１の電圧と、前記抵抗分割回路にミラー電流を流したときの前記抵抗分割回路の他端の第２の電圧とを比較する第１のコンパレータとを具備し、前記基準電流生成回路は、カレントミラー回路と、前記カレントミラー回路から供給される電流に基づいて、負の温度係数を持った第３の電圧を生成する第１の回路部と、前記カレントミラー回路から供給される電流に基づいて、正の温度係数を持った第４の電圧を生成する第２の回路部と、前記カレントミラー回路から供給される電流に基づいて、前記第１の電圧を生成する第３の回路部と、前記第３の電圧と前記第４の電圧の電圧差が一致するように、前記カレントミラー回路から前記第１乃至第３の回路部に供給する電流を制御する第２のコンパレータとを備え、前記第１のコンパレータは、反転入力端が前記第３の回路部と前記カレントミラー回路との接続点に接続され、非反転入力端が前記抵抗分割回路の他端に接続される半導体集積回路装置が提供される。

この発明によれば、温度変動や製造プロセスのバラツキの影響を受け難く、より精度の高い負電圧検知を実現できる負電圧検知回路及びこの負電圧検知回路を用いた半導体集積回路装置を提供できる。

以下、この発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、この発明の実施形態に係る負電圧検知回路の構成例を示す回路図である。図２は、上記負電圧検知回路を用いた半導体集積回路装置の一例として不揮発性半導体記憶装置、ここではフラッシュメモリを示している。図２では、負電圧昇圧回路を備えたアナログ電源回路と、このアナログ電源回路から電源電圧が供給される回路部を抽出して示している。

図２に示す回路部には、メモリセルアレイ１１、ロウデコーダ（アドレスデコーダ回路）１２、カラムデコーダ／センスアンプ（セレクタ／読み出し比較回路）１３、コントローラ１４、電圧システムコントロール回路（電圧生成コントロール回路）１５、バンドギャップリファレンス回路（基準電圧生成回路）１６、正電圧システム（正電圧生成回路）１７、負電圧システム（負電圧生成回路）１８、及び電圧スイッチコントロール回路（電源出力切り替えスイッチ回路）１９等が含まれている。

上記メモリセルアレイ１１には、メモリセルが行及び列方向に配列されている。上記メモリセルの行はロウデコーダ１２によって選択される。上記メモリセルの列はカラムデコーダによって指定され、選択されたメモリセルからビット線に読み出されたデータがセンスアンプで増幅される。あるいは外部から入力された書き込みデータがセンスアンプで増幅されてビット線に供給され、選択されたメモリセルに書き込まれる。

上記コントローラ１４は、メモリセルアレイ１１、カラムデコーダ／センスアンプ１３及び電圧システムコントロール回路１５など、不揮発性半導体記憶装置全体の動作を制御するものである。

上記バンドギャップリファレンス回路１６から出力される温度依存性のない基準電圧（例えば＋１．２５Ｖ）は、上記正電圧システム１７と負電圧システム１８にそれぞれ供給される。これら正電圧システム１７と負電圧システム１８は、上記電圧システムコントロール回路１５により動作が制御され、正電圧システム１７は＋１２Ｖの正電圧を生成し、負電圧システム１８は−８Ｖの負電圧を生成する。

上記負電圧システムは、負電圧検知回路（ＳＶＮＥＧ）２１、オシレータ（クロック生成回路）２２及びネガティブチャージポンプ（負電圧昇圧回路）２３等を備えている。オシレータ２２の発振出力を、ネガティブチャージポンプ２３に供給して昇圧し、負電圧を生成する。そして、上記負電圧検知回路２１に、上記バンドギャップリファレンス回路１６から出力される温度依存性のない基準電圧（＋１．２５Ｖ）と上記ネガティブチャージポンプ２３から出力される負電圧（−８Ｖ）を供給してオシレータ２２の動作を制御する。この負電圧検知回路２１では、抵抗分割回路の一端に上記ネガティブチャージポンプ２３から出力される負電圧を印加した状態で、他端に定電流を流して正の検知レベルの電圧を生成し、この正の検知レベルの電圧と基準電圧とをコンパレータで比較して負電圧を検知する。

上記正電圧システム１７の正電圧出力（＋１２Ｖ）と負電圧システム１８の負電圧出力（−８Ｖ）はそれぞれ、電圧スイッチコントロール回路（電源出力切り替えスイッチ回路）１９に供給される。この電圧スイッチコントロール回路１９で選択された＋１２Ｖの電圧、または−８Ｖの電圧がメモリセルアレイ１１、ロウデコーダ１２及びカラムデコーダ／センスアンプ１３の電源端子に供給される。これらメモリセルアレイ１１、ロウデコーダ１２及びカラムデコーダ／センスアンプ１３はコントローラ１４により制御され、データの読み出し動作、書き込み動作、消去動作などに応じて電源電圧が選択的に切り替えられる。

図１に示す負電圧検知回路は、コンパレータ３１，３２、Ｐチャネル型ＭＯＳトランジスタ３３〜３６、抵抗Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１３、及びダイオードＤ１，Ｄ２−１〜Ｄ２−ｎを含んで構成されている。上記コンパレータ３１、ＭＯＳトランジスタ３３〜３５、抵抗Ｒ１，Ｒ１１〜Ｒ１３及びダイオードＤ１，Ｄ２−１〜Ｄ２−ｎは、基準電流Ｉrefを生成する基準電流生成回路３７を構成している。

抵抗Ｒ２〜Ｒ４は抵抗分割回路３８を構成しており、この抵抗分割回路３８の一端にネガティブチャージポンプ２３から検知すべき負電圧が印加される。また、抵抗分割回路３８の他端には上記基準電流生成回路３７で生成された基準電流Ｉrefのミラー電流が供給される。そして、コンパレータ３２で、上記基準電流生成回路３７で生成した基準電流に対応する電圧Ｖrefと、上記抵抗分割回路３８にミラー電流を流したときの他端の電圧とを比較する。

すなわち、上記コンパレータ３１の出力端には、カレントミラー回路を構成する上記ＭＯＳトランジスタ３３〜３６のゲートがそれぞれ接続される。上記ＭＯＳトランジスタ３３の電流通路の一端は電源Ｖｃｃに接続され、他端はダイオードＤ１のアノード及び抵抗Ｒ１１の一端（ノードａ１）に接続される。このノードａ１は、上記コンパレータ３１の非反転入力端（＋）に接続される。上記ダイオードＤ１のカソードと抵抗Ｒ１１の他端は接地点に接続される。

上記ＭＯＳトランジスタ３４の電流通路の一端は電源Ｖｃｃに接続され、他端は抵抗Ｒ１２，Ｒ１３の一端（ノードｂ１）に接続される。このノードｂ１は、コンパレータ３１の反転入力端（−）に接続される。上記抵抗Ｒ１２の他端は接地点に接続され、上記抵抗Ｒ１３の他端はダイオードＤ２−１〜Ｄ２−ｎのアノードに共通接続される。これらダイオードＤ２−１〜Ｄ２−ｎのカソードはそれぞれ接地点に接続される。上記ダイオードＤ１とダイオードＤ２−１〜Ｄ２−ｎはそれぞれ実質的に同じ構成であり、例えば並列接続の数の比は１：１００、換言すればｎ＝１００である。

上記ＭＯＳトランジスタ３５の電流通路の一端は電源Ｖｃｃに接続され、他端は抵抗Ｒ１の一端及びコンパレータ３２の反転入力端（−）に接続される。上記抵抗Ｒ１の他端は接地点に接続される。

上記ＭＯＳトランジスタ３６の電流通路の一端は電源Ｖｃｃに接続され、他端は抵抗Ｒ２の一端及びコンパレータ３２の非反転入力端（＋）に接続される。上記抵抗Ｒ２の他端には抵抗Ｒ３の一端が接続され、この抵抗Ｒ３の他端には抵抗Ｒ４の一端が接続される。上記抵抗Ｒ４の他端には、ネガティブチャージポンプ２３が接続されている。このネガティブチャージポンプ２３には、オシレータ２２の発振出力が供給され、この発振出力を昇圧して負電圧を出力する。上記オシレータ２２には上記コンパレータ３２の出力が供給されて動作が制御されるようになっている。

図１に示す負電圧検知回路は、カレントミラー回路による基準電流Ｉrefの生成にダイオードのバンドギャップリファレンスを利用した回路である。ダイオードＤ１に電流を流したときの電圧が負の温度係数になるのに対して、ダイオードＤ２−１〜Ｄ２−ｎと抵抗Ｒ１３を直列に接続したときの抵抗Ｒ１３の両端電圧（電圧降下）は正の温度係数になる。すなわち、ダイオードＤ１に流れる電流Ｉ1とダイオードＤ２に流れる電流Ｉ2は温度が変動した場合においても一定の電流比も持っており、この電流レベルはノードａ１及びｂ１の電圧差が常に一致するように制御される。このため、抵抗Ｒ１に流れる基準電流Ｉrefは常に安定しているので、抵抗分割回路３８（抵抗Ｒ２，Ｒ３，Ｒ４）にも常に安定したミラー電流を供給できる。従って、温度変動や製造プロセスのバラツキの影響を受け難く、より精度の高い負電圧検知が可能となる。

上述したように、負電圧昇圧回路において、基準電流の生成にコンパレータを使用しないので、オフセット電圧が温度変動や製造プロセスのバラツキによる悪影響を受けることがなく、より精度の高い負電圧検知を実現できる。

従って、この発明の一つの側面によれば、基準電流と抵抗分割回路に流れる電流とを電流比でダイレクトに比較するので、温度変化や製造プロセスのバラツキの影響を受け難く、より精度の高い負電圧検知を実現できるため、負電圧昇圧における負電圧レベルのバラツキを抑えることが可能となる。

以上実施形態を用いてこの発明の説明を行ったが、この発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で変形することが可能である。また、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

この発明の実施形態に係る負電圧検知回路の構成例を示す回路図。 この発明の実施形態に係る負電圧検知回路を用いた半導体集積回路装置の一例として不揮発性半導体記憶装置を示すブロック図。

符号の説明

１１…メモリセルアレイ、１２…ロウデコーダ（アドレスデコーダ回路）、１３…カラムデコーダ／センスアンプ（セレクタ／読み出し比較回路）、１４…コントローラ、１５…電圧システムコントロール回路（電圧生成コントロール回路）、１６…バンドギャップリファレンス回路（基準電圧生成回路）、１７…正電圧システム（正電圧生成回路）、１８…負電圧システム（負電圧生成回路）、１９…電圧スイッチコントロール回路（電源出力切り替えスイッチ回路）、２１…負電圧検知回路（ＳＶＮＥＧ）、２２…オシレータ（クロック生成回路）、２３…ネガティブチャージポンプ（負電圧昇圧回路）、３１，３２…コンパレータ、３３〜３６…Ｐチャネル型ＭＯＳトランジスタ、Ｒ１〜Ｒ４，Ｒ１１〜Ｒ１３…抵抗、Ｄ１，Ｄ２−１〜Ｄ２−ｎ…ダイオード、Ｉref…基準電流、３７…基準電流生成回路、３８…抵抗分割回路。

Claims (5)

1. 基準電流を生成する基準電流生成回路と、
   一端に検知すべき負電圧が印加され、他端に前記基準電流生成回路で生成した基準電流のミラー電流が供給される抵抗分割回路と、
   前記基準電流生成回路で生成した基準電流に対応する第１の電圧と、前記抵抗分割回路にミラー電流を流したときの前記抵抗分割回路の他端の第２の電圧とを比較する第１のコンパレータとを具備し、
   前記基準電流生成回路は、
   カレントミラー回路と、
   前記カレントミラー回路から供給される電流に基づいて、負の温度係数を持った第３の電圧を生成する第１の回路部と、
   前記カレントミラー回路から供給される電流に基づいて、正の温度係数を持った第４の電圧を生成する第２の回路部と、
   前記カレントミラー回路から供給される電流に基づいて、前記第１の電圧を生成する第３の回路部と、
   前記第３の電圧と前記第４の電圧の電圧差が一致するように、前記カレントミラー回路から前記第１乃至第３の回路部に供給する電流を制御する第２のコンパレータとを備え、
   前記第３の回路部を流れる電流のミラー電流を前記抵抗分割回路の他端に供給する
   ことを特徴とする負電圧検知回路。
2. 前記カレントミラー回路は、電流通路の一端がそれぞれ電源に接続され、ゲートに前記第２のコンパレータの出力端がそれぞれ接続されたＰチャネル型の第１乃至第３ＭＯＳトランジスタを含み、
   前記第１の回路部は、アノードが前記第１ＭＯＳトランジスタの電流通路の他端に接続され、カソードが接地点に接続された第１ダイオードと、一端が前記第１ＭＯＳトランジスタの電流通路の他端に接続され、他端が接地点に接続された第１抵抗とを含み、
   前記第２の回路部は、一端が前記第２ＭＯＳトランジスタの電流通路の他端に接続され、他端が接地点に接続された第２抵抗と、一端が前記第２ＭＯＳトランジスタの電流通路の他端に接続された第３抵抗と、各々のアノードが前記第３抵抗の他端に接続され、各々のカソードが接地点に接続された複数の第２ダイオードとを含み、
   前記第３の回路部は、一端が前記第３ＭＯＳトランジスタの電流通路の他端に接続され、他端が接地点に接続された第４抵抗を含み、
   前記第２のコンパレータは、非反転入力端が前記第１ＭＯＳトランジスタの電流通路の他端に接続され、反転入力端が前記第２ＭＯＳトランジスタの電流通路の他端に接続され、
   前記第４抵抗に流れる基準電流のミラー電流が前記抵抗分割回路の他端に供給されることを特徴とする請求項１に記載の負電圧検知回路。
3. 電流通路の一端が前記電源に接続され、電流通路の他端が前記抵抗分割回路の他端に接続され、ゲートに前記第２のコンパレータの出力端が接続され、前記第１乃至第３ＭＯＳトランジスタと共にカレントミラー回路を構成するＰチャネル型の第４ＭＯＳトランジスタを更に具備し、
   前記第１のコンパレータは、反転入力端が前記第３ＭＯＳトランジスタの電流通路の他端に接続され、非反転入力端が前記第４ＭＯＳトランジスタの電流通路の他端に接続されることを特徴とする請求項２に記載の負電圧検知回路。
4. 基準電圧を生成する基準電圧生成回路と、
   前記基準電圧生成回路から供給される基準電圧に基づいて、正の電圧を生成する正電圧生成回路と、
   前記基準電圧生成回路から供給される基準電圧に基づいて、負の電圧を生成する負電圧生成回路と、
   前記正電圧生成回路から出力される正電圧出力、及び前記負電圧生成回路から出力される負電圧出力がそれぞれ供給され、一方を選択して出力する電源出力切り替えスイッチ回路とを備え、
   前記負電圧生成回路は、
   オシレータと、
   前記オシレータの発振出力が供給され、負電圧を生成する負電圧昇圧回路と、
   前記負電圧昇圧回路で生成した負電圧を検知して前記オシレータの動作を制御する負電圧検知回路とを備え、
   前記負電圧検知回路は、
   基準電流を生成する基準電流生成回路と、
   一端に前記負電圧昇圧回路で生成した負電圧が印加され、他端に前記基準電流生成回路で生成した基準電流のミラー電流が供給される抵抗分割回路と、
   前記基準電流生成回路で生成した基準電流に対応する第１の電圧と、前記抵抗分割回路にミラー電流を流したときの前記抵抗分割回路の他端の第２の電圧とを比較する第１のコンパレータとを具備し、
   前記基準電流生成回路は、
   カレントミラー回路と、
   前記カレントミラー回路から供給される電流に基づいて、負の温度係数を持った第３の電圧を生成する第１の回路部と、
   前記カレントミラー回路から供給される電流に基づいて、正の温度係数を持った第４の電圧を生成する第２の回路部と、
   前記カレントミラー回路から供給される電流に基づいて、前記第１の電圧を生成する第３の回路部と、
   前記第３の電圧と前記第４の電圧の電圧差が一致するように、前記カレントミラー回路から前記第１乃至第３の回路部に供給する電流を制御する第２のコンパレータとを備え、
   前記第１のコンパレータは、反転入力端が前記第３の回路部と前記カレントミラー回路との接続点に接続され、非反転入力端が前記抵抗分割回路の他端に接続されることを特徴とする半導体集積回路装置。
5. 前記電源出力切り替えスイッチ回路で選択された正電圧または負電圧が電源端子に供給されるメモリセルアレイ、ロウデコーダ及びカラムデコーダ／センスアンプを更に具備することを特徴とする請求項４に記載の半導体集積回路装置。

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