JP2001028194A

JP2001028194A - 内部電源回路及び不揮発性半導体記憶装置

Info

Publication number: JP2001028194A
Application number: JP20011599A
Authority: JP
Inventors: Tomoo Kimura; 智生木村; Tomonori Kataoka; 知典片岡; Ikuo Fuchigami; 郁雄渕上; Yoichi Nishida; 要一西田; Masaru Kawai; 賢河合
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-07-14
Filing date: 1999-07-14
Publication date: 2001-01-30

Abstract

(57)【要約】【課題】可変電位差検知回路を用いたフィードバック
制御方式の内部電圧回路が出力する内部電圧はリップ状
になり、安定した定電圧を得られない。【解決手段】可変電位差検知回路と電圧レギュレータ
回路の組み合わせにより、高効率に内部昇圧し、その昇
圧電圧から基準電圧の整数倍の内部電圧を得ることがで
きる。その内部電圧を用いてメモリセルのしきい値分布
測定を装置単体で行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】不揮発性半導体記憶装置にお
ける電源回路技術と、メモリセルのしきい値分布測定に
関する技術分野の発明である。

【０００２】

【従来の技術】フラッシュメモリなどの不揮発性半導体
記憶装置において低電圧単一電源動作の要求で、現在は
昇圧回路を内蔵し、チップ内部で高電圧を生成する構成
になっている。一方、フラッシュメモリのセルデータが
破損した場合、データの整合性を検証するためにメモリ
セルのしきい値分布測定を行う必要があった。

【０００３】図１４に、公開特許平１０−２３９３５７
に開示されている内部電源回路の例を示す。制御信号Ｃ
ＰＥより昇圧クロック生成回路を動作させ昇圧クロック
を出力し、昇圧回路がその昇圧クロックを入力して昇圧
電圧ＶＰＰＣを生成する。その昇圧電圧ＶＰＰＣとグラ
ンドとの電位差を可変電位差検知回路２０１によってモ
ニターして昇圧回路の昇圧動作を制御する。可変電位差
検知回路は、昇圧電圧ＶＰＰＣとグランドの電位差レベ
ルを基準電圧Ｖｒｅｆの整数倍の値で検知する。図１５
に、基準電圧Ｖｒｅｆの４倍の電位に昇圧電圧ＶＰＰＣ
を定電圧化した出力波形の例を示す。制御信号ＣＰＥが
Ｈｉｇｈレベル（以下Ｈレベルと呼ぶ）区間の場合、昇
圧クロックφｐはクロック波形となり、昇圧電圧ＶＰＰ
Ｃを昇圧生成する。昇圧電圧ＶＰＰＣが基準電圧Ｖｒｅ
ｆの４倍以上になった場合は、制御信号ＣＰＥがＬｏｗ
レベル（以下Ｌレベルと呼ぶ）となり、昇圧クロックφ
ｐが止まり昇圧動作が停止する。以上のようなフィード
バック制御によって、４＊Ｖｒｅｆ［Ｖ］の近傍にリッ
プル状の波形で昇圧電圧ＶＰＰＣを簡易的に定電圧化す
ることができる。

【０００４】以上のように可変電位差検知回路を用いた
フィードバック制御によって出力電圧を一定化すること
ができる。しかしながら、図１５に示すように昇圧電圧
ＶＰＰＣはリップル状に変動するため、図１１に示すよ
うなメモリセルのしきい値分布測定を内部電圧で行うに
は電圧が完全に安定していないため誤判定する可能性が
あり使用できない。また、昇圧回路は回路構成の関係で
ＶＤＤ以上の電圧しか出力できないため、メモリセルの
ゲート端子にＶＤＤ以下の電圧を印可することができ
ず、低しきい値のメモリセルを測定できない。よって、
メモリセルのしきい値分布を判定する場合は、電源入力
パッド１４０１を備えてチップ外部より安定した電圧を
電源切り替え回路１４０２を用いて入力していた。

【０００５】次に、今日一般的に行われている基準電圧
のトリミング方法について説明する。半導体チップの製
造工程が終了した後にシリコン・ウェハでの検査工程の
際、基準電圧をウェハ上の測定点１４０３で直接測定す
る。その測定結果によって、トリミング設定を行う。一
般的なトリミング設定の手法としては、ヒューズ素子を
破壊することで基準電圧回路内部の抵抗値を変更する方
法である。よって、ウェハ検査時に設定したトリミング
情報は、以後変更することができないため、それ以降に
おいて例えばデバイスの温度による特性変化による基準
電圧の変化に対応できない。さらにまた、基準電圧が所
望の値になっているかを確認する場合においても、基準
電圧をチップ組み立て後に装置外部から測定することが
できていない。

【０００６】

【発明が解決しようとする課題】図１４の可変電位差検
知回路を用いた昇圧回路のフィードバック制御方式の内
部電源回路では、可変電位差検知回路のフィードバック
遅延や、昇圧回路の動作速度の問題で、図１５の昇圧電
圧ＶＰＰＣのようにリップルが現れ、完全に安定した内
部電圧を供給できない。また、昇圧回路は回路構成の関
係でＶＤＤ以上の電圧しか出力できないため、メモリセ
ルのゲート端子にＶＤＤ以下の電圧を印可することがで
きず、低しきい値のメモリセルを測定できない。よっ
て、従来技術ではメモリセルのしきい値分布を測定する
場合は外部より安定した電圧を入力する外部測定装置を
必要とし、容易にしきい値分布の判定ができなかった。

【０００７】外部電圧を入力する場合、内部電圧と外部
電圧とを切換える電圧切換え回路を装備する。従来の電
圧切換え回路は内部および外部の電圧を切換える機能の
みであり、トリミングするために基準電圧を測定する場
合は、出荷前の検査工程において図１４の測定点１４０
３に測定機器を当て半導体ウェハ上から直接測定する。
その後、プラスチックなどで半導体ウェハを封止する。
つまり、出荷工程以後は封止するため基準電圧を測定す
ることができず、基準電圧のトリミング処理は不可能で
ある。

【０００８】

【課題を解決するための手段】まず、本発明では可変電
位差検知回路と電圧レギュレータ回路を併用した内部電
源回路にした。可変電位差検知回路は昇圧回路の昇圧動
作を監視して過剰な昇圧動作を抑え、最適な昇圧電圧を
生成する。次に、実際に内部で使用される電圧は、電圧
レギュレータ回路によって発生する。この電圧レギュレ
ータ回路は可変電位差検知回路と同様に基準電圧Ｖｒｅ
ｆを元に出力電圧を安定化する回路である。また、差動
増幅回路、分圧回路、出力回路のみで構成した電圧レギ
ュレータ回路は高電圧出力から低電圧出力に切り換った
時に、出力が一時的にロック状態に陥る問題があり、そ
の問題を解決するために、本発明では出力プルダウン方
式の安定化回路を装備した。よって、リップルが無く安
定した内部電圧を供給し、尚且つ、必要な内部電圧に最
適な昇圧動作と電圧安定化動作を行う。

【０００９】次に、従来の電圧切換え回路に内部電圧接
続回路を追加することで内部電圧を装置外部に出力し測
定することができ、基準電圧のトリミング補正がチップ
組み立て後も行え、昇圧動作の制御と内部電圧の安定化
が望める。よって、内部電圧に基準電圧の整数倍の任意
の電圧を供給できることから、測定用の外部電圧を入力
することなく、装置単体でメモリセルのしきい値の分布
測定を行うことができる。このように基準電圧を元に正
確に制御された内部電圧を用いることで、メモリセルの
不良判定機能を不揮発性半導体記憶装置に実現すること
ができる。

【００１０】

【発明の実施の形態】以下、本発明の実施の形態を説明
する。フラッシュメモリなどの不揮発性半導体記憶装置
において、単一電源動作を行うために昇圧回路を用いた
内部電圧生成を行っている。本発明では、これら内部電
源回路における内部電圧安定化および最適制御に関する
回路技術の発明であり、またその電源回路の出力電圧を
制御することでメモリセルのしきい値分布を内部電圧で
測定し、装置単体でしきい値判定をする不揮発性半導体
記憶装置に関する発明である。以下、図面を用いて本発
明の実施の形態を述べる。

【００１１】図１は、内部電源回路１０１、制御回路１
０２、入出力電圧パッド１０３、メモリアレイ、メモリ
セルに記憶したデータを読み出すセンスアンプ回路で構
成した本発明の半導体記憶装置の実施の形態である。

【００１２】図１の本発明内部電源回路１０１につい
て、図２を用いて説明する。昇圧クロック回路、昇圧回
路、可変電位差検知回路２０１、電圧レギュレータ回路
２０２、基準電圧回路２０３と、生成した内部電圧ＶＰ
ＰＲと電圧入出力パッド１０３とを切換える電源切換え
回路２０４で、内部電源回路１０１は構成される。

【００１３】まず、昇圧クロック回路、昇圧回路回路、
および可変電位差検知回路２０１の詳細を図３に示す。
図３に示すリングオシュレータ方式の昇圧クロック回路
によって発振したクロックφを制御信号ＣＰＥがＨレベ
ルになることで、昇圧クロックφｐにクロックφが出力
され昇圧回路が昇圧動作を行う。その制御信号ＣＰＥ
は、可変電位差検知回路２０１から出力する。可変電位
差検知回路は昇圧電圧ＶＰＰＣの電位レベルを検知し
て、昇圧電圧ＶＰＰＣが検知レベル以下であれば制御信
号ＣＰＥをＨレベル、検知レベル以上であればＬレベル
を出力し、昇圧電圧ＶＰＰＣをフィードバック制御す
る。次に、可変電位差検知回路によってフィードバック
制御された昇圧電圧ＶＰＰＣを電圧レギュレータ回路２
０３に入力して、基準電圧回路２０３で生成する基準電
圧Ｖｒｅｆの任意の整数倍の電圧値に一定化した内部電
圧ＶＰＰＲを出力し、電圧切換え回路２０３を通して、
デコーダ回路などの装置内部回路の電圧源として使用す
る。内部電圧ＶＰＰＣ、内部電圧ＶＰＰＲの電圧値や、
内部および外部電圧切換えの選択は、図１の制御回路１
０１から制御信号ＣＮＴを用いて制御される。

【００１４】ここで、可変電位差検知回路と電圧レギュ
レータ回路の動作原理を説明する。はじめに、図３で可
変電位差検知回路について説明する。図３で可変電位差
検知回路を用いた昇圧電圧のフィードバック制御につい
て説明する。可変電位差検知回路は、差動増幅回路３０
１と分圧回路３０２で構成される。分圧回路は図４の電
圧レギュレータ回路内の分圧回路と同じ構成であり、図
４に示す分圧回路はＮチャネルＭＯＳトランジスタを直
列接続した回路例である。分圧回路は昇圧電圧ＶＰＰＣ
を所定の分圧比ｒ（ｒ≧１）に従い、ＶＰＰＣ／Ｖｄｉ
ｆ＝ｒの関係で分圧した電圧Ｖｄｉｆを出力する。分圧
回路の出力Ｖｄｉｆと基準電圧Ｖｒｅｆを差動増幅回路
により比較し、この差動増幅回路の出力を昇圧クロック
制御信号ＣＰＥとすることで、昇圧電圧ＶＰＰＣがｒ・
Ｖｒｅｆ（ｒは分圧比）以上の場合はＣＰＥをＬレベル
とし、それ以下の場合はＣＰＥをＨレベルとすることで
昇圧動作を制御する。なお、昇圧動作を制御する方法と
しては昇圧クロックの供給制御以外に、周波数制御や、
振幅幅制御の操作もある。

【００１５】次に、本願出願人が出願した特願平１１−
１５８０９６に示された電圧レギュレータ回路について
図４で説明する。電圧レギュレータ回路は、差動増幅回
路３０１、分圧回路３０２、出力回路４０１で構成す
る。電圧レギュレータ回路の出力ＶＰＰＲから分圧回路
によって分圧された電圧Ｖｄｉｆと基準電圧Ｖｒｅｆを
差動増幅回路により比較し、この差動増幅回路の出力Ｖ
ａが出力回路を制御して電圧レギュレータ回路の出力Ｖ
ＰＰＲをＶＰＰＲ＝ｒ・Ｖｒｅｆとなる一定電圧に保持
する。従来例の可変電位差検知回路で昇圧電圧をフィー
ドバック制御する方式よりも、電圧レギュレータ回路は
差動増幅回路と出力回路により差動増幅回路の判定速度
に等しい動作速度で内部電圧を一定電圧に制御すること
ができる。また、分圧回路内にある、複数のＰチャネル
ＭＯＳトランジスタと、複数のレベルシフト回路を制御
信号ＣＮＴにより分圧比ｒを変化することで、基準電圧
Ｖｒｅｆの任意の整数倍ｒになる電圧を出力することが
できる。この電圧制御信号ＣＮＴによって分圧比を変更
する手法は、同じ回路構成をした分圧回路を内蔵してい
る図３の可変電位差検知回路においても、同様に検知す
る電圧レベルを分圧回路と制御信号ＣＮＴによって変更
することができる。

【００１６】このような内部電圧回路による内部電圧出
力の動作例を次に示す。不揮発性半導体メモリであるフ
ラッシュメモリの読み出し（ＲＥＡＤ）／消去（ＥＲＡ
ＳＥ）／消去ベリファイ（Ｅ．Ｖ．）／書き込み（ＰＲ
ＯＧＲＡＭ）／書き込みベリファイ（Ｐ．Ｖ．）に必要
な内部電圧を、図１３に示すように基準電圧Ｖｒｅｆの
整数倍の内部電圧を内部生成することで単一電源動作が
可能になる。図１３中には負の電圧も存在するが、負電
圧用の昇圧回路、可変電位差検知回路、電圧レギュレー
タ回路を用いることで、正電圧同様に制御することがで
きる。図１３より、読み出し時には基準電圧Ｖｒｅｆ＊
４の内部電圧（ＷＬ）ＶＰＰが必要である。この読み出
し時に、可変電位差検知回路の検知レベルを基準電圧Ｖ
ｒｅｆ＊７に設定すると、図１０の昇圧電圧ＶＰＰＣの
ように基準電圧Ｖｒｅｆ＊７近辺で安定する。この基準
電圧Ｖｒｅｆ＊７近辺で安定した昇圧電圧ＶＰＰＣを電
圧レギュレータ回路に入力して、内部電圧ＶＰＰに必要
な基準電圧Ｖｒｅｆ＊４の電圧を出力する。一方、消去
時の内部電圧（ＷＬ）ＶＰＰは基準電圧Ｖｒｅｆ＊１０
が必要である。消去時には可変電位差検知回路の検知レ
ベルを基準電圧Ｖｒｅｆ＊７からＶｒｅｆ＊１０以上
に、電圧レギュレータ回路の出力を基準電圧Ｖｒｅｆ＊
１０とする。よって、半導体記憶装置の動作状態を設定
するＣＯＭＭＡＮＤ信号より制御回路１０１が制御信号
ＣＮＴをデコードして、分圧比を設定し可変電位差検知
回路の検知レベルを変えることできる。従って、低消費
動作を要求される読み出しモード時には昇圧動作を消去
時に比べて抑えることができることにより、モード毎の
昇圧動作を最適化でき、余分な昇圧動作をなくすことが
できる。

【００１７】なお、図５は昇圧電圧ＶＰＰＣと電圧レギ
ュレータ回路の出力電圧ＶＰＰＲを可変電位差検知回路
で比較する構成の内部電源回路である。図２の昇圧電圧
ＶＰＰＣとグランドとの電位差を比較する内部電源回路
とほぼ同等な回路動作を行う。図５の内部電圧回路は昇
圧電圧ＶＰＰＣと電圧レギュレータ回路の出力電圧ＶＰ
ＰＲとの比較するので検知する電位差がＶＰＰＣ−ＶＰ
ＰＲとなり、図２の検知する電位差はＶＰＰＣ−０（グ
ランド）に比べて電位差が小さい。よって、可変電位差
検知回路の分圧回路の分圧段数を減らすことができ、回
路規模を若干少なくすることができる。

【００１８】図６、図７に本発明の出力をプルダウン制
御する安定化回路を内蔵した電圧レギュレータ回路の実
施例を示す。まず、図６の実施例について説明する。本
願出願人が出願した特願平１１−１５８０９６に示され
た電圧レギュレータ回路は図４のように、差動増幅回路
３０１、分圧回路３０２、出力回路４０１の３構成であ
った。前述したとおり、分圧回路の出力Ｖｄｉｆと基準
電圧Ｖｒｅｆを差動増幅回路で判定して、その判定結果
によって出力回路のＯＮ・ＯＦＦを調整して出力電圧Ｖ
ＰＰＲに所定の電圧を出力する。分圧回路は直列接続の
抵抗成分であるため、常に出力電圧ＶＰＰＲからグラン
ドへ電流が流れる。出力回路はこの動作電流に均衡した
電流を入力電圧ＶＰＰＣより供給することで出力電圧Ｖ
ＰＰＲを一定化する。この動作電流は、昇圧負荷及び消
費電力の問題から数μＡオーダーに設定している。ここ
で、基準電圧Ｖｒｅｆ＊１０の出力電圧から、基準電圧
Ｖｒｅｆ＊４に電圧レギュレータ回路の出力設定を変更
したとする。このとき、分圧回路が切り替わり、分圧比
が下がり分割回路出力Ｖｄｉｆが上昇する。Ｖｄｉｆが
上昇すると差動増幅回路が出力回路を制御して入力端子
からの供給を遮断する。初期状態である１０＊Ｖｒｅｆ
［Ｖ］から４＊Ｖｒｅｆ［Ｖ］まで電位が安定する過程
としては、分圧回路が流す動作電流によって出力電位が
下がるが、しかしながら分圧回路の動作電流は微弱電流
になっているため、出力電圧ＶＰＰＲが安定するまで時
間がかかる。

【００１９】この問題を解決するため、図６では出力電
圧ＶＰＰＲをグランドにプルダウンする安定化回路６０
１を追加した。安定化回路は出力回路と相反する制御動
作が必要である。そこで、本発明の電圧レギュレータ回
路の差動増幅回路６０２は出力信号Ｖａと反転出力信号
Ｖｎａを２出力でき、反転出力信号Ｖａで安定化回路を
制御すると良い。よって、問題の出力電圧ＶＰＰＲの初
期値が高く電圧レギュレータ回路がロック状態に陥った
ときに、プルダウンの安定化回路がＯＮしてグランドへ
の貫通電流を流して出力電圧ＶＰＰＲの電位を下げる。
出力電圧ＶＰＰＲが所定の電圧まで下がったときに、安
定化回路は完全にＯＦＦしグランドへの貫通電流をなく
す。図７は安定化回路用に専用の差動増幅回路３０１を
設置している回路構成で、基本的には図６の回路と同じ
効果が得られる。

【００２０】本発明の電圧切換え回路について、以下説
明する。前述した昇圧回路、可変電位差検知回路、及び
電圧レギュレータ回路で生成した内部電圧ＶＰＰＲと、
電圧入出力パッド１０３の電圧ＶＰＰＥＸとを切換える
本発明の電圧切換え回路２０４がある。この電圧切換え
回路２０４は、内部電圧ＶＰＰＲと外部電圧ＶＰＰＥＸ
とのどちらかを内部電圧ＶＰＰに接続する機能と、内部
電圧ＶＰＰＲを電圧入出力パッド１０４に出力する特徴
がある。図８（ａ）が電圧切換え回路の具体例である。
電圧レベルシフト回路とＰチャネルＭＯＳトランジスタ
で構成し、制御信号ＶＣＮＴ［２：０］によって電圧を
切換える。例えば、図８（ｂ）はこの電圧切換え回路の
動作状態を表す動作テーブルで、３ビットの信号ＶＣＮ
Ｔ［２：０］＝００１の時は内部電圧ＶＰＰには内部電
圧ＶＰＰＲを接続し、電圧入出力パッドＶＰＰＥＸは未
使用、ＯＰＥＮとする。ＶＣＮＴ［２：０］＝０１０
は、電圧入出力パッドＶＰＰＥＸは入力状態となり外部
より電圧を印可し、内部電圧ＶＰＰに供給する。ＶＣＮ
Ｔ［２：０］＝１００は、内部電圧接続回路８０１によ
って内部電圧ＶＰＰＲを電圧入出力ＶＰＰＥＸと直結
し、チップ外部で内部電圧を測定することができる。こ
の内部電圧出力機能によって、内部電圧制御に必要とさ
れる基準電圧Ｖｒｅｆを装置外部で検証することができ
る。

【００２１】図９（ａ）に、基準電圧回路の例を示す。
カレントミラー回路を用いたＶＤＤ依存性を抑えた基準
電圧回路である。カレントミラーになっているＮチャン
ネルＭＯＳトランジスタ９０，９１がある。両側Ｎチャ
ンネルＭＯＳトランジスタは同じ駆動能力であるのでミ
ラー比は１で、両側のパスに流れる電流は等しい。次
に、二つのＰチャネルＭＯＳトランジスタ９２，９３も
カレントミラーになっているが、これらＰチャネルＭＯ
Ｓトランジスタの駆動能力は９２が９３に比べて２倍で
あり、ミラー比が２になっている。ＮチャネルＭＯＳト
ランジスタのミラー比１と合わせるために、ＶＤＤと９
３の間に抵抗９４を配置する。この抵抗でミラー比１に
調整し、この抵抗値を調整することで基準電圧Ｖｒｅｆ
のトリミングが可能である。すべてのＭＯＳトランジス
タが飽和領域で使用していることと、２段のカレントミ
ラー回路によって７１に流れ込む電流が一定であること
からも、基準電圧ＶｒｅｆはＮチャネルＭＯＳトランジ
スタのしきい値電圧Ｖｔｎになる。その抵抗９４を制御
信号ＣＮＴで操作することによって、チップ間のバラツ
キや、トランジスタの温度特性によるしきい値の変動に
よる基準電圧のずれを補正することができる。図９
（ｂ）に測定電圧（内部電圧ＶＰＰＲ／分圧比ｒ）と基
準電圧Ｖｒｅｆの差ΔＶｒｅｆと、その時のトリミング
値の関係を表す。図９（ｂ）のΔＶｒｅｆ１は測定値が
基準電圧Ｖｒｅｆより高い電圧の場合のトリミング値は
ＴＲＭ１となり、そのトリミング値を基準電圧回路に与
えると基準電圧が補正される。また、図９（ａ）のカレ
ントミラーを用いた基準電圧回路は温度による特性変化
がある。半導体記憶装置の温度状態の情報を図１のトリ
ミング信号ＴＲＭを用いて制御回路１０１に入力し、そ
の情報を制御回路が制御信号ＣＮＴによって基準電圧回
路をトリミングする。例えば、ある温度状態で基準電圧
のずれが図９（ｂ）のΔＶｒｅｆ２になった場合、トリ
ミング値ＴＲＭ２を制御回路に入力することで温度によ
る基準電圧ずれを補正することができる。このような電
圧切換え回路を内蔵することによって、チップ組み立て
後でも容易に内部電圧を測定でき、チップ組み立て後で
も基準電圧のトリミング処理が行える。

【００２２】以上、説明した本発明の内部電圧回路を使
用することで、チップ内部で基準電圧の整数倍の様々な
内部電圧を出力でき、また基準電圧のトリミング機能に
より基準電圧の補正も可能であり正確な内部電圧を生成
することができる。図１に示す、本発明の内部電圧を用
いたメモリセルのしきい値分布測定の制御回路１０２を
説明する。フラッシュメモリなどの不揮発性半導体記憶
素子の記憶データは、図１１のようにメモリセルのしき
い値電圧の変化で表す。例えば、低いしきい値電圧のメ
モリセルをデータ０（ＰＲＯＧＲＡＭセル）、高いしき
い値電圧のメモリセルをデータ１（ＥＲＡＳＥセル）と
する。このとき、ワード線電圧ＶＰＰを基準電圧の４倍
の電圧を印加した場合、低いしきい値電圧のメモリセル
は電流を流し、高いしきい値電圧のメモリセルは電流を
流さない。このメモリセル電流をセンスアンプ回路で判
定してデータの読み出しを行う。図１３の電圧をメモリ
セルにかけることで浮遊電位のフローティング・ポリシ
リコンに電荷の出し入れによってメモリセルのしきい値
が変化する。

【００２３】正常な低しきい値電圧のメモリセルの分布
が基準電圧Ｖｒｅｆ＊１から基準電圧Ｖｒｅｆ＊２、高
しきい値電圧のメモリセル分布が基準電圧Ｖｒｅｆ＊５
から基準電圧Ｖｒｅｆ＊７に分布しているとする。しか
し、何らかの不良原因で１１０１の不充分ＥＲＡＳＥセ
ル（データ１）、及び１１０２の過ＰＲＯＧＲＡＭセル
（データ０）が存在したとする。それぞれの不良セルに
よる影響と内部電圧によるしきい値分布の判定手法につ
いて、以下説明する。

【００２４】不充分ＥＲＡＳＥセル：ＥＲＡＳＥセルは
フローティング・ポリシリコンに電荷（電子）を保持す
ることでしきい値を高くする。しかし、長時間使用する
と、何らかの原因で電荷が消失することがある。このよ
うに電荷の消失が発生したＥＲＡＳＥセルは１１０１の
分布のようにしきい値が下がる。また、本装置が高温時
のメモリセル電流は常温時に比べて多く流れるため、更
に分布が下がる。よって、高温読み出し時にＥＲＡＳＥ
セルの分布が基準電圧Ｖｒｅｆ＊４に近くなると、不充
分ＥＲＡＳＥセルのセル電流が増えＰＲＯＧＲＡＭセル
（データ０）と誤認識する不良が発生する。このような
不充分なＥＲＡＳＥセルを検出するために、通常の読み
出し電圧の基準電圧Ｖｒｅｆ＊４でメモリセルを読み出
した時の出力データと、ＥＲＡＳＥしきい値分布の下限
値である基準電圧Ｖｒｅｆ＊５でメモリセルを読み出し
た時の出力データとを比較し、ＥＲＡＳＥセルからＰＲ
ＯＧＲＡＭセルにデータが遷移したセルがＶｒｅｆ＊４
からＶｒｅｆ＊５に分布する不充分なＥＲＡＳＥセルと
いうことが判定できる。このようなデータの変化が発生
した場合は、不良情報を出力する。

【００２５】過ＰＲＯＧＲＡＭセル：図１２は６個のメ
モリセルとセンスアンプ回路の概略図を示す。図１１の
１１０２のようなしきい値が低い不良の過ＰＲＯＧＲＡ
Ｍセルが１２０２とする。今、１２０１のＥＲＡＳＥ状
態の選択セルを読み出した場合、過ＰＲＯＧＲＡＭセル
の１２０２のワード線ＷＬ４は０［Ｖ］であるが、不良
によるしきい値が限りなく０［Ｖ］に近いと不良のリー
ク電流が流れる。よって、選択セル１２０１と不良セル
１２０２はビット線ＢＬが共通であるため、本来ＥＲＡ
ＳＥのデータ１を読み出すつもりが不良セルのリーク電
流によりデータ０（ＰＲＯＧＲＡＭ）となる。よって、
過ＰＲＯＧＲＡＭセルを測定する場合は、ＰＲＯＧＲＡ
Ｍセルしきい値分布の下限値の基準電圧Ｖｒｅｆ＊１を
ワード線に印可して、しきい値が低い過ＰＲＯＧＲＡＭ
セルがデータ０を出力することからも不良セルの特定が
できる。また、しきい値が完全に負電圧（デプレッショ
ン）のメモリセルがある場合は、常にデータ０を読み出
してしまう。このような場合は、本発明の内部電源回路
を負電圧発生に応用し、非選択ワード線に負電圧を印可
して非選択メモリセルを完全にカットオフ状態にするこ
とで選択メモリセルのみのしきい値分布測定が可能とな
る。

【００２６】以上のように、外部電圧を必要としない、
内部電圧を用いたメモリセルのしきい値分布測定が実現
できる。このような装置単体でしきい値分布の判定が可
能な図１の不揮発性半導体記憶装置において、制御回路
１０２に、不揮発性半導体記憶装置の動作モードを設定
するＣＯＭＭＡＮＤ信号とアドレス信号ＡＤＤを入力
し、アドレス信号ＡＤＤで指定されたメモリセルに対し
て、制御回路は消去や書き込み動作を行う。その後、制
御回路は内部電源回路１０１に制御信号ＣＮＴを与える
ことで、内部電圧の電圧値を設定しシーケンシャルにメ
モリセルのしきい値分布測定を行う。消去／書き込み不
良セルが判明した場合は、ＥＲＲＯＲ信号をＨレベルに
することで、装置外部に不良情報を伝えることができ
る。よって、特別な装置を必要とせずに不良情報を得る
ことができる。

【００２７】

【発明の効果】本発明の内部電圧回路中の可変電位差検
知回路により必要な内部電圧に応じたフィードバック制
御の昇圧電圧の発生を高効率に行うことができ、また電
圧レギュレータ回路によって昇圧電圧から基準電圧Ｖｒ
ｅｆの整数倍の内部電圧を出力することができる。ま
た、電圧レギュレータ回路の出力プルダウン安定化回路
を装備することで、より安定した内部電圧を供給するこ
とができる。

【００２８】次に、本発明の電源切換え回路を装備する
ことで、従来測定が困難であった内部電圧を電源入出力
パッドに出力することで、チップ組み立て後でも基準電
圧Ｖｒｅｆを容易に測定することができる。よって、内
部電圧を決定する基準電圧Ｖｒｅｆのトレミング処理を
容易に行え、基準電圧Ｖｒｅｆの精度を調整することが
できる。また、外部電圧入力機能を用いて従来行ってい
た外部電圧を使ったメモリセル分布測定を可能にしつ
つ、内部電圧を用いたしきい値分布の測定を行える。よ
って、メモリセルのしきい値分布測定および不良解析を
チップ単体で行うことができ、他の測定機器などを準備
する必要がなく機器の小型化に有利になる。

【図面の簡単な説明】

【図１】本発明の不揮発性半導体記憶装置を示す図

【図２】本発明の内部電源回路の実施例１を示す図

【図３】昇圧回路と可変電位差検知回路を示す図

【図４】電圧レギュレータ回路を示す図

【図５】本発明の内部電源回路の実施例２を示す図

【図６】本発明の安定化回路付き電圧レギュレータ回路
の実施例１を示す図

【図７】本発明の安定化回路付き電圧レギュレータ回路
の実施例２を示す図

【図８】本発明の電圧切換え回路の実施例を示す図

【図９】トリミング機能付き基準電圧回路を示す図

【図１０】本発明の内部電圧回路の出力波形例を示す図

【図１１】メモリセルしきい値分布を示す図

【図１２】メモリアレイとセンスアップ回路を示す図

【図１３】動作モードと内部電圧表を示す図

【図１４】従来の内部電圧回路を示す図

【図１５】従来の内部電圧回路の出力波形例を示す図

【符号の説明】

１０１部電源回路１０２制御回路１０３電圧入出力パッド２０１可変電位差検知回路２０２電圧レギュレータ回路２０４電圧切換え回路３０１差動増幅回路部３０２分圧回路４０１出力回路６０１安定化回路６０２反転出力あり差動増幅回路８０１内部電圧接続回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者渕上郁雄大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者西田要一大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者河合賢大阪府門真市大字門真1006番地松下電器産業株式会社内Ｆターム(参考） 5B025 AA03 AB01 AC01 AD06 AD09 AD10 AD16 AE08 AE09 5H420 NA03 NA31 NB02 NB25 NC03

Claims

【特許請求の範囲】

【請求項１】基準電圧を出力する基準電圧回路と、昇圧制御信号を入力し昇圧動作を制御する昇圧制御回路
と、前記昇圧制御回路に制御されて昇圧動作を行い昇圧電圧
を出力する昇圧回路と、前記基準電圧と分圧制御信号と前記昇圧電圧とグランド
を入力し、前記分圧制御信号により前記昇圧電圧と前記
グランドの入力電圧の電位差を所定の分圧比で分圧して
分圧電圧を生成し、前記分圧電圧を基準電圧と比較判定
し、判定結果を前記昇圧制御信号として出力する可変電
位差検知回路と、前記基準電圧と分圧制御信号と前記昇圧電圧を入力し、
前記分圧制御信号により決定する前記基準電圧の整数倍
の電圧を内部電圧として出力する電圧レギュレータ回路
とを備えた内部電源回路。
【請求項２】分圧制御信号により任意に入力電圧の分
圧値を変更できる分圧回路と、前記分圧回路の分圧値と
基準電圧を比較し判定信号を出力する比較回路と、前記
判定信号により出力電圧を一定にする出力回路と、前記
判定信号により出力をプルダウン制御する安定化回路と
を備え、前記分圧制御信号により前記出力電圧の設定を変えたと
き前記安定化回路が動作し出力電圧を安定化させること
を特徴とする電圧レギュレータ回路。
【請求項３】前記比較回路は、前記分圧回路の分圧値
と基準電圧を比較し第１の判定信号を出力する第１の差
動増幅回路と、前記分圧回路の分圧値と前記基準電圧を
比較し第２の判定信号を出力する第２の差動増幅回路と
を備え、前記出力回路は前記第１の判定信号で制御され、前記安
定化回路は前記第２の判定信号で制御されることを特徴
とする請求項１記載の電圧レギュレータ回路。
【請求項４】前記比較回路は、正論理と負論理信号を
判定信号として出力できる差動増幅回路を備え、前記出力回路は前記正論理信号で制御され、前記安定化
回路は前記負論理信号で制御されることを特徴とする請
求項１記載の電圧レギュレータ回路。
【請求項５】前記電圧レギュレータ回路は請求項２な
いし請求項４のいずれか一項記載の電圧レギュレータ回
路であることを特徴とする請求項１記載の内部電源回
路。
【請求項６】前記内部電圧と入出力パッドの入力電圧
を切換えて出力し、また前記内部電圧を入出力PADに出
力可能な電圧切換え回路を備えたことを特徴とする請求
項１または請求項５のいずれか一項記載の内部電源回
路。
【請求項７】請求項６記載の内部電源回路の出力電圧
を外部出力し、基準電圧回路に対して外部からトリミン
グ処理を行うことを特徴とする内部電源回路。
【請求項８】請求項６記載の内部電源回路の出力電圧
を、温度情報を入力しその情報を元にトリミング値を設
定し、基準電圧を補正することを特徴とする制御回路。
【請求項９】請求項６記載の内部電源回路における前
記内部電圧の値を測定内容に応じて制御する機能を備
え、かつ外部からの電圧が入力可能である不揮発性メモ
リセルのしきい値分布を測定し、前記メモリセルの不良
情報を出力することを特徴とする制御回路。
【請求項１０】請求項１または請求項６のいずれか一
項記載の内部電源回路および請求項９記載の制御回路を
備えた不揮発性半導体記憶装置。
【請求項１１】不揮発性メモリセルのしきい値分布を
測定するにおいて、非選択メモリセルのゲート電圧に負
電圧を印加することを特徴とする請求項１０記載の不揮
発性半導体記憶装置。