JPWO2010082243A1 - 不揮発性半導体メモリ及びメモリシステム - Google Patents

Abstract

アレイ状の任意のメモリセルが所定のしきい値電圧になっていることをセンスアンプ回路でレファレンス電流と比較して判別する不揮発性半導体メモリにおいて、レファレンス電流発生回路１０には、レファレンス電流を調整する電流可変器１１が設けられる。電流調整量演算器１２は、しきい値電圧判定の対象メモリセルのアドレス情報を入力して、このアドレス情報に応じた電流調整量を演算する。前記電流可変器１１は、前記演算された電流調整量に基づいてレファレンス電流を調整する。従って、センスアンプ回路や対象メモリセルやセンスアンプへ接続される配線の特性ばらつきがあっても、実際のしきい値と見かけのしきい値とのずれ量（オフセット量）がなくなって、書き換え時にメモリセルに与える電気的ストレスが低減され、書き換え耐性やデータ保持特性の向上が図られる。

Description

本発明は、フラッシュメモリなどの不揮発性半導体メモリ、特に、情報書き換え時にメモリセルのしきい値を変化させることによりその情報を記録するメモリに関し、そのしきい値を変化させた際にしきい値が変化したことを検知するベリファイ回路の改良に関する。

一般的なフラッシュメモリ、例えば特許文献１に記載されるフラッシュメモリなどでは、情報を記録する又は情報を書き換える際には、メモリセルと呼ばれる情報格納の最小単位であるトランジスタのしきい値を変化させる。そのため、情報の書き換え動作は、各々が必要なしきい値の条件を満たすように設定されていなければならない。このようなフラッシュメモリの格納情報とメモリセルのしきい値との一般的な関係の一例を表１に示す。

前記表１では、データ“１”を記録情報としてメモリセルは消去状態となっており、そのときのメモリセルのしきい値は４Ｖ以下としている。一方、データ“０”は書き込み動作を行った結果であり、消去状態のメモリセルのしきい値を電気的に上昇させ、６Ｖ以上とすることにより実現している。尚、これらの電圧値は一例であり、一義的に決められたものではない。前記表１の例では、消去状態と書き込み状態との両しきい値の差が２Ｖ以上あるが、これは書き換え以外の状態において、情報を保持するためのマージンである。このマージンを設定することにより、長期間放置された時又は読み出し状態が続いたときでも、正しい情報を読み出すことができる。

書き換え動作において、書き換え対象のメモリセルが所定のしきい値になっていること（前記表１の例では書き込み状態であれば６Ｖ以上、消去状態であれば４Ｖ以下であること）を確認するためにベリファイという動作が行われる。ベリファイ動作はベリファイ回路で実現される。このベリファイ回路の概略図を図３に示す。

図３では、メモリセルとなるトランジスタ１のソースがビット線２に接続され、また、メモリセルトランジスタ１のゲートにはワード線３が接続されている。ビット線２は最終的にセンスアンプ４に接続されている。また、センスアンプ４には、別途用意されているレファレンス電流出力回路５が接続されており、ビット線２に電流が流れると、この電流を前記レファレンス電流出力回路５からの出力電流と比較することにより、情報の判定が行われる。

また、図３のレファレンス電流発生回路５を、レファレンストランジスタで構成した回路を図４に示す。図４では、図３のレファレンス電流発生回路５を、レファレンスセル６と電圧発生回路７とにより実現している。

前記図３及び図４では、メモリセル１個に対してレファレンス電流発生回路５及びセンスアンプ４を１個用意する構成を示しているが、実際は、メモリセル１はアレイ状に配置されており、アレイの各々に接続された複数本のビット線２のうち１本が選択されてセンスアンプ４に接続される構成である。また、レファレンス電流発生回路５及びセンスアンプ４についても、複数用意され、並列に動作させることが一般的である。

特開２００３−１０９３８９号公報

しかしながら、前記従来のフラッシュメモリのベリファイ回路では、レファレンス電流と比較してデータを出力する際に、出力結果は必ずしも選択されたメモリセルトランジスタ１のしきい値に対応した出力にはならず、メモリセルトランジスタ１の電気的特性以外の要因によってばらつきを持つ。このばらつきが発生する例を図９、図１０及び図１１に示す。

図９は、ベリファイ時に、メモリセルにより生成される電流と、その電流に応じてセンスアンプから出力される信号との関係を３つの場合について示している。同図に示した例では、選択されたセクターが異なることに起因して、センスアンプの出力結果が異なることを示している。センスアンプの出力は、入力となるメモリセル電流に対してある一定値をしきい値に出力が反転する特性を持つ。このとき、選択されたメモリセルを持つセクターが異なると、センスアンプ出力の立ち上がりに対応するメモリセル電流が異なる。この差が発生する原因は、選択されたセクターによって、メモリセルに接続されるビット線の電気的容量（キャパシタンス）が異なるためである。ビット線容量により、メモリセルから電流が流れ始めても、その電流がセンスアンプに到達するまでに遅延を持ち、その遅延時間は容量の大きさによって異なる。このため、選択されたセクターなど、ビット線容量が異なる状況においては、センスアンプの出力に差が生じる。

図１０は、メモリセルの物理的位置が異なることによって、センスアンプの出力結果が異なることを示している。同図の例では、メモリセルの物理的位置がメモリセルアレイの端に位置するものと、中央に位置するものとを示している。メモリセルの端と中央とでは、ビット線がセンスアンプに到達するまでの長さが異なるため、ビット線の抵抗により電流量が減少する。また、ワード線についても、メモリセルの物理的位置によってワード線の長さが異なるため、メモリセルのゲートに到達する長さが異なることに起因して、ゲートにかかる電圧に違いが生じる。この結果、メモリセルの物理的位置によって、センスアンプ出力の立ち上がりに対応するメモリセル電流に違いが生じる。

図１１は、センスアンプが異なることによって、センスアンプの出力結果が異なることを示している。一般的に、フラッシュメモリでは、センスアンプ回路を複数持ち、各々のセンスアンプが並列に動作している。しかし、センスアンプ自体が回路ばらつきを持っているため、同じ工程で製造された複数のセンスアンプについて、各々、回路ばらつきにより同じ入力電流に対して出力の立ち上がりの電流量が異なる。

同じ電流量に対して出力結果が異なることが生じると、書き換え時に生じるメモリセルへの負荷に違いが生じる。図５はその違いを例示している。同図では、３つのメモリセルＡ、Ｂ、Ｃについて書き込み状態及び消去状態のセンスアンプの判定結果から見た見かけのしきい値を示している。また、同図には、同メモリセルＡ、Ｂ、Ｃについて、実際の電気的特性に基づいた書き込み及び消去状態のしきい値を示している。図５の見かけのしきい値では、メモリセルＡ、メモリセルＢ、メモリセルＣ全てが同じしきい値となっている。同じしきい値になる理由は、書き込み及び消去時にしきい値に到達しているかどうかを判断する方法として、同じセンスアンプを使用しているからである。一方、図６では、メモリセルＡ、メモリセルＢ、メモリセルＣが各々異なるしきい値になっていることを示している。異なるしきい値になる理由は、センスアンプの出力が図９、図１０、図１１に示したように、選択セクター、メモリセルの物理的位置、使われたセンスアンプによって、異なるためである。このとき、メモリセルＢは書き込み後のしきい値がメモリセルＡよりも高くなっており、メモリセルＢは書き込みの毎にメモリセルＡよりも高いしきい値に到達させることが要求される。その結果、メモリセルＢに対して書き込み時の電気的ストレスがメモリセルＡよりも多くなる。メモリセルＣはメモリセルＡに対して、低いしきい値に設定されている。この場合は、消去がメモリセルＡよりも低いしきい値に到達させることが要求される。この影響として、メモリセルＣに対して消去時の電気的ストレスがメモリセルＡよりも多くなる。

書き込み及び消去時に電気的ストレスが多くなると、書き換え耐性やデータ保持性能が劣化する。図８は、実際のしきい値と見かけのしきい値とのずれ量（オフセット量）とデータ保持特性との関係を示したものである。見かけのしきい値と実際のしきい値との差が正方向に大きくなった場合、又は負方向に大きくなった場合には、何れもデータ保持特性は劣化する。

本発明の目的は、センスアンプで決まるメモリセルの見かけ上のしきい値とメモリセルの実際のしきい値との差をなくして、書き換え時にメモリセルに与える電気的ストレスを低減して、書き換え耐性やデータ保持特性の向上を図ることにある。

前記の目的を達成するため、本発明では、メモリセルの見かけ上のしきい値とメモリセルの実際のしきい値との差分だけ、センスアンプ出力を補正することととする。そして、センスアンプ出力の補正は、メモリセル電流との比較対象となるレファレンス電流を調整することにより実現することとする。

すなわち、本発明の不揮発性半導体メモリは、アレイ状の任意のメモリセルが所定の状態になっていることを、レファレンス電流と比較することにより判別する判別回路を持つ不揮発性半導体メモリにおいて、前記レファレンス電流を生成するレファレンス電流発生回路は、電流量可変回路を備え、前記電流量可変回路は、電流可変量演算回路から電流可変量信号を受け取り、前記電流可変量演算回路は、前記判別回路による判別の対象となるアレイ状のメモリセルのアドレス信号を受け取り、このアドレス信号に応じて前記レファレンス電流の電流量を可変させる電流可変量信号を設定し、この電流可変量信号を前記電流量可変回路に出力することを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、書き込み又は消去動作を行ったメモリセルに対して、前記メモリセルが書き込み又は消去動作後に所定の状態になっていることを前記判別回路でレファレンス電流と比較することにより判別するに際し、前記電流可変量演算回路が前記アドレス信号に応じた電流可変量信号を前記電流量可変回路に出力して、前記判別回路で使用するレファレンス電流を可変することを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、読み出し時に読み出し対象アドレスのメモリセルの状態を前記判別回路でレファレンス電流と比較することにより判別するに際し、前記電流可変量演算回路が前記アドレス信号に応じた電流可変量信号を前記電流量可変回路に出力して、前記判別回路で使用するレファレンス電流を可変することを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、前記電流可変量演算回路は、前記アドレス信号を受け取り、このアドレス信号を前記電流可変量信号に変換する論理回路を持つことを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、前記電流可変量演算回路は、前記アドレス信号を受け取り、このアドレス信号に応じて前記電流可変量信号を出力する際に、メモリ内に予め設定された変換テーブルを参照することを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、前記メモリ内に予め設定された変換テーブルは、記録可能な不揮発性メモリによって構成され、前記不揮発性メモリ単体に対して固有に設定されることを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、前記電流可変量演算回路は、前記受け取ったアドレス信号と、予めメモリ内に記録された書き換え回数の情報とを取得して、このアドレス信号と書き換え回数の情報とに応じて前記電流可変量を演算することを特徴とする。

本発明のメモリシステムは、前記不揮発性半導体メモリと、前記不揮発メモリを制御する外部コントローラとを有し、前記外部コントローラは、制御信号又は特定の制御シーケンスによって、前記不揮発性半導体メモリ内の電流可変量演算回路を制御することを特徴とする。

本発明の不揮発性半導体メモリは、アレイ状の任意のメモリセルが所定の状態になっていることを、レファレンスセルの状態と比較することにより判別する判別回路を持つ不揮発性半導体メモリにおいて、前記レファレンスセルのゲートは電圧発生回路に電気的に接続され、前記電圧発生回路は、電圧調整量演算回路から電圧調整量情報を受け取り、前記電圧調整量演算回路は、前記判別回路による判別の対象となるアレイ状のメモリセルのアドレス信号を受け取り、このアドレス信号に応じて前記レファレンスセルのゲート電圧を可変させる電圧調整量情報を設定し、前記電圧調整量情報を前記電圧発生回路に出力することを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、書き込み又は消去動作を行ったメモリセルに対して、前記メモリセルが書き込み又は消去動作後に所定の状態になっていることを前記判別回路でレファレンスセルの状態と比較することにより判別するに際し、前記電圧調整量演算回路が前記アドレス信号に応じた電圧調整量情報を前記電圧発生回路に出力して、前記判別回路で使用するレファレンスセルの状態を可変することを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、読み出し時に読み出し対象アドレスのメモリセルの状態を前記判別回路でレファレンスセルの状態と比較することにより判別するに際し、前記電圧調整量演算回路が前記アドレス信号に応じた電流調整量情報を前記電圧発生回路に出力して、前記判別回路で使用するレファレンスセルの状態を可変することを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、前記電圧調整量演算回路は、前記アドレス信号を受け取り、このアドレス信号を前記電圧調整量情報に変換する論理回路を持つことを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、前記電圧調整量演算回路は、前記アドレス信号を受け取り、このアドレス信号に応じて前記電圧調整量情報を出力する際に、メモリ内に予め設定された変換テーブルを参照することを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、前記メモリ内に予め設定された変換テーブルは、記録可能な不揮発性メモリによって構成され、前記不揮発性メモリ単体に対して固有に設定されることを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、前記電圧調整量演算回路は、前記受け取ったアドレス信号と、予めメモリ内に記録された書き換え回数の情報とを取得して、このアドレス信号と書き換え回数の情報とに応じて前記電圧調整量情報を演算することを特徴とする。

本発明のメモリシステムは、前記不揮発性半導体メモリと、前記不揮発メモリを制御する外部コントローラとを有し、前記外部コントローラは、制御信号又は特定の制御シーケンスによって、前記不揮発性半導体メモリ内の電圧調整量演算回路を制御することを特徴とする。

本発明は、前記不揮発性半導体メモリにおいて、前記メモリセルの所定の状態は、所定のしきい値電圧であることを特徴とする。

以上により、本発明の不揮発性半導体メモリでは、しきい値の判定対象のメモリセルのアドレスに応じて電流可変量演算回路が電流可変量を演算し、この演算された電流可変量に応じて、メモリセル電流との比較対象となるレファレンス電流が調整されて、センスアンプ出力が前記アドレスに応じて補正される。その結果、メモリセルの見かけ上のしきい値とメモリセルの実際のしきい値との差分が小さくなって、書き換え時にメモリセルに与える電気的ストレスが低減され、書き換え耐性やデータ保持特性が向上する。

図１３は、前記図６に示したメモリセルＡ、メモリセルＢ、メモリセルＣに対して、各々、センスアンプ出力を補正することにより、実際のしきい値が全て一致するようになることを示している。この図１３を更に具体的に示すと、メモリセルＢに対してはレファレンス電流を少なくすることにより、見かけ上のしきい値を補正して、メモリセルＡのしきい値に近づける。同様に、メモリセルＣに対してはレファレンス電流を多くすることにより、センスアンプの出力の補正を行うことが可能である。

以上説明したように、本発明の不揮発性半導体メモリによれば、メモリセル電流との比較対象となるレファレンス電流を、しきい値の判別対象のメモリセルのアドレスに応じて可変にしたので、メモリセルの見かけ上のしきい値とメモリセルの実際のしきい値との差分を小さくできて、書き換え時にメモリセルに与える電気的ストレスを低減でき、書き換え耐性やデータ保持特性の向上を図ることができる。

図１は本発明の第１の実施形態の不揮発性半導体メモリの要部のベリファイ回路を示す図である。 図２は本発明の第２の実施形態の不揮発性半導体メモリの要部のベリファイ回路を示す図である。 図３は従来のベリファイ回路を示す図である。 図４は従来の他のベリファイ回路を示す図である。 図５は書き込み状態及び消去状態におけるセンスアンプの判定で結果から見たメモリセルのしきい値を示す図である。 図６は書き込み状態及び消去状態における実際のメモリセルのしきい値を示す図である。 図７は本発明の実施形態でのベリファイ手順を示す図である。 図８はオフセット量とデータ保持特性との関係を示す図である。 図９はセクターの違いによるセンスアンプ出力の違いを説明した図である。 図１０はメモリセルの物理的位置の違いによるセンスアンプ出力の違いを説明した図である。 図１１はセンスアンプの違いによるセンスアンプ出力の違いを説明した図である。 図１２はアレイ効果補正テーブルの構成を示す図である。 図１３は従来技術の課題を解決するためのレファレンス電流補正方法を説明した図である。 図１４は電流量補正演算器を外部から制御可能にしたメモリシステムの構成を示す図である。 図１５は本発明の実施形態の不揮発性半導体メモリに備えるレファレンス電流発生回路の構成を例示する図である。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の不揮発性半導体メモリを示す。

同図において、メモリセルとなるトランジスタ１のソースがビット線２に接続され、また、メモリセルトランジスタ１のゲートにはワード線３が接続されている。ビット線２は最終的にセンスアンプ４に接続されている。また、センスアンプ（判別回路）４には、レファレンス電流発生回路１０が接続されており、ビット線２に電流が流れると、この電流を前記レファレンス電流発生回路１０からの出力電流と比較することにより、情報の判定が行われる。

図１では、レファレンス電流の出力を可変にするために、レファレンス電流発生回路１０の内部に電流可変器１１を設置する。電流可変器（電流量可変回路）１１は、動作対象となるメモリセルのアドレスに応じてレファレンス電流の電流変化量が設定されるようにする。アドレスに応じて電流変化量を設定するために、電流調整量演算器１２を設置し、その演算結果を受けて電流可変器１１がレファレンス電流量を調整する。電流調整量演算器（電流可変量演算回路）１２は、動作対象となるメモリセルのアドレス情報を入力情報として受け付け、適切な電流調整量を演算により決定し、この電流調整量情報（電流可変量信号）を前記電流可変器１１に伝える。

前記図１で示したレファレンス電流発生回路１０は、図１５に示す回路構成により実現できる。図１５では、４つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が電源ＶＤＤから接地まで直列に接続されている。電流量を制御するのは３つのトランジスタＴＲ１、ＴＲ２、ＴＲ３であり、前記トランジスタＴＲ１〜ＴＲ３のドレインが各々抵抗Ｒ１と抵抗Ｒ２との間、抵抗Ｒ２と抵抗Ｒ３との間、抵抗Ｒ３と抵抗Ｒ４との間に接続されている。抵抗Ｒ３と抵抗Ｒ４との間の電圧Ｖ３４は、前記３つのトランジスタＴＲ１〜ＴＲ３のＯＮ状態又はＯＦＦ状態によって変化する。前記抵抗Ｒ３と抵抗Ｒ４との間の電圧Ｖ３４は、トランジスタＴＲ４のゲートに接続され、そのトランジスタＴＲ４のドレイン電流がレファレンス電流となる。

前記の構成をとることにより、アドレスに応じたレファレンス電流の設定が実現され、センスアンプ４の出力結果をメモリセル１の実際のしきい値電圧（状態）に対応した結果に近づけることができる。

前記調整量演算器（電流可変量演算回路）１２は、表２に示されるような真理値表を作成し、前記真理値表に対応した論理ゲート回路を形成することにより、実現できる。表２の真理値表では、例えば入力アドレス情報が０ｘ００１０００〜０ｘ００１ｆｆｆの範囲のときは値ａを出力し、０ｘ００２０００〜０ｘ００２ｆｆｆ、０ｘ００３０００〜０ｘ００３ｆｆｆでは、各々、値ｂ、値ｃを出力する。

図１に示した不揮発性メモリを使用する機器に応じて、同不揮発性メモリ内の電流調整量演算器１２での演算を行うか否かを選択できる構成にしたものを図１４に示す。図１４は、メモリチップ２０と同メモリチップ２０を利用する外部機器２１とで構成するメモリシステムを示し、メモリチップ２０内部に図１に示した不揮発性メモリが構成されている。図１４では、外部機器（外部コントローラ）２１は、メモリチップ２０に対してメモリアクセスシーケンスを行うことにより、必要なメモリアクセスを行うことができる。本実施形態では、メモリチップ２０内の電流調整量演算器１２を任意に制御するための信号端子２０ａが設けられ、外部機器２１からこの信号端子２０ａを通じて電流調整量演算器１２を制御することができる。また、図１４では、電流量調整演算器１２の外部制御を可能にするための構成として、別途、制御端子２０ａを設けたが、メモリアクセスシーケンスの仕様の一部として電流量補正演算器１２の外部制御を組み込むことも可能である。

（第２の実施形態）
図２は、本発明の第２の実施形態の不揮発性半導体メモリを示す。本実施形態では、レファレンス電流発生回路を、レファレンスセル６と電圧発生回路７との組み合わせにより実現している。電圧発生回路７は、レファレンスセル６のゲートに接続されており、その出力電圧によってレファレンス電流を可変にすることができる。電圧発生回路７は、別途に設置された電圧調整量演算器（電圧調整量演算回路）３０から電圧調整量情報を受けて所定の電圧を出力する。前記電圧調整量演算器３０は、動作対象となるメモリセルのアドレス情報を入力情報として受け付け、適切な電圧調整量を演算で決定して、電圧発生回路７に電流調整量情報を伝える。

図１２は、本実施形態に適切な電流補正量設定方法について補正量テーブルを用いた方法を示す。図１２は、一般的なフラッシュメモリの論理アドレスによるメモリマップを示す。先頭アドレスから特定のアドレスまでをユーザエリアとして、ユーザが使用可能な領域とし、それ以降の領域をコンフィグレーションエリアとして、ハードウェア設定などの固有値を格納する。本実施形態では、前記コンフィグレーションエリアの一部にアレイ効果補正テーブル４０を設けている。アレイ効果補正テーブル（変換テーブル）４０には、補正対象アドレスと、それに対する補正量とが各テーブルアドレス毎に格納されている。電圧調整量演算器３０は、この補正テーブルにアクセスし、補正量情報を得る。アドレステーブルの作成は、例えば、検査時に、アドレス依存するパラメータについて特性データを取得し、テーブルに格納することが最適である。尚、図１２では、フラッシュメモリの一部を用いて補正テーブルを展開しているが、ＲＯＭや電気ヒューズなどを用いても良い。

図７は、本実施形態での適切なベリファイ手順について示したものである。ベリファイを開始すると、先ず、ステップＳ１において補正テーブルにアクセスし、次に、ステップＳ２においてアドレスに応じた補正量を算出する。ステップＳ３では、前記算出した補正量で補正した電圧値をレファレンスセル６に入力する。ステップＳ４では、センスアンプ４は、ビット線２の電流と、前記補正電圧値を入力されたレファレンスセル６が流すレファレンス電流との比較を行い、ステップＳ５でその両者の比較結果を出力する。この出力結果に応じて、再度所定の動作をもう一度繰り返すかを決定する。以上の手順によりベリファイが行われる。

図７では、書き込み又は消去動作時のベリファイ動作について説明したが、リード動作についても同様に、アドレスに応じてレファレンス電流を変化させることができる。リード時にアドレスに応じてレファレンス電流を変化させることを行うことにより、データ保持スペックを満たすためのしきい値のマージンをアドレス別に設定することができるようになり、データ保持特性を向上させることができる。

尚、図７では、アドレスに応じてレファレンス電流を変化させる手順を示したが、アドレス情報だけでなく、書き換え回数の履歴情報を使ってレファレンス電流を変化させる方法もある。書き換え回数が大きくなるほど、データ保持特性が劣化することが知られており、書き換え回数の情報もレファレンス電流を決めるパラメータとして扱うことにより、データ保持特性を向上させることができる。

以上説明したように、本発明にかかる不揮発性半導体メモリは、主に書き換え耐用回数が多く求められる状況や長期間のデータ保持を求められる状況において有用である。

１ メモリセル
２ ビット線
３ ワード線
４ センスアンプ（判別回路）
６ レファレンスセル
７ 電圧発生回路
１０ レファレンス電流発生回路
１１ 電流可変器（電流量可変回路）
１２ 電流調整量演算器（電流可変量演算回路）
２０ メモリチップ
２１ 外部機器（外部コントローラ）
３０ 電圧調整量演算器（電圧調整量演算回路）
４０ アレイ効果補正テーブル（変換テーブル）

本発明は、フラッシュメモリなどの不揮発性半導体メモリ、特に、情報書き換え時にメモリセルのしきい値を変化させることによりその情報を記録するメモリに関し、そのしきい値を変化させた際にしきい値が変化したことを検知するベリファイ回路の改良に関する。

一般的なフラッシュメモリ、例えば特許文献１に記載されるフラッシュメモリなどでは、情報を記録する又は情報を書き換える際には、メモリセルと呼ばれる情報格納の最小単位であるトランジスタのしきい値を変化させる。そのため、情報の書き換え動作は、各々が必要なしきい値の条件を満たすように設定されていなければならない。このようなフラッシュメモリの格納情報とメモリセルのしきい値との一般的な関係の一例を表１に示す。

前記表１では、データ“１”を記録情報としてメモリセルは消去状態となっており、そのときのメモリセルのしきい値は４Ｖ以下としている。一方、データ“０”は書き込み動作を行った結果であり、消去状態のメモリセルのしきい値を電気的に上昇させ、６Ｖ以上とすることにより実現している。尚、これらの電圧値は一例であり、一義的に決められたものではない。前記表１の例では、消去状態と書き込み状態との両しきい値の差が２Ｖ以上あるが、これは書き換え以外の状態において、情報を保持するためのマージンである。このマージンを設定することにより、長期間放置された時又は読み出し状態が続いたときでも、正しい情報を読み出すことができる。

書き換え動作において、書き換え対象のメモリセルが所定のしきい値になっていること（前記表１の例では書き込み状態であれば６Ｖ以上、消去状態であれば４Ｖ以下であること）を確認するためにベリファイという動作が行われる。ベリファイ動作はベリファイ回路で実現される。このベリファイ回路の概略図を図３に示す。

図３では、メモリセルとなるトランジスタ１のソースがビット線２に接続され、また、メモリセルトランジスタ１のゲートにはワード線３が接続されている。ビット線２は最終的にセンスアンプ４に接続されている。また、センスアンプ４には、別途用意されているレファレンス電流出力回路５が接続されており、ビット線２に電流が流れると、この電流を前記レファレンス電流出力回路５からの出力電流と比較することにより、情報の判定が行われる。

また、図３のレファレンス電流発生回路５を、レファレンストランジスタで構成した回路を図４に示す。図４では、図３のレファレンス電流発生回路５を、レファレンスセル６と電圧発生回路７とにより実現している。

前記図３及び図４では、メモリセル１個に対してレファレンス電流発生回路５及びセンスアンプ４を１個用意する構成を示しているが、実際は、メモリセル１はアレイ状に配置されており、アレイの各々に接続された複数本のビット線２のうち１本が選択されてセンスアンプ４に接続される構成である。また、レファレンス電流発生回路５及びセンスアンプ４についても、複数用意され、並列に動作させることが一般的である。

特開２００３−１０９３８９号公報

しかしながら、前記従来のフラッシュメモリのベリファイ回路では、レファレンス電流と比較してデータを出力する際に、出力結果は必ずしも選択されたメモリセルトランジスタ１のしきい値に対応した出力にはならず、メモリセルトランジスタ１の電気的特性以外の要因によってばらつきを持つ。このばらつきが発生する例を図９、図１０及び図１１に示す。

図９は、ベリファイ時に、メモリセルにより生成される電流と、その電流に応じてセンスアンプから出力される信号との関係を３つの場合について示している。同図に示した例では、選択されたセクターが異なることに起因して、センスアンプの出力結果が異なることを示している。センスアンプの出力は、入力となるメモリセル電流に対してある一定値をしきい値に出力が反転する特性を持つ。このとき、選択されたメモリセルを持つセクターが異なると、センスアンプ出力の立ち上がりに対応するメモリセル電流が異なる。この差が発生する原因は、選択されたセクターによって、メモリセルに接続されるビット線の電気的容量（キャパシタンス）が異なるためである。ビット線容量により、メモリセルから電流が流れ始めても、その電流がセンスアンプに到達するまでに遅延を持ち、その遅延時間は容量の大きさによって異なる。このため、選択されたセクターなど、ビット線容量が異なる状況においては、センスアンプの出力に差が生じる。

図１０は、メモリセルの物理的位置が異なることによって、センスアンプの出力結果が異なることを示している。同図の例では、メモリセルの物理的位置がメモリセルアレイの端に位置するものと、中央に位置するものとを示している。メモリセルの端と中央とでは、ビット線がセンスアンプに到達するまでの長さが異なるため、ビット線の抵抗により電流量が減少する。また、ワード線についても、メモリセルの物理的位置によってワード線の長さが異なるため、メモリセルのゲートに到達する長さが異なることに起因して、ゲートにかかる電圧に違いが生じる。この結果、メモリセルの物理的位置によって、センスアンプ出力の立ち上がりに対応するメモリセル電流に違いが生じる。

図１１は、センスアンプが異なることによって、センスアンプの出力結果が異なることを示している。一般的に、フラッシュメモリでは、センスアンプ回路を複数持ち、各々のセンスアンプが並列に動作している。しかし、センスアンプ自体が回路ばらつきを持っているため、同じ工程で製造された複数のセンスアンプについて、各々、回路ばらつきにより同じ入力電流に対して出力の立ち上がりの電流量が異なる。

同じ電流量に対して出力結果が異なることが生じると、書き換え時に生じるメモリセルへの負荷に違いが生じる。図５はその違いを例示している。同図では、３つのメモリセルＡ、Ｂ、Ｃについて書き込み状態及び消去状態のセンスアンプの判定結果から見た見かけのしきい値を示している。また、同図には、同メモリセルＡ、Ｂ、Ｃについて、実際の電気的特性に基づいた書き込み及び消去状態のしきい値を示している。図５の見かけのしきい値では、メモリセルＡ、メモリセルＢ、メモリセルＣ全てが同じしきい値となっている。同じしきい値になる理由は、書き込み及び消去時にしきい値に到達しているかどうかを判断する方法として、同じセンスアンプを使用しているからである。一方、図６では、メモリセルＡ、メモリセルＢ、メモリセルＣが各々異なるしきい値になっていることを示している。異なるしきい値になる理由は、センスアンプの出力が図９、図１０、図１１に示したように、選択セクター、メモリセルの物理的位置、使われたセンスアンプによって、異なるためである。このとき、メモリセルＢは書き込み後のしきい値がメモリセルＡよりも高くなっており、メモリセルＢは書き込みの毎にメモリセルＡよりも高いしきい値に到達させることが要求される。その結果、メモリセルＢに対して書き込み時の電気的ストレスがメモリセルＡよりも多くなる。メモリセルＣはメモリセルＡに対して、低いしきい値に設定されている。この場合は、消去がメモリセルＡよりも低いしきい値に到達させることが要求される。この影響として、メモリセルＣに対して消去時の電気的ストレスがメモリセルＡよりも多くなる。

書き込み及び消去時に電気的ストレスが多くなると、書き換え耐性やデータ保持性能が劣化する。図８は、実際のしきい値と見かけのしきい値とのずれ量（オフセット量）とデータ保持特性との関係を示したものである。見かけのしきい値と実際のしきい値との差が正方向に大きくなった場合、又は負方向に大きくなった場合には、何れもデータ保持特性は劣化する。

本発明の目的は、センスアンプで決まるメモリセルの見かけ上のしきい値とメモリセルの実際のしきい値との差をなくして、書き換え時にメモリセルに与える電気的ストレスを低減して、書き換え耐性やデータ保持特性の向上を図ることにある。

前記の目的を達成するため、本発明では、メモリセルの見かけ上のしきい値とメモリセルの実際のしきい値との差分だけ、センスアンプ出力を補正することととする。そして、センスアンプ出力の補正は、メモリセル電流との比較対象となるレファレンス電流を調整することにより実現することとする。

すなわち、請求項１記載の発明の不揮発性半導体メモリは、アレイ状の任意のメモリセルが所定の状態になっていることを、レファレンス電流と比較することにより判別する判別回路を持つ不揮発性半導体メモリにおいて、前記レファレンス電流を生成するレファレンス電流発生回路は、電流量可変回路を備え、前記電流量可変回路は、電流可変量演算回路から電流可変量信号を受け取り、前記電流可変量演算回路は、前記判別回路による判別の対象となるアレイ状のメモリセルのアドレス信号を受け取り、このアドレス信号に応じて前記レファレンス電流の電流量を可変させる電流可変量信号を設定し、この電流可変量信号を前記電流量可変回路に出力することを特徴とする。

請求項２記載の発明は、前記請求項１に記載の不揮発性半導体メモリにおいて、書き込み又は消去動作を行ったメモリセルに対して、前記メモリセルが書き込み又は消去動作後に所定の状態になっていることを前記判別回路でレファレンス電流と比較することにより判別するに際し、前記電流可変量演算回路が前記アドレス信号に応じた電流可変量信号を前記電流量可変回路に出力して、前記判別回路で使用するレファレンス電流を可変することを特徴とする。

請求項３記載の発明は、前記請求項１に記載の不揮発性半導体メモリにおいて、読み出し時に読み出し対象アドレスのメモリセルの状態を前記判別回路でレファレンス電流と比較することにより判別するに際し、前記電流可変量演算回路が前記アドレス信号に応じた電流可変量信号を前記電流量可変回路に出力して、前記判別回路で使用するレファレンス電流を可変することを特徴とする。

請求項４記載の発明は、前記請求項１に記載の不揮発性半導体メモリにおいて、前記電流可変量演算回路は、前記アドレス信号を受け取り、このアドレス信号を前記電流可変量信号に変換する論理回路を持つことを特徴とする。

請求項５記載の発明は、前記請求項１に記載の不揮発性半導体メモリにおいて、前記電流可変量演算回路は、前記アドレス信号を受け取り、このアドレス信号に応じて前記電流可変量信号を出力する際に、メモリ内に予め設定された変換テーブルを参照することを特徴とする。

請求項６記載の発明は、前記請求項５に記載の不揮発性半導体メモリにおいて、前記メモリ内に予め設定された変換テーブルは、記録可能な不揮発性メモリによって構成され、前記不揮発性メモリ単体に対して固有に設定されることを特徴とする。

請求項７記載の発明は、前記請求項１に記載の不揮発性半導体メモリにおいて、前記電流可変量演算回路は、前記受け取ったアドレス信号と、予めメモリ内に記録された書き換え回数の情報とを取得して、このアドレス信号と書き換え回数の情報とに応じて前記電流可変量を演算することを特徴とする。

請求項８記載の発明のメモリシステムは、前記請求項１に記載の不揮発性半導体メモリと、前記不揮発メモリを制御する外部コントローラとを有し、前記外部コントローラは、制御信号又は特定の制御シーケンスによって、前記不揮発性半導体メモリ内の電流可変量演算回路を制御することを特徴とする。

請求項９記載の発明の不揮発性半導体メモリは、アレイ状の任意のメモリセルが所定の状態になっていることを、レファレンスセルの状態と比較することにより判別する判別回路を持つ不揮発性半導体メモリにおいて、前記レファレンスセルのゲートは電圧発生回路に電気的に接続され、前記電圧発生回路は、電圧調整量演算回路から電圧調整量情報を受け取り、前記電圧調整量演算回路は、前記判別回路による判別の対象となるアレイ状のメモリセルのアドレス信号を受け取り、このアドレス信号に応じて前記レファレンスセルのゲート電圧を可変させる電圧調整量情報を設定し、前記電圧調整量情報を前記電圧発生回路に出力することを特徴とする。

請求項１０記載の発明は、前記請求項９に記載の不揮発性半導体メモリにおいて、書き込み又は消去動作を行ったメモリセルに対して、前記メモリセルが書き込み又は消去動作後に所定の状態になっていることを前記判別回路でレファレンスセルの状態と比較することにより判別するに際し、前記電圧調整量演算回路が前記アドレス信号に応じた電圧調整量情報を前記電圧発生回路に出力して、前記判別回路で使用するレファレンスセルの状態を可変することを特徴とする。

請求項１１記載の発明は、前記請求項９に記載の不揮発性半導体メモリにおいて、読み出し時に読み出し対象アドレスのメモリセルの状態を前記判別回路でレファレンスセルの状態と比較することにより判別するに際し、前記電圧調整量演算回路が前記アドレス信号に応じた電流調整量情報を前記電圧発生回路に出力して、前記判別回路で使用するレファレンスセルの状態を可変することを特徴とする。

請求項１２記載の発明は、前記請求項９に記載の不揮発性半導体メモリにおいて、前記電圧調整量演算回路は、前記アドレス信号を受け取り、このアドレス信号を前記電圧調整量情報に変換する論理回路を持つことを特徴とする。

請求項１３記載の発明は、前記請求項９に記載の不揮発性半導体メモリにおいて、前記電圧調整量演算回路は、前記アドレス信号を受け取り、このアドレス信号に応じて前記電圧調整量情報を出力する際に、メモリ内に予め設定された変換テーブルを参照することを特徴とする。

請求項１４記載の発明は、前記請求項１３に記載の不揮発性半導体メモリにおいて、前記メモリ内に予め設定された変換テーブルは、記録可能な不揮発性メモリによって構成され、前記不揮発性メモリ単体に対して固有に設定されることを特徴とする。

請求項１５記載の発明は、前記請求項９に記載の不揮発性半導体メモリにおいて、前記電圧調整量演算回路は、前記受け取ったアドレス信号と、予めメモリ内に記録された書き換え回数の情報とを取得して、このアドレス信号と書き換え回数の情報とに応じて前記電圧調整量情報を演算することを特徴とする。

請求項１６記載の発明のメモリシステムは、前記請求項９に記載の不揮発性半導体メモリと、前記不揮発メモリを制御する外部コントローラとを有し、前記外部コントローラは、制御信号又は特定の制御シーケンスによって、前記不揮発性半導体メモリ内の電圧調整量演算回路を制御することを特徴とする。

請求項１７記載の発明は、前記請求項１に記載の不揮発性半導体メモリにおいて、前記メモリセルの所定の状態は、所定のしきい値電圧であることを特徴とする。

以上により、本発明の不揮発性半導体メモリでは、しきい値の判定対象のメモリセルのアドレスに応じて電流可変量演算回路が電流可変量を演算し、この演算された電流可変量に応じて、メモリセル電流との比較対象となるレファレンス電流が調整されて、センスアンプ出力が前記アドレスに応じて補正される。その結果、メモリセルの見かけ上のしきい値とメモリセルの実際のしきい値との差分が小さくなって、書き換え時にメモリセルに与える電気的ストレスが低減され、書き換え耐性やデータ保持特性が向上する。

図１３は、前記図６に示したメモリセルＡ、メモリセルＢ、メモリセルＣに対して、各々、センスアンプ出力を補正することにより、実際のしきい値が全て一致するようになることを示している。この図１３を更に具体的に示すと、メモリセルＢに対してはレファレンス電流を少なくすることにより、見かけ上のしきい値を補正して、メモリセルＡのしきい値に近づける。同様に、メモリセルＣに対してはレファレンス電流を多くすることにより、センスアンプの出力の補正を行うことが可能である。

以上説明したように、本発明の不揮発性半導体メモリによれば、メモリセル電流との比較対象となるレファレンス電流を、しきい値の判別対象のメモリセルのアドレスに応じて可変にしたので、メモリセルの見かけ上のしきい値とメモリセルの実際のしきい値との差分を小さくできて、書き換え時にメモリセルに与える電気的ストレスを低減でき、書き換え耐性やデータ保持特性の向上を図ることができる。

本発明の第１の実施形態の不揮発性半導体メモリの要部のベリファイ回路を示す図である。 本発明の第２の実施形態の不揮発性半導体メモリの要部のベリファイ回路を示す図である。 従来のベリファイ回路を示す図である。 は従来の他のベリファイ回路を示す図である。 書き込み状態及び消去状態におけるセンスアンプの判定で結果から見たメモリセルのしきい値を示す図である。 書き込み状態及び消去状態における実際のメモリセルのしきい値を示す図である。 本発明の実施形態でのベリファイ手順を示す図である。 オフセット量とデータ保持特性との関係を示す図である。 セクターの違いによるセンスアンプ出力の違いを説明した図である。 メモリセルの物理的位置の違いによるセンスアンプ出力の違いを説明した図である。 センスアンプの違いによるセンスアンプ出力の違いを説明した図である。 アレイ効果補正テーブルの構成を示す図である。 従来技術の課題を解決するためのレファレンス電流補正方法を説明した図である。 電流量補正演算器を外部から制御可能にしたメモリシステムの構成を示す図である。 本発明の実施形態の不揮発性半導体メモリに備えるレファレンス電流発生回路の構成を例示する図である。

以下、本発明の実施形態を図面に基づいて説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態の不揮発性半導体メモリを示す。

同図において、メモリセルとなるトランジスタ１のソースがビット線２に接続され、また、メモリセルトランジスタ１のゲートにはワード線３が接続されている。ビット線２は最終的にセンスアンプ４に接続されている。また、センスアンプ（判別回路）４には、レファレンス電流発生回路１０が接続されており、ビット線２に電流が流れると、この電流を前記レファレンス電流発生回路１０からの出力電流と比較することにより、情報の判定が行われる。

図１では、レファレンス電流の出力を可変にするために、レファレンス電流発生回路１０の内部に電流可変器１１を設置する。電流可変器（電流量可変回路）１１は、動作対象となるメモリセルのアドレスに応じてレファレンス電流の電流変化量が設定されるようにする。アドレスに応じて電流変化量を設定するために、電流調整量演算器１２を設置し、その演算結果を受けて電流可変器１１がレファレンス電流量を調整する。電流調整量演算器（電流可変量演算回路）１２は、動作対象となるメモリセルのアドレス情報を入力情報として受け付け、適切な電流調整量を演算により決定し、この電流調整量情報（電流可変量信号）を前記電流可変器１１に伝える。

前記図１で示したレファレンス電流発生回路１０は、図１５に示す回路構成により実現できる。図１５では、４つの抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が電源ＶＤＤから接地まで直列に接続されている。電流量を制御するのは３つのトランジスタＴＲ１、ＴＲ２、ＴＲ３であり、前記トランジスタＴＲ１〜ＴＲ３のドレインが各々抵抗Ｒ１と抵抗Ｒ２との間、抵抗Ｒ２と抵抗Ｒ３との間、抵抗Ｒ３と抵抗Ｒ４との間に接続されている。抵抗Ｒ３と抵抗Ｒ４との間の電圧Ｖ３４は、前記３つのトランジスタＴＲ１〜ＴＲ３のＯＮ状態又はＯＦＦ状態によって変化する。前記抵抗Ｒ３と抵抗Ｒ４との間の電圧Ｖ３４は、トランジスタＴＲ４のゲートに接続され、そのトランジスタＴＲ４のドレイン電流がレファレンス電流となる。

前記の構成をとることにより、アドレスに応じたレファレンス電流の設定が実現され、センスアンプ４の出力結果をメモリセル１の実際のしきい値電圧（状態）に対応した結果に近づけることができる。

前記調整量演算器（電流可変量演算回路）１２は、表２に示されるような真理値表を作成し、前記真理値表に対応した論理ゲート回路を形成することにより、実現できる。表２の真理値表では、例えば入力アドレス情報が０ｘ００１０００〜０ｘ００１ｆｆｆの範囲のときは値ａを出力し、０ｘ００２０００〜０ｘ００２ｆｆｆ、０ｘ００３０００〜０ｘ００３ｆｆｆでは、各々、値ｂ、値ｃを出力する。

図１に示した不揮発性メモリを使用する機器に応じて、同不揮発性メモリ内の電流調整量演算器１２での演算を行うか否かを選択できる構成にしたものを図１４に示す。図１４は、メモリチップ２０と同メモリチップ２０を利用する外部機器２１とで構成するメモリシステムを示し、メモリチップ２０内部に図１に示した不揮発性メモリが構成されている。図１４では、外部機器（外部コントローラ）２１は、メモリチップ２０に対してメモリアクセスシーケンスを行うことにより、必要なメモリアクセスを行うことができる。本実施形態では、メモリチップ２０内の電流調整量演算器１２を任意に制御するための信号端子２０ａが設けられ、外部機器２１からこの信号端子２０ａを通じて電流調整量演算器１２を制御することができる。また、図１４では、電流量調整演算器１２の外部制御を可能にするための構成として、別途、制御端子２０ａを設けたが、メモリアクセスシーケンスの仕様の一部として電流量補正演算器１２の外部制御を組み込むことも可能である。

（第２の実施形態）
図２は、本発明の第２の実施形態の不揮発性半導体メモリを示す。本実施形態では、レファレンス電流発生回路を、レファレンスセル６と電圧発生回路７との組み合わせにより実現している。電圧発生回路７は、レファレンスセル６のゲートに接続されており、その出力電圧によってレファレンス電流を可変にすることができる。電圧発生回路７は、別途に設置された電圧調整量演算器（電圧調整量演算回路）３０から電圧調整量情報を受けて所定の電圧を出力する。前記電圧調整量演算器３０は、動作対象となるメモリセルのアドレス情報を入力情報として受け付け、適切な電圧調整量を演算で決定して、電圧発生回路７に電流調整量情報を伝える。

図１２は、本実施形態に適切な電流補正量設定方法について補正量テーブルを用いた方法を示す。図１２は、一般的なフラッシュメモリの論理アドレスによるメモリマップを示す。先頭アドレスから特定のアドレスまでをユーザエリアとして、ユーザが使用可能な領域とし、それ以降の領域をコンフィグレーションエリアとして、ハードウェア設定などの固有値を格納する。本実施形態では、前記コンフィグレーションエリアの一部にアレイ効果補正テーブル４０を設けている。アレイ効果補正テーブル（変換テーブル）４０には、補正対象アドレスと、それに対する補正量とが各テーブルアドレス毎に格納されている。電圧調整量演算器３０は、この補正テーブルにアクセスし、補正量情報を得る。アドレステーブルの作成は、例えば、検査時に、アドレス依存するパラメータについて特性データを取得し、テーブルに格納することが最適である。尚、図１２では、フラッシュメモリの一部を用いて補正テーブルを展開しているが、ＲＯＭや電気ヒューズなどを用いても良い。

図７は、本実施形態での適切なベリファイ手順について示したものである。ベリファイを開始すると、先ず、ステップＳ１において補正テーブルにアクセスし、次に、ステップＳ２においてアドレスに応じた補正量を算出する。ステップＳ３では、前記算出した補正量で補正した電圧値をレファレンスセル６に入力する。ステップＳ４では、センスアンプ４は、ビット線２の電流と、前記補正電圧値を入力されたレファレンスセル６が流すレファレンス電流との比較を行い、ステップＳ５でその両者の比較結果を出力する。この出力結果に応じて、再度所定の動作をもう一度繰り返すかを決定する。以上の手順によりベリファイが行われる。

図７では、書き込み又は消去動作時のベリファイ動作について説明したが、リード動作についても同様に、アドレスに応じてレファレンス電流を変化させることができる。リード時にアドレスに応じてレファレンス電流を変化させることを行うことにより、データ保持スペックを満たすためのしきい値のマージンをアドレス別に設定することができるようになり、データ保持特性を向上させることができる。

尚、図７では、アドレスに応じてレファレンス電流を変化させる手順を示したが、アドレス情報だけでなく、書き換え回数の履歴情報を使ってレファレンス電流を変化させる方法もある。書き換え回数が大きくなるほど、データ保持特性が劣化することが知られており、書き換え回数の情報もレファレンス電流を決めるパラメータとして扱うことにより、データ保持特性を向上させることができる。

以上説明したように、本発明にかかる不揮発性半導体メモリは、主に書き換え耐用回数が多く求められる状況や長期間のデータ保持を求められる状況において有用である。

１ メモリセル
２ ビット線
３ ワード線
４ センスアンプ（判別回路）
６ レファレンスセル
７ 電圧発生回路
１０ レファレンス電流発生回路
１１ 電流可変器（電流量可変回路）
１２ 電流調整量演算器（電流可変量演算回路）
２０ メモリチップ
２１ 外部機器（外部コントローラ）
３０ 電圧調整量演算器（電圧調整量演算回路）
４０ アレイ効果補正テーブル（変換テーブル）

Claims (17)

1. アレイ状の任意のメモリセルが所定の状態になっていることを、レファレンス電流と比較することにより判別する判別回路を持つ不揮発性半導体メモリにおいて、
   前記レファレンス電流を生成するレファレンス電流発生回路は、電流量可変回路を備え、
   前記電流量可変回路は、電流可変量演算回路から電流可変量信号を受け取り、
   前記電流可変量演算回路は、前記判別回路による判別の対象となるアレイ状のメモリセルのアドレス信号を受け取り、このアドレス信号に応じて前記レファレンス電流の電流量を可変させる電流可変量信号を設定し、この電流可変量信号を前記電流量可変回路に出力する
   ことを特徴とする不揮発性半導体メモリ。
2. 前記請求項１に記載の不揮発性半導体メモリにおいて、
   書き込み又は消去動作を行ったメモリセルに対して、前記メモリセルが書き込み又は消去動作後に所定の状態になっていることを前記判別回路でレファレンス電流と比較することにより判別するに際し、
   前記電流可変量演算回路が前記アドレス信号に応じた電流可変量信号を前記電流量可変回路に出力して、前記判別回路で使用するレファレンス電流を可変する
   ことを特徴とする不揮発性半導体メモリ。
3. 前記請求項１に記載の不揮発性半導体メモリにおいて、
   読み出し時に読み出し対象アドレスのメモリセルの状態を前記判別回路でレファレンス電流と比較することにより判別するに際し、
   前記電流可変量演算回路が前記アドレス信号に応じた電流可変量信号を前記電流量可変回路に出力して、前記判別回路で使用するレファレンス電流を可変する
   ことを特徴とする不揮発性半導体メモリ。
4. 前記請求項１に記載の不揮発性半導体メモリにおいて、
   前記電流可変量演算回路は、
   前記アドレス信号を受け取り、このアドレス信号を前記電流可変量信号に変換する論理回路を持つ
   ことを特徴とする不揮発性半導体メモリ。
5. 前記請求項１に記載の不揮発性半導体メモリにおいて、
   前記電流可変量演算回路は、
   前記アドレス信号を受け取り、このアドレス信号に応じて前記電流可変量信号を出力する際に、メモリ内に予め設定された変換テーブルを参照する
   ことを特徴とする不揮発性半導体メモリ。
6. 前記請求項５に記載の不揮発性半導体メモリにおいて、
   前記メモリ内に予め設定された変換テーブルは、
   記録可能な不揮発性メモリによって構成され、前記不揮発性メモリ単体に対して固有に設定される
   ことを特徴とする不揮発性半導体メモリ。
7. 前記請求項１に記載の不揮発性半導体メモリにおいて、
   前記電流可変量演算回路は、
   前記受け取ったアドレス信号と、予めメモリ内に記録された書き換え回数の情報とを取得して、このアドレス信号と書き換え回数の情報とに応じて前記電流可変量を演算する
   ことを特徴とする不揮発性半導体メモリ。
8. 前記請求項１に記載の不揮発性半導体メモリと、
   前記不揮発メモリを制御する外部コントローラとを有し、
   前記外部コントローラは、
   制御信号又は特定の制御シーケンスによって、前記不揮発性半導体メモリ内の電流可変量演算回路を制御する
   ことを特徴とするメモリシステム。
9. アレイ状の任意のメモリセルが所定の状態になっていることを、レファレンスセルの状態と比較することにより判別する判別回路を持つ不揮発性半導体メモリにおいて、
   前記レファレンスセルのゲートは電圧発生回路に電気的に接続され、
   前記電圧発生回路は、電圧調整量演算回路から電圧調整量情報を受け取り、
   前記電圧調整量演算回路は、前記判別回路による判別の対象となるアレイ状のメモリセルのアドレス信号を受け取り、このアドレス信号に応じて前記レファレンスセルのゲート電圧を可変させる電圧調整量情報を設定し、前記電圧調整量情報を前記電圧発生回路に出力する
   ことを特徴とする不揮発性半導体メモリ。
10. 前記請求項９に記載の不揮発性半導体メモリにおいて、
    書き込み又は消去動作を行ったメモリセルに対して、前記メモリセルが書き込み又は消去動作後に所定の状態になっていることを前記判別回路でレファレンスセルの状態と比較することにより判別するに際し、
    前記電圧調整量演算回路が前記アドレス信号に応じた電圧調整量情報を前記電圧発生回路に出力して、前記判別回路で使用するレファレンスセルの状態を可変する
    ことを特徴とする不揮発性半導体メモリ。
11. 前記請求項９に記載の不揮発性半導体メモリにおいて、
    読み出し時に読み出し対象アドレスのメモリセルの状態を前記判別回路でレファレンスセルの状態と比較することにより判別するに際し、
    前記電圧調整量演算回路が前記アドレス信号に応じた電流調整量情報を前記電圧発生回路に出力して、前記判別回路で使用するレファレンスセルの状態を可変する
    ことを特徴とする不揮発性半導体メモリ。
12. 前記請求項９に記載の不揮発性半導体メモリにおいて、
    前記電圧調整量演算回路は、
    前記アドレス信号を受け取り、このアドレス信号を前記電圧調整量情報に変換する論理回路を持つ
    ことを特徴とする不揮発性半導体メモリ。
13. 前記請求項９に記載の不揮発性半導体メモリにおいて、
    前記電圧調整量演算回路は、
    前記アドレス信号を受け取り、このアドレス信号に応じて前記電圧調整量情報を出力する際に、メモリ内に予め設定された変換テーブルを参照する
    ことを特徴とする不揮発性半導体メモリ。
14. 前記請求項１３に記載の不揮発性半導体メモリにおいて、
    前記メモリ内に予め設定された変換テーブルは、
    記録可能な不揮発性メモリによって構成され、前記不揮発性メモリ単体に対して固有に設定される
    ことを特徴とする不揮発性半導体メモリ。
15. 前記請求項９に記載の不揮発性半導体メモリにおいて、
    前記電圧調整量演算回路は、
    前記受け取ったアドレス信号と、予めメモリ内に記録された書き換え回数の情報とを取得して、このアドレス信号と書き換え回数の情報とに応じて前記電圧調整量情報を演算する
    ことを特徴とする不揮発性半導体メモリ。
16. 前記請求項９に記載の不揮発性半導体メモリと、
    前記不揮発メモリを制御する外部コントローラとを有し、
    前記外部コントローラは、
    制御信号又は特定の制御シーケンスによって、前記不揮発性半導体メモリ内の電圧調整量演算回路を制御する
    ことを特徴とするメモリシステム。
17. 前記請求項１に記載の不揮発性半導体メモリにおいて、
    前記メモリセルの所定の状態は、所定のしきい値電圧である
    ことを特徴とする不揮発性半導体メモリ。

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