JPH0668682A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH0668682A JPH0668682A JP24432392A JP24432392A JPH0668682A JP H0668682 A JPH0668682 A JP H0668682A JP 24432392 A JP24432392 A JP 24432392A JP 24432392 A JP24432392 A JP 24432392A JP H0668682 A JPH0668682 A JP H0668682A
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- Japan
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Abstract
(57)【要約】
【目的】 ＥＰＲＯＭの消去，書き込み回数が増えて
も、安定してデータを読み出せるようにする。 【構成】 センスアンプ回路４に入力されるＲｅｆ用メ
モリトランジスタ３のビット線Ｂｒの電圧を、本番メモ
リトランジスタ１のビット線Ｂｔの電圧に応じて補正す
る補正回路７を備えた。 【効果】 消去，書き込みにより、ＥＰＲＯＭのメモリ
トランジスタにおけるブランク状態のしきい値電圧Ｖｔ
ｈが上昇しても、安定してデータを読み出すことができ
る。
も、安定してデータを読み出せるようにする。 【構成】 センスアンプ回路４に入力されるＲｅｆ用メ
モリトランジスタ３のビット線Ｂｒの電圧を、本番メモ
リトランジスタ１のビット線Ｂｔの電圧に応じて補正す
る補正回路７を備えた。 【効果】 消去，書き込みにより、ＥＰＲＯＭのメモリ
トランジスタにおけるブランク状態のしきい値電圧Ｖｔ
ｈが上昇しても、安定してデータを読み出すことができ
る。
Description
【０００１】
【産業上の利用分野】この発明はメモリ装置に係り、特
にメモリからデータを読み出すセンスアンプ回路に関す
るものである。
にメモリからデータを読み出すセンスアンプ回路に関す
るものである。
【０００２】
【従来の技術】図４は、従来技術におけるセンスアンプ
回路周辺の構成図である。図において、１は実際にデー
タの書き込み，読み出し，消去等が行われる第１のメモ
リトランジスタとしての本番メモリトランジスタで、ソ
ースはグランドに接地され、ゲートはｘ方向デコーダに
接続されている。２はｙ方向セレクタで、Ｎチャネルト
ランジスタで構成され、ソースは上記本番メモリトラン
ジスタ１のドレインに、ゲートはｙ方向デコーダに接続
されている。３は上記本番メモリトランジスタ１の内容
を判定するための基準となる第２のメモリトランジスタ
としてのＲｅｆ用メモリトランジスタで、ソースはグラ
ンドに接地され、ゲートはｘ方向デコーダに接続されて
いる。４は上記本番メモリトランジスタ１から読み出し
た値をＲｅｆ用メモリトランジスタ３の値に基づき判定
して出力するセンスアンプ回路で、一方の入力端子はＮ
チャネルトランジスタ２のドレイン（ビット線Ｂｔ）と
接続され、他方の入力端子はＲｅｆ用メモリトランジス
タ３のドレイン（ビット線Ｂｒ）と接続されている。ま
た、センスアンプ回路４には、制御端子５と出力端子６
が設けられている。
回路周辺の構成図である。図において、１は実際にデー
タの書き込み，読み出し，消去等が行われる第１のメモ
リトランジスタとしての本番メモリトランジスタで、ソ
ースはグランドに接地され、ゲートはｘ方向デコーダに
接続されている。２はｙ方向セレクタで、Ｎチャネルト
ランジスタで構成され、ソースは上記本番メモリトラン
ジスタ１のドレインに、ゲートはｙ方向デコーダに接続
されている。３は上記本番メモリトランジスタ１の内容
を判定するための基準となる第２のメモリトランジスタ
としてのＲｅｆ用メモリトランジスタで、ソースはグラ
ンドに接地され、ゲートはｘ方向デコーダに接続されて
いる。４は上記本番メモリトランジスタ１から読み出し
た値をＲｅｆ用メモリトランジスタ３の値に基づき判定
して出力するセンスアンプ回路で、一方の入力端子はＮ
チャネルトランジスタ２のドレイン（ビット線Ｂｔ）と
接続され、他方の入力端子はＲｅｆ用メモリトランジス
タ３のドレイン（ビット線Ｂｒ）と接続されている。ま
た、センスアンプ回路４には、制御端子５と出力端子６
が設けられている。
【０００３】次に従来技術の動作について説明する。図
５にセンスアンプ回路４がメモリからデータを読み出す
場合のタイミングチャートを、そして、図６にセンスア
ンプ回路４の“Ｈ”，“Ｌ”レベルの判定の仕方につい
て示す。メモリからデータを読み出す場合、図示されて
いないがアドレスバスにアドレスが入力されると、アド
レスがｘ方向デコーダとｙ方向デコーダに分解され、本
番メモリトランジスタ１の内のｘ方向デコーダとｙ方向
デコーダで指定されるメモリトランジスタと、Ｒｅｆ用
メモリトランジスタ３の内のｘ方向デコーダで指定され
るメモリトランジスタを選択する。この時、制御端子５
に例えば“Ｌ”レベルの電圧が印加されると、センスア
ンプ回路４はセンスを開始し、選択されたメモリトラン
ジスタのビット線Ｂｔの電圧と選択されたＲｅｆ用メモ
リトランジスタのビット線Ｂｒの電圧を比較し、選択さ
れたメモリトランジスタのデータが“０”なのか“１”
なのかを判定する。つまり、図６に示すように、例え
ば、（選択されたメモリトランジスタのビット線Ｂｔの
電圧）＜（Ｒｅｆ用メモリトランジスタのビット線Ｂｒ
の電圧）の場合、センスアンプ回路４は選択されたメモ
リトランジスタのデータを“１”と判定し、出力端子６
に“Ｈ”レベルの信号を出力する。一方、（選択された
メモリトランジスタのビット線Ｂｔの電圧）＞（Ｒｅｆ
用メモリトランジスタのビット線Ｂｒの電圧）の場合、
センスアンプ回路４は選択されたメモリトランジスタの
データを“０”と判定し、出力端子６に“Ｌ”レベルの
信号を出力する。なお、判定に一定の基準電圧を用いず
Ｒｅｆ用メモリトランジスタの値を用いる理由は、メモ
リ素子の場合、製造中のプロセス的なバラツキによりメ
モリトランジスタのしきい値電圧Ｖｔｈにバラツキが生
じ、メモリ素子毎に判定の基準となる値が異なるからで
あり、同一条件で製造されたＲｅｆ用メモリトランジス
タの値を判定の基準としている。
５にセンスアンプ回路４がメモリからデータを読み出す
場合のタイミングチャートを、そして、図６にセンスア
ンプ回路４の“Ｈ”，“Ｌ”レベルの判定の仕方につい
て示す。メモリからデータを読み出す場合、図示されて
いないがアドレスバスにアドレスが入力されると、アド
レスがｘ方向デコーダとｙ方向デコーダに分解され、本
番メモリトランジスタ１の内のｘ方向デコーダとｙ方向
デコーダで指定されるメモリトランジスタと、Ｒｅｆ用
メモリトランジスタ３の内のｘ方向デコーダで指定され
るメモリトランジスタを選択する。この時、制御端子５
に例えば“Ｌ”レベルの電圧が印加されると、センスア
ンプ回路４はセンスを開始し、選択されたメモリトラン
ジスタのビット線Ｂｔの電圧と選択されたＲｅｆ用メモ
リトランジスタのビット線Ｂｒの電圧を比較し、選択さ
れたメモリトランジスタのデータが“０”なのか“１”
なのかを判定する。つまり、図６に示すように、例え
ば、（選択されたメモリトランジスタのビット線Ｂｔの
電圧）＜（Ｒｅｆ用メモリトランジスタのビット線Ｂｒ
の電圧）の場合、センスアンプ回路４は選択されたメモ
リトランジスタのデータを“１”と判定し、出力端子６
に“Ｈ”レベルの信号を出力する。一方、（選択された
メモリトランジスタのビット線Ｂｔの電圧）＞（Ｒｅｆ
用メモリトランジスタのビット線Ｂｒの電圧）の場合、
センスアンプ回路４は選択されたメモリトランジスタの
データを“０”と判定し、出力端子６に“Ｌ”レベルの
信号を出力する。なお、判定に一定の基準電圧を用いず
Ｒｅｆ用メモリトランジスタの値を用いる理由は、メモ
リ素子の場合、製造中のプロセス的なバラツキによりメ
モリトランジスタのしきい値電圧Ｖｔｈにバラツキが生
じ、メモリ素子毎に判定の基準となる値が異なるからで
あり、同一条件で製造されたＲｅｆ用メモリトランジス
タの値を判定の基準としている。
【０００４】
【発明が解決しようとする課題】従来のこの種のメモリ
装置は以上のように構成されているので、メモリ素子毎
にＲｅｆ側のビット線の電圧は常に一定であるため、Ｅ
ＰＲＯＭ等の不揮発性メモリで書き込み，消去という動
作を繰り返し行うと、メモリトランジスタのブランク状
態（メモリトランジスタのフローティングゲートに電荷
が蓄積されていない状態）におけるしきい値電圧Ｖｔｈ
が上昇（つまり、メモリトランジスタのビット線Ｂｔの
電圧が上昇）するために、メモリトランジスタがブラン
ク状態でのビット線Ｂｔの電圧とＲｅｆ用メモリトラン
ジスタのビット線Ｂｒの電圧とのマージンがなくなり、
センスアンプ回路は、メモリトランジスタのデータを正
確に判定できなくなるという問題点があった。
装置は以上のように構成されているので、メモリ素子毎
にＲｅｆ側のビット線の電圧は常に一定であるため、Ｅ
ＰＲＯＭ等の不揮発性メモリで書き込み，消去という動
作を繰り返し行うと、メモリトランジスタのブランク状
態（メモリトランジスタのフローティングゲートに電荷
が蓄積されていない状態）におけるしきい値電圧Ｖｔｈ
が上昇（つまり、メモリトランジスタのビット線Ｂｔの
電圧が上昇）するために、メモリトランジスタがブラン
ク状態でのビット線Ｂｔの電圧とＲｅｆ用メモリトラン
ジスタのビット線Ｂｒの電圧とのマージンがなくなり、
センスアンプ回路は、メモリトランジスタのデータを正
確に判定できなくなるという問題点があった。
【０００５】この発明は上記のような問題点を解消する
ためになされたもので、書き込み，消去を繰り返し行っ
ても、安定してメモリのデータを読み出すことができ、
書き込み，消去の実効回数を増やすことを可能としたメ
モリ装置を得ることを目的とする。
ためになされたもので、書き込み，消去を繰り返し行っ
ても、安定してメモリのデータを読み出すことができ、
書き込み，消去の実効回数を増やすことを可能としたメ
モリ装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係るメモリ装
置は、データの書き込み，読み出し，消去等が行われる
第１のメモリトランジスタと、この第１のメモリトラン
ジスタの内容を判定するための基準となる第２のメモリ
トランジスタと、上記第１のメモリトランジスタから読
み出した値を第２のメモリトランジスタの値に基づき判
定して出力するセンスアンプ回路とを有するメモリ装置
において、上記第２のメモリトランジスタからセンスア
ンプ回路に入力される値を上記第１のメモリトランジス
タから読み出される値に基づき補正する補正手段を備え
たものである。
置は、データの書き込み，読み出し，消去等が行われる
第１のメモリトランジスタと、この第１のメモリトラン
ジスタの内容を判定するための基準となる第２のメモリ
トランジスタと、上記第１のメモリトランジスタから読
み出した値を第２のメモリトランジスタの値に基づき判
定して出力するセンスアンプ回路とを有するメモリ装置
において、上記第２のメモリトランジスタからセンスア
ンプ回路に入力される値を上記第１のメモリトランジス
タから読み出される値に基づき補正する補正手段を備え
たものである。
【０００７】
【作用】この発明においては、第２のメモリトランジス
タ、すなわちＲｅｆ用メモリトランジスタからセンスア
ンプ回路に入力される値を、第１のメモリトランジス
タ、すなわち本番メモリトランジスタのしきい値電圧Ｖ
ｔｈの上昇に応じて補正できるので、書き込み，消去を
繰り返し行ってもデータを安定して読み出せる。
タ、すなわちＲｅｆ用メモリトランジスタからセンスア
ンプ回路に入力される値を、第１のメモリトランジス
タ、すなわち本番メモリトランジスタのしきい値電圧Ｖ
ｔｈの上昇に応じて補正できるので、書き込み，消去を
繰り返し行ってもデータを安定して読み出せる。
【０００８】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例を示す構成図であ
る。図において、１は実際にデータの書き込み，読み出
し，消去等が行われる第１のメモリトランジスタとして
の本番メモリトランジスタで、ソースはグランドに接地
され、ゲートはｘ方向デコーダに接続されている。２は
ｙ方向セレクタで、Ｎチャネルトランジスタで構成さ
れ、ソースは上記本番メモリトランジスタ１のドレイン
に、ゲートはｙ方向デコーダに接続されている。３は上
記本番メモリトランジスタ１の内容を判定するための基
準となる第２のメモリトランジスタとしてのＲｅｆ用メ
モリトランジスタで、ソースはグランドに接地され、ゲ
ートはｘ方向デコーダに接続されている。７は上記Ｒｅ
ｆ用メモリトランジスタ３からセンスアンプ回路４に入
力される値（ビット線Ｂｒの電圧）を本番メモリトラン
ジスタ１から読み出される値（ビットＢｔの電圧）に基
づき補正する補正回路で、一方の入力端子はＲｅｆ用メ
モリトランジスタ３のドレイン（ビット線Ｂｒ）に接続
され、他方の入力端子はＮチャネルトランジスタ２のド
レイン（ビット線Ｂｔ）に接続されている。４は上記本
番メモリトランジスタ１から読み出した値を上記補正回
路７を介して入力されるＲｅｆ用メモリトランジスタ３
の値に基づき判定して出力するセンスアンプ回路で、一
方の入力端子はＮチャネルトランジスタ２のドレイン
（ビット線Ｂｔ）と接続され、他方の入力端子は上記補
正回路７の出力（ビット線Ｂｒ）と接続されている。
する。図１は、この発明の一実施例を示す構成図であ
る。図において、１は実際にデータの書き込み，読み出
し，消去等が行われる第１のメモリトランジスタとして
の本番メモリトランジスタで、ソースはグランドに接地
され、ゲートはｘ方向デコーダに接続されている。２は
ｙ方向セレクタで、Ｎチャネルトランジスタで構成さ
れ、ソースは上記本番メモリトランジスタ１のドレイン
に、ゲートはｙ方向デコーダに接続されている。３は上
記本番メモリトランジスタ１の内容を判定するための基
準となる第２のメモリトランジスタとしてのＲｅｆ用メ
モリトランジスタで、ソースはグランドに接地され、ゲ
ートはｘ方向デコーダに接続されている。７は上記Ｒｅ
ｆ用メモリトランジスタ３からセンスアンプ回路４に入
力される値（ビット線Ｂｒの電圧）を本番メモリトラン
ジスタ１から読み出される値（ビットＢｔの電圧）に基
づき補正する補正回路で、一方の入力端子はＲｅｆ用メ
モリトランジスタ３のドレイン（ビット線Ｂｒ）に接続
され、他方の入力端子はＮチャネルトランジスタ２のド
レイン（ビット線Ｂｔ）に接続されている。４は上記本
番メモリトランジスタ１から読み出した値を上記補正回
路７を介して入力されるＲｅｆ用メモリトランジスタ３
の値に基づき判定して出力するセンスアンプ回路で、一
方の入力端子はＮチャネルトランジスタ２のドレイン
（ビット線Ｂｔ）と接続され、他方の入力端子は上記補
正回路７の出力（ビット線Ｂｒ）と接続されている。
【０００９】図２は上記補正回路７の構成を示すブロッ
ク図である。図において、８は比較部で、２つの入力端
子がそれぞれ本番メモリトランジスタ１とＲｅｆ用メモ
リトランジスタ３からのビット線Ｂｔ，Ｂｒに接続され
ている。９は補正部で、その入力端子は上記比較部８の
出力端子に接続され、出力端子はセンスアンプ回路４の
ビット線Ｂｒの入力端子に接続されている。
ク図である。図において、８は比較部で、２つの入力端
子がそれぞれ本番メモリトランジスタ１とＲｅｆ用メモ
リトランジスタ３からのビット線Ｂｔ，Ｂｒに接続され
ている。９は補正部で、その入力端子は上記比較部８の
出力端子に接続され、出力端子はセンスアンプ回路４の
ビット線Ｂｒの入力端子に接続されている。
【００１０】次に、この実施例の動作について説明す
る。メモリからデータを読み出すタイミングは従来技術
と同じであるので説明を省略する。メモリからデータを
読み出す場合、補正回路７内の比較部８で、本番メモリ
トランジスタ１のビット線Ｂｔの電圧とＲｅｆ用メモリ
トランジスタ３のビット線Ｂｒの電圧を比較する。本番
メモリトランジスタ１のビット線Ｂｔの電圧とＲｅｆ用
メモリトランジスタ３のビット線Ｂｒの電圧の間で差が
生じないときは、補正部９でＲｅｆ側のビット線Ｂｒの
補正は行わないが、メモリの書き込み，消去により、メ
モリトランジスタのブランク状態のしきい値電圧Ｖｔｈ
が上昇してくると本番メモリトランジスタ１のビット線
Ｂｔの電圧が上昇するので、本番メモリトランジスタ１
のビット線ＢｔとＲｅｆ用メモリトランジスタ３のビッ
ト線Ｂｒを比較すると差が生じる。補正部９はその差に
応じて図３に示すようにＲｅｆ側のビット線Ｂｒに補正
をかける。つまり、差が小さい時は、その差に応じてＲ
ｅｆ側のビット線Ｂｒの電圧も上げるが、差が大きくな
ると、Ｒｅｆ側のビット線Ｂｒの電圧は一定値をとるよ
うに設定する。こうすることにより、メモリトランジス
タのブランク状態のしきい値電圧Ｖｔｈが変化しても安
定してメモリからデータを読み出すことができる。
る。メモリからデータを読み出すタイミングは従来技術
と同じであるので説明を省略する。メモリからデータを
読み出す場合、補正回路７内の比較部８で、本番メモリ
トランジスタ１のビット線Ｂｔの電圧とＲｅｆ用メモリ
トランジスタ３のビット線Ｂｒの電圧を比較する。本番
メモリトランジスタ１のビット線Ｂｔの電圧とＲｅｆ用
メモリトランジスタ３のビット線Ｂｒの電圧の間で差が
生じないときは、補正部９でＲｅｆ側のビット線Ｂｒの
補正は行わないが、メモリの書き込み，消去により、メ
モリトランジスタのブランク状態のしきい値電圧Ｖｔｈ
が上昇してくると本番メモリトランジスタ１のビット線
Ｂｔの電圧が上昇するので、本番メモリトランジスタ１
のビット線ＢｔとＲｅｆ用メモリトランジスタ３のビッ
ト線Ｂｒを比較すると差が生じる。補正部９はその差に
応じて図３に示すようにＲｅｆ側のビット線Ｂｒに補正
をかける。つまり、差が小さい時は、その差に応じてＲ
ｅｆ側のビット線Ｂｒの電圧も上げるが、差が大きくな
ると、Ｒｅｆ側のビット線Ｂｒの電圧は一定値をとるよ
うに設定する。こうすることにより、メモリトランジス
タのブランク状態のしきい値電圧Ｖｔｈが変化しても安
定してメモリからデータを読み出すことができる。
【００１１】上記補正において、Ｒｅｆ用メモリトラン
ジスタ３のビット線Ｂｒの電圧の上昇を一定値で抑える
意味は次の通りである。すなわち、ＥＰＲＯＭ部のメモ
リトランジスタにデータの書き込み，紫外線による消去
を繰り返し行うと、メモリトランジスタのブランク状態
（メモリトランジスタのフローティングゲートに電荷が
蓄積されていない状態）のしきい値電圧Ｖｔｈが上昇
（つまり、メモリトランジスタ１のビット線Ｂｔの電圧
が上昇）し、Ｒｅｆ用メモリトランジスタ３のビット線
Ｂｒの電圧を越えると、センスアンプ回路４は、メモリ
トランジスタ１がブランク状態であると判定できなくな
る。そこで、本番メモリトランジスタ１のブランク状態
のビット線Ｂｔの電圧とＲｅｆ用メモリトランジスタ３
のブランク状態のビット線Ｂｒの電圧を比較し、本番メ
モリトランジスタ１のブランク状態のビット線Ｂｔの電
圧が高い場合には、補正回路７によりセンスアンプ回路
４のＲｅｆ電圧入力側の電圧を上げるという補正を行う
が、Ｒｅｆ電圧入力側の電圧の上昇に上限を設定してお
かないと、逆にメモリトランジスタ１のフローティング
ゲートに電荷が蓄積された状態が読み出せなくなるの
で、メモリトランジスタ１のブランク状態のビット線Ｂ
ｔとＲｅｆ用メモリトランジスタ３のブランク状態のビ
ット線Ｂｒの電圧差が大きくなると、Ｒｅｆ電圧入力側
の電圧がある一定値をとるようにしたものである。
ジスタ３のビット線Ｂｒの電圧の上昇を一定値で抑える
意味は次の通りである。すなわち、ＥＰＲＯＭ部のメモ
リトランジスタにデータの書き込み，紫外線による消去
を繰り返し行うと、メモリトランジスタのブランク状態
（メモリトランジスタのフローティングゲートに電荷が
蓄積されていない状態）のしきい値電圧Ｖｔｈが上昇
（つまり、メモリトランジスタ１のビット線Ｂｔの電圧
が上昇）し、Ｒｅｆ用メモリトランジスタ３のビット線
Ｂｒの電圧を越えると、センスアンプ回路４は、メモリ
トランジスタ１がブランク状態であると判定できなくな
る。そこで、本番メモリトランジスタ１のブランク状態
のビット線Ｂｔの電圧とＲｅｆ用メモリトランジスタ３
のブランク状態のビット線Ｂｒの電圧を比較し、本番メ
モリトランジスタ１のブランク状態のビット線Ｂｔの電
圧が高い場合には、補正回路７によりセンスアンプ回路
４のＲｅｆ電圧入力側の電圧を上げるという補正を行う
が、Ｒｅｆ電圧入力側の電圧の上昇に上限を設定してお
かないと、逆にメモリトランジスタ１のフローティング
ゲートに電荷が蓄積された状態が読み出せなくなるの
で、メモリトランジスタ１のブランク状態のビット線Ｂ
ｔとＲｅｆ用メモリトランジスタ３のブランク状態のビ
ット線Ｂｒの電圧差が大きくなると、Ｒｅｆ電圧入力側
の電圧がある一定値をとるようにしたものである。
【００１２】
【発明の効果】以上のように、この発明によれば、デー
タの書き込み，読み出し，消去等が行われる第１のメモ
リトランジスタと、この第１のメモリトランジスタの内
容を判定するための基準となる第２のメモリトランジス
タと、上記第１のメモリトランジスタから読み出した値
を第２のメモリトランジスタの値に基づき判定して出力
するセンスアンプ回路とを有するメモリ装置において、
上記第２のメモリトランジスタからセンスアンプ回路に
入力される値を上記第１のメモリトランジスタから読み
出される値に基づき補正する補正手段を備えたので、Ｅ
ＰＲＯＭ等の消去，書き込み回数に応じて、メモリトラ
ンジスタのブランク状態のしきい値電圧Ｖｔｈが上昇し
ても、安定してメモリからデータを読み出すことができ
るという効果がある。
タの書き込み，読み出し，消去等が行われる第１のメモ
リトランジスタと、この第１のメモリトランジスタの内
容を判定するための基準となる第２のメモリトランジス
タと、上記第１のメモリトランジスタから読み出した値
を第２のメモリトランジスタの値に基づき判定して出力
するセンスアンプ回路とを有するメモリ装置において、
上記第２のメモリトランジスタからセンスアンプ回路に
入力される値を上記第１のメモリトランジスタから読み
出される値に基づき補正する補正手段を備えたので、Ｅ
ＰＲＯＭ等の消去，書き込み回数に応じて、メモリトラ
ンジスタのブランク状態のしきい値電圧Ｖｔｈが上昇し
ても、安定してメモリからデータを読み出すことができ
るという効果がある。
【図１】本発明の一実施例を示す構成図である。
【図２】実施例における補正回路の構成を示すブロック
図である。
図である。
【図３】実施例における補正回路の動作説明図である。
【図４】従来例を示す構成図である。
【図５】従来例におけるセンスアンプ回路のタイミング
チャートである。
チャートである。
【図６】従来例におけるセンスアンプ回路の動作説明図
である。
である。
１ 本番メモリトランジスタ（第１のメモリトランジス
タ） ２ Ｎチャネルトランジスタ ３ Ｒｅｆ用メモリトランジスタ（第２のメモリトラン
ジスタ） ４ センスアンプ回路 ５ 制御端子 ６ 出力端子 ７ 補正回路（補正手段） ８ 比較部 ９ 補正部
タ） ２ Ｎチャネルトランジスタ ３ Ｒｅｆ用メモリトランジスタ（第２のメモリトラン
ジスタ） ４ センスアンプ回路 ５ 制御端子 ６ 出力端子 ７ 補正回路（補正手段） ８ 比較部 ９ 補正部
Claims (1)
- 【請求項１】 データの書き込み，読み出し，消去等が
行われる第１のメモリトランジスタと、この第１のメモ
リトランジスタの内容を判定するための基準となる第２
のメモリトランジスタと、上記第１のメモリトランジス
タから読み出した値を第２メモリトランジスタの値に基
づき判定して出力するセンスアンプ回路とを有するメモ
リ装置において、上記第２のメモリトランジスタからセ
ンスアンプ回路に入力される値を上記第１のメモリトラ
ンジスタから読み出される値に基づき補正する補正手段
を備えたことを特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24432392A JPH0668682A (ja) | 1992-08-20 | 1992-08-20 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24432392A JPH0668682A (ja) | 1992-08-20 | 1992-08-20 | メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0668682A true JPH0668682A (ja) | 1994-03-11 |
Family
ID=17117013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24432392A Pending JPH0668682A (ja) | 1992-08-20 | 1992-08-20 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0668682A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011221A1 (ja) * | 2004-07-30 | 2006-02-02 | Spansion Llc | 半導体装置および半導体装置にデータを書き込む方法 |
| JPWO2010082243A1 (ja) * | 2009-01-13 | 2012-06-28 | パナソニック株式会社 | 不揮発性半導体メモリ及びメモリシステム |
-
1992
- 1992-08-20 JP JP24432392A patent/JPH0668682A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011221A1 (ja) * | 2004-07-30 | 2006-02-02 | Spansion Llc | 半導体装置および半導体装置にデータを書き込む方法 |
| US7221594B2 (en) | 2004-07-30 | 2007-05-22 | Spansion Llc | Semiconductor device and method for writing data into semiconductor device |
| JPWO2006011221A1 (ja) * | 2004-07-30 | 2008-07-31 | スパンション エルエルシー | 半導体装置および半導体装置にデータを書き込む方法 |
| JP4554613B2 (ja) * | 2004-07-30 | 2010-09-29 | Ｓｐａｎｓｉｏｎ Ｊａｐａｎ株式会社 | 半導体装置および半導体装置にデータを書き込む方法 |
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