KR19980018548A - 비휘발성 메모리 - Google Patents

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KR19980018548A
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Abstract

비휘발성 메모리는 전기적으로 기록가능한 복수의 비휘발성 메모리 셀을 각각 가지고 있는 복수의 셀 블록을 포함하고 있다. 각각의 비휘발성 메모리 셀은 소오스, 드레인, 제어 게이트 및 플로팅 게이트를 가지고 있다. 상기 비휘발성 메모리에는 또한 셀 블록의 각각의 비휘발성 메모리 셀의 소오스에 제1바이어스 전압을, 그 드레인에 제2바이어스 전압을 동시에 인가할 수 있는 바이어스 제어기가 제공되어 있다. 바람직하게, 상기 바이어스 제어기는 각각의 비휘발성 메모리 셀의 소오스와 드레인에 제1바이어스 전압을 인가한다.

Description

비휘발성 메모리
본 발명은 전반적으로 복수의 셀 어레이 블록을 가지고 있는 비휘발성 반도체 메모리에 관한 것이다.
셀 어레이 블록에서 데이타를 전기적으로 소거 및 재기록할 수 있는 플래시 메모리와 같은 비휘발성 메모리에서, 기록 방해(disturbance)는 신뢰성있는 데이타 보존에 있어서 중요한 문제이다. 이 문제를 극복하기 위해, 히타치 리미티드(Hitachi Ltd.)의 반도체 설계 개발 센터의 IC 설계부의 연구원인 다케시 와다(Takeshi Wada)에 의해 저술된 기술 논문 “히타치의 플래시 메모리 개발 단계 및 응용”에는 소오스 바이어스법이 제안되어 있다.
상기 기술 논문의 3.4장에 설명되어 있는 메모리 회로도를 포함하고 있는 도1을 참조하면, 메모리 셀(M1-M8)의 어레이는 M1, M2, M5, M6의 제1블록(BLOCKO)과 M3, M4, M7, M8의 제2블록(BLOCK1)으로 분리되어 있다. 상기 메모리 셀(M1-M4)의 제어 게이트는 워드 라인(WORD0)에 접속되어 있고, 메모리 셀(M5-M8)의 제어 게이트는 다른 워드 라인(WORD1)에 접속되어 있다. 상기 메모리 셀(M1)이 데이타 기록에 선택된 경우에는, 고전압(여기서는, 12V)이 워드 라인(WORD0)에 인가되고, 접지 전압이 워드 라인(WORD1)에 인가되며, 6V의 데이타 전압이 메모리 셀(M1, M5)의 드레인에 인가되고, 또한 접지 전압이 메모리 셀(M1, M5)의 소오스 라인(SOURCE0)에 인가된다.
제2블록(BLOCK1)에서, 고전압(12V)이 또한 이하에서 방해 셀(disturbed cell)이라고 하는 메모리 셀(M3, M4)의 제어 게이트에 인가된다. 하지만, 소오스 바이어스법에 따라, 소오스 바이어스 전압(VBIAS)이 상기 메모리 셀(M3, M4)의 제어 게이트와 소오스 사이에 형성된 전계의 세기를 줄이기 위해 소오스 라인(SOURCE1)에 인가된다. 이에 따라 이들 메모리 셀의 데이타 보존 특성이 개선된다.
한편, 상기 소오스 바이어스 전압(VBIAS)은 또한 제어 게이트가 접지 전압으로 설정되어 있는 메모리 셀(M7, M8)의 소오스에 인가되어 있다(그러므로, 이하에서는 이들 셀을 무방해 셀(non-disturbed cell)이라고 함). 상기 메모리 셀(M8)에서, 예컨대, 소오스 바이어스 전압(VBIAS)이 그 소오스(S)에 인가되고, 접지 전압은 제어 게이트(CG)에 인가되며, 그 드레인(D)은 개방된다. 이러한 바이어스 상태는 상기 소오스로부터 상기 제어 게이트측으로 발생되며, 이에 따라 상기 플로팅 게이트의 기억 전하는 게이트 절연막을 통해 터널링할 수 있다. 환언하면, 이 바이어스 상태는 소거 모드이고, 이러한 소거를 소프트 소거(soft-erasing)라고 한다. 그러므로, 소오스 바이어스 전압(VBIAS)은 기록 방해 감소와 소프트 소거를 고려하여 최적으로 결정되어야 한다. 상기 소오스 바이어스 전압(VBIASb)을 결정하기 위해서는 소프트 소거 테스트가 필요하다.
종래 메모리에 따라, 상기 소프트 소거는 앞서 설명한 바와 같이 소거 모드의 바이어스 상태에서 일어나므로, 상기 플래시 메모리의 소프트 소거는 상기 소거모드를 사용하여 수행된다.
하지만, 본 발명자는 상기 소프트 모드를 이용하는 것이 상기 소프트 소거를 충분하게 되풀이할 수 있는 최적의 방법이 아님을 발견하였다. 도 1에 도시된 바와 같이, WORD0가 선택되면, 상기 방해 메모리 셀(M4)은 도통 상태로 된다. 그러므로, 상기 소오스 바이어스 전압(VBIAS)은 또한 상기 방해 메모리 셀(M4)을 통해 무방해 메모리 셀(M8)의 드레인(D)에 인가된다. 특히, 무방해 메모리 셀(M8)이 소프트 소거 상태인 경우에, 실제로 소오스 바이어스 전압(VBIAS)이 아래의 표에 나타낸 바와 같이 상기 메모리 셀(M8)의 상기 소오스와 드레인에 인가된다.
제어 게이트 전압 드레인 전압 소오스 전압
소거 모드 0 V 개방 12V
소프트 소거 0 V VBIAS VBIAS
그러므로, 전계는 상기 제어 게이트(CG)와 상기 소오스(S) 사이에서 뿐만 아니라, 상기 제어 게이트(CG)와 상기 드레인(D) 사이에서 발생되며, 따라서, 상기 플로팅 게이트에서의 기억 전하는 상기 소오스(S)와 드레인(D) 사이에서 터널링될 수 있다. 환언하면, 실제의 소프트 소거는 소오스 바이어스 전압(Vbias)이 드레인(D)이 개방된 상태에서 상기 소오스(S)에 인가되는 소거 모드에 의해 정확하게 되풀이될 수 없다. 이는 정확한 소오스 바이어스 전압(VBIAS)은 종래 소프트 소거 테스트에 의해 얻어질 수 없음을 의미한다.
또한, 도 1에 도시된 종래 비휘발성 메모리에서, 기록 방해 감소는 상기 방해 셀이 도통될 때 달성되는데, 이는 상기 소오스와 드레인의 각각의 전압이 소오스 바이어스 전압까지 증가하기 때문이다. 하지만, 상기 메모리 셀이 문턱 전압으로 인해 도통 상태로 될 수 없는 경우가 존재할 수도 있다.
본 발명의 목적은 안정도와 신뢰도를 가지고 데이타를 보존할 수 있는 비휘발성 메모리와 그 제어 방법을 제공하는데 있다.
본 발명의 다른 목적은 정확한 소프트 소거 테스트와 충분한 기록 방해 감소를 달성할 수 있는 비휘발성 메모리 및 그 제어 방법을 제공하는데 있다.
도 1은 종래 비휘발성 메모리를 보인 개략적인 회로도.
도 2는 본 발명의 제1실시예에 따른 비휘발성 메모리의 셀 어레이 블록을 보인 회로도.
도 3은 도 2의 제1실시예에 따라 내부에 복수의 셀 어레이 블록을 가지고 있는 비휘발성 메모리를 보인 개략적인 회로도.
도 4는 도 2의 제1실시예의 소오스 바이어스 제어기의 상세 회로를 보인 회로도.
도 5는 도 2의 제1실시예의 드레인 바이어스 회로의 상세 회로를 보인 회로도.
도 6은 본 발명의 제2실시예에 따른 비휘발성 메모리의 셀 어레이 블록을 보인 회로도.
도 7은 도 6의 제2실시예의 바이어스 회로의 상세 회로를 보인 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : X 선택기102 : Y 선택기
103 : 드레인 바이어스 회로104 : 소오스 바이어스 제어기
본 발명에 따라, 비휘발성 메모리는 각각 전기적으로 재기록가능한 복수의 비휘발성 메모리 셀로 구성된 복수의 메모리 셀 블록을 포함하고 있다. 각각의 비휘발성 메모리 셀은 소오스, 드레인, 제어 게이트 및 플로팅 게이트를 가지고 있다. 상기 비휘발성 메모리에는 또한 셀 블록의 각각의 비휘발성 메모리 셀의 소오스에 제1바이어스전압을, 그 드레인에 제2바이어스전압을 동시에 인가할 수 있는 바이어스 제어기가 제공되어 있다. 바람직하게, 상기 바이어스 제어기는 각각의 비휘발성 메모리 셀의 소오스와 드레인에 제1바이어스 전압을 동시에 인가한다.
상기 제1 및 제2바이어스 전압이 각각의 비휘발성 메모리 셀의 소오스와 드레이에 인가되므로, 상기 소포트 소거 테스트는 제어 게이트와 소오스 사이에서 뿐만 아니라 상기 제어 게이트와 상기 드레인 사이에서 전계가 발생되는 실제 근접 상태에서 수행된다. 그러므로, 실제 소프트 소거는 정확하게 되풀이될 수 있고, 이에 따라 최적의 소오스 바이어스 전압이 얻어질 수 있다.
또한, 상기 제1 및 제2바이어스 전압이 각각의 기록 방해 메모리 셀의 소오스와 드레인에 인가된다. 그러므로, 상기 기록 방해는 상기 메모리 셀이 온상태인지에 관계없이 효과적으로 줄어들 수 있다.
바람직한 실시예의 상세한 설명
제1실시예
도 2를 참조하면, 본 발명의 제1실시예에 따라 비휘발성 메모리에 포함되어 있는 복수의 셀 어레이 블록중 하나의 블록이 도시되어 있다. 각각의 셀 어레이 블록은 mn 개의 메모리 블록(M11-M1m, M21-M2m, ... , Mn1-Mnm)으로 된 m×n개 어레이를 가지고 있고, 그리고 각각의 셀에는 소오스, 드레인, 플로팅 게이트 및 제어 게이트가 제공되어 있다. 워드 라인(W1-Wn)은 주소 데이타에 따라 워드 라인(W1-Wn)중 하나의 워드 라인을 선택하고, 또한 소프트 소거 테스트 제어 신호(TSE)에 따라 접지되는 모든 워드 라인을 선택하는 X 선택기(101)에 접속되어 있다. 비트 라인(D1-Dm)은 주소 데이타에 따라 상기 비트 라인(D1-Dm)중 하나의 비트 라인을 선택하고, 또한 상기 소프트 소거 테스트 제어 신호(TSE)에 따라 개방 상태로 설정하기 위해 모든 비트 라인(D1-Dm)을 선택한다. 또한, 상기 비트 라인(D1-Dm)은 상기 소프트 소거 테스트 제어 신호(TSE)에 따라 상기 소오스 바이어스 라인(SL)상의 제어 전압(VCTRL)을 모든 비트 라인(D1-Dm)에 인가하는 드레인 바이어스 회로(103)에 접속되어 있다. 각각의 라인의 메모리 셀(Mil-Mim)(i=1, 2, ..., n)의 제어 게이트는 대응 워드 라인(Wi)에 공통적으로 접속되어 있다. 각각의 열의 메모리 셀(Mlj-Mnj)(i=1, 2, ..., m)의 드레인은 대응 비트 라인(Dj)에 공통적으로 접속되어 있다. 그리고, 모든 메모리 셀의 소오스는 소오스 바이어스 제어기(104)의 소오스 바이어스 출력 단자(SB)에 접속되어 있는 소오스 바이어스 라인(SL)에 공통적으로 접속되어 있다. 상기 소오스 바이어스 제어기(104)는 소오스 소거 테스트 제어 신호(TSE), 소거 제어 신호(TER), 블록 선택 신호(BLK), 및 기록 제어 신호(TPG)에 따라 제어 전압(VCTRL)을 상기 소오스 바이어스 라인(SL)에 인가한다.
도 3에 도시된 바와 같이, 상기 비휘발성 메모리는 각각 도 2에 도시된 바와 같이 동일한 회로 구조를 가지고 있는 복수의 셀 어레이 블록(MCA1, MCA2,...)으로 구성되어 있다. 각각의 셀 어레이 블록의 상기 워드 라인(Wl-Wn)은 상기 X 디코더(101)에 공통적으로 접속되어 있다. 각각의 셀 어레이 블록의 상기 비트 라인(Dl-Dm)은 주소 데이타에 따라 모든 비트 라인중 하나의 비트 라인을 선택하고, 또한 상기 소프트 소거 테스트 제어 신호(TSE)에 따라 개방 상태로 설정하기 위해 상기 비트 라인(Dl-Dm)을 선택하는 Y 선택기(102)에 접속되어 있다. 또한, 각각의 셀 어레이 블록의 비트 라인(Dl-Dm)은 된 드레인 바이어스 회로(DBC)(103)에 접속되어 있고, 각각의 셀 어레이 블록의 모든 소오스는 대응 소오스 바이어스 라인(SL)을 통해 대응 소오스 바이어스 제어기(SEC)(104)에 접속되어 있다. 각각의 소오스 바이어스 제어기(SBC1, SBC2,...)는 소프트 소거 테스트 제어 신호(TSE), 블록 선택 신호(BLK1, BLD2,...)에 따라 적절한 소오스 바이어스 전압을 소오스 바이어스 라인(SL1, SL2,...)을 통해 상기 셀 어레이 블록(MCA1, MCA2,...)측으로 출력한다.
도 2 및 도 3에 도시된 비휘발성 메모리에서, 상기 소프트 소거 테스트 제어 신호(TSE)를 수신하면, 각각의 셀 어레이 블록의 상기 소오스 바이어스 제어기(SBC)와 상기 드레인 바이어스 회로(DBC)는 상기 셀 어레이 블록에 포함되어 있는 모든 메모리 셀의 소오스와 드레인에 적절한 소오스 바이어스 전압(VBIAS)을 각각 인가한다.
도 4를 참조하면, 도 2 및 도 3의 소오스 바이어스 제어기(104)의 상세 회로도의 일예가 도시되어 있다. 상기 기록 제어 신호(TPG)는 인버터(301)를 통해 수신된다. NOR 회로(302)는 상기 블록 선택 신호(BLK)이외에 반전된 기록 제어 신호를 수신한다. NOR 회로(303)는 상기 NOR 회로(302)의 출력, 소프트 소거 테스트 제어 신호(TSE), 및 소거 제어 신호(TER)을 입력한다. 상기 NOR 회로(302)의 출력은 제어 신호(S1)로서 상기 드레인 바이어스 회로(103)측으로 출력된다. 상기 NOR 회로(303)의 출력은 인버터(304)에 의해 반전되고, 또한 인버터(305)에 의해 반전된다. 상기 인버터(304, 305)의 각각의 출력은 전압 변환기(309)측으로 출력되고, 또한 이 전압 변환기(305)의 출력은 N 채널 트랜지스터(313)의 게이트에 인가회로.
NOR 회로(306)는 소프트 소거 테스트 제어 신호(TSE)와 상기 소거 제어 신호(TER)를 입력한다. 상기 NOR 회로(306)의 출력은 인버터(307)에 의해 반전되고 또한, 인버터(308)에 의해 반전된다. 인버터(307, 308)의 각각의 출력은 전압 변환기(310)의 입력 게이트에 인가된다. 상기 전압 변환기(310)의 출력은 P 채널 트랜지스터(311)의 게이트에 인가되고, 그 소오스는 전압(VPP)을 수신한다. N 채널 트랜지스터(312)는 게이트로 상기 NOR 회로(302)의 출력을 수신하고 소오스로 소정의 소오스 바이어스 전압(VSB)을 수신한다. 상기 P 채널 트랜지스터(311)와 N 채널 트랜지스터(312)의 드레인은 P 채널 트랜지스터(314)의 소오스에 공통적으로 접속되어 있다. 상기 P 채널 트랜지스터(314)의 게이트는 또한 상기 전압 변환기(309)의 출력을 입력하고, 그 드레인은 소오스 바이어스 출력 단자(SB)와 상기 N 채널 트랜지스터(313)의 드레인에 접속되어 있다.
도 5를 참조하면, 상기 드레인 바이어스 회로(103)는 OR 회로(400)와 하나의 그룹의 N 채널 트랜지스터(401, 40m)로 구성되어 있다. 상기 OR 회로(400)는 소오스 바이어스 제어기(104)로부터 수신된 소프트 소거 테스트 제어 신호(TSE)와 제어 신호(S1)를 입력하고, OR 출력이 이들 트랜지스터(401-40m)의 모든 게이트에 인가된다. 상기 트랜지스터(401-40m)의 소오스는 상기 소오스 바이어스 제어기(104)의 소오스 바이어스 출력 단자(SB)에 공통적으로 접속되어 있다. 상기 트랜지스터(401-40m)의 각각의 드레인은 상기 비트 라인(D1-Dm)에 접속되어 있다.
도 2 내지 도 5에 도시된 상기 회로를 가지고 있는 비휘발성 메모리는 상기 드레인 바이어스 회로(103)와 상기 소오스 바이어스 제어기(104)에 의해 상기 셀 어레이 블록의 소오스와 드레인에 적절한 바이어스 전압을 동시에 인가할 수 있다. 그러므로, 최적의 소오스 바이어스 전압(VSB)을 결정하기 위해 정확한 소프트 소거 테스트가 수행될 수 있고, 또한 충분한 기록 방해 감소가 후술되는 바와 같이 결정될 수 있다.
소프트 소거 테스트 동작
상기 소프트 소거 테스트가 개시되면, 외부 제어기(도시되지 않음)는 상기 소프트 소거 테스트 제어 신호(TSE)를 고전압 레벨(여기서는, 5V)로 설정하고, 상기 블록 선택 신호(BLK), 기록 제어 신호(TPG) 및 소거 제어 신호(TSE)를 로우 전압 레벨로 설정한다. 그러므로, 상기 셀 어레이 블록은 선택되지 않는다.
상기 소프트 소거 테스트 제어 신호(TSE)가 하이로 되면, 상기 X 디코더(101)는 상기 접지 전압(0V)을 모든 워드 라인(W1-Wn)측에 인가하고, 상기 Y 선택기(102)는 모든 비트 라인(D1-Dm)을 개방 상태로, 즉 선택되지 않은 상태로 설정한다. 상기 기록 제어 신호(TPG)가 로우이므로, 상기 NOR 회로(302)의 출력도 또한 로우이고, 이에 따라 상기 N 채널 트랜지스터(312)는 오프된다. 상기 소프트 소거 테스트 제어 신호(TSE)가 하이이므로, 상기 NOR 회로(303)의 출력은 로우이며, 이에 따라 상기 N 채널 트랜지스터(313)는 오프도고, 상기 P 채널 트랜지스터(314)는 온된다. 또한, 상기 NOR 회로(306)의 출력 역시 로우이므로, 상기 P 채널 트랜지스터(311)는 온되고 상기 N 채널 트랜지스터(312)는 오프된다. 그러므로, 상기 전압(VPP)은 상기 소오스 바이어스 출력 단자(SB)상에 나타나고, 그리고 상기 드레인 바이어스 회로(103)에 접속되어 있는 소오스 바이어스 라인(SL)과 상기 셀 어레이 블록의 메모리 셀의 소오스에 인가된다.
상기 소프트 소거 테스트 제어 신호(TSE)가 하이이므로, 상기 N 채널 트랜지스터(401-40m)는 온된다. 그러므로, 상기 소오스 바이어스 제어기(104)로부터 수신된 기록/소거 전압(VPP)이 모든 비트 라인(D1-Dm)에 공급되며, 이에 따라 상기 전압(VPP)은 모든 메모리 셀(M11-Mnm)의 드레인에 인가된다.
이러한 바이어스 상태에서, 상기 소프트 소거 테스트가 수행된다. 환언하면, 상기 소프트 소거 테스트는 상기 소오스 바이어스 전압이 각각의 메모리 셀의 소오스와 드레인에 인가되는 실제 근접 상태에서 수행되며, 이에 따라 전계는 상기 제어 게이트와 상기 소오스 사이에서 뿐만 아니라, 상기 제어 게이트와 상기 드레인 사이에서 발생된다. 그러므로, 실제 소포트 소거는 정확하게 되풀이할 수 있으며, 이에 따라 최적의 소오스 바이어스 전압(VBIAS)이 상기 소프트 소거 테스트에 의해 얻어질 수 있다. 특히, 상기 전압(VPP)은 변동가능하므로, 최적의 소오스 바이어스 전압(VBIAS)이 상기 전압(VPP)이 변동되는 동안에 소프트 소거 테스트를 수행함으로써 쉽게 얻어질 수 있다. 상기 최적의 소오스 바이어스 전압(VBIAS)은 소오스 바이어스 전압(VSB)으로서 설정되고, 소정의 전압이 상기 비휘발성 메모리 칩의 기록/소거 전압(VPP)으로서 설정된다.
기록 방해 감소
데이타가 도 3에 도시된 MCA1의 메모리 셀(M11)상에 기록된다고 하면, 기록 제어 신호(TPG)와 블록 선택 신호(BLK1)는 하이로 된다. 그러므로, 상기 NOR 회로(302)의 출력은 로우로 되고, 이에 따라 상기 N 채널 트랜지스터(312)가 오프된다. 소프트 소거 테스트 제어 신호(TSE)와 소거 제어 신호(TER)가 로우로 도면, 상기 NOR 회로(303)의 출력이 하이로 되며, 이에 따라 상기 N 채널 트랜지스터(313)가 온되고 상기 P 채널 트랜지스터(314)가 오프된다. 그러므로, 상기 접지 전압이 상기 소오스 바이어스 출력 단자(SB)상에 나타나고, 이에 따라 상기 소오스 바이어스 라인(SL)은 접지 전압으로 설정된다. 환언하면, 상기 셀 어레이 블록의 모든 메모리 셀의 소오스가 접지된다. 하지만, 상기 소프트 소거 테스트 제어 신호(TSE)가 로우로 되면, 상기 드레인 바이어스 회로(103)는 상기 소오스 바이어스 출력 단자(SB)로부터 상기 비트 라인(D1-Dm)을 전기적으로 분리시킨다. 이 상태에서, 상기 X 디코더(101)는 고전압을 워드 라인(W1)에만 인가하며, 이때 기타 다른 워드 라인과 상기 Y 선택기(102)는 데이타 전압을 다른 비트 라인이 개방된 상태에서 상기 비트 라인(D1)에 인가한다.
환언하면, 다른 셀 어레이 블록(MCA2)의 경우에, 상기 기록 제어 신호(TFG)는 하이로 되고, 상기 블록 선택 신호(BLK2)는 로우로 되는데, 즉 이 블록(MCA2)은 선택되지 않는다. 그러므로, 상기 NOR 회로(302)의 출력은 하이이고, 이에 따라 N 채널 트랜지스터(312)가 온된다. 상기 소프트 소거 테스트 제어 신호(TSE)와 소거 제어 신호(TER)는 로우이므로, 상기 NOR 회로(306)의 출력은 하이이며, 이에 따라 상기 P 채널 트랜지스터(311)는 오프된다. 또한, 상기 NOR 회로(303)의 출력이 로우이므로, 상기 P 채널 트랜지스터(314)는 온되고 N 채널 트랜지스터(311)는 오프된다. 그러므로, 상기 소프트 소거 테스트에 의해 최적으로 결정된 소오스 바이어스 전압(VSB)은 상기 소오스 바이어스 출력 단자(SB)상에 나타난다. 환언하면, 상기 소오스 바이어스 전압(VSB)은 선택되지 않은 셀 어레이 블록(MCA2)의 모든 메모리 셀의 소오스와 드레인에 인가된다. 상기 소오스 바이어스 전압(VSE)이 각각의 메모리 셀의 소오스와 드레인에 인가되면, 기록 방해는 각각의 메모리 셀이 온상태인지에 관계없이 효과적으로 감소될 수 있다.
소거 동작의 경우에, 상기 소거 제어 신호(TER)는 하이로 된다. 그러므로, 상기 P 채널 트랜지스터(311, 314)는 온되고, 상기 N 채널 트랜지스터(312, 313)는 오프되며, 이에 따라 상기 소거 전압(VPP)이 상기 소오스 바이어스 출력 단자(SB)상에 나타난다.
제2실시예
도 6을 참조하면, 본 발명의 제2실시예에 따른 비휘발성 메모리에 포함되어 있는 복수의 셀 어레이 블록중 하나의 블록이 도시되어 있으며, 이때 도 2를 참조하여 이전에 설명한 바와 유사한 회로 소자는 동일한 참조 부호에 의해 표시되어 있으며, 이들의 설명은 생략한다. 이 실시예에서, 비휘발성 메모리에는 각각의 셀 어레이 블록용 비트 라인 전압 제어기(201)가 제공되어 있다. 상기 비트 라인 전압 제어기(201)는 상기 제어 비트 라인 전압을 선택된 비트 라인 또는 모든 비트 라인에 인가하는 Y 선택기(102)측으로 상기 제어 비트 라인 전압을 출력한다.
도 7을 참조하면, 도 6의 비트 라인 전압 제어기(201)의 상세 회로의 일예가 도시되어 있다. 반전 기록 데이타인 반전 데이타(BDATA), 기록 제어 신호(TPG), 및 블록 선택 신호(BLK)는 NAND 회로 (600)에 입력되며 이 NAND 회로(600)의 출력은 인버터(601)에 의해 반전되고, 또한 인버터(602)에 의해 반전된다. 인버터(600, 601)의 각각의 출력은 전압 변환기(605)의 입력 게이트측으로 출력된다. 상기 기록 제어 신호(TPG)는 인버터(603)에 의해 반전된 후에, NOR 회로(604)에 입력되며, 이 회로는 또한 블록 선택 신호(BLK)를 입력한다.
상기 전압 젼환기(605)의 출력은 그 소오스로 기록 드레인 전압(VPG)을 수신하는 N 채널 트랜지스터(606)의 게이트에 인가된다. 상기 NOR 회로(604)의 출력은 그 소오스로 소오스 바이어스 전압(VSB)을 수신하는 N 채널 트랜지스터(607)의 게이트에 인가된다. 그리고, 상기 소프트 소거 테스트 제어 신호(TSE)는 그 소오스로 기록/소거 전압(VPP)을 수신하는 N 채널 트랜지스터(608)의 게이트에 인가된다. 상기 N 채널 트랜지스터(606-608)의 드레인은 비트 라인 전압 출력 단자(BB)에 접속되어 있다.
소프트 소거 테스트 동작
상기 소프트 소거 테스트가 시작되면, 외부 제어기(도시되지 않음)는 상기 소프트 소거 테스트 제어 신호(TSE)를 고전압 레벨(여기서는, 5V)로 설정하고, 상기 블록 선택 신호(BLK)와 기록 제어 신호(TPG)를 저전압 레벨로 설정하며, 상기 반전된 데이타(BDATA)는 하이로 된다.
상기 소프트 소거 테스트 제어 신호(TSE)가 하이로 되면, 상기 X 디코더(101)는 접지 전압(0V)을 모든 워드 라인(W1-Wn)에 인가하고, Y 선택기(102)는 모든 비트 라인(D1-Dm)을 선택한다. 상기 기록 제어 신호(TPG)가 로우이므로, 상기 NOR 회로(604)의 출력도 또한 로우이고, 이에 따라 상기 N 채널 트랜지스터(607)는 오프된다. 상기 반전된 데이타(BDATA)가 하이이면, 상기 NAND 회로(600)의 출력도 하이이며, 이에 따라 상기 N 채널 트랜지스터(606)가 오프된다. 상기 소프트 소거 테스트 제어 신호(TSE)가 하이이면, 상기 N 채널 트랜지스터(608)가 온된다. 그러므로, 상기 전압(VPP)이 상기 비트 라인 전압 출력 단자(BB)상에 나타나고, 그리고 상기 Y 선택기(102)를 통해 모든 메모리 셀의 드레인에 인가된다.
이전에 설명한 바와 같이, 상기 소오스 바이어스 제어기(104)는 상기 소오스 바이어스 출력 단자(SB)에 상기 전압(VPP)을 출력하고, 그 출력은 상기 셀 어레이 블록의 모든 메모리셀의 소오스에 접속되어 있는 소오스 바이어스 라인(SL)에 인가된다. 그러므로, 상기 소프트 소거 테스트는 각각의 메모리 셀의 소오스와 드레인에 소오스 바이어스 전압이 인가되는 실제 근접 상태에서 수행되며, 이에 따라 전계는 상기 제어 게이트와 상기 소오스 사이에서 뿐만 아니라 상기 제어 게이트와 상기 드레인 사이에서 발생된다. 환언하면, 상기 제2실시예는 도 2 내지 도 5에 도시된 제1실시예와 유사한 이점을 얻을 수 있다.
기록 방해 감소
도 3에 도시된 바와 같이, 데이타 ‘0’이 상기 MCA1의 상기 메모리셀(M11)에 기록되는 경우를 가정하면, 기록 제어 신호(TPG)와 블록 선택 신호(BLK1)하이로 된다. 그러므로, 상기 NOR 회로(604)의 출력은 로우이고, 이에 따라 상기 N 채널 트랜지스터(607)가 오프로 되며, 상기 NAND 회로(600)의 출력은 로우로 되고, 이에 따라 상기 N 채널 트랜지스터(606)가 온된다. 그러므로, 기록 제어 신호(TPG)가 비트 라인 전압 출력 단자(BB)상에 나타나고, 그리고 선택된 비트 라인(D1)에 인가된다. 이전에 설명한 바와 같이, 상기 소오스 바이어스 제어기(104)는 출력 단자(SB)측으로 접지 전압을 출력하며, 이에 따라 소오스 바이어스 라인(SL)이 상기 접지 전압으로 설정된다. 환언하면, 상기 셀 어레이 블록의 모드 메모리 셀의 소오스는 접지된다. 그리고 X 디코더(101)는 고전압을 상기 워드 라인(W1)에만 인가하고, 이때 기타 다른 워드 라인은 접지되며, 이에 따라 상기 메모리셀(M11)상에 데이타가 기록된다.
한편, 다른 셀 어레이 블록(MCA2)의 경우에, 상기 기록 제어 신호(TPG)는 하이로 되고, 상기 블록 선택 신호(BLK2)는 로우로 되는데, 즉 상기 블록(MCA2)은 선택되지 않는다. 그러므로, 상기 NOR 회로(604)의 출력은 하이로 되며, 따라서, 상기 N 채널 트랜지스터(607)가 온되고 상기 NAND 회로(600)의 출력은 하이로 되며, 이에 따라 상기 N 채널 트랜지스터(6060)는 오프된다. 상기 소프트 소거 테스트 제어 신호(TSE)는 로우이므로, 상기 N 채널 트랜지스터(608)도 또한 오프된다. 그러므로, 소프트 소거 테스트에 의해 최적으로 결정되었던 소오스 바이어스 전압(VSB)이 상기 비트 라인 전압 출력 단자(BB)상에서 나타난다. 환언하면, 상기 소오스 바이어스 전압(VSB)은 상기 선택되지 않는 셀 어레이 블록(MCA2)의 모든 메모리 셀의 소오스와 드레인에 인가되므로, 상기 기록 방해는 각각의 메모리 셀이 온되었는지에 관계없이 효과적으로 감소될 수 있다.
내용 없음

Claims (13)

  1. 비휘발성 메모리에 있어서,
    전기적으로 재기록가능한 복수의 비휘발성 메모리 셀을 각각 구비히고 있는 복수의 셀 블록으로서, 각각의 비휘발성 메모리 셀이 소오스, 드레인, 제어 게이트 및 플로팅 게이트를 가지고 있는 복수의 셀 블록; 및
    셀 블록의 각각의 비휘발성 메모리 셀의 소오스에 제1바이어스 전압을, 그 드레인에 제2바이어스 전압을 동시에 인가하는 바이어스 제어기를 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
  2. 제1항에 있어서, 상기 바이어스 제어기는 각각의 비휘발성 메모리 셀의 소오스와 드레인에 제1바이어스 전압을 동시에 인가하는 것을 특징으로 하는 비휘발성 메모리.
  3. 제1항에 있어서, 각각의 셀 블록에서, 상기 비휘발성 메모리 셀의 소오스는 소오스 바이어스 라인에 접속되고 있고, 그 드레인은 비트 라인에 그룹으로 각각 접속되어 있는 것을 특징으로 하는 비휘발성 메모리.
  4. 제3항에 있어서, 상기 바이어스 제어기는 제1바이어스 전압을 소오스 바이어스 라인에 인가하는 소오스 바이어스 제어기; 및
    상기 제1바이어스 전압이 상기 소오스 바이어스 라인에 인가되면 상기 제2바이어스 전압을 상기 비트 라인에 인가하는 드레인 바이어스 제어기를 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
  5. 비휘발성 메모리에 있어서,
    전기적으로 재기록가능한 복수의 비휘발성 메모리 셀을 각각 구비하고 있는 복수의 셀 블록으로서, 각각의 비휘발성 메모리 셀이 소오스, 드레인, 제어 게이트 및 플로팅 게이트를 가지고 있고, 상기 비휘발성 메모리 셀의 소오스가 소오스 바이어스 라인에 접속되어 있고, 그 드레인이 비트 라인에 열로 각각 접속되어 있으며, 상기 제어 게이트가 워드 라인에 행으로 각각 접속되어 있고, 상기 워드 라인이 복수의 셀 블록 사이에 공유되어 있는 복수의 셀 블록;
    각각의 워드 라인의 전압을 제어하는 워드 라인 제어기;
    각각의 비트 라인의 전압을 제어하는 비트 라인 제어기; 및
    셀 블록의 소오스 바이어스 라인에 제1바이어스 전압을, 그 비트 라인에 제2바이어스 전압을 동시에 인가하는 바이어스 제어기를 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
  6. 제5항에 있어서, 상기 바이어스 제어기는 상기 소오스 바이어스 라인에 제1바이어스 전압을 인가하는 소오스 바이어스 제어기; 및
    상기 제1바이어스 전압이 상기 소오스 바이어스 라인에 인가되면, 상기 비트 라인에 상기 제2바이어스 전압을 인가하는 드레인 바이어스 제어기를 구비하고 있는 것을 특징으로 하는 비휘발성 메모리.
  7. 제6항에 있어서, 상기 드레인 바이어스 제어기는 상기 비트 라인에 각각 접속되어 있는 복수의 스위치를 구비하고 있고, 이 스위치는 상기 제1바이어스 전압이 상기 소오스 바이어스 라인에 인가되면 상기 비트 라인측으로 상기 제1바이어스 전압을 전송하는 것을 특징으로 하는 비휘발성 메모리.
  8. 제6항에 있어서, 상기 드레인 바이어스 제어기는 상기 비트 라인 제어기측으로 제1바이어스 전압을 출력하고, 상기 비트 라인 제어기는 상기 제1바이어스 전압이 상기 소오스 바이어스 라인에 인가되면 상기 비트 라인측에 상기 제1바이어스 전압을 인가하는 것을 특징으로 하는 비휘발성 메모리.
  9. 전기적으로 재기록가능한 복수의 비휘발성 메모리 셀을 각각 구비하고 있는 복수의 셀 블록으로서, 각각의 비휘발성 메모리 셀이 소오스, 드레인, 제어 게이트 및 플로팅 게이트를 가지고 있고, 상기 비휘발성 메모리 셀의 소오소가 소오스 바이어스 라인에 접속되어 있고, 그 드레인이 비트 라인에 열로 각각 접속되어 있으며, 상기 제어 게이트가 워드 라인에 행으로 각각 접속되어 있고, 상기 워드 라인이 복수의 셀 블록간에 공유되어 있는 복수의 셀 블록을 구비하고 있는 비휘발성 메모리를 제어하는 방법에 있어서,
    선택된 셀 블록의 비휘발성 메모리 셀상에 데이타를 기록하기 위해 상기 셀 블록으로부터 셀 블록을 선택하는 단계;
    상기 선택된 셀 블록 이외의 각각의 셀 블록의 소오스 바이어스 라인측에 제1바이어스 전압을 인가하는 단계; 및
    상기 제1바이어스 전압이 상기 소오스 바이어스 라인에 인가되면 상기 선택된 셀 블록 이외의 각각의 셀 블록의 비트 라인측에 제2바이어스 전압을 인가하는 단계를 포함하고 있는 것을 특징으로 하는 방법.
  10. 제9항에 있어서, 상기 제1바이어스 전압은 각각의 셀 블록의 소오스 바이어스 라인과 비트 라인 드레인에 동시에 인가되는 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 제1바이어스 전압은 각각의 셀 블록의 소오스 바이어스 라인과 비트 라인 드레인에 가변 바이어스 전압이 인가되는 바이어스 상태에서 수행되는 소프트 소거 테스트에 의해 결정되는 것을 특징으로 하는 방법.
  12. 제1항에 있어서, 상기 제1바이어스 전압은 셀 블록의 각각의 비휘발성 메모리 셀의 소오스와 드레인에 가변 바이어스 전압이 인가되는 바이어스 상태에서 수행되는 소프트 소거 테스트에 의해 결정되는 것을 특징으로 하는 비휘발성 메모리.
  13. 제5항에 있어서, 상기 제1바이어스 전압은 각각의 셀 블록의 소오스 바이어스 라인과 비트 라인 드레인에 가변 바이어스 전압이 인가되는 바이어스 상태에서 수행되는 소프트 소거 테스트에 의해 결정되는 것을 특징으로 하는 비휘발성 메모리.
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