JP2007334925A - 不揮発性半導体記憶装置 - Google Patents
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Abstract
【課題】不揮発性半導体記憶装置の書き込み特性の劣化を防止すること。
【解決手段】本発明に係る不揮発性半導体記憶装置1は、電界効果トランジスタ型の複数のメモリセル2と、ソースバイアス制御回路10と、ドレインバイアス制御回路20とを備える。ソースバイアス制御回路10は、書き込み動作時、複数のメモリセル2のソースに共通に接続されたソース線3の電位VCSを可変に設定する。ドレインバイアス制御回路20は、書き込み動作時、複数のメモリセル2のドレインの電位VDを、上記ソース線3の電位VCSに応じて可変に設定する。
【選択図】図1
【解決手段】本発明に係る不揮発性半導体記憶装置1は、電界効果トランジスタ型の複数のメモリセル2と、ソースバイアス制御回路10と、ドレインバイアス制御回路20とを備える。ソースバイアス制御回路10は、書き込み動作時、複数のメモリセル2のソースに共通に接続されたソース線3の電位VCSを可変に設定する。ドレインバイアス制御回路20は、書き込み動作時、複数のメモリセル2のドレインの電位VDを、上記ソース線3の電位VCSに応じて可変に設定する。
【選択図】図1
Description
本発明は、不揮発性半導体記憶装置に関する。特に、本発明は、電界効果トランジスタ型のメモリセルを有する不揮発性半導体記憶装置に関する。
フラッシュメモリにおいては、1つのセクタに含まれるメモリセル群に対して一括で消去が行われる。セクタに含まれるメモリセル群の消去特性のばらつきにより、消去動作の結果、メモリセルの閾値電圧(以下、Vtmと参照される)が0V以下(デプレッションレベル)となるメモリセルが発生する場合がある。その後、CHE(Channel Hot Electron)方式で次の書き込みが実行されると、メモリセル群のドレインには所定の書き込み電位が印加される。この時、デプレッションレベルのメモリセルが非選択であっても(制御ゲート電位=接地レベル)、そのメモリセルにオフリーク電流が流れてしまう。非選択セルからビット線にオフリーク電流が流れると、書き込み対象の選択セルに十分な書き込み電流が流れず、書き込み特性が劣化する。
このような問題に対する対策の1つとして、「ソースバイアス書き込み」が実用化されている。そのソースバイアス書き込みによれば、書き込み動作において、メモリセル群に共通に接続されている共通ソース線に、所定の正の電位が印加される。その結果、基板効果によって閾値電圧Vtmが上昇し、非選択セルを流れるオフリーク電流が抑制される。
ソース電位の制御に関連する従来技術として、特許文献1や特許文献2に記載されたものが知られている。特許文献1に記載されたフラッシュメモリ装置によれば、抵抗器のアレイが、共通ソース線とグランドとの間に接続される。メモリセルへの書き込み時、抵抗器の値が選択され、ソース電位が上昇する。特許文献2に記載された不揮発性半導体記憶装置によれば、メモリセルの読み出し時に、共通ソース線に所定のバイアス電圧が印加される。
本願発明者は、次の点に初めて着目した。メモリセルに対する書き込み・消去が繰り返されると、デプレッションレベルのメモリセルの閾値電圧が更に低くなる場合がある。ここで、基板効果を更に強くするために、ソースバイアス書き込みにおけるソース電位を更に増加させることも可能である。しかしながら、ソース電位があるレベルを超えると、メモリセルにおいて十分なドレイン−ソース電圧Vdsを確保することができなくなる。その結果、書き込み対象の選択セルに所望の書き込み電流が流れなくなる。このことは、書き込み特性の著しい悪化、もしくは、書き込みが不可能になる事態を招く。
以下に、[発明を実施するための最良の形態]で使用される番号・符号を用いて、[課題を解決するための手段]を説明する。これらの番号・符号は、[特許請求の範囲]の記載と[発明を実施するための最良の形態]との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、[特許請求の範囲]に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明に係る不揮発性半導体記憶装置(1)は、電界効果トランジスタ型の複数のメモリセル(2)と、ソースバイアス制御回路(10)と、ドレインバイアス制御回路(20)とを備える。ソースバイアス制御回路(10)は、書き込み動作時、複数のメモリセル(2)のソースに共通に接続されたソース線(3)の電位(VCS)を可変に設定する。ドレインバイアス制御回路(20)は、書き込み動作時、複数のメモリセル(2)のドレインの電位(VD)を、上記ソース線(3)の電位(VCS)に応じて可変に設定する。
このように、本発明に係る不揮発性半導体記憶装置(1)によれば、ソース線(3)の電位(VCS)に応じた電位(VD)が、メモリセル(2)のドレインに印加される。ソース電位(VCS)が高くなるにつれて、ドレイン電位(VD)も高くなる。従って、メモリセル(2)に対する書き込み時に、十分なドレイン−ソース電圧を確保することが可能となる。その結果、書き込み対象の選択セルに所望の書き込み電流が流れ、書き込み不良が防止される。特に、ソースバイアス書き込みにおいては、オフリーク電流を抑制するために、ソース電位が高く設定される。そのような場合においても、十分なドレイン−ソース電圧が確保されるため、書き込み特性の劣化が防止され、また、書き込み時間のオーバヘッドが抑制される。
本発明に係る不揮発性半導体記憶装置によれば、書き込み特性の劣化が防止される。
添付図面を参照して、本発明の実施の形態に係る不揮発性半導体記憶装置を説明する。本実施の形態に係る不揮発性半導体記憶装置は、例えば、NOR型のフラッシュメモリである。
1.第1の実施の形態
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置1の構成を示している。その不揮発性半導体記憶装置1は、セクタ100、Yセレクタ110、書き込み回路120、及びセンスアンプ130を備えている。セクタ100は、一括消去が行われる単位であり、複数のメモリセル2を有している。各メモリセル2は、電界効果トランジスタ型の不揮発性メモリセルである。例えば、メモリセル2は、浮遊ゲート及び制御ゲートを有するスタック型あるいはスプリットゲート型のメモリセルである。また、メモリセル2は、ONO膜を電荷蓄積膜として有するMONOSであってもよい。それら複数のメモリセル2のソースは、ソース線3に共通に接続されている。また、複数のメモリセル2のドレインは、Yセレクタ110を介して、書き込み回路120及びセンスアンプ130に接続されている。
図1は、本発明の第1の実施の形態に係る不揮発性半導体記憶装置1の構成を示している。その不揮発性半導体記憶装置1は、セクタ100、Yセレクタ110、書き込み回路120、及びセンスアンプ130を備えている。セクタ100は、一括消去が行われる単位であり、複数のメモリセル2を有している。各メモリセル2は、電界効果トランジスタ型の不揮発性メモリセルである。例えば、メモリセル2は、浮遊ゲート及び制御ゲートを有するスタック型あるいはスプリットゲート型のメモリセルである。また、メモリセル2は、ONO膜を電荷蓄積膜として有するMONOSであってもよい。それら複数のメモリセル2のソースは、ソース線3に共通に接続されている。また、複数のメモリセル2のドレインは、Yセレクタ110を介して、書き込み回路120及びセンスアンプ130に接続されている。
消去動作の結果、デプレッションレベルのメモリセル2が発生すると、オフリーク電流が流れる。そのオフリーク電流を抑制するために、「ソースバイアス書き込み」が採用される。そのため、不揮発性半導体記憶装置1には、ソース線3の電位VCSを制御するソースバイアス制御回路10が設けられている。書き込み動作時、ソースバイアス制御回路10は、ソース電位VCSを正に設定する。その結果、基板効果によって閾値電圧Vtmが上昇し、オフリーク電流が抑制される。
メモリセル2に対する書き込み・消去が繰り返されると、デプレッションレベルのメモリセルの閾値電圧Vtmが更に低くなる場合がある。その場合、オフリーク電流が更に強くなる。よって、ソースバイアス制御回路10は、ソース電位VCSを更に増加させる。好適には、ソース線3を流れる電流が検出され、その総電流量に応じてソース電位VCSが可変に制御されるとよい。つまり、ソース線3を流れる電流量が大きくなるほど、ソースバイアス制御回路10は、ソース電位VCSをより高く設定する。
但し、ソース電位VCSがあるレベルを超えると、メモリセル2において十分なドレイン−ソース電圧Vdsを確保することができなくなる。このことは、書き込み特性の劣化を招く。従って、本実施の形態に係る書き込み回路120には、メモリセル2のドレイン電位VDを制御するためのドレインバイアス制御回路20が設けられている。このドレインバイアス制御回路20は、ソース電位VCSに応じて、ドレイン電位VDを可変に設定することができる。つまり、ソース電位VCSが高くなるほど、ドレインバイアス制御回路20は、ドレイン電位VDをより高く設定する。
図2は、本実施の形態の概念を要約的に示している。ソースバイアス制御回路10は、ソース線3を流れる総電流値を検出し、その総電流値に応じてソース電位VCSを決定する。つまり、総電流値が大きくなるほど、ソースバイアス制御回路10は、ソース電位VCSをより高く設定する。そして、ソース電位VCSが高くなるほど、ドレインバイアス制御回路20は、ドレイン電位VDをより高く設定する。その結果、図2に示されるように、十分なドレイン−ソース電圧Vdsを確保することが可能となる。その結果、書き込み対象の選択セルに所望の書き込み電流が流れ、書き込み不良が防止される。
2.第2の実施の形態
図3は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置1の構成を示す回路図である。図3は、本発明の要部のみを示しており、図1で示されたYセレクタ110、書き込み回路120、センスアンプ130等の図示は省略されている。
図3は、本発明の第2の実施の形態に係る不揮発性半導体記憶装置1の構成を示す回路図である。図3は、本発明の要部のみを示しており、図1で示されたYセレクタ110、書き込み回路120、センスアンプ130等の図示は省略されている。
図3においては、代表として、2つのメモリセル2−i,2−jが示されている。メモリセル2−i,2−jの制御ゲートには、それぞれワード線Wi,Wjが接続されている。また、メモリセル2−i,2−jのソースには、ソース線3が共通に接続されている。そのソース線3は、ノードN1に接続されている。一方、メモリセル2−i,2−jのドレインは、ノードN2に接続されている。
ソースバイアス制御回路10は、ノードN1の電位、すなわちソース線3の電位VCSを設定するための回路である。書き込み動作時、オフリーク電流を抑制するために、ソースバイアス制御回路10は、ソース電位VCSを正に設定する。また、本実施の形態において、ソースバイアス制御回路10は、ソース電位VCSを可変に設定することができる。
図3には、ソースバイアス制御回路10の構成の一例も示されている。図3に示されるソースバイアス制御回路10は、NチャネルMOSトランジスタ(以下、NMOSと参照される)11、12、13、15、及び差動増幅回路14を備えている。NMOS11、12のオン/オフは、プログラム信号APGによって制御される。NMOS11は、ノードN1とNMOS13との間に介在しており、NMOS12は、ノードN1と差増増幅回路14の1つの入力との間に介在している。差動増幅回路14の他の入力には、可変の基準電位REF1が供給される。差動増幅回路14の出力は、NMOS13のゲートに接続されている。NMOS13は、NMOS11とグランドとの間に介在している。このような接続により、NMOS13を制御する帰還ループが形成されている。NMOS15は、ノードN1とグランドとの間に介在しており、そのオン/オフはリード信号READによって制御される。
ドレインバイアス制御回路20は、ノードN2の電位、すなわちメモリセル2のドレイン電位VDを設定するための回路である。本実施の形態において、ドレインバイアス制御回路20は、ドレイン電位VDを可変に設定することができる。そのドレイン電位VDは、上記ソース電位VCSと関連付けられており、電位VCSに応じて変動する。例えば、ソース電位VCSが高くなるにつれて、ドレイン電位VDも高くなる。このように、本実施の形態に係るドレインバイアス制御回路20は、書き込み動作時、ソース線3の電位VCSに応じてドレイン電位VDを可変に設定する。
図3には、ドレインバイアス制御回路20の構成の一例も示されている。図3に示されるドレインバイアス制御回路20は、PチャネルMOSトランジスタ(以下、PMOSと参照される)21、25、NMOS22、23、26、及び差動増幅回路24を備えている。PMOS21とNMOS22は、インバータを構成しており、そのインバータは、書き込みデータDATAが入力される入力端子とノードNaとの間に介在している。よって、ノードNaには、書き込みデータDATAに応じた電位が印加される。NMOS23は、上述のノードNaとノードN2との間に介在している。そのNMOS23のゲートはノードNbに接続されており、NMOS23は、そのノードNbの電位によって制御される。
そのノードNbは、差増増幅回路24の1つの入力に接続されている。差動増幅回路24の他の入力には、可変の基準電位REF2が供給される。差動増幅回路24の出力は、PMOS25のゲートに接続されている。PMOS25は、ノードNbと電源との間に介在している。NMOS26は、ノードNbとグランドとの間に介在しており、そのオン/オフはプログラム信号APGによって制御される。このような接続により、PMOS25を制御する帰還ループが形成されている。ノードNbの電位、すなわち、NMOS23のゲート電位を制御する差動増幅回路24、PMOS25、及びNMOS26は、以下「ゲート電位制御回路」と参照される場合がある。
更に、不揮発性半導体記憶装置1は、基準電位発生回路30を備えている。基準電位発生回路30は、上述の基準電位REF1、REF2を生成する回路である。生成される基準電位REF1、REF2は可変であり、また、互いに相関を有している。
図3を参照して、不揮発性半導体記憶装置1の書き込み動作を説明する。書き込み動作において、プログラム信号APGが活性化され、リード信号READは非活性化される。そのプログラム信号APGは、ソースバイアス制御回路10、ドレインバイアス制御回路20、及び基準電位発生回路30のそれぞれに入力されており、それぞれの回路は、プログラム信号APGにより活性化される。
活性化されたプログラム信号APGに応答して、基準電位発生回路30は、基準電位REF1、REF2を生成する。ここで、それら基準電位REF1、REF2は可変に設定され得るが、互いに相関を有するように設定される。例えば、基準電位REF2は、基準電位REF1に正比例しており、基準電位REF1が高くなるにつれて増加する。基準電位REF1とREF2は、同じ値に設定されてもよい。その場合、基準電位発生回路30の構成が単純になり、好適である。生成された基準電位REF1及びREF2は、それぞれソースバイアス制御回路10及びドレインバイアス制御回路20に供給される。
ソースバイアス制御回路10は、供給された基準電位REF1に応じてソース電位VCSを設定する。一方、ドレインバイアス制御回路20は、供給された基準電位REF2に応じてドレイン電位VDを設定する。基準電位REF1とREF2は相関を有しているため、ソース電位VCSとドレイン電位VDも互いに相関を有することになる。より具体的には、次の通りである。
ソースバイアス制御回路10において、プログラム信号APGが活性化されることにより、NMOS11及び12がオンする。差動増幅回路14の出力は、NMOS13を制御する。NMOS13の制御により、ノードN1の充電・放電が行われる。また、ノードN1からのフィードバック電位VCSMと上述の基準電位REF1が、差動増幅回路14に入力される。このような制御により、ノードN1の電位VCSが、基準電位REF1に保たれる。つまり、ソースバイアス制御回路10は、基準電位REF1とソース電位VCSを比較し、セル書き込み電流に依らずソース電位VCSを基準電位REF1に保っている。基準電位REF1が変更されると、ソース電位VCSも変動する。従って、ソースバイアス制御回路10は、基準電位REF1に基づいて、ソース電位VCSを可変に設定することができる。書き込み時のオフリーク電流を抑制するために、ソース電位VCS、すなわち基準電位REF1は、正に設定されると好適である(REF1>0)。
一方、ドレインバイアス制御回路20には、書き込みデータ「0」が入力される。その結果、ノードNaには、Highレベルの電位VPPが印加される。
また、ドレインバイアス制御回路20において、プログラム信号APGが活性化されることにより、NMOS26がオンする。また、差動増幅回路24の出力は、PMOS25を制御する。PMOS25の制御により、ノードNbの充電・放電が行われる。また、ノードNbの電位VDCNTと上述の基準電位REF2が、差動増幅回路24に入力される。このような制御により、ノードNbの電位VDCNTが、基準電位REF2に保たれる。つまり、ゲート電位制御回路は、NMOS23のゲートに基準電位REF2を印加する。基準電位REF2が高くなると、NMOS23のゲート電位VDCNTも高くなり、結果として、ノードN2の電位VDも高くなる。
書き込み対象のメモリセル2(例えばメモリセル2−i)につながるワード線(例えばワード線Wi)が選択される。そのメモリセル2−iのソース及びドレインにソース電位VCS及びドレイン電位VDがそれぞれ印加されると、チャネル領域にチャネルホットエレクトロンが発生する。そのホットエレクトロンが浮遊ゲート等の電荷蓄積部に注入され、閾値電圧Vtmが上昇する。このようにして、書き込みデータ「0」がメモリセル2に書き込まれる。
上述の通り、基準電位REF1が高くなると、ソース電位VCSも高くなる。同時に、基準電位REF1と相関を有する基準電位REF2も高くなるので、ドレイン電位VDも高くなる。このように、基準電位REF1,REF2を通じてソース電位VCSとドレイン電位VDは互いに関連付けられ、ソース電位VCSに応じてドレイン電位VDが調整される。従って、オフリーク電流を抑制するためにソース電位VCSが高く設定されたとしても、メモリセル2においては、十分なドレイン−ソース電圧が確保される。その十分なドレイン−ソース電圧によって、書き込み対象の選択セルには、十分な書き込み電流が流れる。従って、書き込み不良が防止される。
基準電位REF1、REF2は、書き込みモードに応じて異なる値に設定されてもよい。書き込みモードとしては、通常書き込みモード、消去前書き込みモード、消去後書き戻しモードなどが挙げられる。図3に示されるように、それらモードを示すモード信号MODEが、基準電位発生回路30に入力されている。基準電位発生回路30は、そのモード信号MODEに応じて、基準電位REF1、REF2を変化させる。例えば、消去後書き戻しにおいては、デプレッションレベルのメモリセルが存在する可能性が高い。そのため、基準電位発生回路30は、基準電位REF1を比較的高く設定し、それに伴い基準電位REF2も比較的高く設定する。このことは、図2で示された概念に相当する。その場合、比較的高いソース電位VCSによりオフリーク電流が抑制され、更に、十分なドレイン−ソース電圧Vdsによって良好な書き込み動作が実現される。
図4は、本実施の形態に係る書き込み動作を示すタイミングチャートである。時刻t1において、プログラム信号APGが活性化される。それに応じて、基準電位REF1、REF2が生成される。それら基準電位REF1、REF2は可変に設定され得るが、互いに相関を有するように設定される。つまり、図中の添字“1”で示されているように、基準電位REF1が比較的高く設定される場合、基準電位REF2も比較的高く設定される。また、図中の添字“2”で示されているように、基準電位REF1が比較的低く設定される場合、基準電位REF2も比較的低く設定される。添字“0”、“1”、“2”は、それぞれ異なる書き込みモードに対応している。基準電位REF2に応じて、ノードNbの電位VDCNTも可変に設定されている。
その後、書き込み対象のメモリセル2につながるワード線(Wi、Wj)が選択される。そして、時刻t2において、書き込みデータ「0」が入力される。ソース電位VCSは、基準電位REF1に応じた正の電位に上昇する。また、ドレイン電位VDは、基準電位REF2に応じた、すなわちソース電位VCSに応じた正の電位に上昇する。時刻t3において、書き込みデータ「0」の入力が終了し、ドレイン電位VD及びソース電位VCSは、グランドレベルに戻る。時刻t4において、プログラム信号APGが非活性化され、書き込みが終了する。
尚、読み出し動作時には、リード信号READが活性化され、プログラム信号APGが非活性化される。ソースバイアス制御回路10において、NMOS15がオンし、ソース線3の電位VCSはグランドレベルに設定される。読み出し対象のメモリセル2のドレインには、図示されない読み出し回路によって、所定の電位が印加される。
以上に説明されたように、本実施の形態に係る不揮発性半導体記憶装置1によれば、メモリセル2のドレインに印加されるドレイン電位VDは、ソース電位VCSに応じて調整される。ソース電位VCSが高くなるにつれて、ドレイン電位VDも高くなる。従って、メモリセル2に対する書き込み時に、十分なドレイン−ソース電圧を確保することが可能となる。その結果、書き込み対象の選択セルに所望の書き込み電流が流れ、書き込み不良が防止される。特に、ソースバイアス書き込みにおいては、オフリーク電流を抑制するために、ソース電位が高く設定される。そのような場合においても、十分なドレイン−ソース電圧が確保されるため、書き込み特性の劣化が防止され、また、書き込み時間のオーバヘッドが抑制される。
3.第3の実施の形態
図5は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置1の構成を示す回路図である。図5において、図3における構成と同じ構成には同じ符号が付され、その説明は適宜省略される。
図5は、本発明の第3の実施の形態に係る不揮発性半導体記憶装置1の構成を示す回路図である。図5において、図3における構成と同じ構成には同じ符号が付され、その説明は適宜省略される。
本実施の形態において、ソース線3につながるノードN1は、ドレインバイアス制御回路20の差動増幅回路24の入力に接続されている。従って、ソース線3の電位VCSは、ドレインバイアス制御回路20に直接供給される。ドレインバイアス制御回路20中のゲート電位制御回路は、ノードNbすなわちNMOS23のゲートに、ソース電位VCSを印加することになる。そのNMOS23のゲート電位に応じて、ノードN2の電位、すなわちドレイン電位VDが変動する。このように、本実施の形態に係るドレインバイアス制御回路20は、ソース電位VCSを自動的に検出し、そのソース電位VCSに応じてドレイン電位VDを設定する。ドレイン電位VDは、ソース電位VCSに追随して変動する。
ソース線3の電位VCSは、任意に設定され得る。ソースバイアス制御回路10は、書き込みモードに応じて、ソース電位VCSを変化させてもよい。例えば第2の実施の形態と同様に、基準電位発生回路30が、書き込みモードを示すモード信号MODEに応じて異なる基準電位REFを生成する。ソースバイアス制御回路10は、その基準電位REFに応じてソース電位VCSを可変に設定する。これにより、ソース電位VCSは書き込みモードによって変化し、それに伴って、ドレイン電位VDも書き込みモードによって変動することになる。書き込みモードとしては、通常書き込みモード、消去前書き込みモード、消去後書き戻しモードなどが挙げられる。例えば、消去後書き戻しにおいて、基準電位発生回路30は、基準電位REFを比較的高く設定する。このことは、図2で示された概念に相当する。その場合、比較的高いソース電位VCSによりオフリーク電流が抑制され、更に、十分なドレイン−ソース電圧Vdsによって良好な書き込み動作が実現される。
本実施の形態によれば、既出の実施の形態と同様の効果が得られる。更に、ソース電位VCSが直接ドレインバイアス制御回路20に供給されるため、ソース電位VCSとドレイン電位VDとを関連付けるための回路構成が単純になる。
1 不揮発性半導体記憶装置
2 メモリセル
3 ソース線
10 ソースバイアス制御回路
20 ドレインバイアス制御回路
30 基準電位発生回路
100 セクタ
110 Yセレクタ
120 書き込み回路
130 センスアンプ
APG プログラム信号
DATA 書き込みデータ
REF 基準電位
2 メモリセル
3 ソース線
10 ソースバイアス制御回路
20 ドレインバイアス制御回路
30 基準電位発生回路
100 セクタ
110 Yセレクタ
120 書き込み回路
130 センスアンプ
APG プログラム信号
DATA 書き込みデータ
REF 基準電位
Claims (10)
- 電界効果トランジスタ型の複数のメモリセルと、
書き込み動作時、前記複数のメモリセルのソースに共通に接続されたソース線の電位を可変に設定するソースバイアス制御回路と、
前記書き込み動作時、前記複数のメモリセルのドレインの電位を前記ソース線の電位に応じて可変に設定するドレインバイアス制御回路と
を備える
不揮発性半導体記憶装置。 - 請求項1に記載の不揮発性半導体記憶装置であって、
前記ドレインバイアス制御回路は、前記ソース線の電位が高くなるにつれ、前記ドレインの電位を高く設定する
不揮発性半導体記憶装置。 - 請求項1又は2に記載の不揮発性半導体記憶装置であって、
前記ソースバイアス制御回路は、前記ソース線の電位を正に設定する
不揮発性半導体記憶装置。 - 請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置であって、
可変の第1基準電位及び第2基準電位を生成する基準電位発生回路を更に備え、
前記第1基準電位及び前記第2基準電位は相関を有し、
前記ソースバイアス制御回路は、前記第1基準電位に応じて前記ソース線の電位を設定し、
前記ドレインバイアス制御回路は、前記第2基準電位に応じて前記ドレインの電位を設定する
不揮発性半導体記憶装置。 - 請求項4に記載の不揮発性半導体記憶装置であって、
前記第1基準電位と前記第2基準電位とは互いに等しい
不揮発性半導体記憶装置。 - 請求項4又は5に記載の不揮発性半導体記憶装置であって、
前記基準電位発生回路は、書き込みモードに応じて、前記第1基準電位及び前記第2基準電位を変化させる
不揮発性半導体記憶装置。 - 請求項4乃至6のいずれかに記載の不揮発性半導体記憶装置であって、
前記ドレインバイアス制御回路は、
書き込みデータに応じた電位が印加されるノードと、
前記ノードと前記複数のメモリセルのドレインとの間に介在するMOSトランジスタと、
前記MOSトランジスタのゲートに前記第2基準電位を印加するゲート電位制御回路と
を含む
不揮発性半導体記憶装置。 - 請求項1乃至3のいずれかに記載の不揮発性半導体記憶装置であって、
前記ソース線は、前記ドレインバイアス制御回路に接続され、
前記ドレインバイアス制御回路は、前記ソース線の電位に基づいて、前記ドレインの電位を設定する
不揮発性半導体記憶装置。 - 請求項8に記載の不揮発性半導体記憶装置であって、
前記ソースバイアス制御回路は、書き込みモードに応じて、前記ソース線の電位を変化させる
不揮発性半導体記憶装置。 - 請求項8又は9に記載の不揮発性半導体記憶装置であって、
前記ドレインバイアス制御回路は、
書き込みデータに応じた電位が印加されるノードと、
前記ノードと前記複数のメモリセルのドレインとの間に介在するMOSトランジスタと、
前記MOSトランジスタのゲートに前記ソース線の電位を印加するゲート電位制御回路と
を含む
不揮発性半導体記憶装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006161850A JP2007334925A (ja) | 2006-06-12 | 2006-06-12 | 不揮発性半導体記憶装置 |
US11/806,961 US7835185B2 (en) | 2006-06-12 | 2007-06-05 | Nonvolatile semiconductor memory device |
CNA2007101090293A CN101097779A (zh) | 2006-06-12 | 2007-06-12 | 非易失性半导体存储器件 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006161850A JP2007334925A (ja) | 2006-06-12 | 2006-06-12 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007334925A true JP2007334925A (ja) | 2007-12-27 |
Family
ID=38861376
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006161850A Pending JP2007334925A (ja) | 2006-06-12 | 2006-06-12 | 不揮発性半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7835185B2 (ja) |
JP (1) | JP2007334925A (ja) |
CN (1) | CN101097779A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009163793A (ja) * | 2007-12-28 | 2009-07-23 | Toshiba Corp | 半導体記憶装置 |
JP2011108341A (ja) * | 2009-11-20 | 2011-06-02 | Fujitsu Semiconductor Ltd | 不揮発性半導体記憶装置 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5596296B2 (ja) * | 2008-03-17 | 2014-09-24 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2970750B2 (ja) * | 1996-08-09 | 1999-11-02 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
JP2000276882A (ja) | 1999-03-23 | 2000-10-06 | Nec Corp | 不揮発性半導体記憶装置とその記憶データの消去方法 |
US6046932A (en) | 1999-08-13 | 2000-04-04 | Advanced Micro Devices, Inc. | Circuit implementation to quench bit line leakage current in programming and over-erase correction modes in flash EEPROM |
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JP4912016B2 (ja) * | 2005-05-23 | 2012-04-04 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
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US7324366B2 (en) * | 2006-04-21 | 2008-01-29 | International Business Machines Corporation | Non-volatile memory architecture employing bipolar programmable resistance storage elements |
-
2006
- 2006-06-12 JP JP2006161850A patent/JP2007334925A/ja active Pending
-
2007
- 2007-06-05 US US11/806,961 patent/US7835185B2/en active Active
- 2007-06-12 CN CNA2007101090293A patent/CN101097779A/zh active Pending
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Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
Publication number | Publication date |
---|---|
CN101097779A (zh) | 2008-01-02 |
US7835185B2 (en) | 2010-11-16 |
US20070291544A1 (en) | 2007-12-20 |
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