JP2970750B2 - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C2029/5004—Voltage
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- Read Only Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に関
し、特にメモリセルのディスターブ試験に関する。
し、特にメモリセルのディスターブ試験に関する。
【０００２】
【従来の技術】電気的に書き込み及び一括消去可能な不
揮発性半導体記憶装置（以下、フラッシュメモリと略
す）においては、あるメモリセルにデータを書き込む時
に、制御ゲート及びドレインに書き込みに必要な電位を
印加するが、書き込みを行わないメモリセルにも不要な
電位を印加してしまう。これは、メモリアレイ構成上起
こる問題であり、データ保持において悪影響を及ぼす。
揮発性半導体記憶装置（以下、フラッシュメモリと略
す）においては、あるメモリセルにデータを書き込む時
に、制御ゲート及びドレインに書き込みに必要な電位を
印加するが、書き込みを行わないメモリセルにも不要な
電位を印加してしまう。これは、メモリアレイ構成上起
こる問題であり、データ保持において悪影響を及ぼす。
【０００３】この書き込み時の問題点である書き込みデ
ィスターブに関しては、例えば、１９９２年３月３日技
研情報センターにて発表された（株）日立製作所半導体
設計開発センターメモリＩＣ設計部和田武史氏の文献
「日立におけるフラッシュメモリの開発状況と適用技
術」項８に記されている。
ィスターブに関しては、例えば、１９９２年３月３日技
研情報センターにて発表された（株）日立製作所半導体
設計開発センターメモリＩＣ設計部和田武史氏の文献
「日立におけるフラッシュメモリの開発状況と適用技
術」項８に記されている。
【０００４】また、この書き込みディスターブ対策の効
果と弊害に関しては、例えば、上記文献項８〜項９に記
載されている。
果と弊害に関しては、例えば、上記文献項８〜項９に記
載されている。
【０００５】前記文献において、書き込みディスターブ
は、書き込みを行わないメモリセルの制御ゲートにのみ
書き込み電圧が印加されることにより発生する。また、
書き込みディスターブの対策として、メモリセル内の電
界を緩和させるために、ソース端子に低電圧を印加する
方法が示されている。しかし、ソース端子に低電圧を印
加する方法（以降、ソースバイアスと呼ぶ）では、書き
込みディスターブを受けないメモリセルに対してもソー
スバイアスしてしまい、新たなディスターブモードが発
生する弊害があつた。
は、書き込みを行わないメモリセルの制御ゲートにのみ
書き込み電圧が印加されることにより発生する。また、
書き込みディスターブの対策として、メモリセル内の電
界を緩和させるために、ソース端子に低電圧を印加する
方法が示されている。しかし、ソース端子に低電圧を印
加する方法（以降、ソースバイアスと呼ぶ）では、書き
込みディスターブを受けないメモリセルに対してもソー
スバイアスしてしまい、新たなディスターブモードが発
生する弊害があつた。
【０００６】前記弊害に関して図２及び図３は、書き込
みディスターブを受けていないメモリセルに対してソー
スバイアスが実施された状態を示した図である。このと
きの制御ゲート端子ＣＧは接地されており、電界の方向
はソース端子Ｓから制御ゲート端子ＣＧに向かってい
る。この時、浮遊ゲートに電子が多く蓄積されていた場
合、ソース端子と浮遊ゲートの間で強電界が発生し電子
がソース端子に向かってトンネリングを起こす。また、
書き込みディスターブを受けるメモリセルは、制御ゲー
トに書き込み用高電圧が印加されているためオン状態と
なり、書き込みディスターブを受けるメモリセルのドレ
イン端子が接続されているビット線もまたソースバイア
ス電位となる。そのため、書き込みディスターブを受け
ていないメモリセルに対してソースバイアスが実施され
たメモリセルの制御ゲート端子ＣＧとドレイン端子Ｄ間
にも電界が生じ、電界の方向はドレイン端子Ｄから制御
ゲート端子ＣＧに向かっている。この電界においても同
様にドレイン端子と浮遊ゲート間でもドレイン端子に向
かってトンネリングを起こす。これらの現象を以降ソフ
トイレースと呼ぶ。
みディスターブを受けていないメモリセルに対してソー
スバイアスが実施された状態を示した図である。このと
きの制御ゲート端子ＣＧは接地されており、電界の方向
はソース端子Ｓから制御ゲート端子ＣＧに向かってい
る。この時、浮遊ゲートに電子が多く蓄積されていた場
合、ソース端子と浮遊ゲートの間で強電界が発生し電子
がソース端子に向かってトンネリングを起こす。また、
書き込みディスターブを受けるメモリセルは、制御ゲー
トに書き込み用高電圧が印加されているためオン状態と
なり、書き込みディスターブを受けるメモリセルのドレ
イン端子が接続されているビット線もまたソースバイア
ス電位となる。そのため、書き込みディスターブを受け
ていないメモリセルに対してソースバイアスが実施され
たメモリセルの制御ゲート端子ＣＧとドレイン端子Ｄ間
にも電界が生じ、電界の方向はドレイン端子Ｄから制御
ゲート端子ＣＧに向かっている。この電界においても同
様にドレイン端子と浮遊ゲート間でもドレイン端子に向
かってトンネリングを起こす。これらの現象を以降ソフ
トイレースと呼ぶ。
【０００７】ソフトイレースは、前記の通り、メモリセ
ルのソース端子にソースバイアスすることにより発生す
るため、従来、フラッシュメモリの消去モードを用いて
試験を行っていた。
ルのソース端子にソースバイアスすることにより発生す
るため、従来、フラッシュメモリの消去モードを用いて
試験を行っていた。
【０００８】ここで、図２及び図３を用いて消去モード
時にメモリセルに印加される各端子電位及び電界を説明
する。メモリセルソース端子には、消去ソース電圧（約
１２Ｖ）が印加され、メモリセル制御ゲートには、消去
ゲート電圧（０Ｖ）が印加され、メモリセルドレイン端
子はオープン状態となる。このとき電界の方向は、ソー
ス端子から制御ゲート端子に向かっており、浮遊ゲート
に蓄積されていた電子が、ソース端子と浮遊ゲート間の
電界によりソース端子に向かってトンネリングを起こ
す。
時にメモリセルに印加される各端子電位及び電界を説明
する。メモリセルソース端子には、消去ソース電圧（約
１２Ｖ）が印加され、メモリセル制御ゲートには、消去
ゲート電圧（０Ｖ）が印加され、メモリセルドレイン端
子はオープン状態となる。このとき電界の方向は、ソー
ス端子から制御ゲート端子に向かっており、浮遊ゲート
に蓄積されていた電子が、ソース端子と浮遊ゲート間の
電界によりソース端子に向かってトンネリングを起こ
す。
【０００９】以上、従来の試験ではソフトイレースを最
も良く再現する方法としてソース端子電圧を下げ消去モ
ードを用いてきた。
も良く再現する方法としてソース端子電圧を下げ消去モ
ードを用いてきた。
【００１０】
【発明が解決しようとする課題】フラッシュメモリのメ
モリセルのソフトイレース現象の試験手法として消去モ
ードを用いる方法を示したが、上記従来技術の第１の問
題点は、メモリセルに加わる電界の状態が、消去モード
とソフトイレースモードではドレイン端子と浮遊ゲート
間の電界の点で異なっている（図３参照）ことである。
モリセルのソフトイレース現象の試験手法として消去モ
ードを用いる方法を示したが、上記従来技術の第１の問
題点は、メモリセルに加わる電界の状態が、消去モード
とソフトイレースモードではドレイン端子と浮遊ゲート
間の電界の点で異なっている（図３参照）ことである。
【００１１】その理由は、実際のソフトイレースでは前
記したようにメモリセルの浮遊ゲートとソース端子間、
浮遊ゲートとドレイン端子間の２つの電界が存在してい
る。これに対し、従来行ってきた消去モードを用いた試
験方法の場合、浮遊ゲートとソース端子間の電界は再現
されるものの、同時にドレイン端子に電位を印加するこ
とが出来ないために正確な再現試験が不可能であった。
記したようにメモリセルの浮遊ゲートとソース端子間、
浮遊ゲートとドレイン端子間の２つの電界が存在してい
る。これに対し、従来行ってきた消去モードを用いた試
験方法の場合、浮遊ゲートとソース端子間の電界は再現
されるものの、同時にドレイン端子に電位を印加するこ
とが出来ないために正確な再現試験が不可能であった。
【００１２】第２の問題点は、書き込みディスターブ対
策として導入されたソースバイアスにより、書き込みデ
ィスターブを受けるメモリセルがオンすることで、ドレ
イン端子にもバイアスが加わり、制御ゲートからの電界
をソース端子側とドレイン端子側の両方より押さえてい
た。ところが、前記メモリセルのしきい値電圧によって
は、前記メモリセルがオンせず、ドレイン端子にバイア
スされない場合がある。この場合、ドレイン〜浮遊ゲー
ト間の電界を緩和することが困難であった。
策として導入されたソースバイアスにより、書き込みデ
ィスターブを受けるメモリセルがオンすることで、ドレ
イン端子にもバイアスが加わり、制御ゲートからの電界
をソース端子側とドレイン端子側の両方より押さえてい
た。ところが、前記メモリセルのしきい値電圧によって
は、前記メモリセルがオンせず、ドレイン端子にバイア
スされない場合がある。この場合、ドレイン〜浮遊ゲー
ト間の電界を緩和することが困難であった。
【００１３】その理由は、ソースバイアスがソース端子
にのみ印加されるためであり、ドレイン端子側の電界に
ついての考慮がなされていないためである。
にのみ印加されるためであり、ドレイン端子側の電界に
ついての考慮がなされていないためである。
【００１４】そこで、本発明の課題は、ソフトイレース
試験を実際にメモリセルに加わる電界の状態で行うこと
ができるようにして、信頼性の向上を図ることにある。
試験を実際にメモリセルに加わる電界の状態で行うこと
ができるようにして、信頼性の向上を図ることにある。
【００１５】本発明の他の課題は、書き込みディスター
ブを受けるメモリセルのソース端子とドレイン端子の両
方に確実にバイアスを行うことができるようにして、書
き込みディスターブの電界を押さえデータの保持に関し
て信頼性の向上を図れるようにすることにある。
ブを受けるメモリセルのソース端子とドレイン端子の両
方に確実にバイアスを行うことができるようにして、書
き込みディスターブの電界を押さえデータの保持に関し
て信頼性の向上を図れるようにすることにある。
【００１６】
【課題を解決するための手段】本発明は、電気的に書換
可能な複数の不揮発性メモリセルを備えた不揮発性半導
体記憶装置において、前記複数のメモリセルのソース端
子を共通接続したメモリセルアレイを最小単位とする複
数のセルアレイブロックと、１つのセルアレイブロック
のメモリセルに書き込みを行う時に該書き込みを行うメ
モリセルのドレイン端子に書き込みドレイン電圧を供給
する電圧印加回路と、前記１つのセルアレイブロックの
メモリセルに書き込みを行う時に前記１つのセルアレイ
ブロック以外のセルアレイブロックのメモリセルのソー
ス端子に第１の電圧を供給するソース電圧印加回路と、
前記１つのセルアレイブロック以外のセルアレイブロッ
クのメモリセルのソース端子に第１の電圧を供給すると
同時に前記１つのセルアレイブロック以外のセルアレイ
ブロックのメモリセルのドレイン端子に第２の電圧を供
給する手段とを備えることを特徴とする。
可能な複数の不揮発性メモリセルを備えた不揮発性半導
体記憶装置において、前記複数のメモリセルのソース端
子を共通接続したメモリセルアレイを最小単位とする複
数のセルアレイブロックと、１つのセルアレイブロック
のメモリセルに書き込みを行う時に該書き込みを行うメ
モリセルのドレイン端子に書き込みドレイン電圧を供給
する電圧印加回路と、前記１つのセルアレイブロックの
メモリセルに書き込みを行う時に前記１つのセルアレイ
ブロック以外のセルアレイブロックのメモリセルのソー
ス端子に第１の電圧を供給するソース電圧印加回路と、
前記１つのセルアレイブロック以外のセルアレイブロッ
クのメモリセルのソース端子に第１の電圧を供給すると
同時に前記１つのセルアレイブロック以外のセルアレイ
ブロックのメモリセルのドレイン端子に第２の電圧を供
給する手段とを備えることを特徴とする。
【００１７】
【作用】ソフトイレースの試験を行う際に、メモリセル
のソース端子とドレイン端子に同時にソースバイアス電
位を印加することが出来る。そのため、本来の電界状態
下でのソフトイレース試験を実施できる。
のソース端子とドレイン端子に同時にソースバイアス電
位を印加することが出来る。そのため、本来の電界状態
下でのソフトイレース試験を実施できる。
【００１８】書き込みディスターブを受けるメモリセル
のしきい値電圧の状態に関係なく確実にソース端子とド
レイン端子の両方にバイアス電位を加えることが出来、
書き込みディスターブの電界を緩和させることが可能と
なる。
のしきい値電圧の状態に関係なく確実にソース端子とド
レイン端子の両方にバイアス電位を加えることが出来、
書き込みディスターブの電界を緩和させることが可能と
なる。
【００１９】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明におけるメ
モリセルのソース端子とドレイン端子同時に電位を印加
させる方式を示すために複数有するメモリセルアレイの
うちの一つを示したブロック図である。本方式は、電気
的に書換可能な不揮発性メモリセルＭ１１１〜Ｍ１ｎｍ
を配置したメモリセルアレイＭＣＡと、すべてのメモリ
セルのソース端子を共通接続させたソース線Ｓ１と、ソ
ース線Ｓ１に一定電圧を供給するソース電圧印加回路Ｓ
Ｃと、メモリセルのドレイン端子を列毎に共通接続させ
たビット線Ｄ１１〜Ｄ１ｍと、前記ビット線と前記ソー
ス線間に接続されたスイッチ回路ＤＣと、前記メモリセ
ルの制御ゲートに行毎に共通接続させたワード線Ｗ１〜
Ｗｎと、読み出し時及び書き込み時前記ビット線を選択
するビット線選択回路ＹＳｅｌと、読み出し時及び書き
込み時前記ワード線を選択するワード線選択回路ＸＤｅ
ｃと、スイッチ回路ＤＣとビット線選択回路ＹＳｅｌと
ワード線選択回路ＸＤｅｃとソース電圧印加回路ＳＣに
接続されたソフトイレーステスト信号ＴSEの信号線とか
ら構成されている。
て図面を参照して説明する。図１は、本発明におけるメ
モリセルのソース端子とドレイン端子同時に電位を印加
させる方式を示すために複数有するメモリセルアレイの
うちの一つを示したブロック図である。本方式は、電気
的に書換可能な不揮発性メモリセルＭ１１１〜Ｍ１ｎｍ
を配置したメモリセルアレイＭＣＡと、すべてのメモリ
セルのソース端子を共通接続させたソース線Ｓ１と、ソ
ース線Ｓ１に一定電圧を供給するソース電圧印加回路Ｓ
Ｃと、メモリセルのドレイン端子を列毎に共通接続させ
たビット線Ｄ１１〜Ｄ１ｍと、前記ビット線と前記ソー
ス線間に接続されたスイッチ回路ＤＣと、前記メモリセ
ルの制御ゲートに行毎に共通接続させたワード線Ｗ１〜
Ｗｎと、読み出し時及び書き込み時前記ビット線を選択
するビット線選択回路ＹＳｅｌと、読み出し時及び書き
込み時前記ワード線を選択するワード線選択回路ＸＤｅ
ｃと、スイッチ回路ＤＣとビット線選択回路ＹＳｅｌと
ワード線選択回路ＸＤｅｃとソース電圧印加回路ＳＣに
接続されたソフトイレーステスト信号ＴSEの信号線とか
ら構成されている。
【００２０】ソフトイレース試験時、メモリセルアレイ
ＭＣＡのワード線Ｗ１〜Ｗｎは全て接地電位（０Ｖ）が
印加され、ソース線Ｓ１はソース電圧印加回路ＳＣより
ソースバイアス電位が印加され、ビット線Ｄ１１〜Ｄ１
ｍの一端はオープン状態とされ、他端はソフトイレース
テスト信号ＴSEによりスイッチ回路ＤＣが活性化され、
ソース電圧印加回路ＳＣよりソースバイアス電位が印加
される。このとき、ソフトイレース試験対象のメモリセ
ルＭ１１１〜Ｍ１ｎｍにおいては、制御ゲートＣＧはワ
ード線Ｗ１〜Ｗｎより接地電位（０Ｖ）が印加され、ソ
ース端子Ｓはソース線Ｓ１よりソースバイアス電位が印
加され、ドレイン端子Ｄはビット線Ｄ１１〜Ｄ１ｍより
ソースバイアス電位が印加される。
ＭＣＡのワード線Ｗ１〜Ｗｎは全て接地電位（０Ｖ）が
印加され、ソース線Ｓ１はソース電圧印加回路ＳＣより
ソースバイアス電位が印加され、ビット線Ｄ１１〜Ｄ１
ｍの一端はオープン状態とされ、他端はソフトイレース
テスト信号ＴSEによりスイッチ回路ＤＣが活性化され、
ソース電圧印加回路ＳＣよりソースバイアス電位が印加
される。このとき、ソフトイレース試験対象のメモリセ
ルＭ１１１〜Ｍ１ｎｍにおいては、制御ゲートＣＧはワ
ード線Ｗ１〜Ｗｎより接地電位（０Ｖ）が印加され、ソ
ース端子Ｓはソース線Ｓ１よりソースバイアス電位が印
加され、ドレイン端子Ｄはビット線Ｄ１１〜Ｄ１ｍより
ソースバイアス電位が印加される。
【００２１】図４は、図１におけるソース電圧印加回路
ＳＣの回路図であり、図５は、図１におけるスイッチ回
路ＤＣの回路図である。
ＳＣの回路図であり、図５は、図１におけるスイッチ回
路ＤＣの回路図である。
【００２２】図４を参照して、ソース電圧印加回路ＳＣ
は、書き込み信号ＴPGを入力とするインバータ回路３０
１と、インバータ回路３０１の出力と書き込みブロック
選択信号ＢＬＫとを入力とするＮＯＲ回路３０２と、Ｎ
ＯＲ回路３０２の出力とソフトイレーステスト信号ＴSE
と消去信号ＴERとを入力とするＮＯＲ回路３０３と、Ｎ
ＯＲ回路３０３の出力を入力とするインバータ回路３０
４と、インバータ回路３０４の出力を入力とするインバ
ータ回路３０５と、インバータ回路３０４及びインバー
タ回路３０５の出力を入力とする電圧変換回路３０９と
を含む。
は、書き込み信号ＴPGを入力とするインバータ回路３０
１と、インバータ回路３０１の出力と書き込みブロック
選択信号ＢＬＫとを入力とするＮＯＲ回路３０２と、Ｎ
ＯＲ回路３０２の出力とソフトイレーステスト信号ＴSE
と消去信号ＴERとを入力とするＮＯＲ回路３０３と、Ｎ
ＯＲ回路３０３の出力を入力とするインバータ回路３０
４と、インバータ回路３０４の出力を入力とするインバ
ータ回路３０５と、インバータ回路３０４及びインバー
タ回路３０５の出力を入力とする電圧変換回路３０９と
を含む。
【００２３】ソース電圧印加回路ＳＣはまた、インバー
タ回路３０５の出力をゲート端子に接続されると共に、
ソース端子に基準電圧が印加され、ドレイン端子がソー
ス電圧印加回路ＳＣの出力端ＳＢに接続されたＮチャン
ネルトランジスタ３１３と、電圧変換回路３０９の出力
端をゲート端子に接続すると共に、ドレイン端子をソー
ス電圧印加回路ＳＣの出力端ＳＢに接続したＰチャンネ
ルトランジスタ３１４と、ソフトイレーステスト信号Ｔ
SEと消去信号ＴERとを入力とするＮＯＲ回路３０６と、
ＮＯＲ回路３０６の出力を入力とするインバータ回路３
０７と、インバータ回路３０７の出力端を入力端とする
インバータ回路３０８とを有する。
タ回路３０５の出力をゲート端子に接続されると共に、
ソース端子に基準電圧が印加され、ドレイン端子がソー
ス電圧印加回路ＳＣの出力端ＳＢに接続されたＮチャン
ネルトランジスタ３１３と、電圧変換回路３０９の出力
端をゲート端子に接続すると共に、ドレイン端子をソー
ス電圧印加回路ＳＣの出力端ＳＢに接続したＰチャンネ
ルトランジスタ３１４と、ソフトイレーステスト信号Ｔ
SEと消去信号ＴERとを入力とするＮＯＲ回路３０６と、
ＮＯＲ回路３０６の出力を入力とするインバータ回路３
０７と、インバータ回路３０７の出力端を入力端とする
インバータ回路３０８とを有する。
【００２４】ソース電圧印加回路ＳＣは更に、インバー
タ回路３０７及びインバータ回路３０８の出力を入力と
する電圧変換回路３１０と、電圧変換回路３１０の出力
端をゲート端子に接続されると共に、ソース端子に書き
込み／消去電圧ＶPPが接続され、ドレイン端子にＰチャ
ンネルトランジスタ３１４のソース端子が接続されたＰ
チャンネルトランジスタ３１１と、ＮＯＲ回路３０２の
出力がゲート端子に接続されると共に、ソース端子にソ
ースバイアス電圧ＶSBが接続され、ドレイン端子にはＰ
チャンネルトランジスタ３１４のソース端子が接続され
たＮチャンネルトランジスタ３１２とを有する。
タ回路３０７及びインバータ回路３０８の出力を入力と
する電圧変換回路３１０と、電圧変換回路３１０の出力
端をゲート端子に接続されると共に、ソース端子に書き
込み／消去電圧ＶPPが接続され、ドレイン端子にＰチャ
ンネルトランジスタ３１４のソース端子が接続されたＰ
チャンネルトランジスタ３１１と、ＮＯＲ回路３０２の
出力がゲート端子に接続されると共に、ソース端子にソ
ースバイアス電圧ＶSBが接続され、ドレイン端子にはＰ
チャンネルトランジスタ３１４のソース端子が接続され
たＮチャンネルトランジスタ３１２とを有する。
【００２５】図５を参照して、スイッチ回路ＤＣは、Ｎ
チャンネルトランジスタ群４０１〜４０ｍで構成されて
いる。これらのトランジスタ群のゲートはソフトイレー
ステスト信号ＴSEの信号線に接続され、共通接続された
前記トランジスタ群のソース端子はソース電圧印加回路
ＳＣの出力端ＳＢに接続されている。また、前記トラン
ジスタ群のドレイン端子はそれぞれ、メモリセルアレイ
ＭＣＡのビット線Ｄ１１〜Ｄ１ｍに接続されている。
チャンネルトランジスタ群４０１〜４０ｍで構成されて
いる。これらのトランジスタ群のゲートはソフトイレー
ステスト信号ＴSEの信号線に接続され、共通接続された
前記トランジスタ群のソース端子はソース電圧印加回路
ＳＣの出力端ＳＢに接続されている。また、前記トラン
ジスタ群のドレイン端子はそれぞれ、メモリセルアレイ
ＭＣＡのビット線Ｄ１１〜Ｄ１ｍに接続されている。
【００２６】次に、動作について説明する。ソフトイレ
ース試験時、図示しない外部入力回路より入力されたテ
スト信号によりソフトイレーステスト信号ＴSEがハイレ
ベル（５Ｖ）となる。このとき、書き込み信号ＴPGと消
去信号ＴERはローレベル、ブロック選択信号ＢＬＫは非
選択状態のローレベルとなっている。
ース試験時、図示しない外部入力回路より入力されたテ
スト信号によりソフトイレーステスト信号ＴSEがハイレ
ベル（５Ｖ）となる。このとき、書き込み信号ＴPGと消
去信号ＴERはローレベル、ブロック選択信号ＢＬＫは非
選択状態のローレベルとなっている。
【００２７】前記動作を受けて次の４つの動作が行われ
る。
る。
【００２８】動作１：ワード線選択回路ＸＤｅｃにより
全ワード線Ｗ１〜Ｗｎに接地電位（０Ｖ）が印加され
る。
全ワード線Ｗ１〜Ｗｎに接地電位（０Ｖ）が印加され
る。
【００２９】動作２：ビット線選択回路ＹＳｅｌにより
全ビット線Ｄ１１〜Ｄ１ｍが非選択状態となりオープン
状態となる。
全ビット線Ｄ１１〜Ｄ１ｍが非選択状態となりオープン
状態となる。
【００３０】動作３：ソース電圧印加回路ＳＣ内は、各
制御信号によりＰチャンネルトランジスタ３１１及びＰ
チャンネルトランジスタ３１４がオン状態、Ｎチャンネ
ルトランジスタ３１２及びＮチャンネルトランジスタ３
１３がオフ状態となり、ソース電圧印加回路ＳＣから外
部より任意の値が設定できるバイアス電位ＶPPがソース
線Ｓ１に印加される。
制御信号によりＰチャンネルトランジスタ３１１及びＰ
チャンネルトランジスタ３１４がオン状態、Ｎチャンネ
ルトランジスタ３１２及びＮチャンネルトランジスタ３
１３がオフ状態となり、ソース電圧印加回路ＳＣから外
部より任意の値が設定できるバイアス電位ＶPPがソース
線Ｓ１に印加される。
【００３１】動作４：Ｎチャンネルトランジスタ群４０
１〜４０ｍがオンすることにより全ビットＤ１１〜Ｄ１
ｍにソース電圧印加回路ＳＣから書き込み／消去電圧Ｖ
PPがバイアス電位として印加される。
１〜４０ｍがオンすることにより全ビットＤ１１〜Ｄ１
ｍにソース電圧印加回路ＳＣから書き込み／消去電圧Ｖ
PPがバイアス電位として印加される。
【００３２】このとき、ソフトイレース試験対象のメモ
リセルＭ１１１〜Ｍ１ｎｍは、図２及び図３に示すよう
に、制御ゲートＣＧはワード線Ｗ１〜Ｗｎより接地電位
（０Ｖ）が印加され、ソース端子Ｓはソース線Ｓ１より
バイアス電位が加わる。ドレイン端子Ｄはビット線Ｄ１
１〜Ｄ１ｍよりバイアス電位が加わる。
リセルＭ１１１〜Ｍ１ｎｍは、図２及び図３に示すよう
に、制御ゲートＣＧはワード線Ｗ１〜Ｗｎより接地電位
（０Ｖ）が印加され、ソース端子Ｓはソース線Ｓ１より
バイアス電位が加わる。ドレイン端子Ｄはビット線Ｄ１
１〜Ｄ１ｍよりバイアス電位が加わる。
【００３３】また、電界の方向は、ソース端子Ｓから制
御ゲート端子ＣＧ方向とドレイン端子Ｄから制御ゲート
端子ＣＧ方向の２つが存在し、本実施例において、通常
使用動作中のメモリセルの電界が再現されるため、本来
のソフトイレース試験が可能となる。
御ゲート端子ＣＧ方向とドレイン端子Ｄから制御ゲート
端子ＣＧ方向の２つが存在し、本実施例において、通常
使用動作中のメモリセルの電界が再現されるため、本来
のソフトイレース試験が可能となる。
【００３４】また、本実施例では、ソースバイアス電位
として外部より書き込み／消去電圧ＶPPを任意に印加で
きるため、ソフトイレース試験のバイアス電位依存が容
易に実施でき、またより適切なバイアス電位を設定する
ことが可能となる。なお、メモリセルアレイＭＣＡ外の
メモリセルに対し書き込みを行う場合、書き込み信号Ｔ
PGがハイレベル、ブロック選択信号ＢＬＫがローレベル
となり、書き込みを行わないメモリセルアレイのソース
電圧印加回路ＳＣより内部で設定されたソースバイアス
電位ＶSBがソース線及びビット線に印加される。また、
メモリセルアレイＭＣＡ内のメモリセルに対し書き込み
を行う場合、書き込み信号ＴPG、ブロック選択信号ＢＬ
Ｋがハイレベルとなり、ソース電圧印加回路ＳＣより基
準電位がソース線に印加される。消去動作時には消去信
号ＴERがハイレベルとなり、ソース電圧印加回路ＳＣよ
り消去電圧Ｖppがソース線に印加される。
として外部より書き込み／消去電圧ＶPPを任意に印加で
きるため、ソフトイレース試験のバイアス電位依存が容
易に実施でき、またより適切なバイアス電位を設定する
ことが可能となる。なお、メモリセルアレイＭＣＡ外の
メモリセルに対し書き込みを行う場合、書き込み信号Ｔ
PGがハイレベル、ブロック選択信号ＢＬＫがローレベル
となり、書き込みを行わないメモリセルアレイのソース
電圧印加回路ＳＣより内部で設定されたソースバイアス
電位ＶSBがソース線及びビット線に印加される。また、
メモリセルアレイＭＣＡ内のメモリセルに対し書き込み
を行う場合、書き込み信号ＴPG、ブロック選択信号ＢＬ
Ｋがハイレベルとなり、ソース電圧印加回路ＳＣより基
準電位がソース線に印加される。消去動作時には消去信
号ＴERがハイレベルとなり、ソース電圧印加回路ＳＣよ
り消去電圧Ｖppがソース線に印加される。
【００３５】次に、本発明の第２の実施の形態について
図面を参照して説明する。まず、回路構成について説明
する。図６は、本発明におけるメモリセルのソース端子
とドレイン端子同時に電位を印加させる方式のブロック
図である。本方式は、電気的に書換可能な不揮発性メモ
リセルＭ１１１〜Ｍ１ｎｍを配置したメモリセルアレイ
ＭＣＡと、すべてのメモリセルのソース端子を共通接続
させたソース線Ｓ１と、ソース線Ｓ１に定電圧を供給す
るソース電圧印加回路ＳＣと、前記メモリセルのドレイ
ン端子を列毎に共通接続させたビット線Ｄ１１〜Ｄ１ｍ
と、前記メモリセルの制御ゲートを行毎に共通接続させ
たワード線Ｗ１〜Ｗｎと、読み出し時及び書き込み時前
記ビット線を選択するビット線選択回路ＹＳｅｌと、読
み出し時及び書き込み時前記ワード線を選択するワード
線選択回路ＸＤｅｃと、ビット線に電位を供給するビッ
ト線電圧印加回路ＢＣと、ビット線選択回路ＹＳｅｌと
ワード線選択回路ＸＤｅｃとソース電圧印加回路ＳＣと
ビット線電圧印加回路ＢＣとに接続されたソフトイレー
ステスト信号ＴSEの信号線とから構成されている。
図面を参照して説明する。まず、回路構成について説明
する。図６は、本発明におけるメモリセルのソース端子
とドレイン端子同時に電位を印加させる方式のブロック
図である。本方式は、電気的に書換可能な不揮発性メモ
リセルＭ１１１〜Ｍ１ｎｍを配置したメモリセルアレイ
ＭＣＡと、すべてのメモリセルのソース端子を共通接続
させたソース線Ｓ１と、ソース線Ｓ１に定電圧を供給す
るソース電圧印加回路ＳＣと、前記メモリセルのドレイ
ン端子を列毎に共通接続させたビット線Ｄ１１〜Ｄ１ｍ
と、前記メモリセルの制御ゲートを行毎に共通接続させ
たワード線Ｗ１〜Ｗｎと、読み出し時及び書き込み時前
記ビット線を選択するビット線選択回路ＹＳｅｌと、読
み出し時及び書き込み時前記ワード線を選択するワード
線選択回路ＸＤｅｃと、ビット線に電位を供給するビッ
ト線電圧印加回路ＢＣと、ビット線選択回路ＹＳｅｌと
ワード線選択回路ＸＤｅｃとソース電圧印加回路ＳＣと
ビット線電圧印加回路ＢＣとに接続されたソフトイレー
ステスト信号ＴSEの信号線とから構成されている。
【００３６】ソース電圧印加回路ＳＣは図４に示された
回路と同じである。図７は、本形態におけるビット線電
圧印加回路ＢＣの回路図である。ビット線電圧印加回路
ＢＣは、書き込みデータの反転データＢＤＡＴＡと書き
込み信号ＴPGと書き込みブロック選択信号ＢＬＫとを入
力とするＮＡＮＤ回路６００と、ＮＡＮＤ回路６００の
出力を入力とするインバータ回路６０１と、インバータ
回路６０１の出力を入力とするインバータ回路６０２
と、インバータ回路６０１、６０２の出力を入力とする
電圧変換回路６０５と、書き込み信号ＴPGを入力とする
インバータ回路６０３と、インバータ回路６０３の出力
と書き込みブロック選択信号ＢＬＫとを入力とするＮＯ
Ｒ回路６０４とを含む。
回路と同じである。図７は、本形態におけるビット線電
圧印加回路ＢＣの回路図である。ビット線電圧印加回路
ＢＣは、書き込みデータの反転データＢＤＡＴＡと書き
込み信号ＴPGと書き込みブロック選択信号ＢＬＫとを入
力とするＮＡＮＤ回路６００と、ＮＡＮＤ回路６００の
出力を入力とするインバータ回路６０１と、インバータ
回路６０１の出力を入力とするインバータ回路６０２
と、インバータ回路６０１、６０２の出力を入力とする
電圧変換回路６０５と、書き込み信号ＴPGを入力とする
インバータ回路６０３と、インバータ回路６０３の出力
と書き込みブロック選択信号ＢＬＫとを入力とするＮＯ
Ｒ回路６０４とを含む。
【００３７】ソース電圧印加回路ＳＣはまた、電圧変換
回路６０５の出力端をゲート端子に接続されると共に、
ソース端子を書き込みドレイン電圧ＶPGに接続され、ド
レイン端子がビット線電圧印加回路ＢＣの出力端ＢＢに
接続されたＮチャンネルトランジスタ６０６と、ＮＯＲ
回路６０４の出力をゲート端子に接続されると共に、ソ
ース端子にソースバイアス電圧ＶSBが接続され、ドレイ
ン端子がビット線電圧印加回路ＢＣの出力端ＢＢに接続
されたＮチャンネルトランジスタ６０７と、ソフトイレ
ーステスト信号ＴSEの信号線がゲート端子に接続される
と共に、ソース端子に書き込み／消去電圧ＶPPが接続さ
れ、ドレイン端子がビット線電圧印加回路ＢＣの出力端
ＢＢに接続されたＮチヤンネルトランジスタ６０８とを
有する。
回路６０５の出力端をゲート端子に接続されると共に、
ソース端子を書き込みドレイン電圧ＶPGに接続され、ド
レイン端子がビット線電圧印加回路ＢＣの出力端ＢＢに
接続されたＮチャンネルトランジスタ６０６と、ＮＯＲ
回路６０４の出力をゲート端子に接続されると共に、ソ
ース端子にソースバイアス電圧ＶSBが接続され、ドレイ
ン端子がビット線電圧印加回路ＢＣの出力端ＢＢに接続
されたＮチャンネルトランジスタ６０７と、ソフトイレ
ーステスト信号ＴSEの信号線がゲート端子に接続される
と共に、ソース端子に書き込み／消去電圧ＶPPが接続さ
れ、ドレイン端子がビット線電圧印加回路ＢＣの出力端
ＢＢに接続されたＮチヤンネルトランジスタ６０８とを
有する。
【００３８】次に、動作について説明する。ソフトイレ
ース試験時、図示しない外部入力回路より入力されたテ
スト信号によりソフトイレーステスト信号ＴSEがハイレ
ベル（５Ｖ）となる。このとき、書き込み信号ＴPGはロ
ーレベル、書き込みブロック選択信号ＢＬＫは非選択状
態のローレベル、書き込みデータの反転データＢＤＡＴ
Ａはハイレベルとなっている。前記動作を受けて次の４
つの動作が行われる。
ース試験時、図示しない外部入力回路より入力されたテ
スト信号によりソフトイレーステスト信号ＴSEがハイレ
ベル（５Ｖ）となる。このとき、書き込み信号ＴPGはロ
ーレベル、書き込みブロック選択信号ＢＬＫは非選択状
態のローレベル、書き込みデータの反転データＢＤＡＴ
Ａはハイレベルとなっている。前記動作を受けて次の４
つの動作が行われる。
【００３９】動作１：ワード線選択回路ＸＤｅｃにより
全ワード線Ｗ１〜Ｗｎに接地電位（０Ｖ）が印加され
る。
全ワード線Ｗ１〜Ｗｎに接地電位（０Ｖ）が印加され
る。
【００４０】動作２：ビット線選択回路ＹＳｅｌにより
全ビット線が選択状態になる。
全ビット線が選択状態になる。
【００４１】動作３：ビット線電圧印加回路ＢＣ内は、
各制御信号によりＮチャンネルトランジスタ６０６及び
Ｎチャンネルトランジスタ６０７がオフ状態、Ｎチャン
ネルトランジスタ６０８がオン状態となり、ビット線電
圧印加回路ＢＣより外部より任意の値が設定できるバイ
アス電位ＶPPがビット線選択回路ＹＳｅｌを通し全ビッ
ト線Ｄ１１〜Ｄ１ｍに印加される。
各制御信号によりＮチャンネルトランジスタ６０６及び
Ｎチャンネルトランジスタ６０７がオフ状態、Ｎチャン
ネルトランジスタ６０８がオン状態となり、ビット線電
圧印加回路ＢＣより外部より任意の値が設定できるバイ
アス電位ＶPPがビット線選択回路ＹＳｅｌを通し全ビッ
ト線Ｄ１１〜Ｄ１ｍに印加される。
【００４２】動作４：ソース電圧印加回路ＳＣから外部
より任意の値が設定できるバイアス電位として書き込み
／消去電圧ＶPPがソース線Ｓ１に印加される。
より任意の値が設定できるバイアス電位として書き込み
／消去電圧ＶPPがソース線Ｓ１に印加される。
【００４３】このとき、ソフトイレース試験対象のメモ
リセルＭ１１１〜Ｍ１ｎｍに加わる電界は、第１の実施
の形態で示した状態となり、本実施の形態においても通
常使用動作中のメモリセルの電界が再現されるため第１
の実施の形態と同等の効果が得られる。
リセルＭ１１１〜Ｍ１ｎｍに加わる電界は、第１の実施
の形態で示した状態となり、本実施の形態においても通
常使用動作中のメモリセルの電界が再現されるため第１
の実施の形態と同等の効果が得られる。
【００４４】また、メモリセルアレイＭＣＡ内のメモリ
セルに対しデータ”０”を書き込む場合、書き込み信号
ＴPG、書き込みブロック選択信号ＢＬＫ、書き込みデー
タの反転データＢＤＡＴＡがハイレベルとなり、ビット
線電圧印加回路ＢＣより書き込み電圧ＶPGがビット線に
印加される。また、メモリセルアレイＭＣＡ外のメモリ
セルに対し書き込みを行う場合、書き込み信号ＴPGがハ
イレベル、書き込みブロック選択信号ＢＬＫがローレベ
ルとなり、ビット線電圧印加回路ＢＣよりソースバイア
ス電圧ＶSBがビット線に印加される。
セルに対しデータ”０”を書き込む場合、書き込み信号
ＴPG、書き込みブロック選択信号ＢＬＫ、書き込みデー
タの反転データＢＤＡＴＡがハイレベルとなり、ビット
線電圧印加回路ＢＣより書き込み電圧ＶPGがビット線に
印加される。また、メモリセルアレイＭＣＡ外のメモリ
セルに対し書き込みを行う場合、書き込み信号ＴPGがハ
イレベル、書き込みブロック選択信号ＢＬＫがローレベ
ルとなり、ビット線電圧印加回路ＢＣよりソースバイア
ス電圧ＶSBがビット線に印加される。
【００４５】
【発明の効果】本発明による第１の効果は、フラッシュ
メモリのメモリセルのソフトイレース試験が正常な電界
の元で可能となる。従って、メモリセルの正しいディス
ターブ特性の試験が実施できる。その理由は、メモリセ
ルのドレイン端子にもソース端子と同時に同じ電位を印
加することが可能となったためである。
メモリのメモリセルのソフトイレース試験が正常な電界
の元で可能となる。従って、メモリセルの正しいディス
ターブ特性の試験が実施できる。その理由は、メモリセ
ルのドレイン端子にもソース端子と同時に同じ電位を印
加することが可能となったためである。
【００４６】第２の効果は、書き込みディスターブを受
けるメモリセルがどの様な状態の場合でも、制御ゲート
からの電界を十分に緩和させることができる。その理由
は、メモリセルのドレイン端子にもソース端子と同時に
同じ電位を印加することが可能となったためである。
けるメモリセルがどの様な状態の場合でも、制御ゲート
からの電界を十分に緩和させることができる。その理由
は、メモリセルのドレイン端子にもソース端子と同時に
同じ電位を印加することが可能となったためである。
【図１】本発明の半導体記憶装置のメモリセルのソース
端子ドレイン端子同時電位印加に関する第１の実施の形
態を示すために複数有するメモリセルアレイブロックの
うちの一つを示した概念図である。
端子ドレイン端子同時電位印加に関する第１の実施の形
態を示すために複数有するメモリセルアレイブロックの
うちの一つを示した概念図である。
【図２】本発明が適用されるメモリセルの概念図であ
る。
る。
【図３】図２におけるゲート電圧とドレイン端子、ソー
ス端子の電圧との関係を示した図である。
ス端子の電圧との関係を示した図である。
【図４】図１におけるソース電圧印加回路の一例を示し
た図である。
た図である。
【図５】図１におけるスイッチ回路の一例を示した図で
ある。
ある。
【図６】本発明の半導体記憶装置のメモリセルのソース
端子ドレイン端子同時電位印加に関する第２の実施の形
態を示すために複数有するメモリセルアレイブロックの
うちの一つを示した概念図である。
端子ドレイン端子同時電位印加に関する第２の実施の形
態を示すために複数有するメモリセルアレイブロックの
うちの一つを示した概念図である。
【図７】図６におけるビット線電圧印加回路の一例を示
した図である。
した図である。
Ｄ１１〜Ｄ１ｍ：ビット線 Ｗ１〜Ｗｎ：ワード線 Ｓ１：ソース線 ＳＣ：ソース電圧印加回路 ＤＣ：スイッチ回路 ＸＤｅｃ：ワード線選択回路 ＹＳｅｌ：ビット線選択回路 Ｍ１１１〜Ｍ１ｎｍ：メモリセル ＭＣＡ：メモリセルアレイ ＣＧ：制御ゲート ＦＧ：浮遊ゲート ＳＢ：ソース電圧印加回路の出力端 ＢＢ：ビット線電圧印加回路の出力端 ＴSE：ソフトイレーステスト信号 ＴPG：書き込み信号 ＴER：消去信号 ＢＣ：ビット線電圧印加回路 ＢＬＫ：書き込みブロック選択信号 ＢＤＡＴＡ：書き込みデータの反転データ ＶPP：書き込み／消去電圧 ＶSB：ソースバイアス電圧 ＶPG：書き込み電圧 ３０９、３１０、６０５：電圧変換回路
Claims (3)
- 【請求項１】 電気的に書換可能な複数の不揮発性メモ
リセルを備えた不揮発性半導体記憶装置において、 前記複数のメモリセルのソース端子を共通接続したメモ
リセルアレイを最小単位とする複数のセルアレイブロッ
クと、 １つのセルアレイブロックのメモリセルに書き込みを行
う時に該書き込みを行うメモリセルのドレイン端子に書
き込みドレイン電圧を供給する電圧印加回路と、 前記１つのセルアレイブロックのメモリセルに書き込み
を行う時に前記１つのセルアレイブロック以外のセルア
レイブロックのメモリセルのソース端子に第１の電圧を
供給するソース電圧印加回路と、 前記１つのセルアレイブロック以外のセルアレイブロッ
クのメモリセルのソース端子に第１の電圧を供給すると
同時に前記１つのセルアレイブロック以外のセルアレイ
ブロックのメモリセルのドレイン端子に第２の電圧を供
給する手段とを備えることを特徴とする不揮発性半導体
記憶装置。 - 【請求項２】 前記１つのセルアレイブロック以外のセ
ルアレイブロックのメモリセルのドレイン端子に電圧を
印加する手段として、前記ソース電圧印加回路より発生
した第１の電圧を該メモリセルのドレイン端子に印加さ
せる回路を備えることを特徴とする請求項１記載の不揮
発性半導体記憶装置。 - 【請求項３】 前記１つのセルアレイブロック以外のセ
ルアレイブロックのメモリセルのドレイン端子に電圧を
印加する手段として、前記第１の電圧がメモリセルに印
加されるメモリセルアレイのビット線選択回路を全選択
とし全ビット線に、前記第１の電圧を供給するビット線
電圧印加回路を備えることを特徴とする請求項１記載の
不揮発性半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21078596A JP2970750B2 (ja) | 1996-08-09 | 1996-08-09 | 不揮発性半導体記憶装置 |
| US08/908,708 US5838626A (en) | 1996-08-09 | 1997-08-08 | Non-volatile memory |
| KR1019970038076A KR100328373B1 (ko) | 1996-08-09 | 1997-08-09 | 비휘발성메모리 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21078596A JP2970750B2 (ja) | 1996-08-09 | 1996-08-09 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1055697A JPH1055697A (ja) | 1998-02-24 |
| JP2970750B2 true JP2970750B2 (ja) | 1999-11-02 |
Family
ID=16595099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21078596A Expired - Fee Related JP2970750B2 (ja) | 1996-08-09 | 1996-08-09 | 不揮発性半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5838626A (ja) |
| JP (1) | JP2970750B2 (ja) |
| KR (1) | KR100328373B1 (ja) |
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|---|---|---|---|---|
| US6108240A (en) * | 1999-02-04 | 2000-08-22 | Tower Semiconductor Ltd. | Implementation of EEPROM using intermediate gate voltage to avoid disturb conditions |
| JP2003100098A (ja) * | 2001-09-25 | 2003-04-04 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置およびそのテスト方法 |
| JP2007334925A (ja) * | 2006-06-12 | 2007-12-27 | Nec Electronics Corp | 不揮発性半導体記憶装置 |
| US8223540B2 (en) * | 2007-02-02 | 2012-07-17 | Macronix International Co., Ltd. | Method and apparatus for double-sided biasing of nonvolatile memory |
| US7606071B2 (en) * | 2007-04-24 | 2009-10-20 | Sandisk Corporation | Compensating source voltage drop in non-volatile storage |
| US7606072B2 (en) * | 2007-04-24 | 2009-10-20 | Sandisk Corporation | Non-volatile storage with compensation for source voltage drop |
| US8506023B2 (en) * | 2010-03-26 | 2013-08-13 | Quickdrawer Llc | Handgun safe |
-
1996
- 1996-08-09 JP JP21078596A patent/JP2970750B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-08 US US08/908,708 patent/US5838626A/en not_active Expired - Fee Related
- 1997-08-09 KR KR1019970038076A patent/KR100328373B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100328373B1 (ko) | 2002-08-21 |
| KR19980018548A (ko) | 1998-06-05 |
| JPH1055697A (ja) | 1998-02-24 |
| US5838626A (en) | 1998-11-17 |
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