KR100328373B1 - 비휘발성메모리 - Google Patents

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Abstract

비휘발성 메모리는 복수의 셀 블록을 포함하고, 셀 블록 각각은 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀을 구비한다. 비휘발성 메모리 셀 각각은 소스, 드레인, 제어 게이트 및 플로팅 게이트를 포함한다. 상기 비휘발성 메모리는 또한 셀 블록내 비휘발성 메모리 셀 각각의 소스에 제 1 바이어스 전압을, 그 드레인에 제 2 바이어스 전압을 동시에 인가할 수 있는 바이어스 제어기를 포함한다. 상기 바이어스 제어기는 비휘발성 메모리 셀 각각의 소스와 드레인에 제 1 바이어스 전압을 인가하는 것이 바람직하다.

Description

비휘발성 메모리
본 발명은 일반적으로 복수의 셀 어레이 블록을 구비한 비휘발성 반도체 메모리에 관한 것이다.
셀 어레이 블록의 데이터를 전기적으로 소거 및 재기록할 수 있는, 플래시 메모리와 같은 비휘발성 메모리에서 기록 방해(disturbance)는 데이터를 신뢰성있게 유지하는데 있어 중요한 문제이다. 이 문제를 극복하기 위해, 히타치 리미티드(Hitachi Ltd.)의 반도체 설계 개발 센터 연구원인 다케시 와다(Takeshi Wada)는 그 기술 논문 "히타치의 플래시 메모리 개발상황 및 응용"에서 소스 바이어스법을 제안하였다.
상기 기술 논문의 3.4장에 설명되어 있는 메모리 회로도를 도시하는 도 1은, Ml, M2, M5, M6의 제 1 블록(BLOCKO)과 M3, M4, M7, M8의 제 2 블록(BLOCK1)으로 분리된 메모리 셀(M1-M8)의 어레이를 예시한다. 상기 메모리 셀(M1-M4)의 제어 게이트는 워드 라인(WORDO)에 접속되어 있고, 메모리 셀(M5-M8)의 제어 게이트는 다른 워드라인(WORD1)에 접속되어 있다. 데이터 기록을 위해 상기 메모리 셀(M1)이 선택된 경우, 고전압(여기서는, l2V)이 워드 라인(WORDO)에 인가되고, 접지 전압이 워드라인(WORD1)에 인가되며, 6V의 데이터 전압이 메모리 셀(Ml, M5)의 드레인에 인가되고, 또한 접지 전압이 메모리 셀(M1, M5)의 소스 라인(SOURCEO)에 인가된다.
한편, 상기 고전압(l2V)이 제 2 블록(BLOCK1)내 메모리 셀(M3, M4)의 제어 게이트에 또한 인가되므로, 메모리 셀(M3, M4)은 기록 방해를 받게 된다(이하, 기록 방해를 받은 셀을 '방해된 셀'이라 함). 하지만, 소스 바이어스법에 따라, 소스 바이어스 전압(VBIAS)이 상기 메모리 셀(M3, M4)의 제어 게이트와 소스 사이에 형성된 전계의 세기를 줄이기 위해 소스 라인(SOURCE1)에 인가된다. 이에 따라 이들 메모리 셀의 데이터 유지 특성이 개선된다.
한편, 상기 소스 바이어스 전압(VBIAS)은 제어 게이트에 접지 전압이 인가되어 기록 방해를 받지 않는 메모리 셀(M7, M8)의 소스에도 인가된다(이하, 이들 셀을 '무방해된 셀' 이라고 함). 상기 메모리 셀(M8)에서, 예컨대, 소스 바이어스 전압(VBIAS)이 그 소스(S)에 인가되고, 접지 전압은 제어 게이트(CG)에 인가되며, 그 드레인(D)은 개방된다. 이러한 바이어스 상태는 상기 소스로부터 상기 제어 게이트 측으로 전계를 발생하며, 이 전계는 상기 플로팅 게이트의 축적 전하를 게이트 절연막을 통해 터널링시킨다. 환언하면, 이 바이어스 상태는 소거 모드이고, 이러한 소거를 소프트 소거(soft-erasing)라고 한다. 그러므로, 소스 바이어스 전압(VBIAS)은 기록 방해 감소와 소프트 소거를 고려하여 최적으로 결정되어야 한다. 상기 소스 바이어스 전압(VBIAS)을 결정하기 위해서는 소프트 소거 테스트가 필요하다.
종래 메모리에서는, 소프트 소거가 앞서 설명한 바와 같이 소거 모드의 바이어스 상태에서 일어나므로, 플래시 메모리의 소프트 소거 테스트는 소거 모드를 사용하여 수행된다.
하지만, 본 발명자는 소거 모드를 이용하는 것이 소프트 소거를 충분하게 재현할 수 있는 최적의 방법이 아님을 발견하였다. 도 l에 도시된 바와 같이, WORDO이 선택되면, 방해된 메모리 셀(M4)은 도통 상태로 된다. 그러므로, 소스 바이어스 전압(VBIAS)은 또한 방해된 메모리 셀(M4)을 통해 무방해된 메모리 셀(M8)의 드레인(D)에 인가된다. 특히, 무방해된 메모리 셀(M8)이 소프트 소거 상태인 경우에, 실제로 소스 바이어스 전압(VBIAS)이 아래의 표에 나타낸 바와 같이 메모리 셀(M8)의 상기 소스와 드레인에 인가된다.
표
Figure pat00001
그러므로, 전계는 제어 게이트(CG)와 소스(S) 사이에서뿐만 아니라, 제어 게이트(CG)와 드레인(D) 사이에서도 발생되며, 따라서, 상기 플로팅 게이트에 축적된 전하가 소스(S)와 드레인(D)으로 터널링된다. 환언하면, 드레인(D)이 개방된 상태에서 소스 바이어스 전압(Vbias)이 소스(S)에 인가되는 소거 모드는 소프트 소거를 정확하게 재현할 수 없다. 이는 정확한 소스 바이어스 전압(VBIAS)이 종래 소프트 소거 테스트에 의해 얻어질 수 없음을 의미한다.
또한, 도 1에 도시된 종래 비휘발성 메모리에서, 방해된 셀이 도통되면 소스와 드레인의 전압 각각이 소스 바이어스 전압으로 증가하기 때문에, 기록 방해 감소가 달성된다. 하지만, 상기 메모리 셀은 그 임계 전압 때문에 도통 상태로 될 수없는 경우가 있다. 이 경우 충분한 기록 방해 감소를 달성할 수 없다.
본 발명의 목적은 데이터를 안정적이고 신뢰성 있게 유지할 수 있는 비휘발성 메모리 및 그 제어 방법을 제공하는데 있다.
본 발명의 다른 목적은 정확한 소프트 소거 테스트와 충분한 기록 방해 감소를 달성할 수 있는 비휘발성 매모리 및 그 제어 방법을 제공하는데 있다.
도 1은 종래 비휘발성 메모리를 보인 개략적인 회로도.
도 2는 본 발명의 제 1 실시예에 따른 비휘발성 메모리의 셀 어레이 블록을 보인 회로도.
도 3은 도 2의 제 1 실시예에 따라 내부에 복수의 셀 어레이 블록을 가지고 있는 비휘발성 메모리를 보인 개략적인 회로도.
도 4는 도 2의 제 1 실시예의 소스 바이어스 제어기의 상세 회로를 보인 회로도.
도 5는 도 2의 제 1 실시예의 드레인 바이어스 회로의 상세 회로를 보인 회로도.
도 6은 본 발명의 제 2 실시예에 따른 비휘발성 메모리의 셀 어레이 블록을 보인 회로도.
도 7은 도 6의 제 2 실시예의 바이어스 회로의 상세 회로를 보인 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
101 : X 선택기 102 : Y 선택기
103 : 드레인 바이어스 회로 104 : 소스 바이어스 제어기
본 발명에 따라, 비휘발성 메모리는 복수의 셀 블록을 포함하고, 셀 블록 각각은 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀로 구성된다. 비휘발성 메모리 셀 각각에는 소스, 드레인, 제어 게이트 및 플로팅 게이트가 있다. 상기 비휘발성 메모리는 또한 셀 블록내 비휘발성 메모리 셀 각각의 소스에 제1 바이어스 전압을, 드레인에 제 2 바이어스 전압을 동시에 인가할 수 있는 바이어스 제어기를 포함한다. 상기 바이어스 제어기는 비휘발성 메모리 셀 각각의 소스와 드레인에 제 1 바이어스 전압을 동시에 인가하는 것이 바람직하다.
상기 제 1 및 제 2 바이어스 전압이 비휘발성 메모리 셀 각각의 소스와 드레인에 각각 인가되므로, 상기 소프트 소거 테스트는 제어 게이트와 소스사이에서 뿐만 아니라 제어 게이트와 드레인 사이에서도 전계가 발생되는 실제와 근접한 상태에서 수행된다. 그러므로, 실제 소프트 소거가 정확하게 재현될 수 있고, 따라서 최적의 소스 바이어스 전압이 얻어질 수 있다.
또한, 상기 제 1 및 제 2 바이어스 전압이 기록 방해된 메모리 셀 각각의 소스와 드레인에 각각 인가된다. 그러므로, 상기 메모리 셀이 온 상태인지 여부와 관계없이 기록 방해가 효과적으로 감소된다.
바람직한 실시예의 상세한 설명
제 1 실시예
도 2는 본 발명의 제 1 실시예에 따라 비휘발성 메모리에 포함된 복수의 셀 어레이 블록 중 하나를 도시한다. 셀 어레이 블록 각각은 n × m 개의 메모리 셀(M11-M1m, M2l-M2m‥, Mn1-Mnm) 어레이를 포함하고, 셀 각각에는 소스, 드레인, 플로팅 게이트 및 제어 게이트가 있다. X 선택기(101)는 워드 라인(Wl-Wn)에 접속되어, 주소 데이터에 따라 워드 라인(W1-Wn) 중 하나를 선택하며, 또한 소프트 소거 테스트 제어 신호(TSE)에 따라 모든 워드 라인을 선택하여 접지시킨다. Y 선택기(102)는 비트 라인(Dl-Dm)에 접속되어, 주소 데이터에 따라 비트 라인(Dl-Dm) 중 하나를 선택하고, 또한 소프트 소거 테스트 제어 신호(TSE)에 따라 모든 비트 라인(Dl-Dm)을 선택하여 개방 상태로 설정한다. 또한, 드레인 바이어스 회로(103)가 비트 라인(Dl-Dm)에 접속되어, 소프트 소거 테스트 제어 신호(TSE)에 따라 상기 소스 바이어스 라인(SL)상의 제어 전압(VCTRL)을 모든 비트 라인(Dl-Dm)에 인가한다. 각 메모리 셀(Mil-Mim)(i=1, 2…, n) 라인의 제어 게이트는 대응 워드 라인(Wi)에 공통 접속된다. 각 메모리 셀(Mlj-Mnj)(j=1,2…,m) 라인의 드레인은 대응 비트 라인(Dj)에 공통 접속된다. 그리고, 모든 메모리 셀의 소스는 소스 바이어스 라인(SL)에 공통 접속되고, 이 소스 바이어스 라인은 소스 바이어스제어기(104)의 소스 바이어스 출력 단자(SB)에 접속된다. 상기 소스 바이어스 제어기(104)는 소스 소거 테스트 제어 신호(TSE), 소거 제어 신호(TER), 블록 선택 신호(BLK), 및 기록 제어 신호(TPG)에 따라서 제어 전압(VCTRL)을 상기 소스 바이어스 라인(SL)에 인가한다.
도 3에 도시된 바와 같이, 비휘발성 메모리는 도 2에 도시된 회로 구조를 갖는 복수의 셀 어레이 블록(MCA1, MCA2, …)으로 구성된다. 셀 어레이 블록 각각의 워드 라인(Wl-Wn)은 상기 X 디코더(101)에 공통 접속된다. 셀 어레이 블록 각각의 비트 라인(Dl-Dm)은 Y 선택기(102)에 접속되고, Y 선택기(102)는 주소 데이터에 따라 모든 비트 라인 중 하나를 선택하고, 또한 소프트 소거 테스트 제어 신호(TSE)에 따라 상기 비트 라인(Dl-Dm)을 선택하여 개방 상태로 설정한다. 또한, 셀 어레이 블록 각각의 비트 라인(Dl-Dm)은 대응하는 드레인 바이어스 회로(DBC)(103)에 접속되고, 셀 어레이 블록 각각의 모든 소스는 대응하는 소스 바이어스 라인(SL)을 통해 대응 소스 바이어스 제어기(SBC)(104)에 접속된다. 소스 바이어스 제어기 각각 (SEC1, SBC2, …)은, 소프트 소거 테스트 제어 신호(TSE), 블록 선택 신호(BLK1, BLK2, …)에 따라서 적절한 소스 바이어스 전압을 소스 바이어스 라인(SL1, SL2, …)을 통해 셀 어레이 블록(MCA1, MCA2, …)으로 출력한다.
도 2 및 도 3에 도시된 비휘발성 메모리에서, 상기 소프트 소거 테스트 제어 신호(TSE)가 수신되면, 셀 어레이 블록 각각의 소스 바이어스 제어기(SBC)와 드레인바이어스 회로(DBC)는 그 셀 어레이 블록에 포함되어 있는 모든 메모리 셀의 소스와 드레인에 적절한 소스 바이어스 전압(VBIAS)을 각각 인가한다.
도 4는 도 2 및 도 3의 소스 바이어스 제어기(104)의 상세한 회로도를 예시한다. 기록 제어 신호(TPG)는 인버터(301)를 통해 수신된다. NOR 회로(302)는 블록 선택 신호(BLK)와 반전된 기록 제어 신호를 수신한다. NOR 회로(303)는 상기 NOR 회로(302)의 출력, 소프트 소거 테스트 제어 신호(TSE), 및 소거 제어 신호(TER)을 입력받는다. 상기 NOR 회로(302)의 출력은 또한 드레인 바이어스 회로(103)의 제어 신호(Sl)로서 출력된다. 상기 NOR 회로(303)의 출력은 인버터(304)에 의해 반전되고, 인버터(3O5)에 의해 재반전된다. 상기 인버터(304, 305)의 출력 각각은 전압 변환기(309)로 출력되고, 또한 인버터(305)의 출력은 N채널 트랜지스터(313)의 게이트에 인가된다.
NOR 회로(306)는 소프트 소거 테스트 제어 신호(TSE)와 소거 제어 신호(TER)를 입력받는다. NOR 회로(306)의 출력은 인버터(307)에 의해 반전되고, 인버터(308)에 의해 재반전된다. 인버터(307, 308)의 출력 각각은 전압 변환기(3l0)의 입력 게이트에 인가된다. 전압 변환기(310)의 출력은 P채널 트랜지스터(311)의 게이트에 인가되고, 그 트랜지스터(311)의 소스에는 전압(VPP)이 인가된다. N 채널 트랜지스터(312)의 게이트에는 NOR 회로(302)의 출력이 인가되고, 그 트랜지스터(312)의 소스에는 소정의 소스 바이어스 전압(VSB)이 인가된다. P채널 트랜지스터(311)와 N 채널 트랜지스터(312)의 드레인은 P채널 트랜지스터(314)의 소스에 공통 접속된다. P 채널 트랜지스터(314)의 게이트는 또한 상기 전압 변환기(309)의 출력을 입력받고, 그 드레인은 소스 바이어스 출력 단자(SB)와 N채널 트랜지스터(313)의 드레인에 접속된다.
도 5는 OR 회로(400)와 일군의 N 채널 트랜지스터(401-4Om)로 구성된 드레인바이어스 회로(103)를 도시한다. OR 회로(400)는 소프트 소거 테스트 제어 신호(TSE)와 소스 바이어스 제어기(SBC; 104)로부터 수신된 제어 신호(S1)를 입력받아, OR 연산된 출력을 이들 트랜지스터(401-40m)의 모든 게이트에 인가한다. 트랜지스터(401-40m)의 소스는 소스 바이어스 제어기(104)의 소스 바이어스 출력 단자(SB)에 공통 접속된다. 트랜지스터(401-40m)의 각 드레인은 비트 라인(Dl-Dm)에 접속된다.
도 2 내지 5에 도시된 회로를 구비한 비휘발성 메모리는, 드레인 바이어스 회로(103)와 소스 바이어스 제어기(104)를 이용하여, 셀 어레이 블록의 소스와 드레인에 적절한 바이어스 전압을 동시에 인가할 수 있다. 그러므로, 정확한 소프트 소거 테스트가 수행되어 최적의 소스 바이어스 전압(VSB)이 결정될 수 있고, 또한 이하 설명되는 바와 같이, 충분한 기록 방해 감소가 달성될 수 있다.
소프트 소거 테스트 동작
셀 어레이 블록에 대한 소프트 소거 테스트가 개시되면, 외부 제어기(도시되지 않음)는 소프트 소거 테스트 제어 신호(TSE)를 하이 전압 레벨(여기서는, 5V)로설정하고, 기록 제어 신호(TPG), 소거 제어 신호(TER) 및 블록 선택 신호(BLK)를 로우 전압 레벨로 설정한다. 그러므로, 상기 셀 어레이 블록은 비선택 상태가 된다.
상기 소프트 소거 테스트 제어 신호(TSE)가 하이인 상태에서, X 디코더(101)는 접지 전압(OV)을 모든 워드 라인(Wl-Wn)에 인가하고, Y 선택기(102)는 모든 비트 라인(Dl-Dm)을 개방 상태로, 즉 비선택 상태로 설정한다. 기록 제어 신호(TPG)가 로우이므로, NOR 회로(302)의 출력도 또한 로우이고, 따라서 N 채널 트랜지스터(312)는 오프된다. 소프트 소거 테스트 제어 신호(TSE)가 하이므로, NOR 회로(303)의 출력은 로우이며, 따라서 N 채널 트랜지스터(313)는 오프되고, P 채널 트랜지스터(314)는 온된다. 또한, 상기 NOR 회로(306)의 출력 역시 로우이므로, P 채널 트랜지스터(311)는 온되고, N 채널 트랜지스터(312)는 오프된다. 그러므로, 전압(VPP)이 소스 바이어스 출력 단자(SB)상에 나타나고, 셀 어레이 블록내 모든 메모리 셀의 소스와, 드레인 바이어스 회로(103)에 접속된 소스 바이어스 라인(SL)에 인가된다.
소프트 소거 테스트 제어 신호(TSE)가 하이이므로, 상기 N 채널 트랜지스터(401-4Om)는 온된다. 그러므로, 소스 바이어스 제어기(104)에서 수신된 기록/소거 전압(VPP)이 모든 비트 라인(Dl-Dm)에 공급되며, 따라서 전압(VPP)은 모든 메모리 셀(Mll-Mnm)의 드레인에 인가된다.
이러한 바이어스 상태에서, 소프트 소거 테스트가 수행된다. 환언하면, 소프트 소거 테스트는, 소스 바이어스 전압이 메모리 셀 각각의 소스와 드레인에 인가되어, 전계가 제어 게이트와 소스 사이 및 제어 게이트와 드레인 사이에서 발생하는, 실제와 근접한 상태에서 수행된다. 따라서, 실제 소프트 소거가 소프트 소거 테스트에 의해 정확하게 재현되어, 최적의 소스 바이어스 전압(VBIAS)이 얻어질 수 있다. 특히, 상기 전압(VPP)은 가변이므로, 전압(VPP)을 변화시키면서 소프트 소거 테스트를 수행하여, 최적의 소스 바이어스 전압(VBIAS)을 쉽게 얻을 수 있다. 비휘발성 메모리 칩에서, 최적의 소스 바이어스 전압(VBIAS)이 소스 바이어스 전압(VSB)으로 설정되고, 소정의 전압이 기록/소거 전압(VPP)으로 설정된다.
기록 방해 감소
데이터가 도 3에 도시된 MCAl의 메모리 셀(M11)에 기록된다고 하면, 기록 제어 신호(TPG)와 블록 선택 신호(BLK1)는 하이로 된다. 그러므로, NOR 회로(302)의 출력은 로우로 되고, 이에 따라 N 채널 트랜지스터(312)가 오프된다. 소프트 소거 테스트 제어 신호(TSE)와 소거 제어 신호(TER)가 모두 로우이므로, NOR 회로(303)의 출력이 하이로 되며, 따라서 V 채널 트랜지스터(313)가 온되고, P 채널 트랜지스터(314)가 오프된다. 그러므로, 접지 전압이 소스 바이어스 출력 단자(SB)상에 나타나고, 이에 따라 소스 바이어스 라인(SL)은 접지 전압으로 설정된다. 환언하면, 셀 어레이 블록내 모든 메모리 셀의 소스가 접지된다. 하지만, 소프트 소거 테스트 제어 신호(TSE)가 로우이므로, 드레인 바이어스 회로(103)는 소스 바이어스 출력 단자(SB)와 비트 라인(Dl-Dm)을 전기적으로 분리시킨다. 이 상태에서, X 디코더(101)는 다른 워드 라인을 접지한 상태로 워드 라인(Wl)에만 고전압을 인가하여, Y 선택기(102)는 다른 비트 라인을 개방한 상태로 비트 라인(Dl)에만 데이터 전압을 인가한다.
한편, 다른 셀 어레이 블록(MCA2)의 경우에, 상기 기록 제어 신호(TFG)는 하이로 되고, 상기 블록 선택 신호(BLK2)는 로우로 되어, 비선택 상태가 된다. 그러므로, NOR 회로(302)의 출력은 하이이고, 이에 따라 N 채널 트랜지스터(312)가 온된다. 소프트 소거 테스트 제어 신호(TSE)와 소거 제어 신호(TER)는 로우이므로, NOR 회로(306)의 출력은 하이이고, 따라서 P 채널 트랜지스터(311)는 오프된다. 또한, NOR 회로(303)의 출력이 로우이므로, P 채널 트랜지스터(314)는 온되고 N 채널 트랜지스터(313)는 오프된다. 그러므로, 소프트 소거 테스트에 의해 최적으로 결정된 소스 바이어스 전압(VSB)이 소스 바이어스 출력 단자(SB)상에 나타난다. 환언하면, 소스 바이어스 전압(VSB)이 비선택된 셀 어레이 블록(MCA2)내 모든 메모리 셀의 소스와 드레인에 인가된다. 소스 바이어스 전압(VSB)이 메모리 셀 각각의 소스와 드레인에 인가되므로, 메모리 셀 각각이 온 상태인지 여부와 관계없이, 기록 방해가 효과적으로 감소될 수 있다.
소거 동작의 경우에, 소거 제어 신호(TER)가 하이로 된다. 그러므로, P 채널트랜지스터(311, 314)는 온되고, N 채널 트랜지스터(312, 313)는 오프되며, 따라서 소거 전압(VPP)이 소스 바이어스 출력 단자(SB)상에 나타난다.
제 2 실시예
도 6은 본 발명의 제 2 실시예에 따른 비휘발성 메모리에 포함되는 복수의 셀 어레이 블록 중 하나를 도시한다. 도 6의 회로 소자 중 도 2의 회로 소자와 유사한 소자에 대하여 동일한 참조 부호로 표시하고, 이들의 설명을 생략한다. 이 실시예에서, 비휘발성 메모리에는 셀 어레이 블록 각각마다 비트 라인 전압 제어기(201)가 있다. 비트 라인 전압 제어기(201)는 Y 선택기(102)에 제어된 비트 라인 전압을 출력하고, 이 Y 선택기(102)는 이 제어된 비트 라인 전압을 선택된 비트 라인 또는 모든 비트 라인에 인가한다.
도 7은 도 6의 비트 라인 전압 제어기(201)의 상세한 회로를 예시한다. 반전된 기록 데이터인 반전 데이터(BDATA), 기록 제어 신호(TPG) 및 블록 선택 신호(BLK)가 NAND 회로(600)에 입력되고, 이 NAND 회로(600)의 출력은 인버터(601)에 의해 반전되고, 또한 인버터(602)에 의해 재반전된다. 인버터(600, 601) 각각의 출력은 전압 변환기(605)의 입력 게이트로 출력된다. NOR 회로(604)는 인버터(603)에 의해 반전된 기록 제어 신호(TPG)와 블록 선택 신호(BLK)를 입력받는다.
전압 변환기(605)의 출력은 N 채널 트랜지스터(606)의 게이트에 인가되고, 이 트랜지스터(606)의 소스에는 기록 드레인 전압(VPG)이 인가된다. NOR 회로(604)의 출력은 N 채널 트랜지스터(607)의 게이트에 인가되고, 이 트랜지스터(607)의 소스에는 소스 바이어스 전압(VSB)이 인가된다. 그리고, 소프트 소거 테스트 제어 신호(TSE)가 N 채널 트랜지스터(608)의 게이트에 인가되고, 이 트랜지스터(608)의 소스에는 기록/소거 전압(VPP)이 인가된다. N 채널 트랜지스터(606-608)의 드레인은 비트 라인 전압 출력 단자(BB)에 접속된다.
소프트 소거 테스트 동작
소프트 소거 테스트가 시작되면, 외부 제어기(도시되지 않음)는 소프트 소거 테스트 제어 신호(TSE)를 하이 전압 레벨(여기서는, 5V)로 설정하고, 기록 제어 신호(TPG)와 블록 선택 신호(BLK)를 로우 전압 레벨로 설정한다. 반전된 데이터(BDATA)는 하이이다.
소프트 소거 테스트 제어 신호(TSE)가 하이인 상태에서, X 디코더(101)는 접지 전압(OV)을 모든 워드 라인(Wl-Wn)에 인가하고, Y 선택기(102)는 모든 비트 라인(Dl-Dm)을 선택한다. 기록 제어 신호(TPG)가 로우이므로, NOR 회로(604)의 출력 또한 로우이고, 따라서 N 채널 트랜지스터(607)는 오프된다. 반전된 데이터(BDATA)가 하이이므로, NAND 회로(600)의 출력도 하이이며, 따라서 N 채널 트랜지스터(606)가 오프이다. 소프트 소거 테스트 제어 신호(TSE)가 하이이므로, N 채널 트랜지스터(608)가 온이다. 그러므로, 전압(VPP)이 비트 라인 전압 출력 단자(BB)상에 나타나고, Y 선택기(102)를 통해 모든 메모리 셀의 드레인에 인가된다.
이전에 설명한 바와 같이, 소스 바이어스 제어기(104)는 소스 바이어스 출력 단자(SB)에 전압(VPP)을 출력하고, 이 전압(VPP)은 셀 어레이 블록내 모든 메모리 셀의 소스와 접속된 소스 바이어스 라인(SL)에 인가된다. 그러므로, 소프트 소거 테스트는, 메모리 셀 각각의 소스와 드레인 모두에 소스 바이어스 전압이 인가되고 따라서 전계가 제어 게이트와 소스 사이 및 제어 게이트와 드레인 사이에서 발생하는, 실제와 근접한 상태에서 수행된다. 환언하면, 상기 제 2 실시예는 도 2 내지 도 5에 도시된 제 1 실시예와 유사한 이점을 얻을 수 있다.
기록 방해 감소
도 3에 도시된 바와 같이, 데이터 '0'이 상기 MCA1의 상기 메모리셀(M11)에 기록되는 경우를 가정하면, 기록 제어 신호(TPG)와 블록 선택 신호(BLKl)는 하이로 된다. 그러므로, 상기 NOR 회로(604)의 출력은 로우이고, 따라서 N 채널 트랜지스터(607)는 오프이며, NAND 회로(600)의 출력은 로우이고, N 채널 트랜지스터(606)가 온이 된다. 따라서, 기록 제어 신호(TPG)가 비트 라인 전압 출력 단자(BB)상에 나타나고, 선택된 비트 라인(Dl)에 인가된다. 이전에 설명한 바와 같이, 소스 바이어스 제어기(104)는 소스 바이어스 출력 단자(SB)로 접지 전압을 출력하며, 이에 따라 소스 바이어스 라인(SL)이 접지 전압으로 설정된다. 환언하면, 셀 어레이 블록내 모든 메모리 셀의 소스가 접지된다. 그리고 X 디코더(101)는 다른 워드 라인은 접지한 상태로 워드 라인(Wl)에만 고전압을 인가하고, 따라서 메모리셀(M11)에데이터가 기록된다.
한편, 다른 셀 어레이 블록(MCA2)의 경우에, 기록 제어 신호(TPG)는 하이로 되고, 블록 선택 신호(BLK2)는 로우로 되어, 블록(MCA2)은 비선택 상태로 된다. 그러므로, NOR 회로(604)의 출력이 하이이고, 따라서 N 채널 트랜지스터(607)가 온되며, 또한 NAND 회로(600)의 출력이 하이이고, 따라서 N 채널 트랜지스티(606)는 오프된다. 소프트 소거 테스트 제어 신호(TSE)는 로우이므로, N 채널 트랜지스터(608)도 또한 오프이다. 그러므로, 소프트 소거 테스트에 의해 최적으로 결정되었던 소스 바이어스 전압(VSE)이 비트 라인 전압 출력 단자(BB)상에서 나타난다.
바꾸어 말하면, 소스 바이어스 전압(VSB)이 비선택된 셀 어레이 블록(MCA2)내 모든 메모리 셀의 소스와 드레인에 인가된다. 소스 바이어스 전압(VSB)이 메모리 셀 각각의 소스와 드레인 모두에 인가되므로, 기록 방해는 메모리 셀 각각이 온 상태인지 여부와 관계없이 효과적으로 감소될 수 있다.

Claims (13)

  1. 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀-여기서 비휘발성 메모리 셀 각각은 소스, 드레인 및 제어 게이트를 구비함-을 각각 구비한 복수의 셀 블록; 및
    데이터 기록을 위해 선택된 셀 블록을 제외한 나머지 셀 블록들에 포함된 비휘발성 메모리 셀 각각의 소스와 드레인에 제 1 바이어스 전압과 제 2 바이어스 전압을 동시에 각각 인가하는 바이어스 제어기를 포함하는, 비휘발성 메모리.
  2. 제 1 항에 있어서,
    셀 블록 각각에서, 상기 비휘발성 메모리 셀들의 소스들은 소스 바이어스 라인에 접속되고, 드레인들은 그룹들을 이루어 비트 라인들에 각각 접속되는, 비휘발성 메모리.
  3. 제 2 항에 있어서, 상기 바이어스 제어기가,
    상기 제 1 바이어스 전압을 상기 소스 바이어스 라인에 인가하는 소스 바이어스 제어기; 및
    상기 제 1 바이어스 전압이 상기 소스 바이어스 라인에 인가될 때 상기 제 2 바이어스 전압을 상기 비트 라인들에 인가하는 드레인 바이어스 제어기를 구비한, 비휘발성 메모리.
  4. 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀-여기서 비휘발성 메모리 셀 각각은 소스, 드레인 및 제어 게이트를 구비하고, 상기 비휘발성 메모리 셀들의 소스들은 소스 바이어스 라인에 접속되고, 드레인들은 열을 지어 비트 라인들에 각각 접속되고, 제어 게이트들은 행을 지어 워드 라인들에 각각 접속되고, 상기 워드 라인들은 복수의 셀 블록간에 공유됨-을 각각 구비한 복수의 셀 블록;
    상기 워드 라인 각각의 전압을 제어하는 워드 라인 제어기;
    상기 비트 라인 각각의 전압을 제어하는 비트 라인 제어기; 및
    데이터 기록을 위해 선택된 셀 블록을 제외한 나머지 셀 블록 각각의 상기 소스 바이어스 라인에는 제 1 바이어스 전압을, 상기 비트 라인들에는 제 2 바이어스 전압을 동시에 인가하는 바이어스 제어기를 구비한, 비휘발성 메모리.
  5. 제 4 항에 있어서, 상기 바이어스 제어기가,
    상기 제 1 바이어스 전압을 상기 소스 바이어스 라인에 인가하는 소스 바이어스 제어기; 및
    데이터 기록을 위해 선택된 셀 블록을 제외한 나머지 셀 블록 각각의 상기 소스 바이어스 라인에 상기 제 1 바이어스 전압이 인가될 때, 상기 제 2 바이어스 전압을 상기 비트 라인들에 인가하는 드레인 바이어스 제어기를 구비한, 비휘발성 메모리.
  6. 제 5 항에 있어서,
    상기 드레인 바이어스 제어기가 상기 비트 라인들애 각각 접속된 복수의 스위치를 구비하고,
    상기 스위치들은, 데이터 기록을 위해 선택된 셀 블록을 제외한 나머지 셀 블록 각각의 상기 소스 바이어스 라인에 상기 제 1 바이어스 전압이 인가될 때, 상기 제 1 바이어스 전압을 상기 비트 라인들에 전달하는, 비휘발성 메모리.
  7. 전기적으로 재기록 가능한 복수의 비휘발성 메모리 셀-여기서 비휘발성 메모리 셀 각각은 소스, 드레인, 제어 게이트 및 플로팅 게이트를 구비하고, 상기 비휘발성 메모리 셀들의 소스들은 소스 바이어스 라인에 접속되고, 드레인들은 열을 지어 비트 라인들에 각각 접속되고, 제어 게이트들은 행을 지어 워드 라인들에 각각 접속되고, 상기 워드 라인들은 상기 셀 블록간에 공유됨-을 각각 구비한 복수의 셀 블록을 포함하는 비휘발성 메모리를 제어하는 방법에 있어서,
    선택된 셀 블록의 비휘발성 메모리 셀에 데이터를 기록하기 위해, 상기 셀 블록들로부터 하나의 셀 블록을 선택하는 단계;
    상기 선택된 셀 블록을 제외한 나머지 셀 블록 각각의 소스 바이어스 라인에 제 1 바이어스 전압을 인가하는 단계;
    상기 제 1 바이어스 전압이 상기 소스 바이어스 라인에 인가될 때, 상기 선택된 셀 블록을 제외한 나머지 셀 블록 각각의 비트 라인에 제 2 바이어스 전압을 인가하는 단계를 포함하는, 비휘발성 메모리 제어 방법.
  8. 제 7 항에 있어서,
    상기 제 1 바이어스 전압이 셀 블록 각각의 소스 바이어스 라인과 비트 라인에 동시에 인가되는, 비휘발성 메모리 제어 방법.
  9. 제 7 항에 있어서,
    상기 제 1 바이어스 전압은, 셀 블록 각각의 소스 바이어스 라인과 비트 라인에 가변 바이어스 전압이 인가된 바이어스 상태에서 수행되는 소프트 소거 테스트에 의해 결정되는, 비휘발성 메모리 제어 방법.
  10. 제 1 항에 있어서,
    상기 제 1 바이어스 전압은, 셀 블록내 비휘발성 메모리 셀 각각의 소스와 드레인에 가변 바이어스 전압이 인가된 바이어스 상태에서 수행되는 소프트 소거 테스트에 의해 결정되는, 비휘발성 메모리.
  11. 제 4 항에 있어서,
    상기 제 1 바이어스 전압은, 셀 블록 각각의 소스 바이어스 라인과 비트 라인에 가변 바이어스 전압이 인가된 바이어스 상태에서 수행되는 소프트 소거 테스트에 의해 결정되는, 비휘발성 메모리.
  12. 제 1 항에 있어서,
    상기 바이어스 제어기가, 데이터 기록을 위해 선택된 셀 블록을 제외한 나머지 셀 블록들에 포함된 비휘발성 메모리 셀 각각의 소스 및 드레인에 상기 제 1 바이어스 전압을 동시에 인가하는, 비휘발성 메모리.
  13. 제 5 항에 있어서,
    상기 드레인 바이어스 제어기가 상기 비트 라인 제어기에 상기 제 1 바이어스 전압을 출력하고,
    상기 비트 라인 제어기는, 데이터 기록을 위해 선택된 셀 블록을 제외한 나머지 셀 블록 각각의 상기 소스 바이어스 라인에 상기 제 1 바이어스 전압이 인가될 때, 상기 제 1 바이어스 전압을 상기 비트 라인에 인가하는, 비휘발성 메모리.
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