KR100277600B1

KR100277600B1 - 비휘발성 반도체 기억 장치

Info

Publication number: KR100277600B1
Application number: KR1019980011286A
Authority: KR
Inventors: 히로유끼 고바따께
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1997-04-01
Filing date: 1998-03-31
Publication date: 2001-01-15
Also published as: EP0869509A3; EP0869509A2; KR19980080956A; JP2964982B2; JPH10275487A; US5880995A

Abstract

드레인 방해 현상을 방지하기 위한 전압을 제공하는 전원 및 배선을 사용하지 않는다.

블록 선택 신호는 선택 워드선을 포함하는 블록에 대응하는 블록 디코더 (3a, 3b) 로부터 출력된다. 메모리 셀 어레이 (1)에서, 선택 워드선을 각각 포함하는 블록 (1a, 1b) 의 트랜지스터 (Q0 내지 Qm) 는 턴온되고 선택 블록의 보조 비트선 (SB0 내지 SBm) 은 주비트선 (B0 내지 Bm) 에 접속된다. 프리디코더 (2)의 출력중에서, 데이터 판독 또는 기록시 선택 워드선에 대응하는 출력으로부터 포지티브 전압이 출력되고 데이터 소거시 네가티브 전압이 출력된다. 메인 디코더에서, 선택 블록에 대응하는 트랜지스터 (Q11, Q12) 가 턴온되고, 선택 워드선에는 포지티브 또는 네가티브 전압이 출력되고, 비선택 워드선에는 0V 가 출력된다.

Description

비휘발성 반도체 기억 장치

본 발명은 전기적 소거가능한 프로그래머블 비휘발성 반도체 기억 장치 (플래쉬 EEPROM) 에 관한 것이다.

플래쉬 EEPROM 은, 데이터가 채널 열전자에 의해 기입되고 파울러-노드하임 (Folwer-Nordheim) 터널 전류에 의해 소거되며 스택 구조를 갖는 메모리 셀 트랜지스터를 갖는다. 이러한 형태의 메모리는 데이터를 기입하거나 소거할 때 워드선을 선택하는 X(행) 디코더를 필요로 한다. 그러나, 종래의 플래쉬 EEPROM 에서의 데이터 소거는 모든 비트의 일괄 소거를 전제로 하므로, 작은 단위로 블록을 소거할 수 없다. 그러므로, 작은 단위로 블록을 소거하기 위한 메모리가 제안되었다 (일본 특개평 6-215591).

도 5a 는 일본 특개평 6-215591 에 개시된 플래쉬 EEPROM 의 블록도이고, 도 5b 는 플래쉬 EEPROM 의 X 디코더 블록도이다.

플래쉬 EEPROM 은 메모리 셀 트랜지스터 (M00 내지 M11) 이 매트릭스 형상으로 배열된 메모리 셀 어레이 (41), 각행의 메모리 셀 트랜지스터의 제어 게이트에 공통으로 접속된 워드선 (W0 및 W1), 각열의 메모리 셀 트랜지스터의 드레인에 접속된 비트선 (B0 및 B1), 외부 장치로부터 공급된 X 어드레스에 따라 소정의 워드선을 선택하는 X 디코더 (42), 및 외부 장치로부터 공급된 Y 어드레스에 따라 소정의 비트선을 선택하는 Y 디코더 (43)를 구비한다.

X 디코더 (42) 는 프리디코더 회로 (도면표시생략), NAND 게이트 (G41), NAND 게이트 (G41) 의 출력 신호를 반전하는 인버터 게이트 (IV41), 및 각 워드선에 각각 제공된 2 개의 트랜스퍼 게이트 (T1 및 T2)를 구비한다. 또한, 트랜스퍼 게이트 (T1) 는 N 채널 MOS 트랜지스터 (Q41) 와 P 채널 MOS 트랜지스터 (Q42)를 구비하고, 트랜스퍼 게이트 (T2) 는 N 채널 MOS 트랜지스터 (Q43) 와 P 채널 MOS 트랜지스터 (Q44)를 구비한다. 또한, NAND 게이트 (G41) 와 인버터 게이트 (IV41) 는 소정수의 워드선마다에 설치되어 있다.

프리디코더 회로의 출력 (A0 및 A1)에서, 데이터의 판독 또는 기입시에는 포지티브 전압 (데이터 판독을 위한 5V 또는 데이터 기입을 위한 12V) 이 선택 워드선에 대응하는 출력으로부터 출력되고, 데이터의 소거시에는 -10 V 가 출력된다. 또한, 데이터의 판독 또는 기입시에는, 비선택 워드선에 대응하는 출력으로부터 O V 가 출력되고, 데이터의 소거시에는, 3V 가 출력된다.

또한, 데이터의 소거시에는 전원 (도면표시생략) 으로부터 트랜지스터 (Q43 및 Q44) 의 소오스에 공급된 전압 (VWL) 은 3V 가 되고, 데이터의 소거이외의 시간에는 0V 가 된다.

상기 메모리의 경우, 선택 워드선을 포함하는 블록의 모든 NAND 게이트 (G41) 에 H 레벨 신호가 입력되므로, 블록의 인버터 게이트 (IV41) 의 출력 신호는 "H" 레벨이 된다. 그로 인해, 트랜스퍼 게이트 (T1 및 T2) 중의 T1 이 턴온된다.

또한, 비선택 워드선을 포함하는 블록의 모든 NAND 게이트 (G41) 에 L 레벨 신호가 입력되므로, 블록의 인버터 게이트 (IV41) 의 출력 신호는 "L" 레벨이 된다. 그로 인해, 트랜스퍼 게이트 (T1 및 T2) 중의 T2 가 턴온된다.

그러므로, 데이터가 판독되거나 기입될때, 프리디코더 회로로부터 공급된 포지티브 전압 (데이터 판독을 위한 5V 또는 데이터 기입을 위한 12V) 가 트랜스퍼 게이트 (T1)를 통해 선택 워드선에 출력되고 프리디코더 또는 내부 전원으로부터 공급된 0V 가 트랜스퍼 게이트 (T1 또는 T2)를 통해 비선택 워드선에 출력된다.

또한, 데이터가 소거될때, 프리디코더 회로로부터 공급된 -10V 가 트랜스퍼 (T1)를 통해 선택 워드선에 출력되거나 프리디코더 회로 또는 내부 전원으로부터 공급된 3V 는 트랜스퍼 (T1 또는 T2)를 통해 비선택 워드선에 출력된다. 그러므로, 복수의 워드선을 포함하는 블록의 데이터를 소거할 수 있다.

비선택 메모리 셀 트랜지스터의 게이트에 0V 보다 높은 전압을 인가하고 소오스와 게이트간의 전위차를 감소시키기 위하여 데이터가 소거될 때 3V 의 전압을 비선택 워드선에 공급하여 비선택 메모리 셀에 잘못된 소거 (드레인 방해 현상) 가 발생하는 것을 방지한다.

상술한 바와 같이, 종래의 플래쉬 EEPROM 은 드레인 방해 현상을 방지하기 위하여 X 디코더에 3 또는 0V 의 전압 (VWL)을 공급하는 배선이 필요하여, X 디코더는 복잡해지고 전압 (VWL)을 발생하기 위한 전원을 필요로 한다.

본 발명은 상술한 문제점을 해결하기 위한 것으로, 본 발명의 목적은 복수의 블록을 포함하고 매트릭스 형상으로 각각의 블록내에 배열된 복수의 메모리 셀 트랜지스터와, 소오스가 각 열의 메모리 셀 트랜지스터의 드레인에 공통인 보조 비트선에 접속된 복수의 N 채널 트랜지스터가 설치된 메모리 셀 어레이; 메모리 셀 어레이의 가 행의 메모리 셀 트랜지스터의 제어 게이트에 공통으로 접속된 워드선; 메모리 셀 어레이의 각 열의 N 채널 트랜지스터의 드레인에 공통으로 접속된 주비트선; 및 입력 어드레스에 따라 소정의 워드선을 선택하는 프리디코더, 입력 어드레스에 따라 소정의 블록의 N 채널 트랜지스터에 블록 선택 신호를 출력함으로써 블록을 선택하는 블록 디코더, 및 프리디코더 또는 블록 디코더의 출력에 따라 소정의 워드선을 선택하는 메인 디코더를 포함하는 X 디코더를 구비하고; 상기 메인 디코더는, 드레인이 프리디코더의 대응하는 출력에 접속되고 소오스가 대응하는 하나의 워드선에 접속되고 게이트에 각각의 워드선을 위한 블록 선택 신호가 입력되는 제 1 N 채널 트랜지스터, 드레인이 프리디코더의 대응하는 출력에 접속하고 소오스가 대응하는 하나의 워드선에 접속되고, 게이트에 블록 선택 신호의 반전 신호가 입력되는 제 1 P 채널 트랜지스터, 및 드레인이 대응하는 하나의 워드선에 접속되고 소오스가 접지되고 게이트에 각각의 워드선을 위한 블록 선택 신호의 반전 신호가 입력되는 제 2 N 채널 트랜지스터를 갖는 비휘발성 반도체 기억 장치를 제공하는 것이다.

도 1 은 본 발명의 제 1 실시예를 나타내는 플래쉬 EEPROM의 블록도.

도 2 는 본 발명의 다른 실시예를 나타내는 플래쉬 EEPROM의 블록도.

도 3 은 본 발명의 여전히 다른 실시예를 나타내는 플래쉬 EEPROM의 블록도.

도 4 는 반도체 기판상에 형성된 도 2 의 플래쉬 EEPROM 의 일부의 장치 구조를 나타내는 단면도.

도 5a 및 5b 는 종래의 플래쉬 EEPROM의 블록도와 X 디코더의 블록도.

* 도면의 주요부분에 대한 부호의 설명 *

1: 메모리 셀 어레이

2: 프리디코더 회로

3a, 3b: 블록 디코더 회로

4: 메인 디코더

5: Y 디코더

청구항 제 1 항에 서술된 바와 같이, 본 발명은 복수의 블록을 구비하고, 매트릭스 형상으로 각블록내에 배열된 복수의 메모리 셀과 소오스가 각 열의 메모리 셀 트랜지스터의 드레인에 공통인 보조 비트선에 접속된 복수의 N채널 트랜지스터가 설치된 메모리 셀 어레이; 메모리 셀 어레이의 각 행의 메모리 셀 트랜지스터의 제어 게이트에 공통으로 접속된 워드선; 메모리 셀 어레이의 각 열의 N 채널 트랜지스터의 드레인에 공통으로 접속된 주비트선; 입력 어드레스에 따라 소정의 워드선을 선택하는 프리디코더, 입력 어드레스에 따라 소정의 블록의 N 채널 트랜지스터에 블록 선택 신호를 출력함으로써 블록을 선택하는 블록 디코더, 및 프리디코더 또는 블록 디코더의 출력에 따라 소정의 워드선을 선택하는 메인 디코더를 포함하는 X 디코더를 또한 구비하고; 메인 디코더에는, 드레인이 프리디코더의 대응하는 출력에 접속되고 소오스가 대응하는 하나의 워드선에 접속되고 게이트에는 각각의 워드선을 위한 블록 선택 신호가 입력되는 제 1 N 채널 트랜지스터, 드레인이 프리디코더의 대응하는 출력에 접속되고 소오스가 대응하는 하나의 워드선에 접속되고 게이트에 블록 선택 신호의 반전 신호가 입력되는 제 1 P 채널 트랜지스터, 및 드레인이 대응하는 하나의 워드선에 접속되고 소오스가 접지되고 게이트에는 블록 선택 신호의 반전 신호가 입력되는 제 2 N 채널 트랜지스터가 설치된다.

블록 선택 신호 (VDD/VPP) 는 선택 워드선을 포함하는 블록에 대응하는 블록 디코더로부터 출력된다. 결과적으로, 선택 워드선을 포함하는 블록의 N 채널 트랜지스터는 턴온되고 선택 블록의 보조 비트선만이 주비트선에 접속된다. 포지티브 전압 (VDD) 은 데이터 판독시 프리디코더의 출력중에서 선택 워드선에 대응하는 출력으로부터 출력되고, 포지티브 전압 (VPP) 또는 네가티브 전압 (VEE) 은 데이터 기입시 출력으로부터 출력되고, 네가티브 전압 (VEE) 또는 포지티브 전압 (VPP) 은 데이터 소거시 출력으로부터 출력된다. 또한 데이터의 판독, 기입, 또는 소거시 비선택 워드선에 대응하는 출력으로부터 0V 가 출력된다. 그로 인해, 메인 디코더의 선택 워드선을 포함하는 블록에 대응하는 트랜스퍼 게이트 (제 1 N채널 트랜지스터와 제 1 P 채널 트랜지스터) 가 턴온되고, 트랜스퍼 게이트를 통해 선택 워드선에 포지티브 또는 네가티브 전압이 출력되고, 0V 가 트랜스퍼 게이트를 통해 비선택 워드선에 출력된다. 또한, 메인 디코더의 선택 워드선을 포함하지 않는 블록에 대응하는 제 2 N 채널 트랜지스터는 턴온되고 0V 가 제 2 N 채널 트랜지스터를 통해 비선택 워드선에 출력된다.

또한, 청구항 제 2 항에 서술된 바와 같이, 메인 디코더에는 드레인이 대응하는 하나의 워드선에 접속되고 소오스가 접지되고 게이트에는 각각의 워드선을 위한 블록 선택 신호가 입력되는 제 2 P 채널 트랜지스터가 설치된다.

또한, 청구항 제 3 에 서술된 바와 같이, 메인 디코더에는 각각의 워드선을 위한 블록 디코더에 입력된 어드레스의 NOR을 계산하는 NAND 게이트, NAND 게이트의 출력 신호를 반전하는 인버터 게이트, 및 드레인이 인버터 게이트의 출력에 접속되고 소오스가 대응하는 하나의 워드선에 접속되고 게이트에는 판독 모드를 나타내는 판독 신호가 입력되는 제 3 N 채널 트랜지스터가 설치된다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. 도 1 은 본 발명의 제 1 실시예를 나타내는 플래쉬 EEPROM 의 블록도이다.

반도체 기억장치는 메모리 셀 어레이 (1), 워드선 (W0 내지 Wn), 주비트선 (B0 내지 Bm), 소오스선 (SL), 외부 장치로부터 공급된 X 어드레스에 따라 소정의 워드선을 선택하는 X(행) 디코더, 및 외부 장치로부터 공급된 Y 어드레스에 따라 소정의 주비트선을 선택하는 Y(열) 디코더 (5)를 구비한다.

메모리 셀 어레이 (1) 는 복수의 블록 (1a, 1b, …)을 구비하고, 각각의 블록에 매트릭스형상으로 배열된 복수의 메모리 셀 트랜지스터 (M00 내지 Mnm)를 가지며 소오스가 각열의 메모리 셀 트랜지스터 (M00 내지 Mn0, M01 내지 Mn1, 및 MOm 내지 Mnm) 의 드레인에 공통인 보조 비트선 (SB0 내지 SBm) 에 접속된 복수의 N 채널 MOS 트랜지스터 (Q0 내지 Qm)를 포함한다.

워드선 (W0 내지 Wn) 은 각행의 메모리 셀 트랜지스터 (MOO 내지 M0m, M10 내지 M1m, 및 Mn0 내지 Mnm) 의 제어 게이트에 각각 접속된다.

또한, 각행의 메모리 셀 트랜지스터 (MOO 내지 M0m, M10 내지 M1m, 및 Mn0 내지 Mnm) 의 소오스는 소오스선 (SL) 에 접속된다.

X 디코더는 외부 장치로부터 공급된 X 어드레스에 따라 소정의 워드선을 선택하는 프리디코더 (predecoder) 회로 (2), 메모리 셀 어레이 (1) 의 블록 (1a 및 1b) 마다에 설치되는 블록 디코더 회로 (3a 및 3b), 및 프리디코더 회로 또는 블록 디코더 회로의 출력에 따라 소정의 워드선을 선택하는 메인 디코더 회로 (4) 를 구비한다.

프리디코더 회로 (2) 는 입력으로서 외부 장치로부터 공급된 X 어드레스를 사용하는 NAND 게이트 (G0 내지 Gn) 와 입력으로서 NAND 게이트 (G0 내지 Gn) 의 출력 신호를 사용하는 인버터 게이트 (IV0 내지 IVn)를 구비한다. 프리디코더 회로 (2) 의 각 출력, 즉, 인버터 게이트 (IV0 내지 IVn) 의 각 출력은 각각 워드선 (W0 내지 Wn) 에 대응한다.

블록 디코더 회로 (3a 및 3b) 는 메모리 셀 어레이 (1) 의 모든 블록 (1a 및 1b) 에 설치되고, 각 블록 디코더 회로는 입력으로서 외부 장치로부터 공급된 X 어드레스를 사용하는 NAND 게이트 (G11) 와 입력으로서 NAND 게이트 (G11) 의 출력 신호를 사용하는 인버터 게이트 (IV11)를 구비한다.

또한, 블록 디코더 회로 (3a 및 3b) 의 출력선 (게이트 (IV11) 의 출력) 은 블록 선택선 (XBa 및 XBb) 으로서 대응하는 블록 (1a 및 1b) 의 N 채널 트랜지스터 (Q0 내지 Qm) 의 게이트에 접속된다.

메인 디코더 회로 (4) 는 블록 (1a 및 1b) 에 각각 대응하는 구성단위 (4a 및 4b)를 구비하고 각각의 구성단위에는 워드선 (W0 내지 Wn) 마다에 제 1 N 채널 MOS 트랜지스터 (Q11), 제 1 P 채널 MOS 트랜지스터 (Q12) 및 제 2 N 채널 MOS 트랜지스터 (Q13) 가 설치되어 있다.

N 채널 MOS 트랜지스터 (Q11) 의 드레인은 프리디코더 회로 (2) 의 대응하는 출력에 접속되고, 그 소오스는 대응하는 하나의 워드선에 접속되고, 그 게이트는 인버터 게이트 (IV11) 의 출력 (블록 선택선) 에 접속된다.

P 채널 MOS 트랜지스터 (Q12) 의 드레인은 프리디코더 회로 (2) 의 대응하는 출력에 접속되고, 그 소오스는 대응하는 하나의 워드선에 접속되고, 그 게이트는 NAND 게이트 (G11) 의 출력에 접속된다.

또한, N 채널 MOS 트랜지스터 (Q13) 의 드레인은 대응하는 하나의 워드선에 접속되고, 그 소오스는 접지되고, 그 게이트는 NAND 게이트 (G11) 의 출력에 접속된다.

그후, 메모리 셀 어레이 (1)를 위한 판독, 기입, 및 소거 동작은 아래에 설명한다. 표 1 및 2 는 각 모드에서의 필수적인 부분의 동작 전압을 나타낸다.

각 모드에서의 동작 전압

	워드선	블록 선택선	프리디코더 출력	주비트선	소오스선
판독	VDD/0 V	VDD/0 V	VDD/0 V	1 V/개방	0 V/0 V
기입	VPP/0 V	VPP/0 V	VPP/0 V	5 V/개방	0 V/0 V
소거	VEE/0 V	VDD/0 V	VEE/0 V	개방/개방	5 V/O V

각 모드에서의 동작 전압

	VBN	VBP
판독	0 V	VDD
기입	O V	VPP
소거	VEE	VDD

표 1에서, 기호 (/) 의 좌측은 선택을 위한 전압을 나타내고 우측은 비선택을 위한 전압을 나타낸다. 또한, 표 2 의 전압 (VBN) 은 N 채널 트랜지스터 (Q11 및 Q13) 이 형성된 P 웰에 공급될 전압을 나타내고, 전압 (VBP) 은 P 채널 트랜지스터 (Q12) 가 형성된 N 웰에 공급될 전압을 나타낸다. 이들 트랜지스터는 이들 전압에 의해 인핸스먼트 모드 (enhancement mode) 에서 동작한다.

먼저, 데이터 판독 모드에서, 어드레스 발생 수단 (도면표시생략) 에 의해 프리디코더 회로 (2) 의 NAND 게이트 (G0 내지 Gn) 에 입력된 어드레스중에서 선택 워드선에 대응하는 NAND 게이트에 입력된 모든 어드레스는 "1" 로 설정된다. 그로 인해, NAND 게이트의 출력 신호는 "L" 레벨로 되고, NAND 게이트에 접속된 인버터 게이트의 출력에 포지티브 전압 (VDD) (예를 들어, 3V) 이 출력된다.

그러나, NAND 게이트 (G0 내지 Gn) 에 입력된 어드레스중에서 비선택 워드선에 대응하는 NAND 게이트에 입력된 모든 어드레스는 "0" 으로 설정된다. 그로 인해, NAND 게이트의 출력 신호는 "H" 레벨로 되고, NAND 게이트에 접속된 인버터 게이트의 출력에 0 V 가 출력된다.

그러므로, 포지티브 전압 (VDD) 이 선택 워드선에 대응하는 프리디코더 회로 (2) 의 출력에 출력되고, OV 가 비선택 워드선에 대응하는 프리디코더 회로 (2) 의 출력에 출력된다.

또한, 어드레스 발생 수단 (도면표시생략) 에 의해 블록 디코더 회로 (3a 및 3b) 에 입력된 어드레스중에서 선택 워드선을 포함하는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 에 입력된 모든 어드레스는 "1" 로 설정된다. 그로 인해, NAND 게이트 (G11) 의 출력 신호는 "L" 레벨로 되고, 게이트 (G11) 에 접속된 인버터 게이트 (IV11) 의 출력에 전압 (VDD) 이 출력된다.

그러나, 블록 디코더 회로 (3a 및 3b) 에 입력된 어드레스중에서 선택 워드선을 포함하지 않는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 에 입력된 하나 또는 그이상의 입력은 "0" 으로 설정된다. 그로 인해, NAND 게이트 (G11) 의 출력 신호는 "H" 레벨로 되고, 게이트 (G11) 에 접속된 인버터 게이트 (IV11) 의 출력에 0 V 가 출력된다.

그러므로, 블록 선택 신호로서 선택 워드선을 포함하는 블록에 대응하는 블록 선택선에 전압 (VDD) 이 출력되고, 선택 워드선을 포함하지 않는 블록에 대응하는 블록 선택선에 OV 가 출력된다.

또한, Y 디코더 (5) 는 주비트선 (B0 내지 Bm) 중에서 선택될 주비트선에 1V를 인가하여 비선택 주비트선을 개방한다. 또한, 전압 발생 수단 (도면표시생략) 에 의해 0 V 가 모든 소오스선 (SL) 에 인가된다.

선택 워드선을 포함하는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 의 출력이 "L" 레벨이 되고 블록 선택 신호가 VDD 로 설정되므로, 각각 메인 디코더 회로의 구성 단위 (4a 및 4b) 내에서 선택 워드선을 포함하는 블록에 대응하는 구성 단위인 N 채널 트랜지스터 (Q11) 와 P 채널 트랜지스터 (Q12) 가 둘다 턴온된다.

이 경우, 전압 (VDD) 은 선택 워드선에 대응하는 프리디코더 회로 (2) 의 출력에 출력되고 OV 는 비선택 워드선에 대응하는 출력에 대응한다. 그러므로, 전압 (VDD) 은 트랜지스터 (Q11, Q12) 의 드레인 및 소오스를 통해 블록의 선택 워드선에 인가되고 OV 는 비선택 워드선에 인가된다.

또한, 선택 워드선을 포함하지 않는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 의 출력이 "H" 레벨로 설정되고 블록 선택 신호가 0V 이므로, 각각 메인 디코더 회로의 구성 단위 (4a, 4b) 내에서 선택 워드선을 포함하지 않는 블록에 대응하는 구성단위인 트랜지스터 (Q11, Q12) 는 모두 턴오프되고, 각각이 구성 단위인 N 채널 트랜지스터 (Q13) 는 모두 턴온된다. 그러므로, 0V 의 접지 전압은 트랜지스터 (Q13) 의 소오스 및 드레인을 통해 블록에 대응하는 비선택 워드선에 인가된다.

또한, 전압 (VDD) 은 선택 워드선을 포함하는 블록에 대응하는 블록 선택선에 출력되고 OV 는 선택 워드선을 포함하지 않는 블록에 대응하는 블록 선택선에 출력된다. 그러므로, 메모리 셀 어레이 (1) 내에서 선택 워드선을 포함하는 블록내의 N 채널 트랜지스터 (Q0 내지 Qm) 는 턴온되고 선택 워드선을 포함하지 않는 블록내의 N 채널 트랜지스터 (Q0 내지 Qm) 은 턴오프된다.

그러므로, 선택 워드선에 의해 선택된 메모리 셀 트랜지스터의 제어 게이트 및 블록 선택선에 의해 선택된 블록내의 메모리 셀 트랜지스터 (MOO 내지 Mnm) 사이의 선택 주비트선에 인가되고, 트랜지스터 (Q0 내지 Qm) 의 드레인 및 소오스 및 보조 비트선 (SB0 내지 SBm)을 통해 드레인에 1V 가 인가되고, 소오스선 (SL)을 통해 소오스에 0V 가 인가된다. 결과적으로, 선택 메모리 셀 트랜지스터의 드레인의 전위는 트랜지스터의 부동 게이트의 전자수에 따라 변화하여 데이터를 판독한다.

그후, 데이터 기입 모드에서, 프리디코더 회로 (2) 의 NAND 게이트 (G0 내지 Gn) 에 입력된 어드레스중에서 선택 워드선에 대응하는 NAND 게이트에 입력된 모든 어드레스는 어드레스 발생 수단에 의해 "1" 로 설정된다. 그로 인해, 포지티브 전압 (VPP) (예를 들어, 12V) 이 NAND 게이트에 접속된 인버터 게이트의 출력에 인가된다.

그러나, NAND 게이트 (G0 내지 Gn) 에 입력된 어드레스중에서 비선택 워드선에 대응하는 NAND 게이트에 입력되는 하나 또는 그이상의 어드레스는 "0" 으로 설정된다. 그로 인해, OV 가 NAND 게이트에 접속된 인버터 게이트의 출력에 출력된다.

그러므로, 포지티브 전압 (VPP) 은 선택 워드선에 대응하는 프리디코더 회로 (2) 의 출력에 출력되고 OV 가 비선택 워드선에 대응하는 출력에 출력된다.

또한, 블록 디코더 회로 (3a, 3b) 에 입력된 어드레스중에서 선택 워드선을 포함하는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 에 입력된 모든 어드레스는 어드레스 발생 수단에 의해 "1" 로 설정된다. 그로 인해, 전압 (VPP) 이 NAND 게이트 (G11) 에 접속된 인버터 게이트 (IV11) 의 출력에 출력된다.

그러나, 블록 디코더 회로 (3a, 3b) 에 입력된 어드레스중에서 선택 워드선을 포함하지 않는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 에 입력된 하나 또는 그이상의 어드레스는 "0" 으로 설정된다. 그로 인해, OV 는 NAND 게이트 (G11) 에 접속된 인버터 게이트 (IV11) 의 출력에 출력된다.

그러므로, 전압 (VPP) 은 블록 선택 신호로서 선택 워드선을 포함하는 블록에 대응하는 블록 선택선에 출력되고 OV 는 선택 워드선을 포함하지 않는 블록에 대응하는 블록 선택선에 출력된다.

또한, Y 디코더 (5) 는 주비트선 (B0 내지 Bm) 중에서 선택될 주비트선에 5V를 인가하여 비선택 주비트선을 개방한다. 또한, OV 는 전압 발생 수단에 의해 모든 소오스선 (SL) 에 인가된다.

결과적으로, 선택 워드선을 포함하는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 의 출력은 "L" 로 설정되고 블록 선택 신호는 VPP로 설정되므로, 각각 메인 디코더 회로의 구성 단위 (4a, 4b) 내에서 선택 워드선을 포함하는 블록에 대응하는 구성 단위인 N 채널 트랜지스터 (Q11) 와 P 채널 트랜지스터 (Q12) 가 모두 턴온된다. 그로 인해, 전압 (VPP) 이 트랜지스터 (Q11, Q12) 의 드레인 및 소오스를 통해 블록내의 선택 워드선에 인가되고 0V 가 비선택 워드선에 인가된다.

또한, 선택 워드선을 포함하지 않는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 의 출력이 "H" 로 설정되고 블록 선택 신호는 0V 로 설정되므로, 메인 디코더 회로의 구성 단위 (4a, 4b) 내에서 선택 워드선을 포함하지 않는 블록에 대응하는 구성 단위인 N 채널 트랜지스터 (Q13) 는 모두 턴온된다. 그러므로, OV 의 접지 전압이 트랜지스터 (Q13) 의 소오스 및 드레인을 통해 블록에 대응하는 비선택 워드선에 인가된다.

또한, 전압 (VPP) 이 선택 워드선을 포함하는 블록에 대응하는 블록 선택선에 출력되고, OV 가 선택 워드선을 포함하지 않는 블록에 대응하는 블록 선택선에 출력된다. 그러므로, 메모리 셀 어레이 (1) 내에서 선택 워드선을 포함하지 않는 블록내의 N 채널 트랜지스터 (Q0 내지 Qm) 가 턴오프되고, 선택 워드선을 포함하지 않는 블록내의 N 채널 트랜지스터 (Q0 내지 Qm) 가 턴오프된다.

그러므로, 전압 (VPP) 이 선택 워드선에 의해 선택된 메모리 셀 트랜지스터의 제어 게이트와 블록 선택선에 의해 선택된 블록내의 메모리 셀 트랜지스터 (M00 내지 Mnm) 중의 선택 주비트선에 인가되고, 트랜지스터 (Q0 내지 Qm) 의 드레인 및 소오스와 보조 비트선 (SB0 내지 SBm)을 통해 드레인에 5V 가 인가되고, 소오스선 (SL)을 통해 소오스에 OV 가 인가된다. 결과적으로, 선택 메모리 셀 트랜지스터의 부동 게이트에 전자가 주입되어 데이터 (1) 가 기입된다.

그후, 소거 모드에서, 어드레스 발생 수단에 의해 프리디코더 회로 (2) 의 NAND 게이트 (G0 내지 Gn) 에 입력된 어드레스중에서 선택 워드선에 대응하는 NAND 게이트에 입력된 모든 어드레스는 "1" 로 설정된다. 그로 인해, 네가티브 전압 (VEE) (예를 들어, -10 V) 이 NAND 게이트에 접속된 인버터 게이트의 출력에 출력된다.

그러나, NAND 게이트 (G0 내지 Gn) 에 입력된 어드레스중에서 비선택 워드선에 대응하는 NAND 게이트에 입력된 하나 또는 그이상의 어드레스는 "0" 으로 설정된다. 그로 인해, OV 가 NAND 게이트에 접속된 인버터 게이트의 출력에 출력된다.

그러므로, 네가티브 전압 (VEE) 은 선택 워드선에 대응하는 프리디코더 회로 (2) 의 출력에 출력되고 OV 가 비선택 워드선에 대응하는 출력에 출력된다.

또한, 어드레스 발생 수단에 의해 블록 디코더 회로 (3a, 3b) 에 입력된 어드레스중에서 선택 워드선을 포함하는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 에 입력된 모든 어드레스가 "1" 로 설정된다. 그로 인해, 전압 (VDD) 은 NAND 게이트 (G11) 에 접속된 인버터 게이트 (IV11) 의 출력에 출력된다.

그러나, 블록 디코더 회로 (3a, 3b) 에 입력된 어드레스중에서 선택 워드선을 포함하지 않는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 에 입력된 하나 또는 그이상의 어드레스는 "0" 으로 설정된다. 그로 인해, OV 가 NAND 게이트 (G11) 에 접속된 인버터 게이트 (IV11) 의 출력에 출력된다.

그러므로, 전압 (VDD) 은 블록 선택 신호로서 선택 워드선을 포함하는 블록에 대응하는 블록 선택선에 출력되고 OV 는 선택 워드선을 포함하지 않는 블록에 대응하는 블록 선택선에 출력된다.

또한, Y 디코더 (5) 는 주비트선 (B0 내지 Bm)을 모두 개방한다. 그후, 5V 가 전압 발생 수단에 의해 선택 메모리 셀 트랜지스터의 소오스에 접속된 소오스선 (SL) 에 인가되고 0V 가 선택 메모리 셀 트랜지스터에 접속되지 않은 소오스선 (SL) 에 인가된다.

결과적으로, 선택 워드선을 포함하는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 의 출력은 "L" 로 설정되고 블록 선택 신호는 VDD로 설정되므로, 각각 메인 디코더 회로의 구성 단위 (4a, 4b) 내에서 선택 워드선을 포함하는 블록에 대응하는 구성 단위인 N 채널 트랜지스터 (Q11) 와 P 채널 트랜지스터 (Q12) 가 모두 턴온된다. 그로 인해, 네가티브 전압 (VEE) 이 트랜지스터 (Q11, Q12) 의 드레인 및 소오스를 통해 블록내의 선택 워드선에 인가되고 OV 가 비선택 워드선에 인가된다.

또한, 선택 워드선을 포함하지 않는 블록에 대응하는 블록 디코더 회로의 NAND 게이트 (G11) 의 출력은 "H" 로 설정되고 블록 선택 신호는 OV 로 설정되므로, 각각 메인 디코더 회로의 구성 단위 (4a, 4b) 내에서 선택 워드선을 포함하지 않는 블록에 대응하는 구성 단위인 N 채널 트랜지스터 (Q13) 가 모두 턴온된다. 그로 인해, OV 의 접지 전압이 트랜지스터 (Q13) 의 소오스 및 드레인을 통해 블록에 대응하는 비선택 워드선에 인가된다.

그후, 전압 (VDD) 는 선택 워드선을 포함하는 블록에 대응하는 블록 선택선에 출력되고 OV 는 선택 워드선을 포함하지 않는 블록에 대응하는 블록 선택선에 출력된다. 그러므로, 메모리 셀 어레이 (1)에서, 선택 워드선을 포함하는 블록내의 N 채널 트랜지스터 (Q0 내지 Qm) 는 턴온되고 선택 워드선을 포함하지 않는 블록내의 N 채널 트랜지스터 (Q0 내지 Qm) 는 턴오프된다.

그러므로, 네가티브 전압 (VEE) 이 선택 워드선에 의해 선택된 메모리 셀 트랜지스터의 제어 게이트와 블록 선택선에 의해 선택된 블록내의 메모리 셀 트랜지스터 (M00 내지 Mnm) 중의 선택 소오스선에 인가되고, 그 드레인은 개방되고, 5V 가 소오스선 (SL)을 통해 소오스에 인가된다. 결과적으로, 선택 메모리 셀 트랜지스터의 부동 게이트내의 전자는 그 소오스에 터널 방전되고 데이터 ("1") 는 소거된다.

그러므로, 선택 블록내의 모든 워드선과 모든 소오스선을 선택함으로써, 블록내의 모든 메모리 셀 트랜지스터를 위한 데이터를 소거하여 블록을 소거할 수 있다.

상술한 바와 같이, 본 실시예의 플래쉬 EEPROM 의 경우, 주비트선 (B0 내지 Bm), 보조 비트선 (SB0 내지 SBm), 주비트선과 보조 비트선을 턴온/오프하기 위한 N 채널 트랜지스터 (Q0 내지 Qm), 메모리 셀 어레이 (1)을 위한 블록을 선택하기 위하여 트랜지스터 (Q0 내지 Qm)를 제어하는 블록 디코더 (3a, 3b)를 설치함으로써, 블록 디코더에 의해 소정의 블록내의 모든 보조 비트선을 선택하고 주비트선에 의해 보조 비트선중의 임의의 보조 비트선을 선택할 수 있다.

즉, 메모리 셀 트랜지스터는 종래의 메모리의 경우와 같이 비트선에 의해 직접 선택되지 않으므로, 주비트선의 용량을 감소시키고 고속으로 데이터를 판독할 수 있다. 선택 블록내의 보조 비트선만이 각각의 블록내의 N 채널 트랜지스터 (Q0 내지 Qm) 에 의해 주비트선에 접속되고, 비선택 블록내의 보조 비트선이 주비트선으로부터 단로되므로, 주비트선의 용량은 감소한다.

또한, 본 실시예의 플래쉬 EEPROM 은 상술한 구성에 의해 발생하는 비선택 메모리 셀 트랜지스터의 데이터를 잘못 소거하는 드레인 방해 현상을 방지한다.

그러므로, 도 5 의 플래쉬 EEPROM 의 경우, 데이터가 소거될 때 비선택 워드선에 3V 의 전압을 인가할 필요가 없고 0V 만 인가하면 된다. 그러므로, N 채널 트랜지스터 (Q13) 의 소오스를 접지하기만 하면 되고, 도 5 의 P 채널 트랜지스터 (Q44) 는 필요없고, 3V를 공급하는 전원 또한 불필요하다. 그러므로, 4 개의 트랜지스터 (Q41 내지 Q44) 로부터 3개의 트랜지스터 (Q11 내지 Q13) 로 워드선당 트랜지스터의 수를 감소시킬 수 있다.

본 실시예의 경우, 인버터 게이트 (IV0 내지 IVn 및 IV11) 으로부터의 전압 출력은 각각의 모드에서 다양한 값을 갖는다. 그러나, 인버터 게이트의 스위칭 회로 (도면표시생략) 에 의해 이들 값을 변화시킬 수 있다.

도 2 는 본 발명의 다른 실시예를 나타내는 플래쉬 EEPROM 의 블록도로, 도 1 과 동일한 구성은 동일한 부호를 사용하였다.

본 실시예의 플래쉬 EEPROM 의 경우, 메인 디코더 회로 (14) 는 각각 블록 (1a, 1b) 에 대응하는 구성 단위를 구비하고, 각각의 구성 단위에는 워드선 (W0 내지 Wn) 마다 제 1 N 채널 MOS 트랜지스터 (Q11), 제 1 P 채널 MOS 트랜지스터 (Q12), 제 2 N 채널 MOS 트랜지스터 (Q13), 및 제 2 P 채널 MOS 트랜지스터 (Q14) 가 설치되어 있다.

즉, 본 실시예는 도 1 의 플래쉬 EEPROM 에 트랜지스터 (Q14)를 추가함으로써 구성된다. 트랜지스터 (Q14) 의 드레인은 대응하는 하나의 워드선에 접속되고, 그 소오스는 접지되고, 그 게이트는 인버터 게이트 (IV11) 의 출력에 접속된다.

도 1 의 플래쉬 EEPROM 의 경우, N 채널 트랜지스터 (Q13) 의 스레쉬홀드 전압은 전압 (VBN) 에 의해 상승할 수 있고 트랜지스터 (Q13) 는 워드선이 선택되지 않을 때 용이하게 턴온되지 않을 수 있다. 그러므로, P 채널 MOS 트랜지스터 (Q14)를 추가함으로써 확고한 온상태를 실현할 수 있다.

도 3 은 본 발명의 여전히 다른 실시예를 나타내는 플래쉬 EEPROM 의 블록도로, 도 1 과 동일한 구성은 동일한 부호를 사용한다.

본 실시예의 플래쉬 EEPROM 의 경우, 메인 디코더 회로 (24) 는 각각 블록 (1a, 1b) 에 대응하는 구성 단위 (24a, 24b)를 구비하고, 각각의 구성 단위에는 워드선 (W0 내지 Wn) 마다 트랜지스터 (Q11 내지 Q13), NAND 게이트 (G12), 인버터 게이트 (IV12), 제 3 N 채널 MOS 트랜지스터 (Q15) 가 설치된다.

NAND 게이트 (G12) 는 대응하는 블록 디코더 회로에 입력된 어드레스의 NOR을 계산하고 인버터 게이트 (IV12) 는 NAND 게이트 (G12) 의 출력 신호를 반전한다. 또한, N 채널 트랜지스터 (Q15) 의 드레인은 인버터 게이트 (IV12) 의 출력에 접속되고, 그 소오스는 대응하는 하나의 워드선에 접속되고, 판독 신호 (R) 는 트랜지스터 (Q15) 의 게이트에 입력된다.

판독 신호 (R) 는 판독 모드에서 "H" 레벨로 된다. 그러므로, 도 1 의 플래쉬 EEPROM 에 NAND 게이트 (G12), 인버터 게이트 (IV12), 및 N 채널 트랜지스터 (Q15) 를 추가함으로써, 데이터를 좀더 신속하게 판독할 수 있다. 판독 신호 (R) 은 모든 워드선에 공통이다.

본 실시예의 경우 다양한 부하 용량이 워드선에 접속되므로 도 1 의 플래쉬 EEPROM 의 경우에 판독 속도는 감소하지만 선택 워드선은 트랜지스터 (Q15) 에 의해 직접 선택될 수 있다.

도 4 는 반도체 기판상에 형성된 도 2 의 플래쉬 EEPROM 의 일부 장치의 구성을 나타내는 단면도이고, 도 2 와 동일한 구성은 동일 부호를 사용하였다.

0V 의 접지 전압이 P^-형 Si 으로 이루어진 기판에 인가된다. 부호 (31, 32) 는 N 웰을 가리키고 33 은 P 웰을 가리킨다.

N 채널 MOS 트랜지스터 (Q11, Q13) 은 P 웰 (33) 내에 형성된다. 또한, N 채널 MOS 트랜지스터 (Q11) 는 N⁺형 Si 으로 이루어진 드레인 영역 (34a), N⁺형 Si 로 이루어진 소오스 영역 (34b), 폴리 Si 로 이루어진 게이트 전극 (34c), 및 Si 영역과 게이트 전극 (34c) 사이에 형성된 절연막 (도면표시생략)을 구비한다. N 채널 트랜지스터 (Q13) 에 있어서도 마찬가지이다. 또한, P⁺형 Si 영역 (35) 은 P 웰 (33) 내에 형성되고 전압 (VBN) 은 영역 (35) 에 공급된다.

P 채널 MOS 트랜지스터 (Q12, Q14) 는 N 웰 (32) 내에 형성된다. 또한, P 채널 MOS 트랜지스터 (Q12) 는 P⁺형 Si으로 이루어진 드레인 영역 (36a), P⁺형 Si 로 이루어진 소오스 영역 (36b), 폴리 Si 로 이루어진 게이트 전극 (36c), 및 Si 영역과 게이트 전극 (36c) 사이에 형성된 절연막 (도면표시생략)을 구비한다. P 채널 트랜지스터 (Q14) 에 있어서도 마찬가지이다. 또한 N⁺형 Si 영역 (37) 은 N 웰 (32) 내에 형성되고 전압 (VBP) 는 영역 (37) 에 공급된다.

메모리 셀 트랜지스터 (M00) 는 N⁺형 Si 으로 이루어진 드레인 영역 (38a), N⁺형 Si 로 이루어진 소오스 영역 (38b), 부동 게이트 (38c), 및 Si 영역과 부동 게이트 (34c) 사이 및 부동 게이트 및 제어 게이트 사이에 형성된 절연막 (도면표시생략)을 구비한다.

또한, N 채널 MOS 트랜지스터 (Q0) 는 N⁺형 Si 으로 이루어진 드레인 영역 (39a) (소오스 영역은 메모리 셀 트랜지스터 (M00) 의 드레인 영역 (38a) 과 공유한다), 폴리 Si 로 이루어진 게이트 전극 (39b), 및 Si 영역과 게이트 전극 (39b) 사이에 형성된 절연막 (도면표시생략)을 구비한다.

도 4 는 도 2의 장치의 단면 구조를 나타낸다. 동일한 방법으로 도 1 또는 도 3 의 장치를 형성할 수 있다.

상술한 실시예는, 기입 모드시 선택 셀의 제어 게이트에 포지티브 전압 (VPP)를 인가하고 비선택 셀의 제어 게이트에 0V를 인가하고, 소거 모드시 선택 셀의 제어 게이트에 네가티브 전압 (VEE)을 인가하고 비선택 셀의 제어 게이트에 0V를 인가하는 타입의 메모리 셀 트랜지스터를 사용한다. 그러나, 기입을 위한 전압과 소거를 위한 전압이 서로 반대인 타입의 메모리 셀 트랜지스터를 사용할 수 있다 (즉, 표 1 및 표 2에서, 기입 모드가 소거 모드로서 제공되고, 소거 모드가 기입 모드로서 제공된다).

본 발명에 의하면, 청구항 1 항에 서술된 바와 같이, 복수의 블록으로 구성되고 각 블록내에 복수의 메모리 셀 트랜지스터 및 복수의 N 채널 트랜지스터를 구비하는 메모리 셀 어레이와, 워드선과, 주비트선과, 프리디코더, 블록 디코더 및 메인 디코더로 이루어진 X 디코더로 비휘발성 반도체 기억 장치를 구성함으로써, 드레인 방해 현상을 방지한다. 그러므로, 종래의 비휘발성 반도체 기억 장치와 같이 비선택 워드선에 3V 의 전압 (VWL)을 공급할 필요가 없고 전압 (VWL)을 공급하기 위한 배선이 불필요하다. 결과적으로, X 디코더의 구성을 간략화시키고 X 디코더의 면적을 감소시킬 수 있다. 또한, 전압 (VWL)을 발생시키기 위한 전원을 사용할 필요가 없다. 또한, 종래의 4 개의 트랜지스터로부터 제 1 N 채널 트랜지스터, 제 1 P 채널 트랜지스터, 및 제 2 N 채널 트랜지스터의 3 개의 트랜지스터로, X 디코더의 워드선당 트랜지스터의 수를 감소시킬 수 있다. 그러므로, X 디코더를 더 간략화시킬 수 있다.

또한, 청구항 제 2 항에 서술된 바와 같이, 메인 디코더는 각 워드를 위한 제 2 P 채널 트랜지스터를 가지므로, 비선택 워드선을 0V 로 확고하게 설정하는 것이 가능하다.

또한, 청구항 제 3 항에 서술된 바와 같이, 메인 디코더는 NAND 게이트, 인버터 게이트, 및 각 워드선을 위한 제 3 N 채널 트랜지스터를 가지므로, 신속하게 데이터를 판독할 수 있다.

Claims

복수의 블록 (1a, 1b)을 포함하고 매트릭스형상으로 각 블록내에 형성된 복수의 메모리 셀 트랜지스터 (M00-Mnm) 와, 소오스가 각 열의 상기 메모리 셀 트랜지스터의 드레인에 공통인 보조 비트선에 접속된 복수의 N 채널 트랜지스터 (Q0-Qm) 가 설치된 메모리 셀 어레이 (1),

메모리 셀 어레이의 각 행의 메모리 셀 트랜지스터의 제어 게이트에 공통으로 접속된 워드선 (W0-Wn),

메모리 셀 어레이의 각 열의 N 채널 트랜지스터의 드레인에 공통으로 접속된 주비트선 (B0-Bm), 및

입력 어드레스에 따라 소정의 워드선을 선택하는 프리디코더 (2), 입력 어드레스에 따라 소정의 블록의 N 채널 트랜지스터에 블록 선택 신호를 출력함으로써 블록을 선택하는 블록 디코더 (3a, 3b), 및 상기 프리디코더 또는 블록 디코더의 출력에 따라 소정의 워드선을 선택하는 메인 디코더 (4, 14, 24)를 포함하는 X 디코더를 구비하며,

상기 메인 디코더는,

드레인이 프리디코더의 대응하는 출력에 접속되고, 소오스가 대응하는 하나의 워드선에 접속되고, 게이트에 각 워드선을 위한 블록 선택 신호가 입력되는 제 1 N 채널 트랜지스터 (Q11),

드레인이 상기 프리디코더의 대응하는 출력에 접속되고, 소오스가 대응하는 하나의 워드선에 접속되고, 게이트에 상기 블록 선택 신호의 반전 신호가 입력되는 제 1 P 채널 트랜지스터 (Q12), 및

드레인이 대응하는 하나의 워드선에 접속되고, 소오스가 접지되고, 게이트에 각 워드선을 위한 상기 블록 선택 신호의 반전 신호가 입력되는 제 2 N 채널 트랜지스터 (Q13)를 구비하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 1 항에 있어서,

상기 메인 디코더는, 드레인이 대응하는 하나의 워드선에 접속되고 소오스가 접지되고 게이트에 각 워드선을 위한 상기 블록 선택 신호가 입력되는 제 2 P 채널 트랜지스터 (Q14)를 가지는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
제 1 항에 있어서, 상기 메인 디코더는,

상기 블록 디코더에 어드레스 입력의 NOR을 계산하는 NAND 게이트 (G12),

상기 NAND 게이트의 출력 신호를 반전하는 인버터 게이트 (IV12), 및

드레인이 상기 인버터 게이트의 출력에 접속되고 소오스가 대응하는 하나의 워드선에 접속되고 게이트에 각 워드선을 위한 판독 신호가 입력되는 제 3 N 채널 트랜지스터 (Q15)를 가지는 것을 특징으로 하는 비휘발성 반도체 기억 장치.