KR960005896B1

KR960005896B1 - 반도체메모리

Info

Publication number: KR960005896B1
Application number: KR1019890015585A
Authority: KR
Inventors: 마사미치 아사노; 히로시 이와하시; 사다유키 요코야마
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-10-28
Filing date: 1989-10-28
Publication date: 1996-05-03
Also published as: US5067111A; KR900006986A

Abstract

내용 없음.

Description

반도체 메모리

제1도는 본 발명의 반도체메모리의 1실시예에 따른 EEPROM을 도시해 놓은 구성설명도.

제2도는 제1도중의 비교회로의 1구체예를 도시해 놓은 회로도.

제3도는 제2도에 나타낸 비교회로의 동작특성을 도시해 놓은 회로도.

제4도는 제1도의 다중선택제어회로의 1구체예를 도시해 놓은 회로도.

제5도 내지 제7도는 각각 본 발명의 다른 실시예에 따른 EEPROM을 도시해 놓은 구성설명도.

제8도는 본 발명의 또 다른 실시예에 따른 EEPROM의 메모리셀구조의 일예를 도시해 놓은 단면도.

제9도는 제8도에 나타낸 메모리셀의 등가회로도.

제10도는 제8도에 나타낸 메모리셀의 동작모드를 도시해 놓은 도면.

제11(a)도는 종래 EEPROM의 메모리셀구조를 도시해 놓은 패턴평면도.

제11(b)도는 제11(a)도의 B-B'선에 따른 단면도.

제11(c)도는 제11(a)도의 C-C'선에 따른 단면도.

제12도는 제11도에 나타낸 메모리셀의 동작모드를 도시해 놓은 도면.

제13도는 제11도에 나타낸 메모리셀의 등가회로도.

도 14도는 제11도에 나타낸 메모리셀을 사용한 종래의 일괄소거방식의 EEPROM을 도시해 놓은 구성설명도.

제15도는 종래의 블럭소거방식의 EEPROM을 도시해 놓은 구성설명도.

도 16도는 플로피디스크의 메모리공간(영역)을 도시해 놓은 도면이다.

* 도면의 주요부분에 대한 부호의 설명

WL1∼WLk,WLk+1∼WLm,WL1∼WL2k : 행선

CL1∼CLn : 열선택선

DL1∼DLn,DL1∼DLn/2 : 데이터선

MS,/MS : 다중선택제어신호 및 그 반전신호

SA1∼SA3 : 독출신호

EL1∼ELi : 소거게이트신호

31-1∼31-6,31-42∼32-4i : 셀어레이

32,32-1∼32-5,32-41∼32-4i : 행디코더

33,33-1∼33-4 : 열디코더

36-1∼36-3 : 데이터입력회로

37-1∼37-3 : 감지증폭회로

38 : 데이터출력회로

39-1∼39-5 : 열선택게이트

40 : 행어드레스버퍼 41 : 열어드레스버퍼

42,42-1,42-2 : 다중선택제어회로 43 : 비교회로

[산업상의 이용분야]

본 발명은 데이터를 전기적으로 소거할 수 있는 반도체메모리에 관한 것으로, 특히 신뢰성을 향상시키기 위해 다수결논리구성을 채용한 반도체메모리에 관한 것이다.

[종래의 기술 및 그 문제점]

전기적으로 기억내용을 소거시키고, 또 기억내용을 바꾸어 써놓을 수도 있는 ROM(Read Only Memory)으로서는 EEPROM(Electrically Erasable Programmable ROM)이 알려져 있는 바, 이는 자외선 소거형 EPROM(Erasable Programmable ROM)에 비해 보드상에 실장된 상태에서 전기신호로 데이터를 소거할 수 있다는 사용상의 편리함 때문에 각종의 제어용이라던지 메모리카드용 등으로 그 수요가 급증하고 있다.

제11도는 상기 EEPROM의 대표적인 메모리셀의 구성을 도시해 놓은 것으로, 제11(a)도는 패턴평면도이고, 제11(b)도는 제11(a)도의 A-A'선에 따른 단면도이며, 제11(c)도는 제11(a)도의 B-B'선에 따른 단면도이다.

제11도에 있어서, 참조부호 11은 제1층째의 다결정실리콘층으로 이루어진 부유게이트, 12는 제2층째의 다결정실리콘층으로 이루어진 소거게이트, 13은 제3층째의 다결정실리콘층으로 이루어진 제어게이트인데, 제어게이트(13)는 메모리셀의 워드선으로 사용된다. 그리고 14는 P형 기판, 15 및 16은 이 기판(14)상에 형성된 N⁺형 확산층으로 이루어진 소오스 및 드레인, 17은 접속구멍, 18은 이 접속구멍(17)을 매개로 상기 드레인(16)과 접속되는 알루미늄층으로 이루어진 데이터선이다. 또 19는 부유게이트형 트랜지스터부의 게이트절연막, 20은 부유게이트(11)와 소거게이트(12)간에 설치된 게이트절연막, 21은 부유게이트(11)와 제어게이트(13)간에 설치된 게이트 절연막인데, 이 게이트절연막(21)은 O-N-O구조(Oxide-Nitride-Oxide)의 3층구조막으로 구성되어 있다. 또한 22는 소거게이트(12)와 제어게이트(13)간에 설치된 게이트절연막으로, 이것도 O-N-O 구조로 구성되어 있다. 그리고 23은 제3층째의 다결정실리콘층을 게이트전극으로 하는 선택트랜지스터부의 게이트절연막, 24는 필드절연막, 25는 층간절연막이다.

다음으로 이러한 구조의 메모리셀의 기본적인 동작을 설명한다. 제12도는 이 메모리셀의 기본동작을 정리해서 나타낸 도면이다.

우선 데이터소거는 다음과 같이 행해진다. 즉, 메모리셀의 소오스전위(VS)와 드레인전위(VD) 및 제어게이트전위(VCG)를 각각 OV로 하고, 소거게이트(VEG)를 예컨대 +27V로 한다. 이때 파울러-노드하임의 터널효과에 의해 부유게이트내의 전자가 전계방출(電界放出)에 의해 소거게이트로 방출되고, 이에 따라 부유게이트가 정극성으로 대전되게 되어 이 메모리셀의 임계치전압이 낮아지게 된다. 이 상태를 데이터 "1"로 한다.

상기와 같이 데이터 "1"로 소거되어 부유게이트가 정극성으로 대전되어 있는 메모리셀에 있어서, "0"위 데이터를 기입하는 경우에는 제어게이트전위(VCG)를 +21V, 드레인전위(VD)를 +10V, 소거게이트전위(VEG)를 +5V로 각각 설정한다. 이에 따라, 드레인근방에서 열전자(hot electron)효과가 일어나게 되는 데, 이러한 충격이온화(impact ionization)에 의해 발생된 전자가 부유게이트내에 주입되어 부유게이트가 부극성(負極性)으로 대전됨에 따라 이 메모리셀의 임계치 전압이 높아지게 된다. 이 상태를 데이터 "0"으로 한다.

한편 드레인전위(VD)를 +10V로 하지 않고 OV로 하는 경우에는 열전자효과가 일어나지 않아 부유게이트로 전자가 주입되지 않으므로 "1"의 데이터가 유지되게 된다. 따라서 드레인에 고전위를 인가하거나 인가하지 않는 등의 방법으로 데이터의 기입을 제어할 수 있게 된다.

또 상기 선택트랜지스터부는 증가(enhacement)형이므로, 데이터소거시의 과소거(過消去)에 의해 상기 부유게이트형 트랜지스터부가 공핍(depletion)화되는 경우에도 이 선택트랜지스터부에 의해 메모리셀의 선택, 비선택을 제어할 수 있게 된다. 그리고 제13도는 상기 제11도에 나타낸 메모리셀의 등가회로를 나타낸 도면이다.

상기 메모리셀은 그 구조상 1비트분을 1개의 트랜지스터로 구성할 수 있기 때문에 칩면적을 크게 축소시킨 EEPROM을 실현할 수 있게 된다. 예컨대 2μm의 디자인룰(design rule)을 이용하는 경우, 메모리셀 1개의 점유면적은 64μm²로 되어 상기한 자외선소거형 EPROM과 같은 크기로 메모리셀을 구성할 수 있게 된다.

제14도는 상기 메모리셀을 사용한 메모리의 1실시예에 따른 구성을 도시해 놓은 회로도로서, 이 메모리는 1비트 독출/기입용 EEPROM이다. 제14도에 있어서 참조부호 30은 각각 제13도와 같은 등가회로로 표시되는 것으로서 부유게이트와 제어게이트 및 소거게이트를 구비한 불휘발성 트랜지스터로 구성된 메모리셀인 바, 이들 복수개의 메모리셀(30)이 행렬형태로 매트릭스배치되어 메모리셀 어레이(31)를 구성한다. 그리고 동일행에 배치된 메모리셀의 제어게이트는 행디코더(32)에 의해 선택되는 행선(WL1∼WLm)중의 어느 하나가 공통접속되어 있고, 동일 열에 배치된 메모리셀의 드레인은 열선인 데이터선(DL1∼DLn)중의 어느 하나가 공통접속되어 있다. 또 상기 각 메모리셀(30)의 소거게이트는 이 소거게이트와 같은 재료인 다결정실리콘층으로 구성되어 있는 소거선(EL)에 공통접속되어 있다.

상기 데이터선(DL1∼DLn)은 열디코더(33)에 의해 선택되는 열선택선(CL1∼CLn)이 그 게이트에 접속된 열선택트랜지스터(34-1∼34-n)를 매개로 공통버스선(35)에 접속되어 있다. 그리고 이 열선택트랜지스터(34-1∼34-n)는 열선택게이트회로(39)를 구성하고 있다. 또, 상기 버스선(35)에는 외부에서 입력되는 기입용 데이터신호(Din)에 따라 설정되는 고전압계의 "0" 혹은 "1"의 데이터를 출력하는 데이터입력회로(36)가 접속되어 있고, 상기 버스선(35)에는 상기 행디코더(32) 및 열디코더(33)에 의해 선택되는 메모리셀의 기억데이터에 따라 이 버스선(35)으로 출력되는 "0" 또는 "1"의 독출전위를 검출하는 감지증폭회로(37)가 접속되어 있다. 또한 상기 감지증폭회로(37)의 검출데이터는 데이터출력회로(38)에 공급되고, 독출데이터(Dout)는 이 데이터출력회로(38)로부터 메모리외부로 출력된다.

다음으로 상기와 같이 구성된 메모리의 동작을 설명한다.

우선 데이터의 기입은 행디코더(32) 및 열디코더(33)에 의해 메모리셀어레이(31)내의 1개의 메모리셀을 선택함으로써 행해지게 된다. 이때 행디코더(32)에 의해 선택된 행선(WL)은 +21V의 전위로 설정된다. 또 "0"데이터를 기입하는 경우에는 데이터입력회로(36)로부터 +10V의 고전위가 출력되고, 이 고전위가 열디코더(33)의 출력에 의해 선택적으로 온상태로 되어 있는 열선택트랜지스터(34) 및 선택된 데이터선(DL)을 매개로 선택된 메모리셀(30)의 드레인으로 인가된다. 이때에는 상기 제12도에서 설명한 바와 같이 열전자효과에 의해 선택된 메모리셀의 부유게이트에 전자가 주입되어 "0"의 데이터의 기입이 행해지게 된다. 한편, "1"의 데이터를 기입하는 경우에는 데이터입력회로(36)로부터 OV의 전위가 출력되므로 선택된 메모리셀에서는 전자의 이동이 일어나지 않아 "1"의 데이터가 그대로 유지되게 된다.

다음으로 데이터소거동작을 설명한다.

우선 데이터소거시에는 도시하지 않은 승압회로에서 승압된 고전위, 예컨대 +27V의 전위가 인가된다. 또 행디코더(32)의 출력 및 데이터입력회로(36)의 출력은 모두 OV로 된다. 이에 따라 소거선(EL)이 접속되어 있는 각 메모리셀에서는 각각 소오스전위(VS)가 OV, 드레인전위(VD)가 OV, 제어게이트전위(VCG)가 OV, 소거게이트전위(VEG)가 +27V로 각각 설정되게 된다. 이에 따라 상기 제12도에서 설명한 바와 같이 각 메모리셀에서는 파울러-노드하임의 터널효과에 의해 부유게이트내의 전자가 전계방출에 의해 소거게이트로 방출되어 부유게이트는 정극성으로 대전되게 되고, 이에 따라 임계치 전압이 낮아져서 소거가 행해지게 된다. 단 이러한 메모리에서는 모든 메모리셀이 일괄적으로 소거된다.

이러한 메모리를 이용하면 메모리셀의 크기를 축소할 수 있으므로 대용량화에 적합하고, 예컨대 플로피디스크의 치환용으로도 그 응용이 기대되고 있다.

제16도는 범용 퍼스널 컴퓨터 등에 많이 사용되고 있는 플로피디스크의 메모리공간(영역)을 도시해 놓은 것이다. 통상, 양면배밀도트랙(double side double density track)의 플로피디스크의 경우, 최소단위를 1섹터(512바이트)로 해서 총 1280섹터(640K바이트)의 기억용량을 갖는다. 그리고 이 메모리공간은 시스템제어용의 메모리영역, 예컨대 전원공급시에 시스템을 기동시키는 부트 로드 프로그램영역(B; boot road program region; 1섹터분)과 영역을 할당하기 위한 메모리영역인 파일할당테이블(FAT; file allocation table : 2섹터분) 및 파일명이라던지 파일크기 등의 파일정보를 기억시키기 위한 메모리영역인 디렉토리 엔트리영역(directory entryregion : 4섹터분), 일반적인 데이터를 기억시키는 데이터기억영역(DATA)으로 구성된다. 이중에서 파일 로드 프로그램영역(B)은 거의 소거되지 않는 영역으로서 기입 및 소거(Write/Erase; 이하 W/E라 함)의 횟수가 아주 작지만, FAT영역은 DATA영역의 사용상태 등을 기록해 놓은 영역으로서 W/E의 횟수도 많을 뿐만 아니라 상태가 불량한 메모리영역으로 장소를 기억해 놓고 이 불량영역이 사용되지 않도록 제어하는 상당히 중요한 영역이므로 고신뢰성이 요구된다.

그런데 상기 제14도에 나타낸 메모리는 10³∼10⁴회의 W/E가 가능하지만, 상기 메모리를 상기한 바와 같은 플로피디스크의 치환용으로 사용하는 경우, W/E횟수가 증가함에 따라 우발적으로 발생하는 결함이 의해 소거시에 상기 산화막(제11도의 참조부호 20)이 파괴되거나 또는 기입시에 상기 게이트절연막(제11도의 참조부호 19)의 드레인(16) 근방에서 전자가 트랩되거나 해서 기입불량이 일어나는 등 소수비트성의 불량이 임의의 확률로 발생하게 된다(거의 1비트정도의 불량이 발생하게 되는 바, 불량발생율은 100ppm∼1000ppm의 단위이다).

이러한 소수비트성의 불량이 상기 데이터영역에 발생한 경우에는 불량으로 된 장소를 FAT영역에 기억시켜 이 불량장소가 사용되지 않도록 제어하면, 상기한 정도의 불량발생율은 문제가 되지 않는다.

그러나 상기 소수비트성의 불량이 FAT영역에 발생한 경우에는 상기한 정도의 불량발생율로도 문제가 된다. 따라서 제14도에 나타낸 바와 같은 메모리를 상기한 형태의 플로피디스크의 치환용으로 그대로 사용할 수는 없으며, 사용자측에서 번잡한 불량구제시스템을 작성해야만 하므로 이용하기 어렵다는 문제점이 있었다.

또 상기한 문제점은 제15도에 나타낸 바와 같이 메모리셀의 소거게이트를 열방향으로 공통접속하고 메모리셀영역을 행방향으로 1개의 블럭으로 분할한 종래의 블럭소거방식의 메모리에 있어서도 마찬가지로 발생하게 된다. 제15도에서 참조부호 30…은 메모리셀, 31은 메모리셀어레이, 32는 행디코더, 33은 열디코더, 34-1∼34-n은 열선택트랜지스터, 35는 공통버스선, 36은 데이터입력회로, 37은 감지증폭회로, 38은 데이터출력회로, WL1∼WLm은 행선, DL1∼DLn은 데이터선, EL1∼ELi는 소거게이트신호의 신호선이다.

[발명의 목적]

본 발명은 상기한 종래의 메모리셀에 있어서 임의의 확률로 발생하는 비트불량으로 인해 특히 고신뢰성이 요구되는 특정한 메모리영역을 갖춘 예컨대 플로피디스크의 치환용 메모리로서 종래의 메모리셀을 그대로 사용할 수 없다는 문제점을 감안해서 발명된 것으로, 비트 불량이 임의의 확률로 발생하더라도 특정한 메모리영역의 신뢰성을 크게 개선해서 상기한 문제점을 극복할 수 있도록 된 반도체메모리를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

본 발명의 반도체메모리는 복수개의 특정 메모리영역을 설치하고, 이 복수개의 특정 메모리영역의 각 출력의 다수결논리를 취해서 데이터를 출력하도록 되어 있다.

[작용]

상기한 바와 같이 구성된 본 발명의 반도체메모리에 의하면, 특정 메모리영역에 비트불량이 임의의 확률로 발생하더라도 복수의 특정 메모리영역의 각 출력의 다수결논리를 취해서 데이터가 출력되므로 특정 메모리영역의 불량발생을 비약적으로 감소시킬 수 있게 되어 특정 메모리영역의 신뢰성이 크게 개선된다.

[실시예]

이하 도면을 참조해서 본 발명의 각 실시예를 상세히 설명한다.

제1도에 나타낸 불휘발성 반도체메모리는 제14도는 참조해서 상술한 종래의 불휘발성 반도체메모리에 비해 다음과 같은 점(1)∼(5)가 다르며, 그 이외에는 동일하므로 제14도와 동일한 부분에 대해서는 동일부호를 붙히고 그 설명은 생략하기로 한다.

(1) 행디코더는 행선(WL1∼WLk)에 대한 선택신호를 출력하는 행디코더(32-1)와 행선(WLk+1∼WLm)에 대한 선택신호를 출력하는 행디코더(32-4)의 2개로 나뉘어 있다.

(2) 메모리셀어레이는 상기 2개의 행디코더(32-1,32-4)에 대응해서 k행×n열의 셀어레이(31-1)와 m-(k+1)행×n열의 셀어레이(31-4)의 2개로 나뉘어 구성되어 있다. 이 셀어레이(31-1,31-4)에는 각각 독립된 소거게이트가 설치되고, 각각에 대응해서 소거게이트신호(EL1,EL2)가 공급된다.

(3) 상기 셀 어레이(31-1,31-4)중 한쪽의 셀어레이(31-1;특정 메모리영역)와 동일한 구성을 갖는 한편 그 메모리셀영역의 크기도 같은 적어도 2개이상(본 실시예에서 2개)의 셀어레이(31-2,31-3)가 설치되어 있고, 이들에 대해 부수적으로 행디코더(32-2,32-3)와 열디코더(32-2,33-3), 데이터입력회로(36-2,36-3), 감지증폭회로(37-2,37-3) 및 열선택게이트(39-2,39-3)가 설치되어 있다. 또 상기 2개의 셀어레이(31-2,31-3)의 소거게이트에는 상기 특정 메모리영역인 셀어레이(31-1)와 동일한 소거게이트신호(EL1)가 공통으로 공급된다.

(4) 상기 동일크기가 메모리셀영역을 갖는 3개의 셀어레이(31-1∼31-3)의 각각의 감지증폭회로(37-1∼37-3)에서 출력되는 독출신호(SA1∼SA3)를 비교해서 다수결논의를 취하고, 그 출력을 데이터출력회로(38)에 공급하는 비교회로(43)가 설치되어 있다.

(5) 상기 특정 메모리영역인 셀어레이(31-1)에 대응하는 행디코더(32-1)에 입력되는 행어드레스버퍼(40)로부터의 어드레스신호는 상기 2개의 셀어레이(31-2,31-3)에 부수적으로 설치되어 있는 상기 행디코더(32-2,32-3)에도 공통입력됨과 더불어 다중선택제어회로(42)에도 입력되고 있다. 그리고 이 다중선택제어회로(42)의 출력[다중선택제어신호(MS) 및 그 반전신호(/MS)]은 상기 비교회로(43), 상기 2개의 셀어레이(31-2,31-3)에 부수적으로 설치되어 있는 열디코더(33-2,33-3), 데이터입력회로(36-2,36-3)에 입력된다. 또 상기 특정 메모리영역인 셀어레이(31-1)에 대응하는 열디코더(33-1)에 입력되는 열어드레스버퍼(41)로부터의 어드레스신호는 상기 2개의 셀어레이(31-2,31-3)에 부수적으로 설치되어 있는 상기 열디코더(32-2,32-3)에도 공통입력된다.

다음으로 상기와 같이 구성된 메모리의 동작을 설명한다.

우선 행디코더(32-1) 및 열디코더(33-1)에 의해서 선택되는 셀어레이(31-1)는 특히 고신뢰성이 요구되는 영역인 바, 이 셀어레이(31-1)와 동일 크기의 메모리셀영역을 갖춘 2개의 셀어레이(31-2,31-2)는 상기 셀어레이(31-1)와 동일한 행어드레스 및 열어드레스에 의해 상기 셀어레이(31-1)에 대한 선택과 동시에 선택됨으로써 상기 셀어레이(31-1)와 동일한 데이터의 기입/독출이 행해지게 된다. 또 상기 2개의 셀어레이(31-2,31-3)는 상기 셀어레이(31-1)와 공통으로 소거게이트신호(EL1)가 공급되므로 상기 셀어레이(31-1)에 대한 소거와 동시에 소거된다.

여기서 상기한 동일크기의 메모리셀영역을 갖는 3개의 셀어레이(31-1∼31-3)가 선택되어 있는 경우에는 그때의 행어드레스가 상기 다중선택제어회로(42)에 입력되고, 이에 따라 다중선택제어신호(MS) 및 그 반전신호(/MS)는 각각 "1", "0"으로 되어 다중선택상태로 된다. 이에 따라 상기 비교회로(43)는 상기 셀어레이(31-1∼31-3)로부터의 각 독출신호(SA1∼Sa3)의 다수결논리를 취하게 된다. 즉 독출신호(SA1∼SA3)의 "0", "1" 데이터중 적어도 2개의 같은 데이터가 있으면, 다수결논리에 따라 그 데이터를 출력하게 된다.

그리고 이 비교회로의 출력(43)은 데이터출력회로(38)를 통해서 외부로 출력된다.

한편 행디코더(32-4)에 의해서 셀어레이(32-4)가 선택되어 있는 경우에는 상기 행디코더(32-1∼32-3)는 비선택상태로 되고, 상기 행디코더(32-4)에 입력되는 행어드레스와 동일한 행어드레스가 상기 다중선택제어회로(42)에도 입력되므로 다중선택제어신호(MS) 및 반전신호(/MS)는 각각 "0", "1"로 되어 비다중선택상태가 된다. 이에 따라 상기 비교회로(43)는 상기 행디코더(32-4)에 의해서 선택되는 셀어레이(31-4)로부터의 독출신호에 따른 데이터만을 출력하게 된다.

또 상기 실시예에서는 비다중선택상태에서의 다중선택제어신호(MS) 및 그 반전신호(/MS)를 이용해서 2개의 셀어레이(31-2,31-3)에 부수적으로 설치되어 있는 열디코더(33-2,33-3) 및 데이터입력회로(36-2, 36-3)를 금지상태로 만들어 기입어드레스 등의 경감을 도모하고 있지만, 이 열디코더(33-2,33-3) 및 데이터입력회로(36-3,36-3)를 반드시 금지상태가 되도록 제어하지 않아도 된다.

상기 실시예의 구성에 의하면, 특정 메모리영역(31-1)을 선택하는 경우, 동시에 선택되는 메모리영역(31-2,31-3)으로부터의 독출신호(SA2,SA3)와 상기 특정 메모리영역(31-1)으로 부터의 독출신호(SA1)의 3개 신호의 다수결논리를 취해서 출력데이터를 결정하므로 트랜지스터개의 메모리영역의 셀이 불량으로 되어도 그밖의 2개의 메모리영역의 셀이 각각 양호한 상태라면 정확한 데이터가 출력되게 된다. 이 경우, 불특정 1비트의 셀이 불량일 확률이 100ppm이라면, 상이한 메모리영역에 있어서 동일어드레스셀의 2비트가 동시에 불량일 확률은 0.01ppm(0.000001%)로 되는 바, 이로써 비약적으로 신뢰성을 향상시킬 수 있게 된다.

제2도는 상기 제1도중의 비교회로(43)의 1구체예를 도시해 놓은 것으로, 여기서 참조부호 Vcc는 전원 전위, Vss는 설치전위이고, MOS트랜지스터로서는 증가형(E형)을 사용하고 있다. 이 비교회로(43)에 있어서 각각의 소오스가 Vss전위에 접속된 N채널 트랜지스터(80∼82)의 각 게이트에는 상기 독출신호(SA1∼SA3)가 각각 입력되고, 이 N채널 트랜지스터(80∼82)의 각 드레인에는 N채널 트랜지스터(83∼85)의 각 소오스가 접속되어 있다. 이 트랜지스터(83∼85)중 트랜지스터(83,84)의 각 게이트에는 다중선택제어신호(MS)가 입력되고, 트랜지스터(85)의 게이트는 Vcc전위가 공급되고 있다. 또 상기 각 트랜지스터(83∼85)의 각 드레인은 일괄접속되어 있고, 그 일괄접속점과 Vcc전위간에는 N채널 트랜지스터(87)가 접속되어 있으며, 이 N채널 트랜지스터(87)의 소오스에는 N채널 트랜지스터(88)의 일단이 접속되어 있고, 상기 트랜지스터(87)의 소오스에는 피드백용 인버터(86)의 입력단이 접속되어 있으며, 이 인버터(86)의 출력단에는 상기 트랜지스터(87,88)의 각 게이트가 접속되어 있다. 그리고 이 인버터(86)와 상기 N채널 트랜지스터(87,88)에 의해 바이어스회로가 구성된다. 게이트와 드레인의 상호간의 접속된 부하용 P채널 트랜지스터(89-1∼89-3)중 트랜지스터(89-3)의 소오스는 Vcc전위에 접속되어 있고, 트랜지스터(89-1,89-2)의 소오소는 일괄접속되어 있는데, 이 일괄접속점과 Vcc전위간에는 다중선택제어용 P채널 트랜지스터(92)가 접속되어 있는 바, 이 트랜지스터(92)의 게이트에는 다중선택제어신호의 반전신호(/MS)가 입력된다. 이상의 각 트랜지스터(80∼85,87,88,89-1∼89-3,92) 및 인버터(86)에 의해 본체측 회로가 구성되어 있다.

한편 참조부호 90은 상기 본체측 회로와 거의 동일한 구성으로 된 기준 전압발생회로이다. 이 기준전압발생회로(90)는 N채널 트랜지스터(80'∼85',87',88')와 P채널 트랜지스터(89-1'∼89-6') 및 인버터(86')가 도시된 바와 같이 접속되어 있는 바, 상기 본체측 회로에 비해서 N채널 트랜지스터(80'∼84')의 각 게이트에는 Vcc전위가 공급되고 있고, 다중선택제어용 P채널 트랜지스터(92)가 생략되어 있으며, 부하용 P채널 트랜지스터(89-1'∼89-6')가 다수개(예컨대 6개) 설치되어 있는 점이 다르다. 또 본체측 회로의 각 트랜지스터와 기준전압발생회로(90)의 트랜지스터의 크기는 모두 동일하다.

참조부호 98은 전류미러형(Current mirror type) 감지증폭기인 바, 이는 한쌍의 입력용 P채널 트랜지스터(95,96)와, 한쌍의 부하용 N채널 트랜지스터(93,94) 및 활성화제어신호(PD)가 그 게이트에 입력되는 활성화제어용 P채널 트랜지스터(97)로 구성된 것이다. 그리고 비교입력용 트랜지스터(95)의 게이트에는 상기 본체측 회로의 트랜지스터(88)의 다른단의 전압(COMP : 비교전압출력)이 입력되고, 기준입력용 트랜지스터(96)의 게이트에는 상기 기준전압발생회로(90)의 기준전압출력(VREF)이 입력된다.

이어 상기와 같이 구성된 비교회로(3)의 기본 동작을 설명한다.

우선 다중선택상태로 되어 있는 경우, 독출신호(SA1∼SA3)가 모두 "1"로 되면 상기 본체측 회로에서는 트랜지스터(80∼82)가 모두 온(ON)상태로 되고, 이에 따라 트랜지스터(83,84)도 온상태로 되며, 이때 부하용 트랜지스터(89-1∼89-3)를 흐르는 전류와 트랜지스터(80∼85)를 흐르는 전류간의 비율로 결정되는 비교전압(COMP)이 출력되게 된다. 이 경우의 비교전압출력을 COMP(1,1,1)로 표시하기로 한다. 마찬가지로 상기 독출신호(SA1∼SA3)중 2개가 "1"인 경우의 비교전압출력을 COMP(0,1,1), 상기 독출신호(SA1∼SA3)중 1개만이 "1"인 경우의 비교전압출력을 COMP(0,0,1)로 각각 표시하기로 한다.

이때의 비교전압출력(COMP)의 전압 Vcc전압에 대한 전압의존성을 제3도에 도시하였는 바, COMP(0,0,0)의 레벨이 가장 높고, COMP(0,0,1), COMP(0,1,1), COMP(1,1,1)의 순으로 레벨이 낮아지고 있음을 알 수 있다.

한편 기준전압발생회로(90)의 기준전압출력(VREF)은 6개의 부하용 트랜지스터(89-1'∼89-6')를 흐르는 전류와 트랜지스터(80'∼85')를 흐르는 전류간의 비율로 결정되므로, 상기 비교전압출력 COMP(0,1,1) 및 COMP(0,0,1)의 중간레벨로 된다.

따라서 상기 비교전압출력(COMP)과 기준전압출력(VREF)간의 레벨차이가 전류미러형 감지증폭기(98)에서 증폭될 때 상기 독출신호(SA1∼SA3)중 적어도 2개가 "0"이라면, VREF보다 COMP쪽의 레벨이 높게 되므로 상기 감지증폭기(98)의 출력은 "0"으로 된다. 이에 대해 상기 독출신호(SA1∼SA3)중 적어도 2개가 "1"이라면, VREF보다 COMP쪽의 레벨이 낮게 되므로 상기 감지증폭기(98)의 출력은 "1"로 된다.

제4도는 상기 제1도중 다중선택제어회로(42)의 1구체예를 도시해 놓은 것으로, 여기서 참조부호 Vcc는 전원전위, Vss는 설치전위이고, MOS트랜지스터로서는 증가형(E형)이 사용된다. 이 다중선택제어회로(42)는 상기 제1도중의 행어드레스버퍼(40)로부터의 행어드레스신호의 각 비트(RA1∼RAl)가 입력되는 NAND게이트[70; ℓ개의 P채널 트랜지스터(71-1∼71-ℓ)와 l개의 N채널 트랜지스터(72-1∼72-ℓ)로 구성되어 있다]와 이 NAND게이트(70)의 출력인 반전신호(/MS)가 입력되면 다중선택제어신호(MS)를 출력하는 인버터(73)로 구성되어 있다. 따라서 다중선택상태에서는 상기 각 비트(RA1∼RAl)가 "1"로 되고 반전신호(/MS)가 "0", 다중선택제어신호(MS)가 "1"로 되며, 비다중선택상태에서는 반전신호(/MS)가 "1", 다중선택제어신호(MS)가 "0"으로 된다.

제5도는 본 발명의 다른 실시예에 따른 불휘발성 반도체메모리를 도시해 놓은 것인 바, 이는 상기 제1도에 나타낸 실시예의 불휘발성 반도체메모리에 비해서 특정 메모셀영역(31-1)과 동일한 크기의 메모리셀영역을 갖춘 2개의 셀어레이(31-5,31-6)가 구성된 점이 주된 차이점이고, 그 밖의 구성은 동일하므로 제1도와 동일한 부분에는 동일부호를 붙이고 그 설명은 생략하기로 한다. 즉 상기 실시예에서는 2개의 셀어레이(31-2,31-3)의 구성이 k행×n열이었지만, 실제로 칩상에 배치함에 있어 상기 2개의 셀어레이(31-2,31-3)중에서 비교회로(43)로부터 먼 위치에 배치된 셀어레이(31-3)로부터의 독출신호(SA3)의 신호선이 길어지게 됨으로써 셀어레이를 배치하기 곤란해지게 된다.

그래서 제5도에서는 상기 셀어레이(31-5,31-6)의 구성을 2k행×n/2열[각각 특정 메모리셀영역(31-4)과 동일 크기의 메모리셀영역을 갖는다]로 해서 행방향으로 나란히 배치하고, 이들을 하나의 행디코더(32-5)에 의해 공통으로 선택하고 있다. 그리고 상기 2개의 셀어레이(31-5,31-6)에 대응하는 2개의 열선택게이트(39-4,39-5)도 1개의 열디코더(33-4)에 의해 공통으로 선택하고, 이 열선택게이트(39-4,39-5)에 대응해서 데이터입력회로(36-2,36-3), 감지증폭회로(37-2,37-3)가 접속되도록 구성하고 있다. 이에 따라 상기 2개의 셀어레이(31-5,31-6)의 행방향폭이 상기 특정 메모리셀영역으로 되는 셀어레이(31-1)의 열방향피치이내로 좁혀지게 되어 상기 2개의 셀어레이(31-5,31-6)의 감지증폭회로(37-2,37-3)로부터의 독출신호(SA2,SA3)의 신호선을 동일방향으로 배치할 수 있게 되므로 셀어레이를 용이하게 배치할 수 있게 된다. 또 특정 메모리셀영역으로 되는 셀어레이(31-1)에 대응하는 열디코더(33-1)에 입력되는 열어드레스신호의 일부를 상기 행디코더(32-5)에 입력시켜야 하고, 마찬가지로 상기 열어드레스신호의 일부를 다중선택제어회로(42-1)에 입력시켜야 한다.

제6도는 본 발명의 또 다른 실시예를 따른 불휘발성 반도체메모리를 도시해 놓은 것으로, 이는 상기 제5도의 불휘발성 반도체메모리에 비해서 다음과 같은 점이 다르고, 그 이외의 부분은 동일하므로 제5도와 동일한 부분에 대해서는 동일부호를 붙히고 그 설명은 생략하기로 한다.

상술한 다른 점을 설명하면, 우선 상기 셀어레이(31-4) 및 이에 대응하는 행디코더(32-4)를 각각 열방향으로 복수개(i-1개)의 셀어레이(31-42∼31-4i) 및 행디코더(32-42∼32-4i)의 블럭으로 분할하고, 상기 셀어레이(31-42∼31-4i)에 각각 독립된 소거게이트를 설치하며, 각각에 대응해서 소거게이트신호(EL2-ELi)를 공급하고 있다. 따라서 상기 셀어레이(31-42∼31-4i) 및 상기 특정영역의 셀어레이(31-1,31-5,31-6)를 블럭단위로 소거할 수 있게 된다. 또 소거게이트신호(EL1∼ELi)는 도시하지 않은 소거전압승압회로 및 소거전압선택회로(디코더)에 의해 행디코더(32-1,32-5,32-6,32-42∼32-4i)중에서 선택되는 행디코더와 그에 따른 블럭에 공급된다.

예컨대 1M비트(128K워드×8비트구성) 메모리의 경우, 상기 제6도에서는 1비트 출력분만을 도시하고 있지만, 실제로는 8비트출력분이 구성되어 있으며 k=32, m=1024, n=128,i=248로 한다. 이 경우, k=32이므로 고신뢰성이 요구되는 특정 메모리셀영역은 k×n=32×128=4096바이트로되고, i=248이므로 행선을 4개씩 블럭화하면 1개 블럭의 메모리영역은 4×n=4×128=512바이트로 된다.

상기한 바와 같은 구성의 반도체메모리에 의하면, 상술한 플로피디스크와 쉽게 치환하여 사용할 수 있음은 물론 고신뢰성 영역의 배분이라던지 1개 블럭의 메모리영역의 용량 등을 용도에 따라 쉽게 분할해서 사용할 수 있게 된다.

또 상기한 제6도와 같이 블럭단위로 소거가 가능하도록 된 구성을 상기 제4도의 불휘발성 반도체메모리에 적용해도 된다.

제7도는 본 발명의 또 다른 실시예에 따른 불휘발성 반도체메모리를 도시해 놓은 것으로, 이는 메모리셀의 소거게이트를 열방향으로 공통접속하고, 메모리셀영역을 열방향으로 i개의 블럭으로 분할된 메모리에 대해 본 발명을 적용한 것이다. 즉, 메모리셀영역은 각각 소거게이트가 열방향으로 접속되고, 열방향에서 i개의 블럭으로 분할된 셀어레이(31-1,32-42∼31-4i)와 이 셀어레이(31-1,32-42∼31-4i)중 고신뢰성을 보증하기 위한 메모리영역을 갖춘 셀어레이(31-1)에 대해 동일한 구성을 갖추고 있으면서 그 메모리셀영역외 크기도 동일한 적어도 2개이상(본 예에서는 2개)의 셀어레이(31-7,31-8)가 설치되어 있다. 참조부호 32는 각 셀어레이(31-1,31-7,31-8,31-42∼31-4i)의 공통 배선(WL1∼WLn)을 선택하기 위한 행디코더이고, 39-1은 상기 셀어레이(31-1,32-42∼31-4i)에 대응해서 설치된 열선택게이트이며, 39-2 및 39-3은 상기 셀어레이(31-7,31-8)에 대응해서 설치된 열선택게이트이다. 상기 열선택게이트(39-1)는 열디코더(33)에 의해 선택제어되고, 상기 열선택게이트(39-2,39-3)는 상기 열디코더(33)의 출력의 일부에 의해 선택제어된다. 또 참조부호 37-1∼37-3은 상기 각 열선택게이트(39-1∼39-3)에 대응해서 설치된 감지증폭회로, 40은 행어드레스버퍼, 41은 열어드레스버퍼, 42-2는 다중선택제어회로, 43은 비교회로 38은 데이터출력회로이다. 그리고 상기 각 열선택게이트(39-1∼39-3)에 대응해서 데이터입력회로(도시되지 않음)가 설치되어 있다.

상기 제7도에 나타낸 바와 같은 메모리구성에 의하면, 각 셀어레이가 행방향으로 나란히 위치되어 있으므로 그 배치가 용이해지게 된다.

상술한 제6도 및 제7도에서 블럭단위로 소거가 가능한 메모리를 도시하였지만, 예컨대 시스템제어용 프로그램영역 등은 가장 중요한 영역이고, 또 데이터를 일단 써넣으면 거의 바꿔서 써넣을 수 없으므로 이러한 프로그램 영역 등에 대응하는 일부의 블럭을 소거가 불가능한 영역으로 설정해도 된다. 이 경우에는 이 소거가 불가능한 블럭의 소거게이트를 삭제해 놓거나, 혹은 일단 기입을 행한 후에 그 블럭에 대한 기입을 금지시키도록 하는 기능[예컨대 EEPROM에 정보를 기입해서 소거금지모드로 하거나, 혹은 퓨즈(fuse) 등에 의한 프로그램을 행해서 소거금지상태로 한다]을 설채해도 된다.

이상의 각 실시예에서 일괄소거 혹은 블럭소거방식의 메모리를 설명하고 있지만, 본 발명은 여기에 한정되지는 않고 바이트단위로 기입 및 소거를 행하는 방식의 메모리에도 적용할 수 있다.

제8도는 비트 혹은 바이트단위로 소거 및 기입을 행하는 방식의 EEPROM의 대표적인 메모리셀의 소자 구조의 단면도를 도시해 놓은 것이고, 제9도는 그 등가회로도이다. 제8도에 있어서 예컨대 P형 기판(51)상에 N형 확산영역(52,53,54)이 설치되어 있고, 이 N형 확산영역(52,53)상호간의 기판상에는 절연막(55)을 매개로 제1층째의 다결정실리콘층으로 구성된 부유게이트(56)가 설치되어 있고, 이 부유게이트(56)는 상기 절연막(55)의 박막부(55A)를 매개로 상기 N형 확산영역(53)과 중첩되어 있다. 상기 부유게이트(56)상에는 절연막(57)을 매개로 제2층째의 다결정실리콘층으로 구성된 제어게이트(58)가 설치되어 있다. 또 상기 N형 확산영역(53,54) 상호간의 기판상에는 절연막(59)을 매개로 제1층의 다결정실리콘층으로 구성된 제어게이트(60)가 설치되어 있다.

제8도의 소자는 제9도의 등가회로에 도시한 바와 같이 N형 확산영역(52)을 소오스(S)로 하고 N형 확산영역(53)을 드레인(D)으로 하며 부유게이트(57)를 부유게이트(FG)로 하고 제어게이트(58)를 제어게이트(CG)로 하는 부유게이트형 트랜지스터(61)와, N형 확산영역(53)을 소오스(S)로 하고 N형 확산영역(54)을 데이터선(DL)으로 하며 제어게이트(60)을 워드선(WL)으로 하는 증가형 선택트랜지스터(62)을 직렬접속한 구성으로 되어 있다.

제10도는 상기 제9도와 등가회로로 도시한 메모리셀의 동작모드를 요약해서 나타낸 도면이다.

우선 이 메모리셀의 동작모드로서는 데이터소거와 "0"기입, "1"기입 및 독출의 4개가 있는 바, 이하 이들 모드에 대해서 설명한다.

소거모드에서는 워드선(WL) 및 제어게이트(CG)가 선택상태로 되고, 워드선전위(VWL) 및 제어게이트전위(VCG)로서는 각각 고전위(H)로서 예컨대 +20V가 인가되며, 데이터선전위(VDL)로서는 OV가 인가된다. 이때 부유게이트전위(VFG)는 제어게이트(CG)와의 사이의 용량결합에 의해 고전위(H)로서 예컨대 +12V 정도로 된다. 또 선택트랜지스터(62)가 온상태로 되어 있고, 부유게이트형 트랜지스터(61)의 드레인 전위가 OV로 되어 있으므로, 제7도중의 박막부(55A)를 매개로 파울러-노드하임의 터널효과에 의해 부유게이트형 트랜지스터(61)의 드레인으로부터 부유게이트(FG)로 전자가 주입되게 된다. 이 동작을 소거동작이라 칭하며 소거후의 데이터를 "1"로 한다.

데이터기입모드로서는 2개가 있는 바, 양모드에서는 공히 워드선전위(VWL)는 고전위(H), 제어게이트전위(VCG)는 OV, 소오스전위(VS)는 고전위(H)로서 예컨대 +5V로 된다. 이 상태에서 한쪽의 기입모드에서는 데이터선전위(VDL)가 고전위(기입데이터 "0")로 되어 부유게이트(FG)는 제어게이트(CG)와의 사이의 용량결합에 의해서 저전위(L)로 된다. 이때에는 상기의 파울러-노드하임의 터널효과에 의해 상기 박막부(55A)를 매개해서 부유게이트형 트랜지스터(61)의 부유게이트(FG)로부터 드레인으로 전자가 방출되는 바, 이 동작을 "0"기입이라 칭한다.

다른 한쪽의 기입모드에서는 데이터선전위(VDL)가 OV(기입데이터 "1")로 되고, 부유게이트(FG)와 제어게이트(CG)간의 전위차가 거의 OV로 된다. 이 경우에는 전자의 이동이 없어 이전에 소거된 데이터 "1"의 상태가 유지되는 바, 이동작을 "1" 기입이라 칭한다.

데이터의 독출모드에서는 워드선(WL)의 선택되어 그 전위(VWL)가 고전위(H)로서 예컨대 +5V로 되고 또 데이터선전위(VDL)가 +1V정도로 된다. 이때 제어게이트전위(VCG)를 OV로 하면 부유게이트(FG)에 있어서의 축적전하의 종류, 즉 전자 혹은 정공의 구별에 따라 부유게이트형 트랜지스터(61)의 온·오프가 결정되게 된다. 예컨대 기억데이터가 "1"이고 부유게이트(FG)에 전자가 축적되어 있는 상태에서는 부유게이트(FG)가 부(負)로 대전되어 있기 때문에 트랜지스터(61)는 오프상태로 된다. 따라서 이때에는 셀전류가 흐르지 않게 된다.

한편 기억데이타 "0"이고 부유게이트(FG)에 정공이 축적되어 있는 상태에서는 부유게이트(FG)가 정(正)으로 대전되기 때문에 트랜지스터(61)가 온 상태로 되어 셀전류가 흐르게 된다. 이와 같은 데이터독출시의 셀전류의 유무에 따라 도시하지 않은 감지증폭회로에서 데이터의 검출이 행해진다.

또 상기 각 실시예에서는 불휘발성 메모리에 대해서만 설명하였지만, 본 발명은 다이나믹RAM이나 스태틱RAM에도 적용할 수 있다. 종래의 예컨대 다이나믹RAM이라던지 고저항부하형 메모리셀을 사용한 스태틱RAM에서는 미소한 리크전류에 의해서도 메모리셀의 데이터가 파괴되고 버리고, 또 α선조사 등에 의해 불규칙한 비트불량 등이 발생하게 되며, 연속적으로 메모리를 사용할 때에는 통상 1000∼100Fit정도의 에러(비트불량)가 발생하게 되는 바, 이러한 경우에도 본 발명을 적용하면 고신뢰성을 얻을 수 있게 된다.

또한 본 실시예에서는 행디코더(32; 32-1, 32-42∼32-4i등)를 1개로 요약해서 도시하고 있지만, 고속화를 달성할 목적으로 복수개의 행디코더를 줄임으로써 C·R에 의한 지연시간을 줄이는 변형예도 실시할 수 있다.

한편, 본원 발명의 특허청구의 범위의 각 구성요소에 병기한 도면에 대응하는 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것일 뿐이고, 본원 발명의 기술적 범위를 도면에 나타낸 실시예에 한정할 의도로 병기한 것은 아니다.

[발명의 효과]

이상 설명한 바와 같이 본 발명의 반도체메모리에 의하면, 특정 메모리영역에 비트불량이 임의의 확률로 발생하더라도 복수의 특정의 메모리영역의 각 출력에 대해 다수결논리를 취해 출력하므로, 특정의 메모리영역의 불량발생율을 비약적으로 감소시킬 수 있게 되어 특정 메모리영역의 신뢰성을 대폭적으로 개선할 수 있게 된다.

Claims

데이터의 전기적인 치환이 가능한 메모리셀이 배열되어 이루어진 제1셀어레이(31-1,31-4,31-42∼31-4i)와, 이 제1셀어레이(31-1,31-4,31-42∼31-4i)의 행선 및 열선을 각각 선택하기 위한 제1행디코더32-1,32-4,32-42∼32-4i) 및 제1열디코더(33-1), 상기 제1셀어레이(31-1,31-4,31-42∼31-4i)중의 특정 메모리영역을 갖춘 셀어레이와 동일 크기의 메모리영역을 갖춘 적어도 2개 이상의 제2셀어레이(31-1,31-3,31-5,31-6), 이 제2셀어레이(31-2,31-3,31-5,31-6)의 메모리셀을 상기 특정 메모리영역을 갖춘 셀어레이의 메모리셀에 대한 선택과 동시에 선택하는 제2행디코더(32-2,32-3,32-5) 및 제2열디코더(32-2,33-3,33-4), 상기 특정 메모리영역을 갖춘 셀어레이 및 상기 제2셀어레이(31-2,31-3,31-5,31-6)로부터의 각 독출출력을 비교하여 다수결논리를 취하는 비교수단(43)을 구비하여 구성된 것을 특징으로 하는 반도체메모리.
제1항에 있어서, 상기 특정 메모리영역을 갖춘 셀어레이(31-1)의 구성은 k행×n열이고, 상기 제2셀어레이는 2개의 제2셀어레이(31-5,31-6)로 이루어지고 그 각각의 구성은 2k행×n/2행로 행방향에서 나란히 배치되어 있으며, 상기 2개의 제2셀어레이(31-5,31-6)의 행선은 공통의 제2행디코더(32-5)에 의해 선택되고, 상기 2개의 제2셀어레이(31-5,31-6)의 열선은 공통의 제2열디코더(33-4)에 의해 선택되도록 구성된 것을 특징으로 하는 반도체메모리.
제1항 또는 제2항에 있어서, 상기 제1셀어레이는 행방향으로 복수개 셀어레이의 블럭(31-1,31-42∼31-4i)으로 분리되어 있고 이에 대응해서 상기 제1행디코더도 행방향에서 복수개의 블럭(32-1,32-42∼32-4i)으로 분리되어 있으면서, 상기 복수개의 셀어레이에는 각각 독립된 소거게이트가 설치되어설치되어 각각 독립된 소거게이트신호(EL1,EL2∼ELi)가 공급되도록 구성되어 있는 것을 특징으로 하는 반도체 메모리.
데이터의 전기적인 치환이 가능한 메모리셀이 배치되어 이루어진 제1셀어레이(31-1,31-42∼31-4i)가 열방향에서 복수개의 셀어레이의 블럭으로 분리되어 있고 이 복수개의 셀어레이에는 각각 독립된 소거게이트신호가 공급되고, 상기 제1셀어레이(31-1,31-42∼31-4i)중 특정 메모리영역을 갖는 셀어레이(31-1)와 동일 크기의 메모리영역을 갖춘 적어도 2개 이상의 제2셀어레이(31-7,31-8)가 상기 제1셀어레이(31-1,31-42∼31-4i)와 행방향에서 나란히 배치되며, 상기 제1셀어레이(31-1,31-42∼31-4i)의 행선 및 제2셀어레이(31-7,31-8)의 행선이 1개의 행디코더(32)에 의해 공통으로 선택되고, 열디코더에 의해 상기 제1셀어레이(31-1,31-42∼31-4i)중 특정 메모리영역을 갖춘 셀어레이(31-1)의 열선 및 제2셀어레이(31-7,31-8)의 열선이 동시에 선택되거나 또는 그 이외에 셀어레이의 열선이 선택되며, 상기 특정 메모리영역을 갖춘 셀어레이 및 상기 제2셀어레이(31-7,31-8)로부터의 각 독출출력이 비교수단(43)에 의해 비교되어 다수결논리가 취해지도록 구성된 것을 특징으로 하는 반도체메모리.
데이터의 전기적인 기입이 가능한 M개의 메모리셀의 제1메모리셀영역과 제2메모리셀영역을 갖춘 제1메모리셀어레이(31-1)와, 상기 제1메모리셀어레이를 억세스하기 위한 제1메모리억세스수단(40,41,33-1,32-1,32-4), 데이터의 전기적인 기입이 가능하고, 각각이 제1메모리셀영역의 각 메모리셀에 대응하는 M개의 메모리셀을 각각 갖춘 복수개의 제2메모리셀어레이(31-2,31-3), 제1메모리억세스수단이 제1메모리셀영역으로부터 메모리셀을 독출할때를 결정하기 위한 수단을 포함하고서 제1메모리억세스수단이 제1메모리셀영역에서 메모리셀을 억세스할때를 결정하는 결정수단(32-1,33-1), 제1메모리억세스수단이 제2메모리셀영역으로부터 메모리셀을 독출할때를 결정하는 결정수단(32-4,33-1), 제1메모리억세스수단이 제1메모리셀영역에서 메모리셀을 억세스할때 활성화되어 각각의 제2메모리셀어레이에서 대응하는 메모리셀을 억세스하는 제2메모리억세스수단(32-2,32-3,33-3) 및, 제1메모리억세스수단이 제1메모리셀영역에서 메모리셀을 독출할 때 활성화되어 제1메모리셀영역으로부터 제1독출데이터를, 각각의 제2메모리셀어레이로부터 대응하는 제2독출데이터를 처리하는 다수결논리에 따라 외부장치로 데이터를 독출하는 제1독출수단과, 제1메모리억세스수단이 제1메모리셀영역에서 메모리셀을 독출할 때 활성화되어 제2메모리셀영역으로부터의 독출데이터에 따라 외부장치로 데이터를 독출하는 제2독출수단을 포함하고서, 외부장치로 데이터를 독출하기 위한 독출수단을 구비하여 이루어진 것 것을 특징으로 하는 반도체메모리.
제5항에 있어서, 상기 제1독출수단은, 상기 제1데이터 및 제2데이터의 다수의 논리가 "1"일 때 외부장치로 논리 "1"이 독출되고, 상기 제1데이터 및 제2데이터의 다수가 논리 "0"일때 외부장치로 논리 "0"이 독출되도록 결정하는 것을 특징으로 하는 반도체메모리.
제5항에 있어서, 상기 제1억세스수단과 제2억세스수단은 각각 상기 반도체메모리가 기입억세스모드로 설정될 때 상기 제1메모리셀영역의 메모리셀 및 상기 제2메모리셀어레이의 각각의 대응하는 메모리셀에 동일한 데이터를 기입하는 것을 특징으로 하는 반도체메모리.
제5항에 있어서, 상기 제1메모리셀어레이의 메모리셀은, 제1워드선과 제1비트선의 교차점에 위치하고, 행렬모양으로 배열되어 있는 것을 특징으로 하는 반도체메모리.