JP5814876B2 - 同期整流型電源回路とその調整方法 - Google Patents

同期整流型電源回路とその調整方法 Download PDF

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Description

本発明の実施形態は、不連続導通モードで動作する同期整流型電源回路とその調整方法に関する。
同期整流型電源回路は、図２３に示すように、高電位側の電圧（Vdd）を出力端子（１０３）に供給するハイサイドスイッチ（１０１）と、低電位側の電圧（Vss）を出力端子（１０３）に供給するローサイドスイッチ（１０２）を備え、これらのスイッチを交互にオン／オフさせて、所望の電圧を出力端子（１０３）に出力する。出力端子（１０３）には、出力インダクタ（１０６）と出力容量（１０７）が接続される。そして、軽負荷時にインダクタ電流(ＩＬ)が低電位側に逆流し、効率が低下することを防止するため、ローサイドスイッチ（１０２）をオフさせ、両方のスイッチがオフとなる期間を設けるＤＣＭモード（Discontinuous Conduction Mode）を有している。ＤＣＭモードにおける最適な制御、すなわち、ローサイドスイッチ（１０２）をオフにするタイミングは、インダクタ電流(ＩＬ)がゼロになった瞬間である為、ローサイドスイッチ（１０２）を最適なタイミングでオフにする為の種々の制御方法が提案されている。
出力端子（１０３）の出力電圧は、ローサイドスイッチ（１０２）をオフにした後、出力電流がゼロになった後に、インダクタの持つ寄生容量等によりリンギングが発生する。このリンギングによる電圧は、入出力電圧やインダクタの特性によっては、電源電圧を超える可能性もある。このため、ＤＣＭモードでの制御においては、この出力電圧のリンギングに対する対応が必要であるが、十分ではない。
特開２００９−２９０９８６号公報
本発明の一つの実施形態は、出力電圧のリンギングに対しても適切なローサイドスイッチのオフのタイミングが制御できる同期整流型電源回路、並びに、その調整方法を提供することを目的とする。
本発明の一つの実施形態によれば、高電位側の電圧が供給される第１の電源端子と、低電位側の電圧が供給される第２の電源端子と、出力端子と、前記第１の電源端子と前記出力端子間に接続される第１のスイッチ手段と、前記第２の電源端子と前記出力端子間に接続される第２のスイッチ手段と、前記第１、第２の手段のオン／オフを制御する制御信号発生回路とを備え、前記出力端子からインダクタンスとキャパシタンスを含む負荷に出力電圧を供給する同期制御型電源回路であって、前記出力電圧を、前記第２のスイッチ手段がオフになった時から所定の期間、所定の基準電圧と比較し、その比較結果により前記第２のスイッチ手段をオフにするタイミングを調整する制御回路を具備することを特徴とする同期制御型電源回路が提供される。
図１は、第1の実施形態に係る同期整流型電源回路を示す図である。 図２は、ローサイドスイッチのオフのタイミングが早すぎた場合の出力電圧と電流方向検知回路の動作期間（ｔＳＥＮＳＥ）の関係を示す図である。 図３は、ローサイドスイッチのオフのタイミングが遅すぎた場合の出力電圧と電流方向検知回路の動作時間（ｔＳＥＮＳＥ）の関係を示す図である。 図４は、電流方向検知回路の一形態を示すブロック図である。 図５は、電流方向検知回路の電圧検知回路にコンパレータを用いた場合の構成を示す図である。 図６は、電流方向検知回路の電圧検知回路にインバータを用いた場合の構成を示す図である。 図７は、電流方向検知回路の電圧検知回路にクロックトインバータを用いた場合の構成を示す図である。 図８は、電流方向検知回路の出力を記憶するメモリ回路を備えた場合の構成を示す図である。 図９は、電流方向検知回路の出力を記憶するメモリ回路として、フリップフロップ回路を用いた場合の構成を示す図である。 図１０は、ローサイドスイッチをオフにするタイミングを調整する手順を示す図である。 図１１は、ローサイドスイッチをオフにするタイミングを調整する手順を、回路閾値の調整との関係で示す図である。 図１２は、逆流検知回路に用いられる一般的なコンパレータの構成を示す図である。 図１３は、コンパレータの閾値を調整する第１の方法を示す図である。 図１４は、コンパレータの閾値を調整する第２の方法を示す図である。 図１５は、コンパレータの閾値を調整する第３の方法を示す図である。 図１６は、コンパレータをゲート接地のＭＯＳトランジスタを用いて構成した場合の閾値調整の第１の方法を示す図である。 図１７は、コンパレータをゲート接地のＭＯＳトランジスタを用いて構成した場合の閾値調整の第２の方法を示す図である。 図１８は、コンパレータをゲート接地のＭＯＳトランジスタを用いて構成した場合の閾値調整の第３の方法を示す図である。 図１９は、コンパレータの入力トランジスタとしてゲート接地のＭＯＳトランジスタを用いた場合の閾値調整の第４の方法を示す図である。 図２０は、逆流検知回路の検知位置をローサイドスイッチのソースの電圧とした、第２の実施形態に係る同期整流型電源回路を示す図である。 図２１は、逆流検知回路の検知位置を出力インダクタに直列に接続された抵抗の電圧とした、第３の実施形態に係る同期整流型電源回路を示す図である。 図２２は、逆流検知回路の検知電圧をＤＣＲエミュレーションの電圧とした、第４の実施形態に係る同期整流型電源回路を示す図である。 図２３は、同期整流型電源回路の一般的は構成を示す図である。
以下に添付図面を参照して、実施形態にかかる同期整流型電源回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
（第１の実施形態）
図１は、第１の実施形態の同期整流型電源回路を示す回路図である。高電位側の電圧（Ｖｄｄ）が印加される電源端子（４）と出力端子（３）間には、ハイサイドスイッチ（１）を構成するＰ型ＭＯＳトランジスタが接続され、低電位側の電圧（Ｖｓｓ）が印加せれる電源端子（５）と出力端子（３）間には、ローサイドスイッチ（２）を構成するＮ型ＭＯＳトランジスタが接続される。出力端子（３）には、出力インダクタ（６）と出力容量（７）が接続される。制御回路（１０）は、ハイサイドスイッチ（１）とローサイドスイッチ（２）を、交互にオン／オフさせる制御信号を、それぞれのＭＯＳトランジスタのゲートに供給する。出力インダクタ（６）と出力容量（７）の接続端の電圧が、制御回路（１０）にフィードバックされる。電流方向検知回路（８）には、出力端子（３）の電圧が印加され、逆流検知回路（９）には、出力端子（３）の電圧と、電流方向検知回路（８）の出力が供給される。電流方向検知回路（８）の動作タイミングを制御する制御信号（１００）が、制御回路（１０）から電流方向検知回路（８）に供給される。電流方向検知回路（８）の出力は、逆流検知回路（９）に供給される。電流方向検知回路（８）の出力に応じて、逆流検知回路（９）の閾値が調整される。逆流検知回路（９）は、出力端子（３）の電圧が閾値を超えた時に、ローサイドスイッチ（２）をオフにするタイミングを制御する所定の出力信号を、制御回路（１０）に供給する。逆流検知回路（９）の閾値を調整することにより、制御回路（１０）によるローサイドスイッチ（２）をオフにするタイミングが調整される。
以下、電流方向検知回路（８）の動作のタイミングと出力電圧の関係について、図２および図３を用いて説明する。
図２は、同期整流型電源回路の出力電圧（ＶＬＸ）と、電流方向検知回路（８）の検知のタイミングを説明するための図である。図２において、時間（Ｔ１）は、ハイサイドスイッチ（１）がオンの時間で、時間（Ｔ２）は、ローサイドスイッチ（２）がオンの時間である。タイミング（ｔ０）でローサイドスイッチ（２）がオフになる。
電流方向検知回路（８）は、ローサイドスイッチ（２）がオフとなった直後から出力電圧（ＶＬＸ）の検知を始める。尚、ローサイドスイッチ（２）がオフにされたことによるノイズの影響を避けるため、所定の不検知期間（ｔＢＬＡＮＫ）を設けることも出来る。この不検知期間（ｔＢＬＡＮＫ）は、０μ秒以上に設定される。この不検知期間（ｔＢＬＡＮＫ）後に電流方向検知回路（８）の検知動作期間（ｔＳＥＮＳＥ）が始まる。この検知動作期間（ｔＳＥＮＳＥ）の期間中に出力電圧（ＶＬＸ）が所定の基準電圧（ＶＲＥＦ）を超えたか否かを検知することにより、ローサイドスイッチ（２）をオフにするタイミングが早すぎたか／遅すぎたかを検知することができる。図２の例は、電流方向検知回路（８）に供給される基準電圧（ＶＲＥＦ）を、低電位側の電源電圧（Ｖｓｓ）とした場合を示す。図２に示す例の場合、検知動作期間（ｔＳＥＮＳＥ）中、出力電圧（ＶＬＸ）は基準電圧（Ｖｓｓ）より低い電圧となっているため、ローサイドスイッチ（２）のオフのタイミングが早すぎたことを示す。従って、次回のローサイドスイッチ（２）のオフのタイミングを遅らせるように、制御回路（１０）による制御が行われる。
図３は、同期整流型電源回路の出力電圧（ＶＬＸ）と、電流方向検知回路（８）の検知のタイミングを説明するためのもうひとつの図である。図３において、時間（Ｔ１）は、ハイサイドスイッチ（１）がオンの時間で、時間（Ｔ２）は、ローサイドスイッチ（２）がオンの時間である。タイミング（ｔ０）でローサイドスイッチ（２）がオフになる。インダクタ電流が出力インダクタ（６）から低電位側の電源（Ｖｓｓ）に電流が流れている状態でローサイドのスイッチ（２）をオフにすると、出力電圧（ＶＬＸ）は、高電位側の電源電圧（Ｖｄｄ）よりも高くなる。図３は、その状態を示すもので、ローサイドスイッチ（２）のオフのタイミングが遅すぎたことを示す。従って、次回のローサイドスイッチ（２）のオフのタイミングを早めるように、制御回路（１０）による制御が行われる。
図２、および図３に示すように、ローサイドスイッチ（２）がオフの状態で、インダクタ電流が減少し、ゼロになった場合、出力電圧（ＶＬＸ）にリンギングが発生する。これは、電流の向きによらず、発生する。検知動作期間（ｔＳＥＮＳＥ）の時間幅は、このリンギング発生を踏まえた期間に調整される。すなわち、検知動作期間（ｔＳＥＮＳＥ）が開始した直後にリンギングが発生した場合でも、そのリンギングを確実に検知する為、少なくとも、発生するリンギングの１周期分以上の期間を検知動作期間（ｔＳＥＮＳＥ）の期間として確保する。１周期以上の検知することにより、リンギングにより電圧が高くなる場合、及び低くなる場合の両方を検知することが出来るため、リンギングによる誤検知を防ぐことができる。リンギングは、出力インダクタ（６）、出力端子（３）の寄生容量、スイッチの寄生容量等で定まる共振周波数で発生する回路毎の固有の現象である。従って、検知動作期間（ｔＳＥＮＳＥ）の設定に当たっては、テスト的にリンギングを発生させ、その１周期（以降、ｔＲＩＮＧＩＮＧ）を検知しておくことにより適切な検知動作期間を設定することが出来る。検知動作期間（ｔＳＥＮＳＥ）の時間幅の下限は、リンギングの１周期の期間、すなわち、ｔＲＩＮＧＩＮＧ≦ｔＳＥＮＳＥとなる。
検知動作期間（ｔＳＥＮＳＥ）の時間幅の上限は、ローサイドスイッチ（２）の制御が早すぎるために失われる電力喪失を所定の範囲内、例えば、１０％以下に抑えるための範囲として決定される。ローサイドスイッチ（２）をオフにするタイミングが早すぎたために失われるエネルギーＥｌｏｓｓは、式（１）で示される。
Figure 0005814876
式（１）において、Ｖｒｅｖは、ローサイドスイッチ（２）がＭＯＳトランジスタである場合に、その寄生ダイオードのフォワード電圧、ローサイドスイッチ（２）に並列に接続される保護ダイオードのフォワード電圧、あるいは、ＭＯＳトランジスタのソース・ドレイン間に生じる電圧等で決まる値で、一般的な構成では、寄生ダイオードのフォワード電圧であり、ほぼ、０．７Ｖ程度である。Ｌは、出力インダクタのインダクタンスである。
ローサイドスイッチ（２）がオンの期間に出力に送られるエネルギーＥｓｅｎｔは、式（２）で示すことが出来る。
Figure 0005814876
式（２）で、ＶＯＵＴは出力電圧、ｔＮＯＮは、ローサイドスイッチ（２）のＤＣＭ動作時のオンの時間であり、制御方式が決まれば定まる値である。
一般的な用途では、ＶＯＵＴ＞Ｖｒｅｖであるが、最悪値を求める意味から、
ＶＯＵＴ＝Ｖｒｅｖ とすると、失われるエネルギーＥｌｏｓｓと送られるエネルギーＥｓｅｎｔの比は、式（３）で示される。
Figure 0005814876
失われる電力を、出力される電力の１／１０以下にするためには、検知時間（ｔＳＥＮＳＥ）をローサイドスイッチ（２）がオンしている時間（ｔＮＯＮ）のスクエアルート１０分の１以下にすれば良い。すなわち、検知動作時間（ｔＳＥＮＳＥ）とローサイドスイッチがオンの時間（ｔＮＯＮ）の関係を式（４）とすれば良い。
Figure 0005814876
従って、検知動作時間（ｔＳＥＮＳＥ）としては、次の式（５）の時間幅として、設定する。
Figure 0005814876
式（５）の関係となる制御信号（１００）を制御回路（１００）から電流方向検知回路（８）に供給し、検知動作時間(ｔＳＥＮＳＥ)を制御することで、所望の検知動作が可能となる。
図４は、電流方向検知回路（８）の構成をブロック図で示す。電流方向検知回路（８）は、電圧検知回路（８１）、メモリ回路（８２）、及びタイミング制御回路（８３）を含む。電圧検知回路（８１）の入力端子（８０）には、出力電圧（ＶＬＸ）が供給される。タイミング制御回路（８３）は、図１に示す制御回路（１０）からの制御信号（１００）を受け、電流方向検知回路（８）が、所定の検知動作期間（ｔＳＥＮＳＥ）の期間中、検知動作を行うようタイミング制御信号(１０１)(１０２)を発生する。タイミング制御回路（８３）は、電圧検知回路（８）、あるいは、メモリ回路（８２）、あるいはその両方を制御して、所定の検知動作期間(ｔＳＥＮＳＥ)以外での不要な検知動作を抑制する。電流方向検知回路（８）の出力は、出力端子（８８）から逆流検知回路（９）に供給される。電圧検知回路（８１）は、出力電圧（ＶＬＸ）を所定の基準電圧（ＶＲＥＦ）と比較する。この電圧検知回路（８１）の検知結果は、出力電圧(ＶＬＸ)が、所定の基準電圧(ＶＲＥＦ)に比較して高いか／低いかの結果を示しており、ローサイドスイッチ（２）のオフのタイミングが遅すぎるか／早すぎるかに対応している。この電圧検知回路（８１）の検知結果は、メモリ回路（８２）に供給される。
メモリ回路（８２）は、電圧検知回路（８１）の出力を、ローサイドスイッチ（２）をオフにするタイミングの制御に関連付けて、記憶する。例えば、コンデンサ（図示せず）を用いたアナログ的なメモリ回路として構成することも出来る。この場合には、電圧検知回路（８１）の出力が高レベル（Ｈ）／低レベル（Ｌ）に応じてコンデンサの充放電が行われ、その電圧が変わることで記憶される。
メモリ回路（８２）は、デジタル的な回路として構成することも出来る。例えば、ＳＲラッチ回路等を用いることが出来る。電圧検知回路（８１）の出力を、ＳＲラッチ回路（図示せず）のセット入力に供給し、そのリセット入力として、タイミング制御回路（８３）からのタイミング制御信号（１０１）を供給する。
図５は、電流方向検知回路（８）の電圧検知回路(８１)としてコンパレータ（８４）を用いた場合の例を示す。コンパレータ（８４）の入力端のひとつは、出力端子（３）に接続され、出力電圧（ＶＬＸ）を受ける。もう一方の入力には、基準電圧（ＶＲＥＦ）が供給される。ローサイドスイッチ（２）をオフにしたタイミングが遅すぎたのか、早すぎたのかは、ローサイドスイッチ（２）をオフにした後の出力電圧（ＶＬＸ）の電圧を基準電圧（ＶＲＥＦ）と比較することにより判断できる。基準電圧（ＶＲＥＦ）は、使用するスイッチや接続されるインダクタの特性に応じて適切な電圧を選定する。
タイミング制御回路（８３）は、電圧検知を所定の検知動作期間(ｔＳＥＮＳＥ)だけ動作させることにより、誤検知を防ぐと共に、検知動作期間（ｔＳＥＮＳＥ）以外での消費電流を削減できる。例えば、コンパレータ（８４）の電流源（図示せず）を検知動作期間（ｔＳＥＮＳＥ）の期間だけ動作させることで、消費電流の削減が可能である。また、コンパレータ（８４）とメモリ回路（８２）の間にゲート回路（図示せず）を設け、タイミング制御回路（８３）の制御信号でゲート回路を制御して、検知動作期間（ｔＳＥＮＳＥ）のみ、コンパレータ（８４）の出力がメモリ回路（８２）に供給される構成とすることも出来る。
図６は、電圧検知回路(８１)として、ＣＭＯＳインバータ（８５）を用いた例を示す。ＣＭＯＳインバータを用いることにより、出力電圧(ＶＬＸ)は、高電位側の電源電圧（Ｖｄｄ）と低電位側の電源電圧（Ｖｓｓ）の中間電圧、すなわち、(Ｖｄｄ−Ｖｓｓ)／２ と比較することが出来る。かかる構成により、チップ面積や消費電力の大きいコンパレータを用いずに、出力電圧(ＶＬＸ)の検知を行うことが出来る。ＣＭＯＳインバータを用いた場合、出力電圧(ＶＬＸ)が電源電圧の中間電圧、すなわち、(Ｖｄｄ−Ｖｓｓ)／２ になった時に、貫通電流が生じる。この貫通電流は、ＣＭＯＳインバータを構成するＭＯＳトランジスタのＷ／Ｌ比を小さくし、オン電流を制限することで、制限できる。尚、電圧検知回路をＣＭＯＳインバータとした場合には、所定の期間(ｔＳＥＮＳＥ)のみ電圧検知回路として機能させる為、ＣＭＯＳインバータの出力をゲート回路（図示せず）を介してメモリ回路（８２）に供給する構成とし、ゲート回路の動作期間が、所定の検知動作時間(ｔＳＥＮＳＥ)となるようにタイミング制御回路(８３)で制御する。
図７は、電圧検知回路(８１)として、クロックトインバータ回路（８６）を用いた例を示す。この場合にも、出力電圧（ＶＬＸ）は、高電位側の電源電圧（Ｖｄｄ）と低電位側の電源電圧（Ｖｓｓ）の中間電圧、すなわち、（Ｖｄｄ−Ｖｓｓ）／２の電圧と比較される。タイミング制御回路（８３）により、クロックトインバータ回路（８６）の駆動クロックを、ローサイドスイッチ（２）がオフした後の所定の検知動作時間(ｔＳＥＮＳＥ)のみ供給することにより、その検知動作時間(ｔＳＥＮＳＥ)のみ動作する電圧検知回路として動作させることが出来る。
また、インバータの替わりに、ＣＭＯＳ構成のＮＡＮＤ回路やＮＯＲ回路を用いることもできる。この場合には、出力電圧とイネーブル信号を夫々の入力信号として供給する。イネーブル信号が供給されている期間、出力電圧（ＶＬＸ）を、高電位側の電源電圧（Ｖｄｄ）と低電位側の電源電圧（Ｖｓｓ）の中間電圧、すなわち、（Ｖｄｄ−Ｖｓｓ）／２の電圧と比較する電圧検知回路として動作させることが出来る。タイミング制御回路（８３）により、イネーブル信号を、ローサイドスイッチがオフになった後の所定の検知動作期間(ｔＳＥＮＳＥ)のみ供給することにより、この検知動作期間（ｔＳＥＮＳＥ）のみ動作する電圧検知回路として動作させることができる。
図８は、電流方向検知回路（８）の出力を記憶するメモリ回路（１０８）を備えた構成を示す図である。電流方向検知回路（８）の検知動作期間（ｔＳＥＮＳＥ）の期間内に、出力電圧（ＶＬＸ）が、所定の基準電圧（ＶＲＥＦ）を、一度でも超えたことを電流方向検知回路（８）が検知した場合、その結果が、メモリ回路（１０８）に蓄えられる。このメモリ回路(１０８)の情報は、次の電流方向検知回路の検知動作期間（ｔＳＥＮＳＥ）まで、保持される。従って、電流方向検知回路（８）の検知動作期間（ｔＳＥＮＳＥ）の後に発生する出力電圧のリンギングの影響を受けることがない。一方で、検知動作期間（ｔＳＥＮＳＥ）中に出力電圧にリンギングが発生し、所定の基準電圧（ＶＲＥＦ）を越えた場合には、検知動作期間（ｔＳＥＮＳＥ）中に、インダクタ電流がゼロになるタイミングが存在したことが検知されたことになり、その検知結果がメモリ回路（１０８）に蓄積される。メモリ回路（１０８）の出力は、逆流検知回路（９）に供給される。
図９は、電流方向検知回路（８）の出力を記憶するメモリ回路として、ＳＲラッチ回路（１０９）を用いた例を示す図である。電流方向検知回路（８）の出力は、ＳＲラッチ回路（９）のセット入力端に供給され、ＳＲラッチ回路（１０９）のリセット入力には、例えば、ハイサイドスイッチ（１）をオンにするタイミングに同期した信号が制御回路（１０）から供給される。これにより、ハイサイドスイッチ（１）をオンにするタイミングまでＳＲラッチ回路（１０９）の出力は保持され、検知動作期間（ｔＳＥＮＳＥ）以外の期間に出力電圧(ＶＬＸ)に生じた場合のリンギングの影響を防ぐことができる。
図１０は、ローサイドスイッチ（２）のオフのタイミングを最適化するための、具体的なステップを示すフローチャートである。まず、出力電圧（ＶＬＸ）と所定の基準電圧（ＶＲＥＦ）とが比較される（ステップＳ１０１）。出力電圧(ＶＬＸ)が基準電圧（ＶＲＥＦ）よりも高い場合には、ローサイドスイッチ（２）をオフにするタイミングを早める制御が行う（ステップＳ１０２）。逆に、出力電圧（ＶＬＸ）が基準電圧（ＶＲＥＦ）より低い場合には、ローサイドスイッチ（２）をオフにするタイミングを遅らせる（ステップＳ１０３）。
ローサイドスイッチ（２）をオフにするタイミングは、逆流検知回路（９）の閾値を調整することにより、調整できる。図１１は、図１０に示したローサイドスイッチ（２）をオフにするタイミング制御のステップを、逆流検知回路（９）の閾値との関係に置き換えて表現したものである。すなわち、ローサイドスイッチ（２）をオフにするタイミングを早めるためには、逆流検知回路（９）の閾値を下げ、逆に、ローサイドスイッチ（２）をオフにするタイミングを遅くする為には、逆流検知回路（９）の閾値を高める調整を行う。このステップを繰り返すことにより、ローサイドスイッチ（２）をオフにするタイミングは最適化される。
次に、逆流検知回路（９）の閾値の刻み幅αの具体例について説明する。ローサイドスイッチ（２）がオンした直後の出力電圧(ＶＯＵＴ)をＶＬＸｍｉｎとする。ローサイドスイッチ（２）として、Ｎ型ＭＯＳトランジスタを用いた場合、出力電圧(ＶＯＵＴ)が、そのＮ型ＭＯＳトランジスタの寄生ダイオードのフォワード電圧より大きいと仮定すると、ローサイドスイッチ（２）をオフにするタイミングが最適でないことによる効率低下を１０％未満とするためには、刻み幅αは、式（６）の関係とすれば良い。
Figure 0005814876
同期整流型電源回路のスイッチングサイクル毎に、式（６）で示される刻み幅αで逆流検知回路（９）の閾値を変更すれば良い。尚、刻み幅αは、一定である必要はない。すなわち、１回目の調整幅と、２回目以降の調整幅は異なっていても構わない。調整を繰り返すことによって、最終的に最適値に最も近い閾値に到達する。
刻み幅αを、細かくすることにより、逆電流検知回路（９）の閾値制御の効率を向上させることができる。この場合、同期整流型電源回路のスイッチングサイクル毎に、刻み幅αで逆電流検知回路（９）の閾値を変更すれば良い。
逆流検知回路（９）の電圧検知レベルを調整するサイクル数を削減する為、1回目の調整で、逆流検知回路（９）の閾値を、２ｎ×αだけ調整し、この調整が、過剰な調整であることがわかった場合には、２回目の調整では、閾値を２ｎ−１×αとする。調整不足であった場合には、２回目の調整幅を、さらに、２ｎ−１×αだけ調整し、（２ｎ＋２ｎ−１）×α とればよい。
図１２は、逆流検知回路（９）として用いることのできるコンパレータを差動増幅器とした場合の一般的な構成を示す回路図である。入力として、出力電圧（ＶＬＸ）を受けるＮ型ＭＯＳトランジスタ（１２１）、所定の基準電圧（ＶＲＥＦ）をゲートに受けるＮ型ＭＯＳトランジスタ（１２２）、電流源を構成するＮ型ＭＯＳトランジスタ（１２０）、負荷となるＰ型ＭＯＳトランジスタ（１２３）及び（１２４）を有する。Ｐ型ＭＯＳトランジスタ（１２３）、（１２４）のソースには、高電位側の電圧（Ｖｄｄ）が供給される。電流源を構成するＮ型ＭＯＳトランジスタ（１２０）のソースには、低電位側の電源電圧（Ｖｓｓ）が供給され、そのゲートには、バイアス電圧（Ｖｂ）が供給される。出力電圧は、Ｐ型ＭＯＳトランジスタ（１２４）のドレインから出力される。
コンパレータが、図１２に示すような差動増幅器の場合、閾値の調整の方法としては、入力トランジスタ（１２１）、（１２２）のサイズを変える方法が有る。具体的には、入力トランジスタ（１２１）として、複数の分割された並列接続されたトランジスタを用意しておき、使用するトランジスタの個数を調整して、見かけ上のトランジスタのサイズを調整することが可能である。あるいは、負荷トランジスタ（１２３）、（１２４）のサイズを調整し、両トランジスタを流れる電流比を変えることにより、出力端子（１２５）の出力電圧のレベルを調整して、コンパレータの閾値を調整することも出来る。
図１３は、コンパレータを構成する差動増幅器の入力トランジスタ（１３１）、（１３２）と負荷トランジスタ（１３３）、（１３４）のドレイン間に、夫々、抵抗（Ｒｐ０）乃至（Ｒｐｎ）、抵抗（Ｒｍ０）乃至（Ｒｍｎ）を接続し、どの抵抗の接続端から出力電圧を取り出すかにより閾値を調整する方法を示す図である。すなわち、出力側のトランジスタ（１３４）に接続された抵抗（Ｒｍ０）乃至（Ｒｍｎ）には、複数の出力タップが設けられ、その出力は、マルチプレクサ（１３５）に供給される。マルチプレクサ（１３５）は、選択信号（１３９）に従い、選択された所定の出力を出力端子（１３６）から出力する。
選択信号（１３９）は、電流方向検知回路（８）からの、ローサイドスイッチ（２）のオフのタイミングを早める／遅らせる信号に応じた信号である。電流方向検知回路（８）の出力が端子（１３８）に供給され、それに応じて、アップダウンカウンタ（１３７）のデータが変更され、そのアップダウンカウンタ（１３７）の出力が選択信号（１３９）として、マルチプレクサ（１３５）に供給される。ロースサイドスイッチ（２）のオフのタイミングを早める場合には、差動増幅器の閾値を下げるように、マルチプレクサの出力を選択する選択信号（１３９）が供給され、逆に、ローサイドスイッチ（２）のオフのタイミングを遅らせる場合には、差動増幅器の閾値を高くするようにマルチプレクサ(１３５)の出力を選択する選択信号（１３９）が供給される。
また、差動増幅器を構成するＭＯＳトランジスタのＰ型ＭＯＳトランジスタをＮ型ＭＯＳトランジスタに、Ｎ型ＭＯＳトランジスタをＰ型ＭＯＳトランジスタに置き換えて構成することも出来る。
更に、コンパレータを構成する差動増幅器を多段接続して、前段の差動出力を、後段の差動増幅器の入力とする構成とし、前段の差動増幅器の閾値を、前述したトランジスタサイズの調整、あるいは抵抗とタップを備えた構成で調整することで、全体としてのコンパレータの閾値を調整することも出来る。
図１４に示すように、差動増幅器のＭＯＳトランジスタのドレイン間に複数の抵抗（Ｒｐ１）から（Ｒｐｎ）、及び（ＲＭ１）から（ＲＭｎ）を接続し、これらの抵抗の任意のポイントの電圧を差動で出力する構成とすることにより、差動増幅器の閾値の調整幅を拡大させることができる。同図に示すように、各抵抗の接続端にはタップ（Ｐ１）乃至（Ｐｎ）、（Ｍ１）乃至（Ｍｎ）が設けられ、夫々、マルチプレクサ（１４８）の入力端子（Ｐ１）乃至（Ｐｎ）、（Ｍ１）乃至（Ｍｎ）に接続される。電流方向検知回路（８）の出力が端子（１４６）に供給され、それに応じて、アップダウンカウンタ（１４５）のデータが変更され、そのアップダウンカウンタ（１４５）の出力が選択信号（１４７）として、マルチプレクサ（１４８）に供給される。マルチプレクサ（１４８）は、選択信号（１４７）に応答して、選択された所定のタップ対の差動出力を出力する。からかる構成により、閾値の調整幅を広げることができる。抵抗の構成を図１３に示した実施形態と同じにした場合、閾値の調整幅を２倍とすることができる。
図１５は、コンパレータを構成する差動増幅器の入力ＭＯＳトランジスタ（１５１）、（１５２）と負荷ＭＯＳトランジスタ（１５３）、（１５４）のドレイン間に抵抗（Ｒ１）乃至（Ｒ４）を接続し、抵抗の所定の位置の電圧の差動出力を差動増幅器（１５９）の出力端子（１５０）から得る構成を一般化した回路図である。４つの可変抵抗（Ｒ１）から（Ｒ４）の値を調整することで、差動増幅器（１５９）への入力電圧が調整でき、出力端子（１５０）から得られる出力電圧が調整できる為、コンパレータの閾値を調整することが出来る。可変抵抗（Ｒ１）乃至（Ｒ４）は、例えば、抵抗にスイッチが並列接続された複数の並列回路の直列接続で構成され、その並列接続されたスイッチを抵抗制御回路（１５５）からの制御信号でオン／オフさせることにより抵抗値を調整する構成とすることができる。抵抗制御回路（１５５）には、ローサイドスイッチ（２）のオフのタイミングを早める／遅らせる制御に応じた抵抗制御信号（１５６）が供給される。電流方向検知回路（８）の出力が端子（１５８）に供給され、それに応じて、アップダウンカウンタ（１５７）のデータが変更され、そのアップダウンカウンタ（１５７）の出力が抵抗制御信号（１５６）として、抵抗制御回路（１５５）に供給される。
図１６は、逆流検知回路（９）として、ゲート接地型のコンパレータを用いた例を示す。コンパレータを構成するＮ型ＭＯＳトランジスタ（１６１）、（１６２）のゲートには、所定のバイアス電圧（ＶＢ）が印加され、Ｎ型ＭＯＳトランジスタ（１６１）のソースには、出力電圧（ＶＬＸ）が供給され、Ｎ型ＭＯＳトランジスタ（１６２）のソースには、基準電圧（ＶＲＥＦ）供給される。かかる構成により、入力インピーダンスの小さいコンパレータとすることが出来、高速動作を得ることができる。Ｐ型ＭＯＳトランジスタ（１６４）とＮ型ＭＯＳトランジスタ（１６２）のドレイン間に接続された抵抗（ｒｍ０）、（ｒｍ１）、（ｒｍｎ）のどの位置の電圧を出力するかを、マルチプレクサ（１６５）で選択して出力端子（１６０）から出力することにより、コンパレータの閾値を調整することが出来る。電流方向検知回路（８）の出力が端子（１６８）に供給され、それに応じて、アップダウンカウンタ（１６７）のデータが変更され、そのアップダウンカウンタ（１６７）の出力が選択信号（１６６）として、マルチプレクサ（１６５）に供給される。
図１７は、コンパレータを構成するゲート接地されたＭＯＳトランジスタのそれぞれのソースに、可変抵抗を介して、基準電圧(ＶＲＥＦ)と出力電圧（ＶＬＸ）を供給する構成を示す。Ｎ型ＭＯＳトランジスタ（１７１）、（１７２）の夫々のソースに接続される抵抗（Ｒ５）、（Ｒ６）の値を抵抗制御回路（１７５）からの信号に応じて調整し、コンパレータの閾値を調整することが出来る。抵抗制御回路（１７５）には、ローサイドスイッチ（２）のオフのタイミングを早める／遅らせる制御に応じた抵抗制御信号（１７０）が供給される。電流方向検知回路（８）の出力が端子（１７４）に供給され、それに応じて、アップダウンカウンタ（１７３）のデータが変更され、そのアップダウンカウンタ（１７３）の出力が抵抗制御信号（１７０）として、抵抗制御回路（１７５）に供給される。
図１８は、コンパレータを構成するゲート接地のＮ型ＭＯＳトランジスタ（１８１）及び（１８２）と、負荷ＭＯＳトランジスタ（１８３）、及び（１８４）のドレイン間に可変抵抗（Ｒ１）乃至（Ｒ４）を接続し、可変抵抗の接続端の電圧を差動出力として差動増幅器（１８８）から出力端子（１８９）から出力する構成を示す。可変抵抗（Ｒ１）乃至（Ｒ４）の抵抗値を変えることにより、コンパレータの閾値が調整される。電流方向検知回路（８）の出力が端子（１８７）に供給され、それに応じて、アップダウンカウンタ（１８６）のデータが変更され、そのアップダウンカウンタ（１８６）の出力が抵抗制御信号（１８０）として、抵抗制御回路（１８５）に供給される。
図１９に示す通り、ゲート接地されたＮ型ＭＯＳトランジスタ（１９１）と（１９２）、及び負荷ＭＯＳトランジスタ（１９３）と（１９４）でコンパレータを構成し、入力トランジスタ（１９２）と負荷トランジスタ（１９４）のドレイン間に接続された可変抵抗（Ｒ１）と（Ｒ２）の接続端の電圧を出力端子（１９９）から出力する構成とすることも出来る。抵抗（Ｒ１），（Ｒ２）の抵抗値を調整し、コンパレータの閾値を調整することが出来る。電流方向検知回路（８）の出力が端子（１９７）に供給され、それに応じて、アップダウンカウンタ（１９６）のデータが変更され、そのアップダウンカウンタ（１９６）の出力が抵抗制御信号（１９０）として、抵抗制御回路（１９５）に供給される。
（第２の実施形態）
図２０は、ローサイドスイッチ（２）のソースと低電位側電源（Ｖｓｓ）との間に抵抗（２０）を接続し、抵抗（２０）の電圧を逆流検知回路（９）で検知する構成とした実施形態を示す。ローサイドスイッチ（２）に流れる電流の向きに応じた電圧が抵抗（２０）に生じる為、その電圧を逆流検知回路（９）により検知することにより、電流の向きを検知することが出来る。
（第３の実施形態）
図２１は、出力端子（３）と出力インダクタ（６）との間に抵抗（２１）を接続し、その抵抗（２１）の両端の電圧を、逆流検知回路（９）に供給する構成とした実施形態を示す。インダクタ電流の向きに応じた電圧が抵抗（２１）に生じる為、その電圧を検知することで、電流の向きを検知することが出来る。
（第４の実施形態）
図２２は、出力インダクタ（６）に並列に、抵抗（２２）とコンデンサ（２３）の直列回路を接続し、出力インダクタ（６）と出力容量（７）の接続端の電圧、並びに、抵抗（２２）とコンデンサ（２３）の接続端の電圧を逆流検知回路（９）に供給する構成とした実施形態を示す。いわゆる、ＤＣＲエミュレーションの構成を利用して、出力インダクタの電流方向を検知する構成の実施形態であり、コンデンサ（２２）の両端の電圧を検知することにより、電流方向が検知できる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ ハイサイドスイッチ、２ ローサイドスイッチ、３ 出力端子、４ 高電位側電源端子、５ 低電位側電源端子、６ 出力インダクタ、７ 出力容量、８ 電流方向検知回路、９ 逆流検知回路、１０ 制御回路、８１ 電圧検知回路、８２ メモリ回路、８３ タイミング制御回路、８４ コンパレータ、８５ ＣＭＯＳインバータ、８６ クロックトインバータ、１０８ メモリ回路、１０９ ＳＲラッチ回路、１３５ マルチプレクサ、１３７ アップダウンカウンタ、１４５ アップダウンカウンタ、１４８ マルチプレクサ、１５５ 抵抗制御回路、１５９ 差動増幅器、１６５ マルチプレクサ、１６７ アップダウンカウンタ、１７３ アップダウンカウンタ、１７５ 抵抗制御回路、１８５ 抵抗制御回路、１８６ アップダウンカウンタ、１８８ 差動増幅器、１９５ 抵抗制御回路、１９６ アップダウンカウンタ

Claims (9)

  1. 高電位側の電圧が供給される第１の電源端子と、
    低電位側の電圧が供給される第２の電源端子と、
    出力端子と、
    前記第１の電源端子と前記出力端子間に接続される第１のスイッチ手段と、
    前記第２の電源端子と前記出力端子間に接続される第２のスイッチ手段と、
    前記第１、第２のスイッチ手段のオン／オフを制御する制御回路とを備え、前記出力端子からインダクタンスとキャパシタンスを含む負荷に出力電圧を供給する同期制御型電源回路であって、
    前記出力電圧を、前記第２のスイッチ手段がオフになった時から所定の期間、所定の基準電圧と比較し、その比較結果により回路閾値が調整される検知回路とを具備し、前記検知回路の出力により前記制御回路による次回の前記第２のスイッチ手段をオフにするタイミングを調整することを特徴とする同期整流型電源回路。
  2. 前記所定の期間は、前記出力電圧に発生するリンギングの少なくとも１周期以上で、前記第２のスイッチ手段がオンしている時間のスクエアルート１０分の１以下であることを特徴とする請求項１に記載の同期整流型電源回路。
  3. 前記比較結果を、前記第１のスイッチ手段がオンするタイミングまで保持するメモリ手段を具備することを特徴とする請求項１乃至２に記載の同期整流型電源回路。
  4. 前記検知回路は、前記出力端子の電圧と所定の基準電圧を入力とするコンパレータと、前記コンパレータの閾値を変化させる手段を具備することを特徴とする請求項１乃至３に記載の同期整流型電源回路。
  5. 前記コンパレータは、ゲートが共通接続され、そのゲートに所定のバイアス電圧が印加される第１、第２のＭＯＳトランジスタと、前記第１、第２のＭＯＳトランジスタのドレインに接続される負荷回路とを具備し、前記第１のＭＯＳトランジスタのソースに前記出力電圧が印加され、前記第２のＭＯＳトランジスタのソースに前記基準電圧が印加されることを特徴とする請求項４に記載の同期整流型電源回路。
  6. 前記コンパレータは、ゲートが共通接続され、ソースに前記高電位側の電圧が印加される第３、第４のＭＯＳトランジスタと、前記第１のＭＯＳトランジスタのドレインと前記第３のＭＯＳトランジスタのドレイン間に接続された第１の抵抗と、前記第２のＭＯＳトランジスタのドレインと前記第４のＭＯＳトランジスタのドレイン間に接続された第２の抵抗と、前記第１の抵抗の任意の場所に設けられた第１のタップと、前記第２の抵抗の任意の場所に設けられた第２のタップとを備え、前記第１、第２のタップ間の電圧差を出力する出力回路を更に具備することを特徴とする請求項５に記載の同期整流型電源回路。
  7. 前記第１、第２の抵抗には複数のタップが設けられ、前記出力回路は、前記検知回路の出力に応答して、前記複数のタップから所定の対を選択し、そのタップ間の電圧差を出力することを特徴とする請求項６に記載の同期整流型電源回路。
  8. 前記第１、第２の抵抗の少なくとも一つは、可変抵抗であることを特徴とする請求項６、または７に記載の同期整流型電源回路。
  9. 高電位側の電圧が供給される第１の電源端子と、
    低電位側の電圧が供給される第２の電源端子と、
    出力端子と、
    前記第１の電源端子と前記出力端子間に接続される第１のスイッチ手段と、
    前記第２の電源端子と前記出力端子間に接続される第２のスイッチ手段と、
    前記第１、第２のスイッチ手段のオン／オフを制御する制御回路とを備え、前記出力端子からインダクタンスとキャパシタンスを含む負荷に出力電圧を供給する同期制御型電源回路であって、
    前記出力電圧を、前記第２のスイッチ手段がオフになった時から所定の期間、所定の基準電圧と比較し、その比較結果により回路閾値が調整される検知回路と、前記比較結果を前記第１のスイッチ手段がオンするまで保持するメモリ手段とを具備し、前記検知回路の出力により前記制御回路による次回の前記第２のスイッチ手段をオフにするタイミングを調整することを特徴とする同期整流型電源回路。
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