JP5864220B2 - 半導体集積回路 - Google Patents

Description

本発明は、レギュレータ回路を備えた半導体集積回路に関し、特に出力端子に接続される負荷回路で消費される負荷電流の増減に応じて出力電圧を制御するレギュレータ回路に関する。

２８ｎｍ世代以降の半導体プロセスを利用した製品においては、半導体装置の動作がさらに高速化することが予想されている。しかし、半導体プロセスの世代が進むにつれてチップ内部の電流密度が高くなっているため、高負荷・高速動作時はトランジスタの印加電圧が低負荷・低速動作時に比べて大きく低下し高速動作が困難となる問題がある。このような状況においては、半導体チップ上にレギュレータ回路を搭載し、トランジスタの印加電圧の変動を抑制する手法が一般的に採られる。一般的に、レギュレータ回路には抵抗、容量、インダクタなどアナログ部品が用いられ、これら素子のパラメータ値の組み合わせにより電圧制御のための制御アルゴリズムを実現していた。このようなレギュレータ回路のタイプを、アナログ制御型レギュレータと呼ぶ。アナログ制御型レギュレータの場合、チップ製造後のデバッグ時に、制御対象に応じて制御のループ特性を変更することは困難である。なぜなら、ループ特性を決めるアナログ部品のパラメータ値を大きく変更することは難しいためである。これに対して、チップ設計後にも容易にループ特性を変更可能なデジタル制御型のレギュレータが提案されている。

このようなデジタル制御により動作するレギュレータ回路の例が非特許文献１〜３に開示されている。非特許文献１では、出力電圧をモニタした電圧値をデジタル値に変換し、ＰＩＤ制御によりパワーＭＯＳトランジスタを制御する例が開示されている。また、非特許文献２では、導通状態とするパワーＭＯＳトランジスタの個数をシフトレジスタを用いて順次増加させる例が開示されている。また、非特許文献３では、パワーＭＯＳトランジスタのゲート長を線形関数に沿って増加させる例が開示されている。

B. J. Patella, et. al., "High-Frequency Digital PWM Controller IC for DC-DC Converters," IEEE Transactions on Power Electronics, pp.438 - 446, Vol. 18, No. 1, Jan., 2003. Y. Okuma, et al., "0.5-V input digital LDO with 98.7% current efficiency and 2.7-μA quiescent current in 65nm CMOS," IEEE Custom Integrated Circuits Conference (CICC) 2010, pp.1-4, 2010. L. Guo, "Implementation of Digital PID Controllers for DC-DC Converters using Digital Signal Processors," IEEE INTERNATIONAL CONFERENCE on ELECTRO/INFORMATION TECHNOLOGY 2007. pp.306-311, May., 2007.

半導体装置において、レギュレータ回路は、モジュール回路（例えば、負荷回路）を出力電圧の供給先とする。近年、低消費電力化の要求が大きくなっており、消費電力を低減するために、モジュール回路を利用しない場合には、消費電力がきわめて小さなスタンバイモードとする制御が多く行われている。

そのため、レギュレータ回路には、モジュール回路に与える負荷電流の大きな変動に対応する必要がある。より具体的には、モジュール回路に与える負荷電流は、通常動作モードとスタンバイモードとでは、５桁に及ぶ違いを生じるため、レギュレータ回路には数μＡから数百ｍＡに至る広い負荷電流の範囲に対して出力電圧を一定に保つことが要求される。

しかし、非特許文献１〜３に記載の技術では、負荷電流の急激な変動に対して出力電圧の変動を抑制することができない。より具体的には、非特許文献１〜３では、負荷電流が急激に変動する期間においても他の期間と同じ制御を行うために、負荷電流の急激な変動に追従してパワーＭＯＳトランジスタのオン抵抗を即座に大きく変更することができない。つまり、非特許文献１〜３に記載の技術では、負荷電流の大きな変動が生じた場合に、レギュレータ回路の出力電圧の変動を抑制することができない問題がある。

本発明にかかる半導体集積回路の一態様は、負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、を有し、前記制御回路は、前記負荷電流の変更を事前に通知する事前通知信号に応じて、前記誤差値に対する前記制御値の変化ステップを一定期間の間大きくする。

本発明にかかる半導体集積回路では、負荷回路が負荷電流を増加させる動作モードの変更を行う前に、事前通知信号を受信する。そして、レギュレータ回路の制御回路が、事前通知信号に応じて、前記誤差値に対する前記制御値の変化ステップを一定期間の間大きくする。これにより、負荷電流が急激に大きくなる負荷回路の動作モードの変更が生じた場合にも、本発明にかかるレギュレータ回路は、負荷電流の変動に対する出力電圧の追従性を向上させ、出力電圧の変動を抑制することができる。

本発明にかかるレギュレータ回路を備えた半導体集積回路によれば、負荷電流の急激な変動に対して出力電圧の変動を抑制することができる。

実施の形態１にかかるレギュレータ回路のブロック図である。 実施の形態１にかかるレギュレータ回路の出力トランジスタの詳細を示すブロック図である。 実施の形態１にかかるレギュレータ回路のコントローラの詳細なブロック図である。 実施の形態１にかかるレギュレータ回路の動作を示すタイミングチャートである。 従来のレギュレータ回路の動作を示すタイミングチャートである。 実施の形態１にかかるレギュレータ回路における出力電圧の変動とジュライのレギュレータ回路の出力電圧の変動とを比較するためのグラフである。 従来の出力トランジスタのゲート幅の設定方法を示すグラフである。 従来のゲート幅の設定方法に基づく出力トランジスタのオン抵抗とＰＭＯＳレベルの個数を説明するためのグラフである。 実施の形態２にかかるレギュレータ回路における出力トランジスタのゲート幅の設定値とＰＭＯＳレベルとの関係の一例を示す表である。 実施の形態２にかかるレギュレータ回路の出力トランジスタのゲート幅の設定方法を示すグラフである。 実施の形態２にかかるレギュレータ回路の出力トランジスタのゲート幅とＰＭＯＳレベルの個数を説明するためのグラフである。 実施の形態２にかかるレギュレータ回路におけるＰＭＯＳレベルの数と電圧降下レンジとの関係の一例を示す表である。 実施の形態２にかかるレギュレータ回路における負荷電流レンジとＰＭＯＳレベルとの関係を示すグラフである。 実施の形態３にかかるレギュレータ回路のブロック図である。 実施の形態３にかかるレギュレータ回路の出力トランジスタがオフ状態である場合の出力電圧の電圧値を説明するための図である。 一般的な接続形態を採用した出力トランジスタがオフ状態である場合の出力電圧の電圧値を説明するための図である。 実施の形態３にかかるレギュレータ回路の出力トランジスタの縦構造を説明するための半導体装置の断面図である。 一般的な接続形態を採用した出力トランジスタの縦構造を説明するための半導体装置の断面図である。 実施の形態３にかかるレギュレータ回路のバッファ回路の回路図である。 実施の形態３にかかるレギュレータ回路のバッファ回路におけるＮＭＯＳトランジスタに印可される最大電圧値を説明するための図である。 実施の形態３にかかるレギュレータ回路のバッファ回路におけるＰＭＯＳトランジスタに印可される最大電圧値を説明するための図である。 一般的なバッファ回路の回路図である。 一般的なバッファ回路におけるＮＭＯＳトランジスタに印可される最大電圧値を説明するための図である。 一般的なバッファ回路におけるＰＭＯＳトランジスタに印可される最大電圧値を説明するための図である。 実施の形態３にかかるレギュレータ回路のバッファ回路の動作を示すタイミングチャートである。 実施の形態３にかかるレギュレータ回路のレイアウトの一例を示す概略図である。 実施の形態３にかかるレギュレータ回路のレイアウトの別の例を示す概略図である。 実施の形態３にかかるレギュレータ回路のバッファ回路と出力トランジスタのレイアウトを示す概略図である。 実施の形態３にかかるレギュレータ回路のバッファ回路の縦構造の一例を説明するための半導体装置の断面図である。 実施の形態３にかかるレギュレータ回路のバッファ回路の縦構造の別の例を説明するための半導体装置の断面図である。 実施の形態３にかかるレギュレータ回路のバッファ回路、出力トランジスタ及びモジュールの第１電源配線層のレイアウトを説明するための概略図である。 実施の形態３にかかるレギュレータ回路のバッファ回路、出力トランジスタ及びモジュールの第２電源配線層のレイアウトを説明するための概略図である。 実施の形態３にかかるレギュレータ回路のバッファ回路、出力トランジスタ及びモジュールの第３電源配線層のレイアウトを説明するための概略図である。 実施の形態３にかかるレギュレータ回路のバッファ回路、出力トランジスタ及びモジュールの第４電源配線層のレイアウトを説明するための概略図である。 実施の形態３にかかるレギュレータ回路の起動手順の一例を説明するためのタイミングチャートである。 実施の形態３にかかるレギュレータ回路の起動手順の別の例を説明するためのタイミングチャートである。 実施の形態４にかかるレギュレータ回路の電圧モニタ回路のブロック図である。 一般的な電圧モニタ回路のブロック図である。 一般的な電圧モニタ回路における出力電圧の大きさと出力電圧モニタ値との関係を示すグラフである。 実施の形態４にかかる電圧モニタ回路において傾き補正を行わない場合の出力電圧の大きさと出力電圧モニタ値との関係を示すグラフである。 実施の形態４にかかる電圧モニタ回路の出力電圧の大きさと出力電圧モニタ値との関係を示すグラフである。 実施の形態４にかかる電圧モニタ回路で利用されるテーブル情報の一例を示す図である。 実施の形態４にかかるレギュレータ回路における電圧モニタ回路のキャリブレーション動作の手順を示すフローチャートである。

実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。本発明にかかる半導体集積回路はレギュレータ回路を含む。そして、このレギュレータ回路に特徴の１つを有する。そこで、以下では、レギュレータ回路を中心に本発明について説明する。まず、実施の形態１にかかるレギュレータ回路１のブロック図を図１に示す。図１に示すように、レギュレータ回路１は、出力トランジスタＰＭと、制御回路（例えば、コントローラ１０）、電圧モニタ回路１１、出力端子ＯＵＴを有する。そして、レギュレータ回路１は、出力端子ＯＵＴには負荷回路としてモジュール１２が接続される。レギュレータ回路１は、出力端子ＯＵＴに出力電圧ＶＤＤＭを生成し、この出力電圧ＶＤＤＭを負荷回路（例えば、モジュール１２）に供給する。また、モジュール１２は、消費電流として負荷電流Ｉｌｏａｄを消費するが、レギュレータ回路１は、この負荷電流Ｉｌｏａｄの変動に関わらず出力電圧ＶＤＤＭを一定の電圧に維持しようとする動作を行う。なお、レギュレータ回路１が負荷電流Ｉｌｏａｄを供給する負荷回路はモジュール１２以外にあっても良い。また、図１では示していないが、半導体集積回路は、レギュレータ回路１以外から電源の供給を受ける回路を有する。

実施の形態１では、出力トランジスタＰＭとしてＰＭＯＳトランジスタを利用する。また、出力トランジスタＰＭは、複数の出力トランジスタにより構成される。複数の出力トランジスタは、それぞれ、電源端子（例えば、電源電圧ＶＤＤＨを供給する電源端子）に一方の端子（例えば、ソース端子）が接続され、出力端子ＯＵＴに他方の端子（例えば、ドレイン端子）が接続され、制御端子（例えば、ゲート端子）に与えられるインピーダンス制御信号で示される制御値ＰＬに応じて負荷電流Ｉｌｏａｄの大きさに対する出力電圧ＶＤＤＭの大きさを制御する。

コントローラ１０は、出力電圧ＯＵＴの目標値を示す参照電圧Ｖｒｅｆと、出力電圧モニタ値ＶＭと、の間の誤差値の大きさに応じて制御値ＰＬの大きさを制御し、当該制御値ＰＬにより複数の出力トランジスタいずれを導通状態とするかを制御する。つまり、出力トランジスタＰＭは、１つの制御値に対して１つの出力トランジスタが対応するように構成される。

電圧モニタ回路１１は、出力電圧ＶＤＤＭをモニタして、出力電圧ＶＤＤＭの電圧値を示す出力電圧モニタ値ＶＭを出力する。この出力電圧モニタ値ＶＭは、デジタル値として出力されるものである。

そして、実施の形態１にかかるレギュレータ回路１では、モジュール１２が消費する負荷電流Ｉｌｏａｄの急激な変動を伴うモード切替を行う前に、モジュール１２が事前通知信号ＰＡＣＣ１、ＰＡＣＣ２を出力する。そして、実施の形態１にかかるレギュレータ回路１のコントローラ１０は、負荷電流Ｉｌｏａｄの変更を事前に通知する事前通知信号ＰＡＣＣ１、ＰＡＣＣ２に応じて、誤差値に対する前記制御値の変化ステップを一定期間の間大きくする。以下では、このコントローラ１０の動作について詳細に説明する。なお、事前通知信号ＰＡＣＣ１は、負荷電流Ｉｌｏａｄの急激な変動の有無を通知する信号であり、事前通知信号ＰＡＣＣ２は、負荷電流Ｉｌｏａｄの変動の方向を示す信号である。また、図１では、制御対象のモジュール１２が事前通知信号ＰＡＣＣ１、ＰＡＣＣ２を出力する構成としたが、制御対象以外のモジュールが事前通知信号ＰＡＣＣ１、ＰＡＣＣ２を出力する構成とすることも可能である。

まず、コントローラ１０の制御対象となる出力トランジスタＰＭの詳細について説明する。そこで、図２に、実施の形態１にかかる出力トランジスタＰＭの詳細な回路図を示す。図２に示すように、コントローラ１０は、ｎビットの制御値ＰＬ（例えば、ＰＭＯＳレベル値ＰＬ１〜ＰＬｎ）を出力する。そして、出力トランジスタＰＭは、ＰＭＯＳレベルの個数に応じた数のＰＭＯＳトランジスタＰＭ１〜ＰＭｎを有する。ＰＭＯＳトランジスタＰＭ１〜ＰＭｎは、それぞれ、ソース端子に電源電圧ＶＤＤＨが印可され、ドレイン端子が出力端子ＰＯＵＴに接続される。実施の形態１にかかるレギュレータ回路１では、負荷電流Ｉｌｏａｄの大きさに応じてＰＭＯＳレベルＰＬ１〜ＰＬｎのいずれか一つをイネーブル状態（例えば、ＰＭＯＳトランジスタを導通状態とするロウレベル電圧）とする。なお、出力トランジスタＰＭの導通状態の制御方法は、制御値に応じて導通状態とするＰＭＯＳトランジスタの個数を累積的に増加させる方法でもよい。

続いて、実施の形態１にかかるレギュレータ回路１のコントローラ１０の詳細について説明する。図３にコントローラ１０の詳細なブロック図を示す。図３に示すように、コントローラ１０は、スイッチ回路ＳＷ、第１の制御値生成部２０、第２の制御値生成部２１、セレクタ２２を有する。なお、コントローラ１０は、所定の周期で繰り返される処理サイクル毎に１つの制御値ＰＬを出力する。

スイッチ回路ＳＷは、事前通知信号ＰＡＣＣ１に応じて電圧モニタ回路１１が処理サイクルｔで入力される出力電圧モニタ値ＶＭ［ｔ］を第１の制御値生成部２０に与えるか、第２の制御値生成部２１に与えるかを切り替える。より具体的には、スイッチ回路ＳＷは、事前通知信号ＰＡＣＣ１がディスイネーブル状態（負荷電流Ｉｌｏａｄの急変が生じていない状態）を示す場合、出力電圧モニタ値ＶＭ［ｔ］を第１の制御値生成部２０に与える。また、スイッチ回路ＳＷは、事前通知信号ＰＡＣＣ１がイネーブル状態（負荷電流Ｉｌｏａｄの変動が小さな通常動作期間）を示す場合、出力電圧モニタ値ＶＭ［ｔ］を第２の制御値生成部２１に与える。

第１の制御値生成部２０は、事前通知信号ＰＡＣＣ１が負荷電流Ｉｌｏａｄの変動が小さな通常動作期間を示す場合に制御値ｔＰＬを生成する。また、第２の制御値生成部２１は、事前通知信号ＰＡＣＣ１が負荷電流Ｉｌｏａｄの変動が大きな負荷急変期間を示す場合に制御値ｐＰＬ２を生成する。

セレクタ２２は、事前通知信号ＰＡＣＣ１が負荷電流Ｉｌｏａｄの変動が小さな通常動作期間を示す場合は第１の制御値生成部２０が生成した制御値ｔＰＬを制御値ＰＬとし、事前通知信号ＰＡＣＣ２が負荷電流Ｉｌｏａｄの変動が大きな負荷急変期間を示す場合は第２の制御値生成部２１が生成した制御値ｐＰＬ２を制御値ＰＬとする。

第１の制御値生成部２０及び第２の制御値生成部２１は、それぞれ、出力電圧と前記参照電圧とに基づくＰＩＤ（Proportional（比例） Integral（積分） Derivative（微分））制御により制御値を生成する。そこで、第１の制御値生成部２０及び第２の制御値生成部２１についてさらに詳細に説明する。

第１の制御値生成部２０は、加算器３１、３８、ターゲット電圧値生成部３２、第１の係数乗算器３３、遅延回路３４、３６、３９、第２の係数乗算器３５、第３の係数乗算器３７を有する。

ターゲット電圧値生成部３２は、出力電圧ＶＤＤＭの目標値を示す参照電圧Ｖｒｅｆを生成する。加算器３１は、参照電圧Ｖｒｅｆと出力電圧モニタ値ＶＭ［ｔ］との誤差値ＥＲＲ［ｔ］を生成する。第１の係数乗算器３３は、誤差値ＥＲＲ［ｔ］にゲイン係数Ｃｏｅｆ０を乗算した値を出力する。遅延回路３４は、誤差値ＥＲＲ［ｔ］を１処理サイクル分遅延させたＥＲＲ［ｔ−１］を出力する。第２の係数乗算器３５は、誤差値ＥＲＲ［ｔ−１］にゲイン係数Ｃｏｅｆ１を乗算した値を出力する。遅延回路３６は、誤差値ＥＲＲ［ｔ−１］を１処理サイクル分遅延させたＥＲＲ［ｔ−２］を出力する。第３の係数乗算器３７は、誤差値ＥＲＲ［ｔ−２］にゲイン係数Ｃｏｅｆ２を乗算した値を出力する。遅延回路３９は、制御値ｔＰＬ［ｔ］を１処理サイクル分遅延させた制御値ｔＰＬ［ｔ−１］を出力する。加算器３８は、第１の係数乗算器３３の出力値と、第２の係数乗算器３５の出力値と、第３の係数乗算器３７の出力値と、遅延回路３９の出力値とを加算して現処理サイクルの制御値ｔＰＬ［ｔ］を生成する。

つまり、第１の制御値生成部２０において生成される誤差値ＥＲＲ［ｔ］は（１）式で表される値となり、制御値ｔＰＬ［ｔ］は（２）式で表される値となる。
ＥＲＲ［ｔ］＝ＶＭ［ｔ］−Ｖｒｅｆ ・・・ （１）
ｔＰＬ［ｔ］＝Ｃｏｅｆ０×ＥＲＲ［ｔ］＋Ｃｏｅｆ１×ＥＲＲ［ｔ−１］
＋Ｃｏｅｆ２×ＥＲＲ［ｔ−２］＋ｔＰＬ［ｔ−１］ ・・・ （２）

第２の制御値生成部２１は、加算器４１、４８、５０、ターゲット電圧値生成部４２、第１の係数乗算器４３、遅延回路４４、４６、４９、第２の係数乗算器４５、第３の係数乗算器４７、レベルシフト値生成回路５１を有する。

ターゲット電圧値生成部４２は、出力電圧ＶＤＤＭの目標値となる参照電圧Ｖｒｅｆ＿Ｂ１、Ｖｒｅｆ＿Ｂ２を生成する。ターゲット電圧生成部４２は、事前通知信号ＰＡＣＣ２が負荷電流Ｉｌｏａｄの変動方向が増加方向を示す場合、参照電圧Ｖｒｅｆ＿Ｂ１を出力する。また、ターゲット電圧生成部４２は、事前通知信号ＰＡＣＣ２が負荷電流Ｉｌｏａｄの変動方向が減少方向を示す場合、参照電圧Ｖｒｅｆ＿Ｂ２を出力する。参照電圧Ｖｒｅｆ＿Ｂ１は、参照電圧ＶｒｅｆよりもΔＶだけ高い値である。また、参照電圧Ｖｒｅｆ＿Ｂ２は、参照電圧ＶｒｅｆよりもΔＶだけ低い値である。

加算器４１は、ターゲット電圧生成部４２が出力した参照電圧と出力電圧モニタ値ＶＭ［ｔ］との誤差値ＥＲＲ＿Ｂ［ｔ］を生成する。第１の係数乗算器４３は、誤差値ＥＲＲ＿Ｂ［ｔ］にゲイン係数Ｃｏｅｆ０＿Ｂを乗算した値を出力する。遅延回路４４は、誤差値ＥＲＲ＿Ｂ［ｔ］を１処理サイクル分遅延させたＥＲＲ＿Ｂ［ｔ−１］を出力する。第２の係数乗算器４５は、誤差値ＥＲＲ＿Ｂ［ｔ−１］にゲイン係数Ｃｏｅｆ＿Ｂ１を乗算した値を出力する。遅延回路４６は、誤差値ＥＲＲ＿Ｂ［ｔ−１］を１処理サイクル分遅延させたＥＲＲ＿Ｂ［ｔ−２］を出力する。第３の係数乗算器４７は、誤差値ＥＲＲ＿Ｂ［ｔ−２］にゲイン係数Ｃｏｅｆ２＿Ｂを乗算した値を出力する。遅延回路４９は、制御値ｐＰＬ１［ｔ］を１処理サイクル分遅延させた制御値ｐＰＬ１［ｔ−１］を出力する。加算器４８は、第１の係数乗算器４３の出力値と、第２の係数乗算器４５の出力値と、第３の係数乗算器４７の出力値と、遅延回路４９の出力値とを加算して現処理サイクルの仮制御値ｐＰＬ１［ｔ］を生成する。

なお、第２の制御値生成部２１のゲイン係数Ｃｏｅｆ０＿Ｂ、Ｃｏｅｆ１＿Ｂ、Ｃｏｅｆ２＿Ｂは、第１の制御値生成部２０のゲイン係数Ｃｏｅｆ０、Ｃｏｅｆ１、Ｃｏｅｆ２よりも大きな値を有する。また、ゲイン係数Ｃｏｅｆ０、Ｃｏｅｆ１、Ｃｏｅｆ２は第１のゲイン係数に相当するものであり、ゲイン係数Ｃｏｅｆ０＿Ｂ、Ｃｏｅｆ１＿Ｂ、Ｃｏｅｆ２＿Ｂは、第２のゲイン係数に相当するものである。

加算器５０は、レベルシフト値生成回路５１が出力したレベルシフト値を仮制御値ｐＰＬ１［ｔ］に加えて制御値ｐＰＬ２［ｔ］を出力する。ここで、レベルシフト値生成回路５１は、事前通知信号ＰＡＣＣ２が負荷電流Ｉｌｏａｄの変動方向が増加方向を示す場合、レベルシフト値ＳＬＶ１を出力する。また、レベルシフト値生成回路５１は、事前通知信号ＰＡＣＣ２が負荷電流Ｉｌｏａｄの変動方向が減少方向を示す場合、レベルシフト値ＳＬＶ２を出力する。レベルシフト値ＳＬＶ１は、仮制御値ｐＰＬ１［ｔ］を増加させる方向にレベルシフトする値である。また、レベルシフト値ＳＬＶ２は、仮制御値ｐＰＬ１［ｔ］を減少させる方向にレベルシフトする値である。なお、レベルシフト値ＳＬＶ２は、正の値であって、レベルシフト値ＳＬＶ１よりも小さな値である。

つまり、事前通知信号ＰＡＣＣ２が負荷電流Ｉｌｏａｄが増加することを示す場合、第２の制御値生成部２１において生成される誤差値ＥＲＲ＿Ｂ［ｔ］は（３）式で表される値となり、制御値ｔＰＬ［ｔ］は（４）式で表される値となる。
ＥＲＲ＿Ｂ［ｔ］＝ＶＭ［ｔ］−Ｖｒｅｆ＿Ｂ１ ・・・ （３）
ｐＰＬ１［ｔ］＝Ｃｏｅｆ０＿Ｂ×ＥＲＲ＿Ｂ［ｔ］
＋Ｃｏｅｆ１＿Ｂ×ＥＲＲ＿Ｂ［ｔ−１］
＋Ｃｏｅｆ２＿Ｂ×ＥＲＲ＿Ｂ［ｔ−２］
＋ｔＰＬ１［ｔ−１］
ｐＰＬ２［ｔ］＝ｐＰＬ１［ｔ］＋ＳＬＶ１ ・・・ （４）

また、事前通知信号ＰＡＣＣ２が負荷電流Ｉｌｏａｄが減少することを示す場合、第２の制御値生成部２１において生成される誤差値ＥＲＲ＿Ｂ［ｔ］は（５）式で表される値となり、制御値ｔＰＬ［ｔ］は（６）式で表される値となる。
ＥＲＲ＿Ｂ［ｔ］＝ＶＭ［ｔ］−Ｖｒｅｆ＿Ｂ２ ・・・ （５）
ｐＰＬ１［ｔ］＝Ｃｏｅｆ０＿Ｂ×ＥＲＲ＿Ｂ［ｔ］
＋Ｃｏｅｆ１＿Ｂ×ＥＲＲ＿Ｂ［ｔ−１］
＋Ｃｏｅｆ２＿Ｂ×ＥＲＲ＿Ｂ［ｔ−２］
＋ｔＰＬ１［ｔ−１］
ｐＰＬ２［ｔ］＝ｐＰＬ１［ｔ］−ＳＬＶ２ ・・・ （６）

続いて、実施の形態１にかかるレギュレータ回路１の動作について説明する。図４に実施の形態１にかかるレギュレータ回路１の動作を示すタイミングチャートを示す。図４に示すように、レギュレータ回路１では、負荷電流Ｉｌｏａｄが急増するタイミングＴ３のまえのタイミングＴ１において事前通知信号ＰＡＣＣ１、ＰＡＣＣ２がロウレベルからハイレベルに切り替えられる。

そして、この事前通知信号ＰＡＣＣ１、ＰＡＣＣ２の変化に応じて、タイミングＴ２において、制御値ＰＬを生成する制御値生成部が第１の制御値生成部２０から第２の制御値生成部２１に切り替えられる。これにより、制御値の生成に用いられるゲイン係数は大きくなる。また、ＰＡＣＣ２がハイレベルであることに応じて、ターゲット電圧値生成部３２は参照電圧Ｖｒｅｆ＿Ｂ１を出力し、レベルシフト値生成回路５１はレベルシフト値ＳＬＶ１を出力する。

そして、事前通知信号ＰＡＣＣ１は、負荷電流Ｉｌｏａｄの急増から所定の期間が経過した後にたち下げられる。そして、レギュレータ回路１は、事前通知信号ＰＡＣＣ１の変化に応じて、制御値ＰＬを生成する制御値生成部を第２の制御値生成部２１から第１の制御値生成部２０に切り替える。

また、レギュレータ回路１では、負荷電流Ｉｌｏａｄが急減するタイミングＴ６のまえのタイミングＴ４において事前通知信号ＰＡＣＣ１がロウレベルからハイレベルに切り替えられ、事前通知信号ＰＡＣＣ２がハイレベルからロウレベルに切り替えられる。

そして、この事前通知信号ＰＡＣＣ１、ＰＡＣＣ２の変化に応じて、タイミングＴ５において、制御値ＰＬを生成する制御値生成部が第１の制御値生成部２０から第２の制御値生成部２１に切り替えられる。これにより、制御値の生成に用いられるゲイン係数は大きくなる。また、ＰＡＣＣ２がロウレベルであることに応じて、ターゲット電圧値生成部４２は参照電圧Ｖｒｅｆ＿Ｂ２を出力し、レベルシフト値生成回路５１はレベルシフト値ＳＬＶ２を出力する。

そして、事前通知信号ＰＡＣＣ１は、負荷電流Ｉｌｏａｄの急増から所定の期間が経過した後にたち下げられる。そして、レギュレータ回路１は、事前通知信号ＰＡＣＣ１の変化に応じて、制御値ＰＬを生成する制御値生成部を第２の制御値生成部２１から第１の制御値生成部２０に切り替える。

上記説明より、レギュレータ回路１は、負荷電流Ｉｌｏａｄが急激に変化するタイミングＴ３、Ｔ６の前に、制御値ＰＬの変化ステップを規定するゲイン係数を増加させる。これにより、レギュレータ回路１は、負荷電流Ｉｌｏａｄに急激な変化が生じた場合においても出力電圧ＶＤＤＭの変動に対する制御値ＰＬの追従性を向上させ、出力電圧ＶＤＤＭの変動を抑制することができる。

また、レギュレータ回路１は、負荷電流Ｉｌｏａｄが急激に変化するタイミングＴ３、Ｔ６の前に、ターゲット電圧値となる参照電圧を増加させる。これにより、レギュレータ回路１は、負荷電流Ｉｌｏａｄが急激に変化するタイミングＴ３、Ｔ６の前に、制御値ＰＬを負荷電流Ｉｌｏａｄの変化に対応して制御値ＰＬを変化させることができる。このように、負荷電流Ｉｌｏａｄが変化する前に制御値ＰＬを変化させることで、レギュレータ回路１は、負荷電流Ｉｌｏａｄの変化に対応するように出力トランジスタＰＭの抵抗値を変化させ負荷電流Ｉｌｏａｄの変動に対する出力電圧ＶＤＤＭの変動を抑制することができる。なお、参照電圧の変更は、負荷電流Ｉｌｏａｄの急変が生じる前のタイミングにおける制御値ＰＬの変化ステップを強制的に大きくすることに相当する処理である。

また、レギュレータ回路１は、負荷電流Ｉｌｏａｄが急激に変化するタイミングＴ３、Ｔ６の前に、制御値ＰＬを強制的に変更するレベルシフト値ＳＬＶ１、ＳＬＶ２を加える。つまり、レギュレータ回路１では、負荷電流Ｉｌｏａｄの変動に伴う出力電圧ＶＤＤＭの変動が生じる前に制御値ＰＬの大きさを変更する。このように、制御値ＰＬ１を負荷電流Ｉｌｏａｄが急激に変化する前に強制的に変更することで負荷電流Ｉｌｏａｄの変化開始時点における出力電圧ＶＤＤＭの変動を抑制することができる。なお、レベルシフト値の加算は、負荷電流Ｉｌｏａｄの急変が生じる前のタイミングにおける制御値ＰＬの変化ステップを強制的に大きくすることに相当する処理である。

レギュレータ回路１は、事前通知信号に基づく制御パラメータ（例えば、ゲイン係数、参照電圧、レベルシフト値）の変更を行うことで、負荷電流Ｉｌｏａｄの急増に容易に追従することができる。このように、負荷電流Ｉｌｏａｄの急増に精度良く制御値ＰＬの更新を追従させることで、制御値ＰＬのオーバーシュートを防止することができる。そして、制御値ＰＬの値のオーバーシュートを防止することで、出力電圧ＶＤＤＭのオーバーシュートも防止される。

なお、上記実施の形態では、制御値生成部で利用される３つのパラメータのすべてを事前通知信号に応じて変更したが、３つのパラメータのうちの１つを事前通知信号に応じて変更するのみでも出力電圧ＶＤＤＭの変動を抑制することが可能である。

ここで、比較例として、事前通知信号に基づく制御パラメータ（例えば、ゲイン係数、参照電圧、レベルシフト値）の変更を行わない従来のレギュレータ回路の動作を説明する。図５に従来のレギュレータ回路の動作を示すタイミングチャートを示す。

図５に示すように、従来のレギュレータ回路では、負荷電流Ｉｌｏａｄの急激な変動が生じた後（例えば、タイミングＴ１１、Ｔ１２の後）に制御値ＰＬの更新を開始する。また、従来のレギュレータ回路では、制御値ＰＬの更新ステップは、全期間において一定である。そのため、従来のレギュレータ回路では、制御値ＰＬが出力電圧ＶＤＤＭの変化に十分に追従できず、制御値ＰＬのオーバーシュートが生じる。そして、制御値ＰＬが出力電圧ＶＤＤＭの変動に十分に追従できないことから、出力電圧ＶＤＤＭの変動が大きくなる。

そこで、負荷電流Ｉｌｏａｄが急増した場合における実施の形態１にかかるレギュレータ回路１が出力する出力電圧と従来のレギュレータ回路が出力する出力電圧の変動を示すグラフを図６に示す。

図６に示すように、実施の形態１にかかるレギュレータ回路１が生成する出力電圧ＶＤＤＭは、負荷電流Ｉｌｏａｄが急激に増加する前から電圧の上昇を開始し、負荷電流Ｉｌｏｄの急増が生じたタイミングにおける電圧降下も小さく抑制される。一方、従来のレギュレータ回路が出力する出力電圧ＶＤＤＭは、負荷電流Ｉｌｏａｄの急増に応じて大きく低下し、その後大きなオーバーシュートを伴って安定した電圧に収束する。

このように、実施の形態１にかかるレギュレータ回路１を用いることで、負荷電流Ｉｌｏａｄが大きく変動した場合においても出力電圧ＶＤＤＭを安定して維持することができる。このように、出力電圧ＶＤＤＭの安定性を向上させることで、モジュール１２に過大な電圧が印可されることを防止して、モジュール１２の信頼性を向上させることができる。また、出力電圧ＶＤＤＭのオーバーシュート又はアンダーシュートを小さく抑制することで、出力電圧ＶＤＤＭの変動マージンを小さく設定し、出力電圧ＶＤＤＭにより高い電圧を設定することができる。そして、出力電圧ＶＤＤＭを高く設定することで、モジュール１２の動作速度を向上させることができる。

実施の形態２
実施の形態２では、出力トランジスタのゲート幅の設定方法について説明する。まず、一般的な出力トランジスタのゲート幅の設定方法について説明する。そこで、従来の出力トランジスタのゲート幅と制御値ＰＬの大きさの関係と、出力電圧ＶＤＤＭの大きさと制御値ＰＬの大きさの関係と、を示すグラフを図７に示す。

図７に示すように、一般的な出力トランジスタのゲート幅の設定方法では、制御値ＰＬの大きさに対して線形にゲート幅が増加するように出力トランジスタのゲート幅を設定する。また、ゲート幅を制御値ＰＬに対して線形に変化するように設定した場合、出力電圧ＶＤＤＭは、制御値ＰＬに対して反比例の関係を持って上昇する。つまり、出力電圧ＶＤＤＭは、制御値ＰＬが十分に大きくなる前に十分な電圧に達し、その後、目標電圧に対して漸近するように変化する。なお、図７に示す例では、負荷電流Ｉｌｏａｄが一定であった場合の出力電圧ＶＤＤＭの変化を示した。

ここで、出力電圧ＶＤＤＭは、負荷電流をＩｌｏａｄ、出力トランジスタＰＭのオン抵抗をＲｏｎとした場合、ＶＤＤＭ＝ＶＤＤＨ−Ｒｏｎ×Ｉｌｏａｄで示される。また、出力トランジスタＰＭのゲート幅をＷとした場合、オン抵抗Ｒｏｎは、Ｒｏｎ∝１／Ｗの関係を有する。このようなことから、ゲート幅を制御値ＰＬに対して線形の関係となるように設定した場合、出力電圧ＶＤＤＭは、図７に示すような特性となる。

このように、出力トランジスタの抵抗値の変化を制御値ＰＬに対して非線形の関係とした場合、制御値ＰＬの更新により変化する出力電圧ＶＤＤＭの変化が過大、又は、過小になる。つまり、従来のゲート幅の設定方法を採用した場合、出力電圧ＶＤＤＭに対する制御値ＰＬの追従性が悪化し、出力電圧ＶＤＤＭの制御性が悪化する問題がある。

また、制御値ＰＬに対する出力トランジスタのゲート幅の変化を線形に設定した場合、出力トランジスタを構成するＰＭＯＳトランジスタの数及び制御値ＰＬの数が多くなる問題がある。そこで、この問題を説明するために図８に制御値ＰＬと出力トランジスタのオン抵抗Ｒｏｎとの関係を示す。

出力電圧ＶＤＤＭの変動を所定の範囲内とする場合、負荷電流Ｉｌｏａｄのもっとも大きい領域における出力電圧ＶＤＤＭの変動を所定の範囲内にする必要がある。このような大きな電流変動に対して出力電圧ＶＤＤＭの変動を抑制する場合、一つの変化ステップで生じるオン抵抗の差を小さくする必要がある。つまり、制御値ＰＬの全範囲において、小さな変化ステップでオン抵抗を切り替える必要がある。このようなことから、図８に示すように、出力トランジスタのゲート幅を制御値ＰＬに対して線形に設定した場合、非常に細かいステップで出力トランジスタのゲート幅を切り替えて、オン抵抗を制御する必要がある。このように、細かいステップで制御値ＰＬを変化させた場合、出力トランジスタＰＭを構成するＰＭＯＳトランジスタの数及び制御値生成回路の回路規模が増加する問題がある。

そこで、実施の形態２にかかるレギュレータ回路では、出力トランジスタＰＭのゲート幅を制御値ＰＬに対して非線形に変化させる。また、実施の形態２にかかるレギュレータ回路では、出力トランジスタＰＭの抵抗値を制御値ＰＬに対して線形に変化させる。そこで、実施の形態２にかかるレギュレータ回路における出力トランジスタＰＭのゲート幅の設定の一例を図９に示す。

図９に示す例は、図２に示した出力トランジスタＰＭを構成するＰＭＯＳトランジスタの個数を１０個としたものである。図９に示すように、実施の形態２にかかるレギュレータ回路では、制御値ＰＬの１つに１つのＰＭＯＳトランジスタが対応して設けられる。そして、対応する制御値ＰＬが大きくなるに従って、ＰＭＯＳトランジスタの抵抗値は線形に低下する。また、対応する制御値ＰＬが大きくなるに従って、ＰＭＯＳトランジスタのゲート幅は、大きくなるが、その変化は非線形になる。より具体的には、制御値ＰＬが大きくなるほど、制御値ＰＬの違いによるゲート幅の差が大きくなる。

ここで、実施の形態２にかかるレギュレータ回路における出力トランジスタのゲート幅と制御値ＰＬの大きさの関係と、出力電圧ＶＤＤＭの大きさと制御値ＰＬの大きさの関係と、を示すグラフを図１０に示す。図１０に示すように、実施の形態２にかかるレギュレータ回路では、出力トランジスタのゲート幅は、制御値ＰＬに対して反比例して大きくなる。一方、実施の形態２にかかるレギュレータ回路は、制御値ＰＬに対して出力電圧ＶＤＤＭはほぼ線形の関係を持って上昇する。この図１０に示した例では、負荷電流Ｉｌｏａｄを一定にしたものである。つまり、実施の形態２にかかるレギュレータ回路では、出力トランジスタのオン抵抗Ｒｏｎは、制御値ＰＬに対して線形の関係を持って変化する。

このように、出力トランジスタのオン抵抗Ｒｏｎを制御値ＰＬに対して線形の関係を持って変化させることで、制御値ＰＬの数を減少させることができる。そこで、制御値ＰＬの数を抑制できる理由について以下で説明する。

図１１に、実施の形態２にかかるレギュレータ回路における制御値ＰＬと出力トランジスタのオン抵抗Ｒｏｎの関係を示す。実施の形態２にかかるレギュレータ回路では、負荷電流Ｉｌｏａｄの大きさに対応して制御値ＰＬの大きさが設定される。より具体的には、小さな負荷電流Ｉｌｏａｄには小さな値の制御値ＰＬが対応付けられ、大きな負荷電流Ｉｌｏａｄに対しては大きな値の制御値ＰＬが対応付けられる。

ここで、小さな負荷電流Ｉｌｏａｄである場合における出力電圧ＶＤＤＭの許容変動幅と、大きな負荷電流Ｉｌｏａｄである場合における出力電圧ＶＤＤＭの許容変動幅を同じに設定する。そして、負荷電流Ｉｌｏａｄが０．２５ｍＡである場合の出力電圧ＶＤＤＭの許容変動幅を１０ｍＶとした場合、オン抵抗Ｒｏｎは、４０Ωまで許容される。一方、負荷電流Ｉｌｏａｄが２５０ｍＡである場合の出力電圧ＶＤＤＭの許容変動幅を１０ｍＶとした場合、オン抵抗Ｒｏｎは、４０ｍΩまで許容される。

つまり、負荷電流Ｉｌｏａｄが０．２５ｍＡ以下の領域では、負荷電流Ｉｌｏａｄが大きいときと同様に４０ｍΩの変化ステップでオン抵抗Ｒｏｎを切り替える必要はない。このようなことから、負荷電流Ｉｌｏａｄが小さい範囲においては、制御値ＰＬが１つ変化したときのオン抵抗Ｒｏｎの抵抗値変化を大きくすることができる。

一方、負荷電流が大きい場合、小さな変化ステップでオン抵抗Ｒｏｎを切り替えなければ出力電圧ＶＤＤＭの許容変動幅を満たすことができない。そのため、負荷電流Ｉｌｏａｄが大きい範囲においては、制御値ＰＬが１つ変化したときのオン抵抗Ｒｏｎの抵抗値変化を小さくする必要がある。

以上のような理由から、図１１に示す例では、負荷電流が小さな範囲においては、オン抵抗Ｒｏｎの変化ステップがもっとも大きく、負荷電流が大きくなるに従ってオン抵抗Ｒｏｎの変化ステップが小さくなるグラフとなっている。このように、オン抵抗Ｒｏｎの抵抗変化ステップを負荷電流Ｉｌｏａｄの大きさに応じて変化させることで、このオン抵抗の切り替え数を減少させることができる。また、制御値ＰＬは、取り得る値の数がオン抵抗の切り替え数に対応しているため、制御値ＰＬの数を減少させることができる。

ここで、具体例として、実施の形態２にかかるレギュレータ回路の設定例を説明する。図１２に実施の形態２にかかるレギュレータ回路における制御値ＰＬの数を示す表を図１２に示す。実施の形態２にかかるレギュレータ回路では、レギュレータ回路の起動動作時と通常動作時とにおいて出力トランジスタにおいて許容される電圧降下幅を変更している。そのため、図１２に示す表では、２つの設定が示されている。

図１２に示すように、実施の形態２にかかるレギュレータ回路は、１１４μＡから２５０ｍＡまでの負荷電流の変動範囲に対して５９段階の制御値ＰＬにより対応することができる。より具体的には、実施の形態２にかかるレギュレータ回路は、約２２００倍の差がある負荷電流の変動を５９段階の変化ステップ数のみで対応する。

図１２に示す例では、実施の形態２にかかるレギュレータ回路は、起動動作時には、負荷電流が１１４μＡから１６ｍＡまでの変動を示す。そして、実施の形態２にかかるレギュレータ回路は、出力トランジスタにおける電圧降下を７０ｍＶ〜１２０ｍＶ、電圧降下の分解能を５０ｍＶとするために制御値ＰＬを１〜９の９段階で変化させる。また、実施の形態２にかかるレギュレータ回路は、通常動作時には、負荷電流が１６ｍＡから２５０ｍＡまでの変動を示す。そして、実施の形態２にかかるレギュレータ回路は、出力トランジスタにおける電圧降下を１５ｍＶ〜１５５ｍＶ、電圧降下の分解能を１０ｍＶとするために制御値ＰＬを１０〜５９の５０段階で変化させる。

ここで、図１２で示した動作範囲をより具体的に説明する。そこで、実施の形態２にかかるレギュレータ回路における制御値ＰＬと負荷電流範囲との関係、制御値ＰＬと出力トランジスタの抵抗値との関係及び制御値ＰＬと出力トランジスタのゲート幅との関係を示すグラフを図１３に示す。

図１３に示すように、実施の形態２にかかるレギュレータ回路では、負荷電流Ｉｌｏａｄの範囲に応じて所定の制御値ＰＬを対応づける。また、図１３に示すように、実施の形態２では、制御値ＰＬに対して出力トランジスタのオン抵抗が特定のＩｌｏａｄにおいて比例の関係をもって減少し、出力トランジスタのゲート幅が反比例の関係を持って上昇するように設定される。

上記説明より、実施の形態２にかかるレギュレータ回路は、負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、を有し、出力トランジスタを構成する複数のＰＭＯＳトランジスタのゲート幅は、前記制御値の大きさに対して反比例の関係を持って増加するように設定されるという特徴を有する。

実施の形態２にかかるレギュレータ回路では、出力トランジスタのゲート幅の逆数が制御値ＰＬに対して比例する関係を持って減少するように設定される。出力トランジスタのゲート幅の変化ステップをこのように設定することで、出力トランジスタのオン抵抗を制御値ＰＬに対して線形の関係で変化させることができる。このように、出力トランジスタのオン抵抗を制御値ＰＬに対して線形の関係で変化させることで、コントローラ１０が制御値ＰＬの値を更新した場合における出力電圧ＶＤＤＭの変動を線形に設定することができる。つまり、実施の形態２にかかるレギュレータ回路では、出力電圧ＶＤＤＭの変化特性と制御値ＰＬの変化特性をともに線形とすることができる。そして、実施の形態２にかかるレギュレータ回路では、出力電圧ＶＤＤＭの変化に対する制御値ＰＬの追従性を向上させ、より高精度な出力電圧ＶＤＤＭの制御を行うことができる。

また、実施の形態２にかかるレギュレータ回路では、出力トランジスタのゲート幅の設定を制御値ＰＬに対して非線形とすることで、少ない数の設定値ＰＬにより高精度な出力電圧ＶＤＤＭの制御を可能にする。これにより、コントローラ１０を構成する回路素子数を削減し、回路面積を削減することができる。また、出力トランジスタＰＭを構成するＰＭＯＳトランジスタの数も削減することができるため、出力トランジスタＰＭに関する回路面積を削減することができる。

実施の形態３
モジュール１２の動作を高速にするためには、より高い電圧をモジュール１２に与える必要がある。レギュレータ回路を介してモジュール１２に高い電圧の電源を供給する場合、レギュレータ回路における電圧降下を考慮して、レギュレータ回路にはモジュール１２に供給する電源よりも高い電圧を印加する必要がある。

しかし、レギュレータ回路にモジュール１２に供給する電圧よりも高い電源電圧を印加する場合、レギュレータ回路を構成する素子にモジュール１２よりも高い耐圧電圧を有する高耐圧素子を使用しなければならない。高耐圧素子は、低耐圧素子よりもトランジスタの面積が大きい。そのため、高耐圧素子を利用してレギュレータ回路を構成した場合、レギュレータ回路の面積が大きくなる問題がある。

そこで、実施の形態３では、モジュール１２と同じ耐圧電圧を有する低耐圧素子により構成されるレギュレータ回路２について説明する。図１４に、実施の形態３にかかるレギュレータ回路２のブロック図を示す。

図３に示すように、実施の形態３にかかるレギュレータ回路２は、コントローラ１０、電圧モニタ回路１１、バッファ回路１３、出力トランジスタＰＭ、出力端子ＯＵＴを有する。そして、レギュレータ回路２では、コントローラ１０、電圧モニタ回路１１を電源電圧ＶＤＤと接地電圧ＶＳＳとの間で動作させる。また、レギュレータ回路２では、バッファ回路１３に高電圧側電源として電源電圧ＶＤＤと昇圧電圧ＶＤＤＨを与え、低電圧側電源として接地電圧ＶＳＳを与える。また、レギュレータ回路２では、出力トランジスタＰＭのソースに昇圧電圧ＶＤＤＨを与える。

ここで、電源電圧ＶＤＤと出力電圧ＶＤＤＭは同じ電圧であって、例えば、１．２Ｖ程度の電圧である。また、昇圧電圧ＶＤＤＨは、電源電圧ＶＤＤよりも高い電圧を有する電圧であり、例えば、１．３５Ｖ程度の電圧である。

実施の形態３では、まず、出力トランジスタＰＭの接続形態に関する特徴について説明する。なお、実施の形態３にかかるレギュレータ回路２では、バッファ回路１３についても特徴があるが、バッファ回路１３に関しては後述する。

図１４に示すように、実施の形態３にかかるレギュレータ回路２では、出力トランジスタＰＭのバックゲート端子がドレインに接続される。出力トランジスタＰＭをこのような接続とすることで、出力トランジスタＰＭが遮断状態である期間の出力トランジスタＰＭのドレインの電圧の低下を防止することができる。そこで、出力トランジスタＰＭの遮断状態である期間における出力トランジスタＰＭの動作を説明する図を図１５に示す。

図１５に示すように、出力トランジスタＰＭが遮断状態である場合、昇圧電圧ＶＤＤＨがゲートに印加される。このとき、実施の形態３にかかるレギュレータ回路２では、出力トランジスタＰＭのドレインの電圧ＶＤＤＭは、０．６５Ｖ以上になる。これは、出力トランジスタＰＭが遮断状態である場合には、出力トランジスタのソースとバックゲート間にダイオードが形成され、このダイオードにより出力トランジスタＰＭのドレインの電圧がクランプされるためである。このような接続形態とすることで、実施の形態３にかかるレギュレータ回路２では、出力トランジスタＰＭが遮断状態の時の出力トランジスタＰＭのゲートドレイン間電圧Ｖｇｄ１を０．７Ｖ程度とすることができる。

一方、出力トランジスタＰＭの接続を一般的な接続形態とした場合における遮断状態の出力トランジスタＰＭの動作を比較例として説明する。そこで、出力トランジスタＰＭの接続を一般的な接続形態とした場合における遮断状態の出力トランジスタＰＭの動作を説明する図を図１６に示す。図１６に示すように、一般的な接続形態では、出力トランジスタＰＭのバックゲートはソースに接続される。そして、このような接続形態とした場合、出力トランジスタＰＭが遮断状態となると、出力トランジスタＰＭのドレインの電圧ＶＤＤＭは、０．６５Ｖ以下になる。これは、出力トランジスタＰＭが遮断状態になることにより、モジュール１２に対する電流供給が停止するとともに、モジュール１２のリーク電流により出力トランジスタＰＭのドレインの電圧が低下するためである。つまり、出力トランジスタＰＭを一般的な接続形態とした場合、出力トランジスタＰＭが遮断状態の時の出力トランジスタＰＭのゲートドレイン間電圧Ｖｇｄ１を０．７Ｖ以上となってしまい、耐圧不良を起こす危険がある。

上記説明より、実施の形態３にかかるレギュレータ回路２は、負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、を有し、複数の出力トランジスタは、バックゲート端子とドレイン端子が接続されるという特徴を有する。

そして、このような特徴を有することにより、実施の形態３にかかるレギュレータ回路２では、出力トランジスタＰＭが遮断状態の時の出力トランジスタＰＭのゲートドレイン間電圧Ｖｇｄ１を０．７Ｖ程度とすることができる。そして、実施の形態３にかかるレギュレータ回路２では、出力トランジスタＰＭとしてモジュール１２を構成するトランジスタと同じ１．２Ｖ程度の耐圧のトランジスタを利用しても耐圧不良の発生を抑制することが可能になる。

ここで、出力トランジスタＰＭのレイアウトについて説明する。まず、実施の形態３にかかるレギュレータ回路２の出力トランジスタＰＭの縦構造を示す半導体装置の断面図を図１７に示す。図１７に示すように、実施の形態３にかかるレギュレータ回路２の出力トランジスタＰＭは、モジュール１２を構成するトランジスタが形成されるＰウェル領域ＰＷに接するＮウェル領域ＮＷに形成される。また、出力トランジスタＰＭが形成されるＮウェル領域ＮＷには出力電圧ＶＤＤＭが印加される。

また、比較例として、出力トランジスタＰＭの接続形態に一般的な接続形態を採用した場合の出力トランジスタＰＭのレイアウトについて説明する。一般的な接続形態の出力トランジスタＰＭの縦構造を示す半導体装置の断面図を図１８に示す。図１８に示すように、一般的な接続形態を採用した出力トランジスタＰＭが形成されるＮウェル領域は、モジュールを構成するトランジスタが形成されるＰウェル領域ＰＷ及びＮウェル領域ＮＷとは分離して形成される。より具体的には、一般的な接続形態を採用した出力トランジスタＰＭが形成されるＮウェル領域は、素子分離領域を介してモジュールを構成するトランジスタが形成されるＰウェル領域ＰＷに隣接するように形成される。これは、一般的な接続形態を採用した出力トランジスタＰＭが形成されるＮウェル領域には、モジュールを構成するＰＭＯＳトランジスタとは異なるバックゲート電圧が印加されるために、素子分離領域を形成することによりウェル間に電流が流れることを防止する必要があるためである。なお、図１７及び図１８では、ディープウェル領域ＤＮＷを使用したが、基板電位ＶＳＳは共通であるため、ディープウェル領域ＤＮＷを挿入しないレイアウトも可能である。

上記説明より、実施の形態３にかかるレギュレータ回路２では、出力トランジスタＰＭが形成されるＮウェル領域ＮＷを、モジュール１２を構成するトランジスタが形成されるＰウェル領域ＰＷに接するように形成することができる。これにより、実施の形態３にかかるレギュレータ回路２では、一般的な接続形態を採用した出力トランジスタＰＭを形成するために必要になる素子分離領域を削減し、半導体チップの面積を削減することができる。

続いて、実施の形態３にかかるレギュレータ回路２のバッファ回路１３について詳細に説明する。図１４に示すように、バッファ回路１３は、コントローラ１０とパワーＭＯＳトランジスタＰＭとの間に設けられる。

図１４に示すように、レギュレータ回路２では、コントローラ１０は、第１の上限電圧（例えば、電源電圧ＶＤＤ）と第１の下限電圧（例えば、接地電圧ＶＳＳ）との間で動作する。また、出力トランジスタＰＭは、ソースに第１の上限電圧よりも高い電圧値の第２の上限電圧（例えば、昇圧電圧ＶＤＤＨ）が印可される。そして、バッファ回路１３は、インピーダンス制御信号の振幅を第１の振幅から第１の振幅よりも上限電圧及び下限電圧が高い第２の振幅に変換する。

そこで、バッファ回路１３の詳細な回路図を図１９に示す。図１９に示すように、バッファ回路１３は、第１のバッファ回路６０、第２のバッファ回路６１、第３のバッファ回路６２、耐圧緩和電圧生成回路６３を有する。

第１のバッファ回路６０は、第１の上限電圧（例えば、電源電圧ＶＤＤ）と第１の下限電圧（例えば、接地電圧ＶＳＳ）との間で動作する。そして、第１のバッファ回路６０は、コントローラ１０が出力したインピーダンス制御信号をそのまま後段に接続される第２のバッファ回路６１に出力する。

より具体的には、第１のバッファ回路６０は、直列に接続される２つのインバータを有する。２つのインバータのうち前段に接続されるインバータは、ＰＭＯＳトランジスタＰ１と、ＮＭＯＳトランジスタＮ１とにより構成される。また、２つのインバータのうち後段に接続されるインバータは、ＰＭＯＳトランジスタＰ２と、ＮＭＯＳトランジスタＮ２とにより構成される。また、ＰＭＯＳトランジスタＰ１、Ｐ２のソースには、電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＮ１、Ｎ２のソースには、接地電圧ＶＳＳが供給される。

第２のバッファ回路６１は、第１の上限電圧（例えば、電源電圧ＶＤＤ）と第１の下限電圧よりも高い電圧の第２の下限電圧（例えば、耐圧緩和電圧ＶＳＳＶ）との間で動作する。そして、第２のバッファ回路６１は、第１のバッファ回路６０が出力したインピーダンス制御信号の振幅の上限電圧を電源電圧ＶＤＤとし、下限電圧を耐圧緩和電圧ＶＳＳＶに変換して出力する。

より具体的には、第２のバッファ回路６１は、直列に接続される２つのインバータを有する。２つのインバータのうち前段に接続されるインバータは、ＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ３とにより構成される。また、２つのインバータのうち後段に接続されるインバータは、ＰＭＯＳトランジスタＰ４と、ＮＭＯＳトランジスタＮ４とにより構成される。そして、ＰＭＯＳトランジスタＰ３、Ｐ４のソースには、電源電圧ＶＤＤが供給され、ＮＭＯＳトランジスタＮ３、Ｎ４のソースには、耐圧緩和電圧ＶＳＳＶが供給される。

第３のバッファ回路６２は、第１の上限電圧よりも高い電圧の第２の上限電圧（例えば、昇圧電圧ＶＤＤＨ）と第２の下限電圧（例えば、耐圧緩和電圧ＶＳＳＶ）との間で動作する。そして、第３のバッファ回路６２は、第２のバッファ回路６１が出力したインピーダンス制御信号の振幅の上限電圧を昇圧電圧ＶＤＤＨに変換し、下限電圧を耐圧緩和電圧ＶＳＳＶとして出力する。

より具体的には、第３のバッファ回路６２は、直列に接続される２つのインバータを有する。２つのインバータのうち前段に接続されるインバータは、ＰＭＯＳトランジスタＰ５と、ＮＭＯＳトランジスタＮ５とにより構成される。また、２つのインバータのうち後段に接続されるインバータは、ＰＭＯＳトランジスタＰ６と、ＮＭＯＳトランジスタＮ６とにより構成される。そして、ＰＭＯＳトランジスタＰ５、Ｐ６のソースには、昇圧電圧ＶＤＤＨが供給され、ＮＭＯＳトランジスタＮ５、Ｎ６のソースには、耐圧緩和電圧ＶＳＳＶが供給される。

耐圧緩和電圧生成回路６３は、第２の下限電圧（例えば、耐圧緩和電圧ＶＳＳＶ）を生成する。耐圧緩和電圧生成回路６３は、耐圧緩和電圧生成素子、第１のトランジスタ、Ｎ８、昇圧検出回路（例えば、低閾値コンパレータ６４）を有する。なお、実施の形態３にかかるバッファ回路１３では、耐圧緩和電圧生成回路６３を用いて耐圧緩和電圧ＶＳＳＶを生成するが、耐圧緩和電圧ＶＳＳＶは、外部から入力しても良く、定電圧源回路等の別の形態の回路を用いて生成することもできる。

耐圧緩和電圧生成素子は、耐圧緩和電圧ＶＳＳＶが生成される第１のノードと接地電圧ＶＳＳが供給される第２のノードとの間に設けられ、耐圧緩和電圧ＶＳＳＶを生成する。より具体的には、実施の形態３では、耐圧緩和電圧生成素子はＮＭＯＳトランジスタＮ８により形成される。ＮＭＯＳトランジスタＮ８は、ダイオード接続されるトランジスタである。そして、ＮＭＯＳトランジスタＮ８のソースには、接地電圧ＶＳＳが与えられる。また、ＮＭＯＳトランジスタＮ８のドレイン及びゲートは、第１のノードに接続される。なお、第１のノードには、ＮＭＯＳトランジスタＮ３〜Ｎ６のソースが接続される。なお、ＮＭＯＳトランジスタＮ８の閾値電圧は、例えば、０．１５Ｖ程度の電圧を有し、この閾値電圧を耐圧緩和電圧ＶＳＳＶとする。

低閾値コンパレータ６４は、第１の上限電圧（例えば、電源電圧ＶＤＤ）と第１の下限電圧（例えば、接地電圧ＶＳＳ）との間で動作し、第２の下限電圧（例えば、耐圧緩和電圧ＶＳＳＶ）の上昇を検出して電圧抑制信号をイネーブル状態とする。低閾値コンパレータ６４は、電圧抑制信号のイネーブル状態とディスイネーブル状態とを切り換える耐圧緩和電圧ＶＳＳＶの値を閾値電圧ＬＶＴＨとして有する。この閾値電圧ＬＶＴＨは、耐圧緩和電圧ＶＳＳＶよりも高い電圧であって、かつ、電源電圧ＶＤＤとの電圧差が第２のバッファ回路６１が十分に動作可能な電圧差を維持できる程度の電圧である。

第１のトランジスタは、第１のノードと第２のノードとの間に接続され、電圧抑制信号がイネーブル状態である場合に導通状態となる。具体的には、第１のトランジスタは、ＮＭＯＳトランジスタＮ７により構成される。ＮＭＯＳトランジスタＮ７は、ソースに接地電圧ＶＳＳが与えられ、ドレインが第１のノードに接続される。そして、ＮＭＯＳトランジスタＮ７は、ゲートに低閾値コンパレータ６４の出力（電圧抑制信号）が与えられる。そして、ＮＭＯＳトランジスタＮ７は、電圧抑制信号がイネーブル状態（例えば、ハイレベル）である場合に導通状態となり、電圧抑制信号がディスイネーブル状態（例えば、ロウレベル）である場合に遮断状態となる。

続いて、実施の形態３にかかるバッファ回路１３を構成するトランジスタに印加される電圧について説明する。バッファ回路１３において、耐圧不良を引き起こす可能性がある素子は、最も高い電圧が印加されるトランジスタである。バッファ回路１３では、最も高い電圧が印加されるトランジスタはＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ６である。そこで、以下では、ＰＭＯＳトランジスタＰ６と、ＮＭＯＳトランジスタＮ６に印加される電圧について説明する。

図２０にＮＭＯＳトランジスタＮ６に印可される最大電圧値を説明するための図を示す。図２０に示すように、ＮＭＯＳトランジスタＮ６を含むインバータの入力信号が昇圧電圧ＶＤＤＨとなる状態が、ＮＭＯＳトランジスタＮ６に印加される電圧が最大になる状態である。このような状態は、第３のバッファ回路６２の前段のインバータがハイレベルの信号を出力するときに発生する。このとき、実施の形態３にかかるバッファ回路１３では、ＮＭＯＳトランジスタＮ６のソースに耐圧緩和電圧ＶＳＳＶが印加される。そのため、図２０に示す状態においても、ＮＭＯＳトランジスタＮ６のゲートソース間電圧Ｖｇｓは、１．２Ｖとなる。つまり、実施の形態３にかかるバッファ回路１３では、ＮＭＯＳトランジスタＮ６の耐圧電圧をモジュール１２を構成するトランジスタと同じ電圧（例えば、１．２Ｖ）としても、耐圧不良が発生することを防止することができる。

なお、実施の形態３にかかるバッファ回路１３では、第３のバッファ回路６２の出力信号の振幅の上限電圧が昇圧電圧ＶＤＤＨとなり、下限電圧が耐圧緩和電圧ＶＳＳＶとなる。そのため、出力トランジスタＰＭのゲート電圧として、ロウレベルが与えられた場合においても、その電圧は耐圧緩和電圧ＶＳＳＶとなる。つまり、実施の形態３にかかるレギュレータ回路２では、出力トランジスタＰＭのゲート電圧としてロウレベルが与えられた場合においても、出力トランジスタのゲートソース間電圧を耐圧電圧以下とし、出力トランジスタの耐圧不良を防止することができる。

図２１にＰＭＯＳトランジスタＰ６に印可される最大電圧値を説明するための図を示す。図２１に示すように、ＰＭＯＳトランジスタＰ６を含むインバータの入力信号が耐圧緩和電圧ＶＳＳＶとなる状態が、ＰＭＯＳトランジスタＰ６に印加される電圧が最大になる状態である。このような状態は、第３のバッファ回路６２の前段のインバータがロウレベルの信号を出力するときに発生する。このとき、実施の形態３にかかるバッファ回路１３では、ＰＭＯＳトランジスタＰ６のソースに昇圧電圧ＶＤＤＨが印加される。そのため、図２１に示す状態においても、ＰＭＯＳトランジスタＰ６のゲートソース間電圧Ｖｇｓは、１．２Ｖとなる。つまり、実施の形態３にかかるバッファ回路１３では、ＰＭＯＳトランジスタＰ６の耐圧電圧をモジュール１２を構成するトランジスタと同じ電圧（例えば、１．２Ｖ）としても、耐圧不良が発生することを防止することができる。

ここで、比較例として、耐圧緩和電圧ＶＳＳＶを用いない一般的なバッファ回路１３ａについて説明する。図２２に、一般的なバッファ回路１３ａの回路図を示す。図２２に示すように、一般的なバッファ回路１３ａは、２段のバッファ回路６０ａ、６１ａにより構成される。そして、前段に配置されるバッファ回路６０ａは、電源電圧ＶＤＤと接地電圧ＶＳＳとの間で動作する。一方、後段に配置されるバッファ回路６１ａは、昇圧電圧ＶＤＤＨと接地電圧ＶＳＳとの間で動作する。

図２２に示すバッファ回路１３では、最も高い電圧が印加されるトランジスタはバッファ回路６１ａにおいて後段に配置されるインバータを構成するＰＭＯＳトランジスタＰ４ａ及びＮＭＯＳトランジスタＮ４ａである。そこで、以下では、ＰＭＯＳトランジスタＰ４ａと、ＮＭＯＳトランジスタＮ４ａに印加される電圧について説明する。

図２３にＮＭＯＳトランジスタＮ４ａに印可される最大電圧値を説明するための図を示す。図２３に示すように、ＮＭＯＳトランジスタＮ４ａを含むインバータの入力信号が昇圧電圧ＶＤＤＨとなる状態が、ＮＭＯＳトランジスタＮ４ａに印加される電圧が最大になる状態である。このような状態は、バッファ回路６１ａの前段のインバータがハイレベルの信号を出力するときに発生する。このとき、一般的なバッファ回路１３ａでは、ＮＭＯＳトランジスタＮ４ａのソースに接地電圧ＶＳＳが印加される。そのため、図２３に示す状態では、ＮＭＯＳトランジスタＮ４ａのゲートソース間電圧Ｖｇｓは、１．３５Ｖとなる。このとき、一般的なバッファ回路１３ａでは、ＮＭＯＳトランジスタＮ４ａの耐圧電圧をモジュール１２を構成するトランジスタと同じ電圧（例えば、１．２Ｖ）とすると耐圧不良が発生する問題がある。この問題を回避するためにはＮＭＯＳトランジスタＮ４ａとして高耐圧素子を利用しなければならない。

なお、一般的なバッファ回路１３ａでは、バッファ回路６１ａの出力信号の振幅の上限電圧が昇圧電圧ＶＤＤＨとなり、下限電圧が接地電圧ＶＳＳとなる。そのため、出力トランジスタＰＭのゲート電圧として、ロウレベルが与えられた場合、その電圧は接地電圧ＶＳＳとなる。つまり、一般的なレギュレータ回路２では、出力トランジスタＰＭのゲート電圧としてロウレベルが与えられた場合、出力トランジスタのゲートソース間電圧が耐圧電圧を超えてしまうため、出力トランジスタとして高耐圧素子を利用しなければならない問題が生じる。

図２４にＰＭＯＳトランジスタＰ４ａに印可される最大電圧値を説明するための図を示す。図２４に示すように、ＰＭＯＳトランジスタＰ４ａを含むインバータの入力信号が接地電圧ＶＳＳとなる状態が、ＰＭＯＳトランジスタＰ４ａに印加される電圧が最大になる状態である。このような状態は、バッファ回路６１ａの前段のインバータがロウレベルの信号を出力するときに発生する。このとき、一般的なバッファ回路１３では、ＰＭＯＳトランジスタＰ４ａのソースに昇圧電圧ＶＤＤＨが印加される。そのため、図２４に示す状態では、ＰＭＯＳトランジスタＰ４ａのゲートソース間電圧Ｖｇｓは、１．３５Ｖとなる。このとき、一般的な実施の形態３にかかるバッファ回路１３では、ＰＭＯＳトランジスタＰ４ａの耐圧電圧をモジュール１２を構成するトランジスタと同じ電圧（例えば、１．２Ｖ）とすると、耐圧不良が発生する問題がある。この問題を回避するためにはＰＭＯＳトランジスタＮ６ａとして高耐圧素子を利用しなければならない。

続いて、実施の形態３にかかるバッファ回路１３の動作について説明する。バッファ回路１３は、入力信号と出力信号とで振幅の上限電圧及び下限電圧が異なることを１つの特徴とするが、基本的な動作は信号の伝達を行うのみであるため、ここでは説明を省略する。以下では、バッファ回路１３の別の特徴の１つである、耐圧緩和電圧生成回路６３の動作について説明する。

耐圧緩和電圧生成回路６３の動作を示すタイミングチャートを図２５に示す。図２５に示すように、バッファ回路１３に入力されるインピーダンス制御信号の信号レベルが切り替わるタイミングでは、耐圧緩和電圧ＶＳＳＶの電圧が変動する。これは、インピーダンス制御信号の信号レベルの切り替わりに応じて耐圧緩和電圧ＶＳＳＶが生成される第１のノードに電流が流れ込むが、この電流をＮＭＯＳトランジスタＮ８だけでは排出できないために生じる現象である。

そこで、耐圧緩和電圧生成回路６３は、この耐圧緩和電圧ＶＳＳＶの電圧が、低閾値コンパレータ６４の閾値以上となる期間のみ低閾値コンパレータ６４の電圧抑制信号をイネーブル状態（例えば、ハイレベル）とする。そして、ＮＭＯＳトランジスタＮ７が電圧抑制信号に応じて低閾値コンパレータ６４の閾値以上となる期間のみ導通状態となる。これにより、バッファ回路１３は、低閾値コンパレータ６４の閾値以上となる期間に第１のノードからの電荷の引き抜きを行い耐圧緩和電圧ＶＳＳＶの上昇を抑制するとともに、定常状態での耐圧緩和電圧ＶＳＳＶの電圧レベルの復帰を早めることができる。図２５では、比較例として、耐圧緩和電圧生成回路６３を利用しない場合の耐圧緩和電圧ＶＳＳＶの変動を示した。図２５に示すように、耐圧緩和電圧生成回路６３を利用しない場合、第１のノードからの電荷の引き抜きが行われないため、耐圧緩和電圧ＶＳＳＶが上昇したまま、定常状態での耐圧緩和電圧ＶＳＳＶの電圧レベルが復帰するまでの時間が長くなる問題が発生する。

上記説明より、実施の形態３にかかるレギュレータ回路は、負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、前記制御回路と前記複数の出力トランジスタとの間に設けられ、前記インピーダンス制御信号の振幅を第１の振幅から前記第１の振幅よりも上限電圧及び下限電圧が高い第２の振幅に変換するバッファ回路と、を有する。

そして、前記バッファ回路は、前記第１の上限電圧と前記第１の下限電圧との間で動作する第１のバッファ回路と、前記第１の上限電圧と前記第１の下限電圧よりも高い電圧の第２の下限電圧との間で動作する第２のバッファ回路と、前記第１の上限電圧よりも高い電圧の第２の上限電圧と前記第２の下限電圧との間で動作する第３のバッファ回路と、を有する。

また、前記バッファ回路は、前記第２の下限電圧を生成する耐圧緩和電圧生成を有し、前記耐圧緩和生成回路は、前記第２の下限電圧が生成される第１のノードと前記第１の下限電圧が供給される第２のノードとの間に設けられ、前記第２の下限電圧を生成する耐圧緩和電圧生成素子と、前記第１の上限電圧と前記第１の下限電圧との間で動作し、前記第２の下限電圧の上昇を検出して電圧抑制信号をイネーブル状態とする昇圧検出回路と、前記第１のノードと前記第２のノードとの間に接続され、前記電圧抑制信号がイネーブル状態である場合に導通状態となる第１のトランジスタと、を有する。

上記のような構成により、実施の形態３にかかるレギュレータ回路では、耐圧電圧以上の電圧値を有する昇圧電圧が印加されるトランジスタとして昇圧電圧以下の耐圧電圧を有するトランジスタを利用することを可能にする。そして、実施の形態３にかかるレギュレータ回路３では、全ての回路を耐圧電圧の小さなトランジスタを用いて構成することで回路面積を削減することができる。

続いて、実施の形態３にかかるレギュレータ回路２のレイアウトについて説明する。そこで、レギュレータ回路２の平面レイアウトの概略図を図２６、図２７に示す。図２６と図２７とでは、コントローラ配置領域の配置が異なるが、その他の領域の配置は同じである。図２６、図２７に示すように、レギュレータ回路２の電圧モニタ回路１１は、電源供給対象モジュールの中心部に配置される。また、電源供給対象モジュールを挟むようにパワーＭＯＳ配置領域が設けられる。パワーＭＯＳ配置領域の外側にバッファ回路配置領域が設けられる。

なお、図２６、図２７において、コントローラ配置領域には、コントローラ１０が形成され、バッファ回路配置領域にはバッファ回路１３が形成され、パワーＭＯＳ配置領域には出力トランジスタＰＭが形成され、電圧モニタ回路形成領域には電圧モニタ回路１１が形成される。

ここで、バッファ回路配置領域及びパワーＭＯＳ配置領域の詳細なレイアウトについて説明する。図２８に、バッファ回路配置領域とパワーＭＯＳ配置領域のレイアウトの概略図を示す。図２８に示すように、実施の形態３にかかるレギュレータ回路２は、高い値の制御値ＰＬに対応する出力トランジスタによって低い値の制御値ＰＬに対応する出力トランジスタを挟むように出力トランジスタを形成する。図２８に示す例では、高い値の制御値ＰＬに対応する出力トランジスタは、指数関数的に面積が増大するため、これらの出力トランジスタについては４分割して配置される。また、高い値の制御値ＰＬに対応する出力トランジスタは、上下に２つの高い値の制御値ＰＬに対応する出力トランジスタ形成領域が配置される位置に配置される。

バッファ回路についても、高い値の制御値ＰＬに対応するバッファ回路によって低い値の制御値ＰＬに対応するバッファ回路を挟むようにバッファ回路を配置する。出力トランジスタを形成する。また、高い値の制御値ＰＬに対応するバッファ回路は、低い値の制御値ＰＬに対応するバッファ回路を挟む領域にそれぞれ配置される。さらに、高い値の制御値ＰＬに対応するバッファ回路は、１つの第２のバッファ回路６１に対して２つの第３のバッファ回路６２が形成されるように配置される。また、耐圧緩和電圧生成回路６３については、高い値の制御値ＰＬに対応する第３のバッファ回路６２に併せて分散して配置される。

このように、高い値の制御値ＰＬに対応するバッファ回路及び出力トランジスタを上下に分散して配置することで、モジュール１２が配置される領域における上下方向の電流供給経路を対称にし、一方向への電流密度の集中を分散させることができる。また、以上の説明は高い値の制御値ＰＬに対応する出力トランジスタを４分割しているが、分割数は回路規模や出力トランジスタ段数に応じて適宜変更して良い。

続いて、第１のバッファ回路６０から第３のバッファ回路６２、及び、耐圧緩和電圧生成回路の縦構造について説明する。そこで、図２９に、第１のバッファ回路６０から第３のバッファ回路６２、及び、耐圧緩和電圧生成回路の縦構造の一例を示し、図３０に、第１のバッファ回路６０から第３のバッファ回路６２、及び、耐圧緩和電圧生成回路の縦構造の別の例を示す。

第１のバッファ回路６０は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間で動作する。そのため、図２９及び図３０に示すように、第１のバッファ回路６０のＰＭＯＳトランジスタは、電源電圧ＶＤＤが印加されるＮウェル領域ＮＷに形成される。また、第１のバッファ回路６０のＮＭＯＳトランジスタは、接地電圧ＶＳＳが印加されるＰウェル領域ＰＷに形成される。

第２のバッファ回路６１は、電源電圧ＶＤＤと耐圧緩和電圧ＶＳＳＶとの間で動作する。そのため、図２９及び図３０に示すように、第２のバッファ回路６１のＰＭＯＳトランジスタは、電源電圧ＶＤＤが印加されるＮウェル領域ＮＷに形成される。また、第２のバッファ回路６１のＮＭＯＳトランジスタは、耐圧緩和電圧ＶＳＳＶが印加されるＰウェル領域ＰＷに形成される。

第３のバッファ回路６２は、昇圧電圧ＶＤＤＨと耐圧緩和電圧ＶＳＳＶとの間で動作する。そのため、図２９及び図３０に示すように、第３のバッファ回路６２のＰＭＯＳトランジスタは、昇圧電圧ＶＤＤＨが印加されるＮウェル領域ＮＷに形成される。また、第３のバッファ回路６２のＮＭＯＳトランジスタは、耐圧緩和電圧ＶＳＳＶが印加されるＰウェル領域ＰＷに形成される。

耐圧緩和電圧生成回路６３は、電源電圧ＶＤＤと接地電圧ＶＳＳとの間で動作する。そのため、図２９及び図３０に示すように、耐圧緩和電圧生成回路６３のＰＭＯＳトランジスタは、電源電圧ＶＤＤが印加されるＮウェル領域ＮＷに形成される。また、耐圧緩和電圧生成回路６３のＮＭＯＳトランジスタは、接地電圧ＶＳＳが印加されるＰウェル領域ＰＷに形成される。なお、耐圧緩和電圧生成回路６３のうち第２のバッファ回路６１の近傍に形成される回路のＰＭＯＳトランジスタは、第２のバッファ回路６１のＰＭＯＳトランジスタと同じバックゲート電圧が与えられるため、第２のバッファ回路６１が形成されるＮウェル領域ＮＷに形成される。

そして、図２９に示す例では、全てのウェル領域に下部にディープウェル領域ＤＮＷを形成する。一方、図３０に示す例では、耐圧緩和電圧ＶＳＳＶが印加されるＰウェル領域と、当該Ｐウェル領域に形成されるＮＭＯＳトランジスタと対になるＰＭＯＳトランジスタが形成されるＮウェル領域ＮＷの下部にのみディープウェル領域ＤＮＷを形成する。ディープウェル領域ＤＮＷは、Ｐサブ領域Ｐ−ｓｕｂに印加される電圧とは異なるウェル電位となるＰウェル領域と、Ｐサブ領域Ｐ−ｓｕｂとの絶縁を実現するために形成される。そのため、このディープウェル領域は、図２９及び図３０に示すように、どの領域に下部に形成するかを設計仕様に応じて変形させることができる。例えば、図２９に示すように、全体にディープウェル領域ＤＮＷを挿入することで、トランジスタの特性ばらつきを抑制することができる。一方、図３０に示すように、必要な部分のみにディープウェル領域ＤＮＷを形成することで回路面積を削減することができる。

続いて、実施の形態３にかかるレギュレータ回路２のバッファ回路１３、出力トランジスタＰＭ及びモジュール１２の電源配線のレイアウトについて説明する。図３１〜図３４に実施の形態３にかかるレギュレータ回路２の電源配線のレイアウトを示す概略図を示す。

図３１は、電源配線のうち最下層となる第１電源配線層のレイアウトの概略図である。図３１に示す例では、バッファ回路１３、出力トランジスタＰＭ及びモジュール１２の電源配線を説明するために、第１のバッファ回路６０、第２のバッファ回路６１、第３のバッファ回路６２、耐圧緩和電圧生成回路６３が形成される領域と、出力トランジスタＰＭが形成されるパワーＭＯＳ配置領域と、モジュール１２が形成される領域を示した。

図３１に示すように、第１のバッファ回路６０が形成される領域の上層には、接地配線ＶＳＳと、電源配線ＶＤＤが配置される。これは、第１のバッファ回路６０には電源電圧ＶＤＤと接地電圧ＶＳＳとが供給されるためである。

また、第２のバッファ回路６１が形成される領域の上層には、耐圧緩和電圧ＶＳＳＶが供給される第１のノードを構成する配線（以下、耐圧緩和電源配線ＶＳＳＶと称す）と、電源配線ＶＤＤが配置される。これは、第２のバッファ回路６１には、電源電圧ＶＤＤと耐圧緩和電圧ＶＳＳＶとが供給されるためである。

また、第３のバッファ回路６２が形成される領域の上層には、耐圧緩和電源配線ＶＳＳＶと、昇圧電源配線ＶＤＤＨが配置される。これは、第３のバッファ回路６２には、昇圧電圧ＶＤＤＨと耐圧緩和電圧ＶＳＳＶとが供給されるためである。また、昇圧電源配線ＶＤＤＨは、第３のバッファ回路６２が形成される領域からパワーＭＯＳ配置領域に至る長さを有する。

また、耐圧緩和電圧生成回路６３が形成される領域の上層には、電源配線ＶＤＤ、耐圧緩和電源配線ＶＳＳＶと、接地配線ＶＳＳが配置される。これは、耐圧緩和電圧生成回路６３が、昇圧電圧ＶＤＤＨと耐圧緩和電圧ＶＳＳＶとの間で動作し、耐圧緩和電圧ＶＳＳＶを生成するためである。

パワーＭＯＳ配置領域の上層には、昇圧配線ＶＤＤＨ、内部電源配線ＶＤＤＭが形成される。これは、出力トランジスタＰＭに接続される電源配線が、昇圧配線ＶＤＤＨ及び内部電源配線ＶＤＤＭであるためである。なお、内部電源配線ＶＤＤＭには、出力電圧ＶＤＤＭが供給される。また、内部電源配線ＶＤＤＭは、一方のパワーＭＯＳ配置領域から他方のパワーＭＯＳ配置領域に至る長さを有し、２つのパワーＭＯＳ配置領域を接続するように形成される。つまり、内部電源配線ＶＤＤＭは、モジュール１２が形成される領域を跨ぐように形成される。

なお、第１電源配線層の電源配線と、当該電源配線から電源の供給を受ける素子は、コンタクトを介して接続される。

次いで、図３２に電源配線のうち第１電源配線層の上層に形成される第２電源配線層のレイアウトの概略図を示す。第１電源配線層では、図面の横方向に電源配線を形成したが、第２電源配線層では、図面の縦方向に電源配線を形成する。この第２電源配線層では、第１電源配線のうち同じ電圧が印加される電源配線をつなぐように電源配線を形成する。また、第２電源配線層では、電源配線を第１電源配線層の電源配線よりも太い配線で形成する。第２電源配線層の電源配線と第１電源配線層の電源配線は、コンタクトを介して接続される。

次いで、図３３に電源配線のうち第２電源配線層の上層に形成される第３電源配線層のレイアウトの概略図を示す。第２電源配線層では、図面の縦方向に電源配線を形成したが、第３電源配線層では、図面の横方向に電源配線を形成する。この第３電源配線層では、第２電源配線のうち同じ電圧が印加される電源配線をつなぐように電源配線を形成する。また、第３電源配線層では、電源配線を第２電源配線層の電源配線よりも太い配線で形成する。第３電源配線層の電源配線と第２電源配線層の電源配線は、コンタクトを介して接続される。

次いで、図３４に電源配線のうち第３電源配線層の上層に形成される第４電源配線層のレイアウトの概略図を示す。第３電源配線層では、図面の横方向に電源配線を形成したが、第４電源配線層では、図面の縦方向に電源配線を形成する。この第４電源配線層では、第３電源配線のうち同じ電圧が印加される電源配線をつなぐように電源配線を形成する。また、第４電源配線層では、電源配線を第３電源配線層の電源配線よりも太い配線で形成する。第４電源配線層の電源配線と第３電源配線層の電源配線は、コンタクトを介して接続される。なお、図３４では第４電源配線層に耐圧緩和電圧ＶＳＳＶを持たない例を示しているが、第４電源配線層のリソースに余裕がある場合は耐圧緩和電圧ＶＳＳＶが印加される電源配線を第４電源配線層に形成しても良い。その場合は、耐圧緩和電圧ＶＳＳＶの電圧レベルが安定するという効果が得られる。

実施の形態３にかかるレギュレータ回路２では、電源が５種類ある。そのため、配線リソースの割当を適切に行わない場合、電源の配線抵抗が高くなり回路の動作が不安定となる問題がある。そこで、各種電源配線が使用される領域が限られていることを利用し、グローバル配線層リソースの各電源への割当を領域ごとに変更する。図３４に示す例では、グローバル配線層の割当を，バッファ回路配置領域の左側ではＶＤＤ、ＶＳＳでシェアし，バッファ回路配置領域上層ではＶＤＤ、ＶＳＳ、ＶＳＳＶ、ＶＤＤＨでシェアし、パワーＭＯＳ配置領域上層ではＶＤＤＨ、ＶＤＤＭでシェアする。このような電源配線構造とすることで、各電源を使用する領域に対する配線抵抗を低くすることができる。例えば、第２のバッファ回路６１にはＶＤＤとＶＳＳＶを供給する必要があるため、第２のバッファ回路６１の上層はＶＤＤとＶＳＳＶの２種類のグローバル電源幹線が配置されている。同様に、第１のバッファ回路６０ではＶＤＤとＶＳＳを供給する必要があるため、第１のバッファ回路６０の上層にはＶＤＤとＶＳＳの２種類のグローバル電源幹線が配置されている。以下、耐圧緩和電圧生成回路６３および第３のバッファ回路６２に関しても同様である。このように、グローバル配線層を電源幹線として使用する割合を領域ごとに変えることで、電源幹線を使用する領域での電源幹線の配線抵抗を低くし回路動作を安定させることができる。

続いて、実施の形態３にかかるレギュレータ回路２の電源投入シーケンスについて説明する。実施の形態３にかかるレギュレータ回路２では、出力トランジスタＰＭにトランジスタの耐圧電圧よりも高い電圧値を有する昇圧電圧ＶＤＤＨを与える。そのため、電源投入シーケンスを適切に制御しない場合、トランジスタに耐圧電圧よりも高い電圧が印加され、トランジスタが破壊される恐れがある。

実施の形態３にかかるレギュレータ回路２の電源投入シーケンスの一例を示すタイミングチャートを図３５に示す。図３５に示す例では、まず、タイミングＴ２０において、電源電圧ＶＤＤと昇圧電圧ＶＤＤＨとを立ち上げる。そして、この電源立ち上げ動作においては、昇圧電圧ＶＤＤＨは、最終的な電圧である１．３５Ｖまでは上昇させずに、電源電圧ＶＤＤと同じ１．２Ｖ程度まで上昇させる。

そして、タイミングＴ２１において、電源電圧ＶＤＤと昇圧電圧ＶＤＤＨとを１．２Ｖ程度まで立ち上がる。このタイミングＴ２１に達した時点で、コントローラ１０の動作を開始する。このタイミングＴ２１では、コントローラ１０は制御値ＰＬとして初期値を出力する。図３５に示す例では、制御値ＰＬの初期値は５９である。つまり、タイミングＴ２１でコントローラ１０が動作を開始することにより、出力トランジスタＰＭが最も抵抗値が低い状態で動作を開始する。また、タイミングＴ２１では、電圧モニタ回路１１は停止状態を維持する。そのため、タイミングＴ２１では、レギュレータ回路２の出力電圧ＶＤＤＭは、１．０Ｖ程度となる。

そして、出力電圧ＶＤＤＭが安定して１．０Ｖ程度となったことに応じて、タイミングＴ２２で電圧モニタ回路１１を起動する。これにより、コントローラ１０に電圧モニタ回路１１から出力電圧ＶＤＤＭの電圧値が通知され、コントローラ１０は通常動作状態に移行する。

続いて、タイミングＴ２３〜Ｔ２４で、昇圧電圧ＶＤＤＨを目標とする電圧値である１．３５Ｖ程度に昇圧する。このタイミングＴ２３〜Ｔ２４における昇圧電圧ＶＤＤＨの昇圧動作に応じて、コントローラ１０は、制御値ＰＬを低下させながら出力電圧ＶＤＤＭを１．０Ｖ程度に制御する。次いで、コントローラ１０の制御値ＰＬが安定状態となった後のタイミングＴ２５において、モジュール１２を起動させる。モジュール１２を起動させた場合、モジュール１２が消費する負荷電流Ｉｌｏａｄが急増するため、コントローラ１０は、実施の形態１において説明した動作に基づき制御値ＰＬを上昇させる。

図３５で示した例は、昇圧電圧ＶＤＤＨを生成する昇圧回路として生成する電圧値を可変できる昇圧回路を利用した。このような場合、上記説明のように、昇圧電圧ＶＤＤＨを電源電圧ＶＤＤと同じ電圧まで昇圧した後に、レギュレータ回路２の安定動作を待って昇圧電圧ＶＤＤＨを最終的な目標とする電圧に上昇させることでレギュレータ回路２およびモジュール１２に印加される電圧が素子の耐圧電圧を超えないように制御することができる。

続いて、実施の形態３にかかるレギュレータ回路２の電源投入シーケンスの別の例を示すタイミングチャートを図３６に示す。図３６に示す例では、まず、タイミングＴ３０において、電源電圧ＶＤＤと昇圧電圧ＶＤＤＨとを立ち上げる。そして、この電源立ち上げ動作においては、昇圧電圧ＶＤＤＨは、最終的な電圧である１．３５Ｖまで上昇される。

そして、タイミングＴ３１において、電源電圧ＶＤＤが１．２Ｖ、昇圧電圧ＶＤＤＨが１．３５Ｖ程度まで立ち上がる。このタイミングＴ３１に達した時点で、コントローラ１０の動作を開始する。このタイミングＴ３１では、コントローラ１０は制御値ＰＬとして初期値を出力する。図３６に示す例では、制御値ＰＬの初期値は０である。つまり、タイミングＴ３１でコントローラ１０が動作を開始することにより、出力トランジスタＰＭが最も抵抗値が高い状態（例えば、遮断状態）で動作を開始する。また、タイミングＴ３１では、電圧モニタ回路１１は停止状態を維持する。そのため、タイミングＴ３１では、レギュレータ回路２の出力電圧ＶＤＤＭは、０．７Ｖ程度となる。

そして、図３６に示す例では、コントローラ１０がタイミングＴ３２からＴ３３において徐々に制御値ＰＬを大きくする。これにより、出力電圧ＶＤＤＭは徐々に上昇して１．０Ｖ程度となる。そして、出力電圧ＶＤＤＭが１．０Ｖ程度となるタイミングＴ３３において、電圧モニタ回路１１を起動する。これにより、コントローラ１０に電圧モニタ回路１１から出力電圧ＶＤＤＭの電圧値が通知され、コントローラ１０は通常動作状態に移行する。そして、タイミングＴ３４で、出力電圧が目標とする１．２Ｖ程度に達する。

その後、出力電圧ＶＤＤＭが安定するタイミングＴ３５においてモジュール１２を起動させる。モジュール１２を起動させた場合、モジュール１２が消費する負荷電流Ｉｌｏａｄが急増するため、コントローラ１０は、実施の形態１において説明した動作に基づき制御値ＰＬを上昇させる。

図３６で示した例は、昇圧電圧ＶＤＤＨを生成する昇圧回路として生成する電圧値を可変できない昇圧回路を利用した。このような場合、上記説明のように、制御値ＰＬを最小とした状態から制御を開始することで出力電圧ＶＤＤＭが素子の耐圧電圧を超えないように制御して、出力電圧ＶＤＤＭを最終的な目標とする電圧（例えば、１．２Ｖ）に上昇させることができる。そして、この制御により、レギュレータ回路２およびモジュール１２に印加される電圧が素子の耐圧電圧を超えないように制御することができる。また、図３６では、昇圧回路として簡単な構成を有するものを利用できるため、システムの部品コストを低減できるメリットもある。

実施の形態４
実施の形態４では、実施の形態１にかかるレギュレータ回路１の電圧モニタ回路１１の詳細について説明する。そこで、電圧モニタ回路１１の詳細なブロック図を図３７に示す。図３７に示すように、電圧モニタ回路１１は、電圧測定部７０、第１の遅延回路７１、第２の遅延回路７２、傾き調整部７３を有する。

第１の遅延回路７１は、出力電圧ＶＤＤＭのサンプリングタイミングを示す測定信号をＸ個（Ｘは整数）の第１の遅延調整バッファＢＵＦｂを介して遅延させ電圧測定信号を出力する。また、第１の遅延調整バッファＢＵＦｂには、電源電圧として出力電圧ＶＤＤＭが入力される。そして、第１の遅延調整バッファＢＵＦｂは、出力電圧ＶＤＤＭの大きさに応じて遅延時間が変化する。また、第１の遅延回路７１は、傾き調整部７３が出力する調整信号に応じて有効に動作する第１の遅延バッファＢＵＦｂの個数を可変する。

第２の遅延回路７２は、測定信号をＺ個（Ｚは整数）の第２の遅延調整バッファＢＵＦｃを介して遅延させサンプリングトリガ信号を生成する。また、第２の遅延調整バッファＢＵＦｃには、電源電圧として定電圧Ｖｃが入力される。そして、第２の遅延調整バッファＢＵＦｂは、定電圧Ｖｃの大きさに応じて遅延時間が決定される。また、第２の遅延回路７２は、傾き調整部７３が出力する調整信号に応じて有効に動作する第２の遅延調整バッファＢＵＦｃの個数を可変する。なお、第２の遅延回路７２に対する遅延調整バッファＢＵＦｃの調整個数は、第１の遅延回路７１の調整個数と同数である。ここで、傾き調製回路７３が制御する傾きとは、電圧モニタ回路１１のゲイン（モニタゲイン）と同値であり、傾きが変わると、制御のループ特性に影響するため、ある一定範囲であることが求められる。

電圧測定部７０は、測定信号伝達配線と、複数のサンプリングフリップフロップ７０１〜７０ｊ（ｊは、整数）を有する。測定信号伝達配線は、電圧測定信号を複数の遅延バッファＢＵＦａを介して伝達する。なお、遅延バッファＢＵＦａには、電源電圧として出力電圧ＶＤＤＭが与えられる。そして遅延バッファＢＵＦａは、出力電圧ＶＤＤＭの電圧値に応じて遅延時間が変化する。複数のサンプリングフリップフロップ７０１〜７０ｊは、複数の遅延バッファＢＵＦａの入力信号又は出力信号のいずれか一方が入力される。また、サンプリングフリップフロップ７０１〜７０ｊの間には、それぞれ同数の遅延バッファＢＵＦａが配置される。つまり、電圧測定信号は、一定の遅延時間を持って、サンプリングフリップフロップ７０１〜７０ｊに伝搬する。そして、複数のサンプリングフリップフロップ７０１〜７０ｊは、測定信号伝達配線上の複数の遅延バッファＢＵＦａのそれぞれの信号をサンプリングトリガ信号のエッジに応じてサンプリングする。また、複数のサンプリングフリップフロップ７０１〜７０ｊの出力が出力電圧モニタ値ＶＭとなる。図３７に示す例では、出力電圧モニタ値ＶＭは、ｊビットの値である。

傾き調整部７３は、第１の遅延調整バッファＢＵＦｂ及び第２の遅延調整バッファＢＵＦｂの調整個数α毎に、出力電圧モニタ値ＶＭが１つ変化する出力電圧ＶＭの変動量を示すモニタゲインと、半導体素子の製造ばらつき情報及び半導体基板の温度情報と、の関係を示すテーブル情報を有する。そして、傾き調整部７３は、テーブル情報を参照して、第１、第２の遅延調整バッファの調整個数、半導体素子の製造ばらつき情報及び半導体基板の温度情報から求められるモニタゲインが、予め設定されたターゲットゲインの範囲内となるように、第１の遅延調整バッファＢＵＦｂ及び第２の遅延調整バッファＢＵＦｂの調整個数αを決定する。

続いて、実施の形態４にかかる電圧モニタ回路１１の動作について説明する。電圧モニタ回路１１は、電圧測定信号とサンプリングトリガ信号との間の遅延時間の差を第１の遅延回路７１の第１の遅延調整バッファＢＵＦｂの個数と第２の遅延回路７２の第２の遅延調整バッファＢＵＦｃの個数との差によって調整する。

そして、電圧モニタ回路１１は、電圧測定信号が遅延バッファＢＵＦａを介して伝達され、その後、サンプリングトリガ信号がサンプリングフリップフロップ７０１〜７０ｊに到達した時点で、サンプリングフリップフロップ７０１〜７０ｊが遅延バッファＢＵＦａの対応するノードの電圧をサンプリングする。このとき、出力電圧ＶＤＤＭの電圧値が高い場合、遅延バッファＢＵＦａ及び遅延バッファＢＵＦｂの遅延時間は小さくなる。そのため、出力電圧ＶＤＤＭの電圧値が高い場合、より多くのサンプリングフリップフロップ７０１〜７０ｊの出力がハイレベルとなる。一方、出力電圧ＶＤＤＭの電圧値が低い場合、遅延バッファＢＵＦａ及び遅延バッファＢＵＦｂの遅延時間は大きくなる。そのため、出力電圧ＶＤＤＭの電圧値が低い場合、出力がハイレベルとなるサンプリングフリップフロップ７０１〜７０ｊの個数は、出力電圧ＶＤＤＭが高い時よりも少なくなる。

ここで、実施の形態４にかかる電圧モニタ回路１１では、第１の遅延回路７１、第２の遅延回路７２及び傾き調整部７３を有することで、半導体の製造ばらつき、半導体基板の温度変動に対してモニタゲインを一定に維持することを可能にする。そこで、このばらつき補償機能について説明する。

まず、比較例として、電圧測定回路７０及び第１の遅延回路７１のみを有する従来の電圧モニタ回路１１ａのブロック図を図３８に示す。なお、図３８では、実施の形態４にかかる電圧測定回路７０と区別するために、電圧測定回路に７０ａの符号を付したが、回路構成は実質的に電圧測定回路７０と同じである。また、第１の遅延回路７１ａは、Ｘ段の第１の遅延調整バッファＢＵＦｂを有する。この第１の遅延回路７１ａは、遅延調整バッファＢＵＦｂの個数は固定される。図３８に示すように、電圧モニタ回路１１ａでは、測定信号とトリガ信号が外部から与えられる。そして、電圧測定信号とトリガ信号との間の遅延時間Ｔｄｌｙは、温度等のばらつきに関わらず一定の値に設定される。そして、この電圧モニタ回路１１ａの出力電圧と出力電圧モニタ値との関係を図３９に示す。

図３９に示す例では、製造ばらつきをＦａｓｔ、Ｔｙｐ、Ｓｌｏｗの３つの値で示した。Ｆａｓｔはトランジスタの閾値電圧が低くばらついたことを示し、Ｔｙｐはトランジスタの閾値電圧が理想値である場合を示し、Ｓｌｏｗはトランジスタの閾値電圧が高くばらついたことを示す。また、温度の条件として、低温、室温、高温の３つの値を示した。低温は半導体基板の温度が半導体装置の仕様上での最低動作温度である条件を示し、室温は半導体基板の温度が２５度程度の条件を示し、高温は半導体基板の温度が半導体装置の仕様上での最高動作温度である条件を示す。

まず、一般的な電圧モニタ回路１１ａでは、電圧モニタ回路１１ａが出力電圧モニタ値ＶＭが（７）式によって表される。
ＶＭ＝Ｔｄｌｙ／（Ｔｆ（ｐｒｏ、ｖｏｌｔ、ｔｅｍｐ））−Ｘ ・・・ （７）
ここで、Ｔｄｌｙは、電圧測定信号とトリガ信号との間の遅延時間を示し、ｐｒｏは製造ばらつきの値を示し、ｖｏｌｔは出力電圧ＶＤＤＭの電圧値を示し、ｔｅｍｐは半導体基板の温度条件を示す。また、Ｘは、第１の遅延回路７１の第１の遅延調整バッファの個数を示す。

この（７）式からわかるように、一般的な電圧モニタ回路１１ａでは、製造ばらつきに起因して出力電圧モニタ値にオフセットが生じる。また、一般的な電圧モニタ回路１１ａでは、基板温度の変動に応じた出力電圧モニタ値ＶＭの傾きが製造ばらつきに応じて変動する。そのため、図３９に示すように、電圧モニタ回路１１ａでは、出力電圧モニタ値ＶＭの出力電圧ＶＤＤＭに対する変化特性は、製造ばらつき及び基板温度に応じてオフセットを有する。また、図３９に示すように、電圧モニタ回路１１ａでは、出力電圧モニタ値ＶＭの出力電圧ＶＤＤＭに対する変化特性は、製造ばらつき及び基板温度に応じて異なる傾きを有する。

一方、実施の形態４にかかる電圧モニタ回路１１では、第２の遅延回路７２を用いることで出力電圧モニタ値ＶＭの変化特性のうち製造ばらつき及び基板温度に対するオフセットをキャンセルする。そこで、以下では、オフセットをキャンセルできる原理について説明する。

実施の形態４にかかる電圧モニタ回路１１では、遅延調整バッファの個数調整を行わない場合、電圧モニタ回路１１が出力電圧モニタ値ＶＭが（８）式によって表される。
ＶＭ＝Ｔｆ（ｐｒｏ、Ｖｃ、ｔｅｍｐ）×Ｚ／（Ｔｆ（ｐｒｏ、ｖｏｌｔ、ｔｅｍｐ））−Ｘ ・・・ （８）
ここで、Ｖｃは第２の遅延調整バッファＢＵＦｃに与えられる定電圧を示し、Ｚは第２の遅延回路７２の第２の遅延調整バッファＢＵＦｃの個数を示す。

この（８）式からわかるように、実施の形態４にかかる電圧モニタ回路１１では、出力電圧モニタ値ＶＭは、出力電圧ＶＤＤＭが定電圧Ｖｃと同電圧であればＺ−Ｘで示される。ここで、実施の形態４にかかる電圧モニタ回路１１において遅延調整バッファの個数調整を行わない状態における出力電圧モニタ値ＶＭの変化特性を示すグラフを図４０に示す。図４０に示すように、実施の形態４にかかる電圧モニタ回路１１では、出力電圧モニタ値の変化特性のオフセットを補正することができる。

これは、第２の遅延回路７２を設けることで電圧測定信号とサンプリングトリガ信号とに製造ばらつきと基板温度に関する遅延時間を均等に与えることで、２つの信号の遅延時間の製造ばらつきと基板温度とに関するばらつきを相殺できるためである。

また、実施の形態４にかかる電圧モニタ回路１１では、第１の遅延回路７１と第２の遅延回路７２とにおいて、遅延調整バッファの個数調整を行うことで、出力電圧モニタ値ＶＭの変化特性のうち製造ばらつき及び基板温度に対する傾きの誤差をキャンセルする。そこで、以下では、傾き誤差をキャンセルできる原理について説明する。

実施の形態４にかかる電圧モニタ回路１１では、電圧モニタ回路１１が出力電圧モニタ値ＶＭが（８）式によって表される。
ＶＭ＝Ｔｆ（ｐｒｏ、Ｖｃ、ｔｅｍｐ）×（Ｚ±α）／（Ｔｆ（ｐｒｏ、ｖｏｌｔ、ｔｅｍｐ））−（Ｘ±α） ・・・ （９）
ここで、αは第１の遅延調整バッファＢＵＦｂ及び第２の遅延調整バッファＢＵＦｃの個数調整値である

この（９）式からわかるように、実施の形態４にかかる電圧モニタ回路１１では、出力電圧モニタ値ＶＭは、出力電圧ＶＤＤＭが定電圧Ｖｃと同電圧であれば（Ｚ±α）−（Ｘ±α）で示される。つまり、この調整値αを基板温度に応じて可変することで、基板温度に応じて電圧測定信号とサンプリングトリガ信号との間の遅延時間を調整して感度調整を行うことができ、その結果出力電圧モニタ値ＶＭの傾きの差を補正できることがわかる。ここで、実施の形態４にかかる電圧モニタ回路１１の出力電圧モニタ値ＶＭの変化特性を示すグラフを図４１に示す。図４１に示すように、実施の形態４にかかる電圧モニタ回路１１では、出力電圧モニタ値の変化特性は、製造ばらつきの全ての条件と基板温度の全ての条件において一致する。

上記調整を行うために、実施の形態４にかかる電圧モニタ回路１１では、テーブル情報を有する。このテーブル情報には、出力電圧モニタ値ＶＭが１つ変化する出力電圧の変動量を示すモニタゲインと、半導体素子の製造ばらつき情報及び半導体基板の温度情報と、の関係を示す複数のテーブルが含まれる。この複数のテーブルのうちの１つは、１つの遅延調整バッファの個数調整値αに対応づけられる。そこで、図４２にテーブル情報の一例を示す。

図４１に示す例では、個数調整値αが５、８、９に対応するテーブルを代表例として示した。図４１に示すように、各テーブルは、縦軸に３つの製造ばらつきパラメータが記載され、横軸に基板温度に関する３つのパラメータが設定される。そして、テーブルには、各パラメータの組み合わせであった場合の出力電圧モニタ値ＶＭのモニタゲインが記載される。

傾き調整部７３は、図４２に示したテーブル情報を参照して電圧モニタ回路１１のモニタゲインのキャリブレーション処理を行う。そこで、このキャリブレーション処理のフローチャートを図４３に示す。

図４３に示すように、傾き調整部７３は、電圧モニタ回路１１が起動するとまず、予め設定された初期値に対応する個数調整値を選択する。そして、電圧モニタ回路１１はこの個数調整値（例えば、α＝５）に基づき動作を開始する（ステップＳＴ１）。

続いて、傾き調整部７３は、予め設定されたターゲットゲイン範囲と、プロセスばらつき情報と、を読み出す（ステップＳＴ２）。図４３に示す例では、ターゲットゲイン範囲として５．０ｍＶ〜７．０ｍＶを読み出し、プロセスばらつき情報としてＴｙｐｉｃａｌを読み出す。

そして、傾き調整部７３は、他の回路から基板温度情報を取得する（ステップＳＴ３）。続いて、傾き調整部７３は、現時点の基板温度情報及びプロセスばらつき情報により決まるばらつき条件と、現時点で選択している個数調整値αと、に基づき現時点でのモニタゲインを確認する。そして、傾き調整部７３は、現時点でのモニタゲインが目標とするターゲットゲインの範囲から外れていた場合（ステップＳＴ４のＮＯの枝）、現時点での製造ばらつきのパラメータ及び基板温度情報の条件においてターゲットゲインの範囲内となるモニタゲインを実現できる個数調整値αを探索する（ステップＳＴ５）。そして、傾き調整部７３は、探索された個数調整値αに基づき第１の遅延回路７１及び第２の遅延回路７２の遅延調整バッファの個数を調整する（ステップＳＴ６）。

一方、傾き調整部７３は、ステップＳＴ４において、現時点でのばらつき条件と、現時点で選択している個数調整値αと、に基づき確認されたモニタゲインがターゲットゲインの範囲内であった場合（ステップＳＴ４のＹＥＳの枝）、次の温度情報の入力を待つ。

上記説明より、実施の形態４にかかるレギュレータ回路では、電圧モニタ回路１１においてばらつき条件の変動に起因するモニタゲインのばらつきを補正することができる。これにより、実施の形態４にかかるレギュレータ回路では、ばらつき条件の変動によらずモニタゲインを一定に維持してより高精度な出力電圧ＶＤＤＭの制御を可能にすることができる。

なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。

１、２ レギュレータ回路
１０ コントローラ
１１ 電圧モニタ回路
１２ モジュール
１３ バッファ回路
２０ 第１の制御値生成部
２１ 第２の制御値生成部
２２ セレクタ
３１、３８、４１、４８、５０ 加算器
３２、４２ ターゲット電圧値生成部
３３ 第１の係数乗算器
３４、３６、３９、４４、４６、４９ 遅延回路
３５ 第２の係数乗算器
３７ 第３の係数乗算器
４３ 第１の係数乗算器
４５ 第２の係数乗算器
４７ 第３の係数乗算器
５１ レベルシフト値生成回路
６０ 第１のバッファ回路
６１ 第２のバッファ回路
６２ 第３のバッファ回路
６３ 耐圧緩和電圧生成回路
６４ 低閾値コンパレータ
６０ａ 第１のバッファ回路
６１ａ 第２のバッファ回路
７０ 電圧測定回路
７１ 第１の遅延回路
７２ 第２の遅延回路
７３ 傾き調整部
７０１〜７０ｊ フリップフロップ
ＰＭ パワーＭＯＳトランジスタ
ＰＭ１〜ＰＭｎ パワーＭＯＳトランジスタ
ＶＤＤＨ 昇圧電圧
ＶＤＤＭ 出力電圧
ＳＷ スイッチ回路
ＢＵＦａ 遅延バッファ
ＢＵＦｂ 遅延調整バッファ
ＢＵＦｃ 遅延調整バッファ
Ｐ１〜Ｐ６ ＰＭＯＳトランジスタ
Ｐ１ａ〜Ｐ４ａ ＰＭＯＳトランジスタ
Ｎ１〜Ｎ６ ＮＭＯＳトランジスタ
Ｎ１ａ〜Ｎ４ａ ＮＭＯＳトランジスタ

Claims (16)

1. 負荷電流を消費する負荷回路が接続され、出力電圧が生成される出力端子と、
   電源端子に一方の端子が接続され、前記出力端子に他方の端子が接続され、制御端子に与えられるインピーダンス制御信号で示される制御値に応じて前記負荷電流の大きさに対する前記出力電圧の大きさを制御する複数の出力トランジスタと、
   前記出力電圧をモニタして、前記出力電圧の電圧値を示す出力電圧モニタ値を出力する電圧モニタ回路と、
   前記出力電圧の目標値を示す参照電圧と、前記出力電圧モニタ値と、の間の誤差値の大きさに応じて前記制御値の大きさを制御し、当該制御値により前記複数の出力トランジスタいずれを導通状態とするかを制御する制御回路と、を有し、
   前記制御回路は、前記負荷電流の変更を事前に通知する事前通知信号に応じて、前記誤差値に対する前記制御値の変化ステップを一定期間の間大きくする半導体集積回路。
2. 前記制御回路は、
   前記事前通知信号が前記負荷電流の変動が小さな通常動作期間を示す場合に前記制御値を生成する第１の制御値生成部と、
   前記事前通知信号が前記負荷電流の変動が大きな負荷急変期間を示す場合に前記制御値を生成する第２の制御値生成部と、
   を有する請求項１に記載の半導体集積回路。
3. 前記第１、第２の制御値生成部は、それぞれ、前記出力電圧と前記参照電圧とに基づくＰＩＤ制御により前記制御値を生成する請求項２に記載の半導体集積回路。
4. 前記第２の制御値生成部は、
   前記第１の制御値生成部の第１の参照電圧よりも大きな第２の参照電圧と、
   前記第１の参照電圧よりも小さな第３の参照電圧と、を有し、
   前記事前通知信号が前記負荷電流の増加を示す場合には前記第２の参照電圧に基づく前記ＰＩＤ制御を行う請求項３に記載の半導体集積回路。
5. 前記第１、第２の制御値生成部は、それぞれ、積分値の算出に利用されるゲイン係数を有し、
   前記第２の制御値生成部は、
   前記第１の制御値生成部の第１のゲイン係数よりも大きな第２のゲイン係数を有する請求項３又は４に記載の半導体集積回路。
6. 前記第２の制御値生成部は、前記ＰＩＤ制御のための演算により算出された仮制御値に対して予めオフセット量を加えるオフセット加算部を有する請求項３乃至５のいずれか１項に記載の半導体集積回路。
7. 前記複数の出力トランジスタは、前記制御値のそれぞれに対応して設けられる出力トランジスタを含み、
   前記出力トランジスタのゲート幅は、前記制御値の大きさに対して反比例の関係を持って大きくなるように設定される請求項１乃至６のいずれか１項に記載の半導体集積回路。
8. 前記複数の出力トランジスタは、前記制御値のそれぞれに対応して設けられる出力トランジスタを含み、
   前記出力トランジスタの抵抗値は、前記制御値の大きさに対して反比例して小さくなるように設定される請求項１乃至６のいずれか１項に記載の半導体集積回路。
9. 前記複数の出力トランジスタは、バックゲート端子とドレイン端子が接続される請求項１乃至８のいずれか１項に記載の半導体集積回路。
10. 前記制御回路は、第１の上限電圧と第１の下限電圧との間で動作し、
    前記複数の出力トランジスタは、ソースに前記第１の上限電圧よりも高い電圧値の第２の上限電圧が印可され、
    前記半導体集積回路は、さらに、前記制御回路と前記複数の出力トランジスタとの間に設けられ、前記インピーダンス制御信号の振幅を第１の振幅から前記第１の振幅よりも上限電圧及び下限電圧が高い第２の振幅に変換するバッファ回路を有し、
    前記バッファ回路は、
    前記第１の上限電圧と前記第１の下限電圧との間で動作する第１のバッファ回路と、
    前記第１の上限電圧と前記第１の下限電圧よりも高い電圧の第２の下限電圧との間で動作する第２のバッファ回路と、
    前記第２の上限電圧と前記第２の下限電圧との間で動作する第３のバッファ回路と、を有する請求項９に記載の半導体集積回路。
11. 前記バッファ回路は、前記第２の下限電圧を生成する耐圧緩和電圧生成回路を有し、
    前記耐圧緩和電圧生成回路は、
    前記第２の下限電圧が生成される第１のノードと前記第１の下限電圧が供給される第２のノードとの間に設けられ、前記第２の下限電圧を生成する耐圧緩和電圧生成素子と、
    前記第１の上限電圧と前記第１の下限電圧との間で動作し、前記第２の下限電圧の上昇を検出して電圧抑制信号をイネーブル状態とする昇圧検出回路と、
    前記第１のノードと前記第２のノードとの間に接続され、前記電圧抑制信号がイネーブル状態である場合に導通状態となる第１のトランジスタと、を有する請求項１０に記載の半導体集積回路。
12. 前記半導体集積回路は、前記第１の上限電圧を生成する第１の電源と、前記第２の上限電圧を生成する第２の電源と、から電源電圧の供給を受けて動作し、
    前記第１、第２の電源を前記第１の上限電圧に上昇させ、
    前記制御値を最大値にした状態を初期状態として前記制御回路の動作を開始し、
    前記出力電圧が予め設定された起動電圧に達した後に前記電圧モニタ回路を停止状態から動作状態に移行させ、
    前記電圧モニタ回路が動作状態に移行した後に前記第２の電源が生成する電圧を前記第１の上限電圧から前記第２の上限電圧に上昇させ、
    動作状態の前記電圧モニタ回路から得られた前記出力電圧モニタ値に基づき生成された前記制御値が安定状態となった後に前記負荷回路を起動する請求項１０又は１１に記載の半導体集積回路。
13. 前記半導体集積回路は、前記第１の上限電圧を生成する第１の電源と、前記第２の上限電圧を生成する第２の電源と、から電源電圧の供給を受けて動作し、
    前記第１の電源を前記第１の上限電圧に上昇させ、
    前記第２の電源を前記第２の上限電圧に上昇させ、
    前記制御値を最小値にした状態を初期状態として前記制御回路の動作を開始し、
    前記制御回路に前記制御値を前記出力電圧モニタ値にかかわらず前記最小値から徐々に大きくさせ、
    前記出力電圧が予め設定された起動電圧に達した後に前記電圧モニタ回路を停止状態から動作状態に移行させ、
    動作状態の前記電圧モニタ回路から得られた前記出力電圧モニタ値に基づき生成された前記制御値が安定状態となった後に前記負荷回路を起動する請求項１０又は１１に記載の半導体集積回路。
14. 前記電圧モニタ回路は、
    前記出力電圧のサンプリングタイミングを示す測定信号をＸ個（Ｘは整数）の第１の遅延調整バッファを介して遅延させ電圧測定信号を出力する第１の遅延回路と、
    前記電圧測定信号を複数の遅延バッファを介して伝達する測定信号伝達配線と、
    前記測定信号伝達配線上の前記複数の遅延バッファのそれぞれの信号をサンプリングトリガ信号のエッジに応じてサンプリングする複数のサンプリングフリップフロップと、
    前記測定信号をＺ個（Ｚは整数）の第２の遅延調整バッファを介して遅延させ前記サンプリングトリガ信号を生成する第２の遅延回路と、を有し、
    前記第１の遅延調整バッファ及び前記遅延バッファは、それぞれ前記出力電圧の電圧値に応じて遅延時間が変動し、
    前記第２の遅延調整バッファは、それぞれ前記出力電圧の電圧値に関わらず一定となる遅延時間を有し、
    前記第１、第２の遅延調整バッファの個数は、同一基板上に形成される半導体素子の製造ばらつき情報及び半導体基板の温度情報に基づき同じ数だけ増減される請求項１乃至１３のいずれか１項に記載の半導体集積回路。
15. 前記半導体集積回路は、前記第１、第２の遅延調整バッファの調整個数毎に、前記出力電圧モニタ値が１つ変化する前記出力電圧の変動量を示すモニタゲインと、前記半導体素子の製造ばらつき情報及び半導体基板の温度情報と、の関係を示すテーブル情報を有し、
    前記テーブル情報を参照して、前記第１、第２の遅延調整バッファの調整個数、前記半導体素子の製造ばらつき情報及び半導体基板の温度情報から求められる前記モニタゲインが、予め設定されたターゲットゲインの範囲内となるように、前記第１、第２の遅延調整バッファの調整個数を決定する請求項１４に記載の半導体集積回路。
16. 前記半導体集積回路は、前記半導体基板の温度が変化した場合、前記モニタゲインが前記ターゲットゲインの範囲内となるように、前記第１、第２の遅延調整バッファの調整個数を更新する請求項１５に記載の半導体集積回路。

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