JP2006155358A

JP2006155358A - 降圧回路

Info

Publication number: JP2006155358A
Application number: JP2004346966A
Authority: JP
Inventors: Katsuya Kamei; 克哉亀井
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-11-30
Filing date: 2004-11-30
Publication date: 2006-06-15

Abstract

【課題】消費電流の低減を図るとともに動作レスポンスを最適化し得る降圧回路を提供する。
【解決手段】外部電源電圧ＶＤＤを所定の参照電圧Ｖｒｅｆ２に基づき降圧して内部電源電圧Ｖｉｎｔを生成する降圧回路１において、第１のオペアンプ１３からの第一駆動電圧Ｖｏｕｔ１により第１の駆動トランジスタＤＲＶ１を駆動し、同第一駆動電圧Ｖｏｕｔ１に概ね比例した内部電源電圧Ｖｉｎｔを出力する第１の負帰還回路と、第２のオペアンプ１５からの第二駆動電圧Ｖｏｕｔ２により第２の駆動トランジスタＤＲＶ２を駆動し、第１の駆動トランジスタＤＲＶ１の出力ノードの電荷を接地電位に放電させる第２の負帰還回路と、内部電源電圧Ｖｉｎｔと参照電圧Ｖｒｅｆ２との電圧差が所定の範囲を超えているとき、第１及び第２の負帰還回路のうち少なくとも一つの応答速度を可変制御するコントロール回路１７とを備えた。
【選択図】図１

Description

この発明は、降圧回路にかかり、詳しくは、外部電源電圧を所定の電圧に降圧して内部回路用の電源電圧として供給する降圧回路に関する。

近年、ＳＯＣ（System On a Chip）等の半導体装置は、高集積化、低消費電力化及び高速化がますます要請されている。このような半導体装置には、消費電力を低減するため、あるいは内部回路を構成する素子を保護するために、外部から供給される電源電圧（外部電源電圧）を降圧して内部回路に供給する動作電圧（内部電源電圧）を生成する降圧回路が用いられている。従来、このような降圧回路としては、例えば、図１４に示す構成のものが広く知られている。

図１４に示すように、降圧回路１００は、電圧入力電圧出力型の負帰還回路を基本回路としてなる定電圧回路であり、参照電圧発生回路１０１、オペアンプ１０２、該オペアンプ１０２に定電流を供給する電流源１０３、駆動トランジスタＤＲＶ、抵抗Ｒ１，Ｒ２、出力調整回路１０４、位相補償回路１０５を備えて構成されている。なお、位相補償回路１０５は、例えば位相補償容量ＣＣにより構成されている。

駆動トランジスタＤＲＶは、例えばＰチャネル型ＭＯＳトランジスタにより構成されており、そのソースには外部電源電圧ＶＤＤが印加され、そのドレインには図示しない内部回路（降圧回路１００の負荷回路）の内部電源端子が接続されている。この駆動トランジスタＤＲＶのゲートとドレインとの間には位相補償回路１０５が接続されており、同駆動トランジスタＤＲＶのドレインには抵抗Ｒ１，Ｒ２が接地電位に対して直列に接続されている。

出力調整回路１０４は、例えばＮチャネル型ＭＯＳトランジスタよりなる３段のトランジスタＴＮ５１〜ＴＮ５３にてなり、これらを上記駆動トランジスタＤＲＶのドレインと接地電位との間に直列に接続して構成されている。この出力調整回路１０４は、降圧回路１００から出力される内部電源電圧Ｖｉｎｔを各トランジスタＴＮ１〜ＴＮ３の閾値をもとに調整するものである。

参照電圧発生回路１０１及びオペアンプ１０２は、外部電源電圧ＶＤＤを動作電源としており、オペアンプ１０２は、参照電圧発生回路１０１から発生される参照電圧Ｖｒｅｆと、内部電源電圧Ｖｉｎｔを抵抗Ｒ１，Ｒ２で抵抗分割して生じる接点Ａの電位との電圧差を増幅して出力する。このオペアンプ１０２の出力電圧は、上記駆動トランジスタＤＲＶのゲートに入力される。これにより、駆動トランジスタＤＲＶを通じて内部電源電圧Ｖｉｎｔが参照電圧Ｖｒｅｆと略同じ電圧となるよう生成される。

このような降圧回路１００において、オペアンプ１０２に定電流を流す電流源１０３は、内部回路の活性状態（アクティブ時）と待機状態（スタンバイ時）とを制御する外部からのコントロール信号ＣＥに基づいて、アクティブ時とスタンバイ時との間で可変されるようになっている。これにより、スタンバイ時には降圧回路１００の消費電流を低減させる一方、アクティブ時には動作レスポンス（応答速度）の高速化を図っている。

ところで、近年は低消費電力化の要請に伴い、上記のようなスタンバイ時のみならず、
アクティブ時にあっても消費電流を低減することが求められている。しかしながら、上記従来の降圧回路１００では、外部からのコントロール信号ＣＥに基づいて電流源１０３の電流値が制御されるため、アクティブ時には内部回路の動作状態にかかわらず常に一定の大きな電流値に制御される。その結果、こうしたアクティブ時における電流消費が無視できなくなってきている。

一方で、スタンバイ時における更なる消費電流の低減も求められている。従来の構成では、スタンバイ時における電流源１０３の電流値は、アクティブ時よりも低く抑えられるものの、その後に内部回路がアクティブとされるときの降圧回路１００の動作レスポンスを確保するためにある程度の電流値に維持されるようになっている。しかしながら、こうしたスタンバイ時にも降圧回路１の消費電流を極力削減させることが望まれる。

また、上記降圧回路１００の構成では、抵抗Ｒ１，Ｒ２を介して流れる電流（貫通電流）が消費電流を増加させる一因ともなっている。このような貫通電流を抑制する方法として、それらの抵抗値を大きくすることが考えられるが、この方法は負帰還回路の応答性（フィードバック速度）を低下させ、却って降圧回路１００の動作レスポンスを低下させることになる。

このように、従来の降圧回路１００では、消費電流の低減化と動作レスポンスの最適化とが両立して図られていない。したがって、こうした点においてなお従来の構成は改善の余地を残すものとなっていた。

この発明は、こうした従来の実情に鑑みてなされたものであり、その目的は、消費電流の低減を図りつつ動作レスポンスを最適化し得る降圧回路を提供することにある。

以下、上記の目的を達成するための手段及びその作用について記載する。

請求項１に記載の発明では、外部電源電圧を所定の参照電圧に基づいて降圧した内部電源電圧を生成し、負荷回路に前記内部電源電圧を供給する降圧回路において、前記内部電源電圧と前記参照電圧との電圧差を増幅して第一駆動電圧を発生する第１のオペアンプと、前記第一駆動電圧をゲートに受けて、該第一駆動電圧に応じた前記内部電源電圧を出力する第１の駆動トランジスタとを有してなる第１の負帰還回路と、前記内部電源電圧と前記参照電圧との電圧差を増幅して第二駆動電圧を発生する第２のオペアンプと、前記第１の駆動トランジスタと直列に接続され、前記第二駆動電圧をゲートに受けて、前記第１の駆動トランジスタの出力ノードの電荷を放電させる第２の駆動トランジスタとを有してなる第２の負帰還回路と、前記内部電源電圧と前記参照電圧との電圧差が所定の範囲を超えているとき、前記第１の負帰還回路と前記第２の負帰還回路とのうち少なくとも一つの応答速度を可変制御する制御信号を生成するコントロール回路と、を備えることをその要旨としている。

この構成によれば、第１及び第２の負帰還回路の動作により、内部電源電圧は参照電圧に略一致する電圧となるように生成される。この際、本構成では、参照電圧に対して内部電源電圧が所定の範囲を超えて変動していることがコントロール回路により検出されるときには、第１及び第２の負帰還回路の応答速度が共に又は独立に可変制御される。これにより、例えば、負荷電流（負荷回路の消費電流）が低下し、且つ内部電源電圧が参照電圧に対して所定の範囲内にあり安定しているときには両負帰還回路の応答速度を下げることで消費電流の低減を図ることができる一方、所定の範囲を越えて変動しているときには両負帰還回路のうち少なくとも一方の応答速度を上げることで動作レスポンスを最適化することができる。

請求項２に記載の発明では、請求項１に記載の降圧回路において、前記コントロール回路は、前記負荷回路がアクティブ状態のとき、外部からのクロック信号に基づいて前記第１の負帰還回路の応答速度を可変制御する、ことをその要旨としている。

この構成によれば、アクティブ状態のときには、第１の負帰還回路の応答速度が外部からのクロック信号に基づいて可変制御されることで、同アクティブ時における第１の負帰還回路の動作レスポンスを向上させることができる。また、負荷回路の活性／非活性状態を制御する外部からのコントロール信号に替えて、このようなクロック信号に基づく制御とすることで、降圧回路が負荷回路の動作状態をある程度予測運転できるため、同アクティブ時における消費電流の低減も同時に図ることができる。

請求項３に記載の発明では、請求項１に記載の降圧回路において、前記負帰還回路の応答速度は、前記第１のオペアンプに電流を供給する第１の電流源及び前記第２のオペアンプに電流を供給する第２の電流源のうち少なくとも１つの電流源の電流値を制御することにより可変制御される、ことをその要旨とする。

この構成によれば、第１のオペアンプに電流を供給する第１の電流源の電流値を制御することにより第１のオペアンプの応答速度を制御することができる。また、第２のオペアンプに電流を供給する第２の電流源の電流値を制御することにより第２のオペアンプの応答速度を制御することができる。従って、第１及び第２の電流源のうち少なくとも１つの電流源の電流値を制御することにより、容易に第１の負帰還回路及び／又は第２の負帰還回路の応答速度を制御することができる。

請求項４に記載の発明では、請求項１に記載の降圧回路において、前記コントロール回路は、前記負荷回路がアクティブ状態であり且つ前記内部電源電圧と前記参照電圧との電圧差が前記所定の範囲内にある準スタンバイ状態を検出し、該準スタンバイ状態では前記第１のオペアンプに電流を供給する第１の電流源及び前記第２のオペアンプに電流を供給する第２の電流源の電流値を前記負荷回路がスタンバイ状態にあるときと同じ電流値に制御する、ことをその要旨としている。

この構成によれば、コントロール回路により準スタンバイ状態が検出されるときには、第１及び第２の電流源の電流値がスタンバイ状態と同じ電流値となるよう制御される。これにより、アクティブ状態であっても、準スタンバイ状態のときには消費電流を極力削減することができる。

請求項５に記載の発明では、請求項３又は４に記載の降圧回路において、前記コントロール回路は前記準スタンバイ状態を検出したときには、前記第２の電流源の電流値を増加させ、前記第１の電流源及び前記第２の電流源の電流値を緩やかに減少させる、ことをその要旨としている。

この構成によれば、内部電源電圧が参照電圧に対して所定の範囲内で安定していても、負荷回路の消費電流が急激に低下したときに上記第１の負帰還回路のレスポンスの高低の度合いにより発生する内部電源電圧の電位変動を好適に抑制することができる。

請求項６に記載の発明では、請求項３乃至５のいずれか一項に記載の降圧回路おいて、前記第１の電流源及び前記第２の電流源のそれぞれは、弱反転領域で動作するトランジスタにより構成される第一電流源と、前記コントロール回路が出力する前記制御信号に基づいて制御される第二電流源とを並列に接続して構成される、ことをその要旨としている。

この構成によれば、内部電源電圧と参照電圧との電圧差が所定の範囲内にあるときには、第１及び第２の電流源の電流値は弱反転動作するよう制御されたトランジスタに流れる微少な電流値に制御される。そして、内部電源電圧と参照電圧との電圧差が所定の範囲を越えているときには、コントロール回路からの制御信号に基づいて第二電流源が活性され、第１及び第２の電流源の電流値はそれぞれ第一及び第二電流源の電流値を総和した値に制御される。このように、本構成では、第１及び第２の電流源の電流値を内部電源電圧の電位変動に追従して可変制御することができる。

請求項７に記載の発明では、請求項１乃至６のいずれか一項に記載の降圧回路において、前記第１の駆動トランジスタは低閾値特性を有するＮＭＯＳトランジスタにより構成される、ことをその要旨としている。

この構成によれば、第１の駆動トランジスタがＮＭＯＳトランジスタにより構成されていることにより、内部電源電圧が上昇するときには、それに伴って第１の駆動トランジスタのゲート電圧が低下し、したがって第１の駆動トランジスタはそのドレイン電流を減少させるように動作する。なお、上記ＮＭＯＳトランジスタ（駆動トランジスタ）の基板バイアスを固定すれば、ソースと基板間の電位差を通じてもドレイン電流を減少させることができる。即ち、本構成では、内部電源電圧の電位変動に追従させて第１の駆動トランジスタに流れる電流量を同駆動トランジスタ自身でフィードバック制御させることができる。ちなみに、駆動能力の点からも、ＮＭＯＳトランジスタを採用する方がＰＭＯＳトランジスタを採用する場合に比べて素子サイズを小さく設定できる（同一素子サイズの場合にはＮＭＯＳトランジスタの方が大きな駆動能力を得られる）ので有利である。加えて、本構成では、低閾値特性を有するＮＭＯＳトランジスタを採用しているため、第１の駆動トランジスタの電流駆動能力をさらに向上させることができるだけでなく、同一の電流駆動能力を得る場合にあっては第１の駆動トランジスタの素子サイズを小さくすることができる。その結果、第１の駆動トランジスタの寄生容量を一段と小さくすることができる。ここで、低閾値特性を有するＮＭＯＳトランジスタとしては、例えばディプリーション型のＮＭＯＳトランジスタを採用することができる。ちなみに、同一素子サイズの条件では、ディプリーション型の方が通常のエンハンスメント型に比べて出力抵抗が小さいので、ソース・ドレイン間の電位差を通してのＮＭＯＳ自身の負帰還作用が期待できる。これにより、第１の駆動トランジスタのゲート制御性を向上させてその応答性（スイッチング速度）、延いては第１の負帰還回路の応答性（フィードバック速度）を向上させることができる。このことは、従来の降圧回路において必要としていた位相補償回路を不要とすることに寄与する。よって、レイアウト面積を削減することができる。

請求項８に記載の発明では、請求項１乃至７のいずれか一項に記載の降圧回路において、前記第１のオペアンプのカレントミラー回路を構成する一対のトランジスタの素子サイズを入力側と出力側とで異ならせた、ことをその要旨としている。

この構成によれば、上記一対のトランジスタの電流駆動能力を同じ（即ち、素子サイズを１：１）とする場合に比べて、第１のオペアンプの増幅率は低下するものの、同オペアンプが発振するのを好適に抑えることができる。即ち、本構成では、第１のオペアンプの増幅率を敢えて低くして、同オペアンプが発振するのを極力抑制させる。その結果、従来の降圧回路において必要としていた位相補償回路をなくしても十分な位相補償を実現可能とし、それにより第１の負帰還回路の動作を安定化させることができる。

請求項９に記載の発明では、請求項３乃至６のいずれか一項に記載の降圧回路において、前記参照電圧を発生する参照電圧発生回路をさらに備え、前記コントロール回路は、前記参照電圧と前記内部電源電圧との電圧差を増幅して第一出力電圧を発生する第１の差動増幅回路と、前記参照電圧発生回路から供給される電流と前記内部電源電圧に応じて供給
される電流との電流差に基づいた第二出力電圧を発生する第２の差動増幅回路と、前記第１の電流源の電流値を可変制御する第一制御信号を前記第一出力電圧に基づいて発生する第１のドライブ回路と、前記第２の電流源の電流値を可変制御する第二制御信号を前記第二出力電圧に基づいて発生する第２のドライブ回路とを備える、ことをその要旨としている。

この構成によれば、コントロール回路は、第１の差動増幅回路が発生する第一出力電圧と第２の差動増幅回路が発生する第二出力電圧とに基づいて、第１及び第２の電流源の各電流値を個別に制御する第一及び第二制御信号を発生する。

上記したように、この発明によれば、消費電流の低減を図りつつ動作レスポンスを最適化し得る降圧回路を提供することができる。

以下、この発明を半導体装置に搭載される降圧回路に具体化した一実施の形態を図面に従って説明する。

図２に、本実施の形態の降圧回路１を搭載した半導体装置２の全体構成を示す。

半導体装置２は、本実施の形態においてはＳＲＡＭ（Static-RAM）を内部回路３とする半導体メモリとして構成されており、この半導体装置２には、外部からの電源電圧（以下「外部電源電圧」という）ＶＤＤを降圧して内部回路３に供給する電源電圧（以下「内部電源電圧」という）Ｖｉｎｔを生成する降圧回路１が搭載されている。このような半導体装置２においては、内部回路３は、降圧回路１側からみれば該降圧回路１の負荷回路として考えることができる。

図１に、この降圧回路１の概略構成を示す。なお、先に説明した図１４と同様の構成部分については同一符号を付して説明する。

降圧回路１は、バイアス電圧発生回路１１、参照電圧発生回路１２、第１のオペアンプ１３、第１の電流源１４、第１の駆動トランジスタＤＲＶ１、第２のオペアンプ１５、第２の電流源１６、第２の駆動トランジスタＤＲＶ２、コントロール回路１７等により構成されている。このうち、バイアス電圧発生回路１１、参照電圧発生回路１２、第１のオペアンプ１３、第２のオペアンプ１５、及びコントロール回路１７は、外部電源電圧ＶＤＤを動作電源としている。

バイアス電圧発生回路１１は、参照電圧発生回路１２、第１のオペアンプ１３及び第２のオペアンプ１５のバイアス電流値を制御する制御電圧を発生する回路である。本実施の形態においては、バイアス電圧発生回路１１は、第１及び第２のオペアンプ１３，１５のバイアス電流値（具体的には第１及び第２の電流源１４，１６の各電流値）を制御する第一制御電圧ＶＮと、参照電圧発生回路１２のバイアス電流値を制御する第二制御電圧ＶＰとを発生する。

参照電圧発生回路１２は、本降圧回路１により外部電源電圧ＶＤＤを降圧して内部電源電圧Ｖｉｎｔを生成する際の基準となる参照電圧を発生する回路である。本実施の形態においては、この参照電圧発生回路１２は、上記バイアス電圧発生回路１１により発生された第二制御電圧ＶＰをもとに、第一参照電圧Ｖｒｅｆ１と、この第一参照電圧Ｖｒｅｆ１よりも高電位の第二参照電圧Ｖｒｅｆ２と、この第二参照電圧Ｖｒｅｆ２よりも高電位の第三参照電圧Ｖｒｅｆ３とを発生する。

第１及び第２のオペアンプ１３，１５は、２つの入力端に与えられる２つの入力電圧の差を増幅する差動増幅器である。本実施の形態においては、各オペアンプ１３，１５は、一方の入力端に供給される上記参照電圧発生回路１２からの第二参照電圧Ｖｒｅｆ２と、他方の入力端に供給される内部電源電圧Ｖｉｎｔとの差を増幅して、各出力端に接続された第１及び第２の駆動トランジスタＤＲＶ１，ＤＲＶ２を駆動する第一及び第二駆動電圧Ｖｏｕｔ１，Ｖｏｕｔ２を生成する。

第１及び第２の電流源１４，１６は、第１及び第２のオペアンプ１３，１５にそれぞれバイアス電流を供給する回路である。なお、実際には、これら第１及び第２の電流源１４，１６は、各対応する第１及び第２のオペアンプ１３，１５の内部にそれぞれ設けられているものであるが、図１では説明の便宜上、これらを機能的に分けて示している。

先にも述べたように、これら各電流源１４，１６には、バイアス電圧発生回路１１により発生された第一制御電圧ＶＮが供給される。この第一制御電圧ＶＮは、本実施の形態においては半導体装置２のスタンバイ時（内部回路３の非活性状態）とアクティブ時（内部回路３の活性状態）とにおいて各電流源１４，１６に定常的に供給され、それら各電流源１４，１６を構成するＭＯＳトランジスタ（後述する）を弱反転領域（サブスレッショルド領域ともいう）で動作させるよう制御する電圧である。

ここで、本実施の形態においては、各電流源１４，１６は、こうした第一制御電圧ＶＮによる制御に加えて、後述するコントロール回路１７により内部電源電圧Ｖｉｎｔに基づいて生成される、又は外部からのクロック信号ＣＬＫあるいは内部クロック信号ＱＰＣＢに基づいて生成される第一及び第二制御信号ＩＳ１，ＩＳ２により電流値が個別に制御されるものとなっている。これにより、内部電源電圧Ｖｉｎｔ及び外部又は内部クロックの生起に応じて、第１及び第２のオペアンプ１３，１５のバイアス電流をそれらの動作レスポンスを最適化する必要十分量とするように制御している。

即ち、スタンバイ時には、各電流源１４，１６を構成するトランジスタを第一制御電圧ＶＮにより弱反転領域で動作させて、各オペアンプ１３，１５の消費電流を極力削減する一方、アクティブ時には、各電流源１４，１６の電流値を第一及び第二制御信号ＩＳ１，ＩＳ２により制御して各オペアンプ１３，１５の動作レスポンスの最適化を図っている。これにより、降圧回路１は内部電源電圧Ｖｉｎｔの電位変動に柔軟に対応するものとなっている。

第１の駆動トランジスタＤＲＶ１は、本実施の形態においては、Ｎチャネル型ＭＯＳトランジスタ（以下「ＮＭＯＳトランジスタ」と称す）、より詳しくは、チャネルドープ等によって低閾値特性を持つＮＭＯＳトランジスタにより構成されている。この第１の駆動トランジスタＤＲＶ１のドレインには外部電源電圧ＶＤＤが印加され、そのソースには内部回路３の内部電源端子（内部電源電圧Ｖｉｎｔの供給端子）が接続され、そのゲートには第１のオペアンプ１３からの第一駆動電圧Ｖｏｕｔ１が供給されている。なお、図示は省略しているが、この駆動トランジスタＤＲＶ１のバックゲートは接地電位に接続されている。

本実施の形態においては、第１のオペアンプ１３と第１の駆動トランジスタＤＲＶ１とにより構成される第１の負帰還回路により、第１のオペアンプ１３の出力である第一駆動電圧Ｖｏｕｔ１から第１の駆動トランジスタＤＲＶ１を経由して同第１のオペアンプ１３に帰還入力される第１のループが構成されている。この第１のループでは、第１のオペアンプ１３から出力される第一駆動電圧Ｖｏｕｔ１により第１の駆動トランジスタＤＲＶ１のゲート電圧を制御することで、外部電源電圧ＶＤＤから降圧して生成する内部電源電圧
Ｖｉｎｔを第二参照電圧Ｖｒｅｆ２に略一致する電圧とするように生成する。なお、この第１の負帰還回路の制御ループ（第１のループ）に加えて、後述するコントロール回路１７により内部電源電圧Ｖｉｎｔの第二参照電圧Ｖｒｅｆ２に対する所定の範囲を超える下方変動が検出されるときには、第１のオペアンプ１３の出力（第一駆動電圧Ｖｏｕｔ１）から、第１の駆動トランジスタＤＲＶ１、コントロール回路１７、第１の電流源１４を経由して同第１のオペアンプ１３に帰還入力される第２のループも動作する。また、後述するように、上記第１の駆動トランジスタＤＲＶ１は、内部電源電圧Ｖｉｎｔの変化に応じて、ソース・ドレイン間電流Ｉｄｓを制御する負帰還として機能する。

第２の駆動トランジスタＤＲＶ２は、本実施の形態においては、Ｐチャネル型ＭＯＳトランジスタ（以下「ＰＭＯＳトランジスタ」と称す）により構成されている。この第２の駆動トランジスタＤＲＶ２のソースは上記第１の駆動トランジスタＤＲＶ１のドレインに接続され、そのドレインは接地電位に接続されている。また、そのゲートには第２のオペアンプ１５から出力される第二駆動電圧Ｖｏｕｔ２が供給されている。なお、製造ばらつきや動作環境温度などに起因する第２の駆動トランジスタＤＲＶ２の閾値変動による不慮のリーク電流を防止するには、第２の駆動トランジスタＤＲＶ２の基板バイアスを上記第二参照電圧Ｖｒｅｆ２以上の電位を持つ第三参照電圧Ｖｒｅｆ３や外部電源電圧ＶＤＤなどに設定して同トランジスタＤＲＶ２の閾値を上げてもよい。

本実施の形態においては、第２のオペアンプ１５と第２の駆動トランジスタＤＲＶ２とにより構成される第２の負帰還回路により、第２のオペアンプ１５の出力である第二駆動電圧Ｖｏｕｔ２から第２の駆動トランジスタＤＲＶ２を経由して同第２のオペアンプ１５に帰還入力される第３のループが構成されている。なお、この第２の負帰還回路の制御ループ（第３のループ）に加えて、後述するコントロール回路１７により内部電源電圧Ｖｉｎｔの第二参照電圧Ｖｒｅｆ２に対する所定の範囲を超える上方変動が検出されるときには、第２のオペアンプ１５の出力（第二駆動電圧Ｖｏｕｔ２）から、第２の駆動トランジスタＤＲＶ２、コントロール回路１７、第２の電流源１６を経由して同第２のオペアンプ１５に帰還入力される第４のループも動作する。さらに、内部電源電圧Ｖｉｎｔの変動は第２の駆動トランジスタＤＲＶ２のソース電位の変動となるため、同トランジスタＤＲＶ２自身の負帰還作用が働く。これにより、内部電源電圧Ｖｉｎｔが必要以上に上昇することを抑制する一方、第２の駆動トランジスタＤＲＶ２を通じて流れる定常的な貫通電流を抑制する。なお、本実施の形態においては、第２の負帰還回路は、内部電源電圧Ｖｉｎｔが例えば予め定められた値αを用いて「第二参照電圧Ｖｒｅｆ２＋α」以上となるときに、第２のオペアンプ１５からの第二駆動電圧Ｖｏｕｔ２により第２の駆動トランジスタＤＲＶ２を駆動する。

なお、本実施の形態においては、第１及び第２のオペアンプ１３，１５の各電流源１４，１６を制御することで第１及び第２の負帰還回路の応答速度を可変制御しているが、各負帰還回路の応答速度を可変制御する方法はこれに限らない。例えば、第１の駆動トランジスタＤＲＶ１（ＮＭＯＳ）よりも閾値電圧の低い駆動トランジスタＤＲＶ１ａ（図示略）を別途用意する。そして、第１の負帰還回路に対し高い応答速度が求められる場合は、駆動トランジスタＤＲＶ１ａで第１の駆動トランジスタＤＲＶ１を代替する。通常、同じ駆動能力に合わせて設計をする場合には、駆動トランジスタＤＲＶ１ａは第１の駆動トランジスタＤＲＶ１よりもコンパクトに設計できるためゲート容量の削減効果により第１の負帰還回路の応答速度を上げることができる。この場合、第１の駆動トランジスタＤＲＶ１と駆動トランジスタＤＲＶ１ａとの切替を第一制御信号ＩＳ１で行ってもよい。なお、第２の駆動トランジスタＤＲＶ２についても同様の方法が考えられる。

コントロール回路１７は、本降圧回路１より出力される内部電源電圧Ｖｉｎｔの電位を検出し、該検出した電位に基づいて第１及び第２の電流源１４，１６の電流値（即ち第１
及び第２のオペアンプ１３，１５の電流値）を制御する回路である。本実施の形態においては、このコントロール回路１７は、参照電圧発生回路１２により発生された第一〜第三参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ３と内部電源電圧Ｖｉｎｔとに基づいて、上記第１及び第２の電流源１４，１６の電流値を個別に制御する第一及び第二制御信号ＩＳ１，ＩＳ２を生成する。

なお、図１に示すように、本降圧回路１には、上記参照電圧発生回路１２により発生された第一〜第三参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ３のうち第二及び第三参照電圧Ｖｒｅｆ２，Ｖｒｅｆ３を擾乱させずに出力する増幅率「１」のバッファ回路１８，１９が設けられている。そして、コントロール回路１７には、参照電圧発生回路１２から出力される第一及び第二参照電圧Ｖｒｅｆ１，Ｖｒｅｆ２と、各バッファ回路１８，１９を通じて出力される第二及び第三参照電圧Ｖｒｅｆ２Ａ，Ｖｒｅｆ３Ａとが供給されるようになっている。以下、本明細書中において、上記各バッファ回路１８，１９を通じてコントロール回路１７に供給される第二及び第三参照電圧については、それらを「Ｖｒｅｆ２Ａ」，「Ｖｒｅｆ３Ａ」にて記載する。ちなみに、これら各バッファ回路１８，１９に定電流を供給する電流源２０，２１のＭＯＳトランジスタは上記第一制御電圧ＶＮにより弱反転動作するものとなっており、これにより各バッファ回路１８，１９も低消費電流で動作するものとなっている。

次に、上記降圧回路１を構成する各回路の詳細構成について説明する。

まず、図３を参照して、バイアス電圧発生回路１１の構成を説明する。

バイアス電圧発生回路１１は、２つのカレントミラー回路と電流源とから構成されている。具体的には、第一カレントミラー回路を構成する一対のＰＭＯＳトランジスタＴＰ１，ＴＰ２と、第二カレントミラー回路を構成する一対のＮＭＯＳトランジスタＴＮ１，ＴＮ２と、電流源を構成する前記低閾値特性のＮＭＯＳトランジスタＴＮＤ１とにより構成されている。

トランジスタＴＰ１，ＴＰ２のソースは外部電源電圧ＶＤＤに接続され、それらのゲートは互いに接続されるとともにトランジスタＴＰ１のドレインに接続されている。また、トランジスタＴＰ１，ＴＰ２のドレインはそれぞれトランジスタＴＮ１，ＴＮ２のドレインに接続されており、それらトランジスタＴＮ１，ＴＮ２のゲートは互いに接続されるとともにトランジスタＴＮ２のドレインに接続されている。即ち、第一カレントミラー回路と第二カレントミラー回路とは、互いの出力電流がそれぞれ入力電流として与えられるように構成されている。そして、トランジスタＴＮ１のソースは電流源をなすトランジスタＴＮＤ１を介して接地電位に接続され、トランジスタＴＮ２のソースは接地電位に接続されている。トランジスタＴＮＤ１は、そのソースとそのゲートとが互いに接続されて設けられている。

このように構成されたバイアス電圧発生回路１１では、トランジスタＴＰ１，ＴＮ１の接続点の電位（第一カレントミラー回路の入力電位）が第二制御電圧ＶＰとして出力され、トランジスタＴＰ２，ＴＮ２の接続点の電位が第一制御電圧ＶＮとして出力されるようになっている。

ここで、本実施の形態においては、このバイアス電圧発生回路１１の電流源を前記低閾値特性のＮＭＯＳトランジスタＴＮＤ１を用いて、そのゲート電圧Ｖｇｓ＝０とするように構成している。ゲート電圧Ｖｇｓ＝０でトランジスタＴＮＤ１が弱反転領域で動作するように設定すれば、外部電源電圧ＶＤＤに依存しない一定電流を発生する電流源として機能するだけでなく、そのドレイン電流（Ｉｄｓ）は絶対温度Ｔのほぼ０．５乗に比例した
温度依存を示し実用上極めて安定性のよい特性を示す。さらに、ソース・ドレイン間電圧（Ｖｄｓ）を極めて小さくとれるので、バイアス電圧発生回路１１が正常に動作する外部電源電圧ＶＤＤの下限をＣＭＯＳ回路の理論限界（Ｖｔｎ−Ｖｔｐ；エンハンスメント型Ｎ／ＰＭＯＳの閾値）まで低くできる。つまり、降圧回路１は、非常に広い外部電源電圧ＶＤＤに対応可能となる。

一方、ゲート電圧Ｖｇｓ＝０でトランジスタＴＮＤ１が強反転の線形領域で動作するように同トランジスタＴＮＤ１の閾値電圧を十分低く設定しても、外部電源電圧ＶＤＤに依存しない一定電流を発生する電流源として機能する。そして、その素子サイズを調整してトランジスタＴＮＤ１のドレイン電流（Ｉｄｓ）を下げていくと、やがてトランジスタＴＮ１，ＴＮ２が弱反転領域で動作するようになり、ドレイン電流（Ｉｄｓ）は絶対温度Ｔのほぼ−０．５乗に比例した温度依存を示す。よって、高温になるほど消費電流が削減できる技術を提供するとともに、実用上も極めて安定性のよい特性を示す。

プロセス変動に対してドレイン電流（Ｉｄｓ）はトランジスタＴＮＤ１の閾値（Ｖｔ）のみに依存するので、製造工程の視点からは同トランジスタＴＮＤ１の閾値（Ｖｔ）だけの管理で済むので実際的といえる。トランジスタＴＮＤ１が弱反転領域で動作するときはドレイン電流（Ｉｄｓ）は閾値（Ｖｔ）の指数に、強反転領域で動作するときはドレイン電流（Ｉｄｓ）は閾値（Ｖｔ）の１乗に比例する。従って、プロセス変動の視点からは、トランジスタＴＮＤ１は強反転の線形領域で動作させる方が有利となる。

次に、図４を参照して参照電圧発生回路１２の構成を説明する。

参照電圧発生回路１２は、電流源３１〜３３とＰＭＯＳトランジスタＴＰ３〜ＴＰ７とから構成されている。各電流源３１〜３３は、本実施の形態においては、ＰＭＯＳトランジスタにより構成されており、これらの各ＰＭＯＳトランジスタはバイアス電圧発生回路１１からの第二制御電圧ＶＰにより弱反転領域にて動作するものとなっている。

電流源３１は、各ダイオード接続されてなるトランジスタＴＰ３〜ＴＰ５を介して接地電位に接続されている。本実施の形態においては、この電流源３１とトランジスタＴＰ３との接続点の電位、具体的には接地電位からの各トランジスタＴＰ３〜ＴＰ５の各｜Ｖｇｓ｜（ゲート・ソース間電圧の絶対値）の合計電位が第一参照電圧Ｖｒｅｆ１として出力されるようになっている。

また、電流源３２は、トランジスタＴＰ６を介して接地電位に接続され、このトランジスタＴＰ６のゲートには上記第一参照電圧Ｖｒｅｆ１が供給されるようになっている。そして、このトランジスタＴＰ６と電流源３２との接続点の電位が第二参照電圧Ｖｒｅｆ２として出力されるようになっている。

また、電流源３３は、トランジスタＴＰ７を介して接地電位に接続され、このトランジスタＴＰ７のゲートには上記第二参照電圧Ｖｒｅｆ２が供給されるようになっている。そして、このトランジスタＴＰ７と電流源３３との接続点の電位が第三参照電圧Ｖｒｅｆ３として出力されるようになっている。

このように構成された参照電圧発生回路１２では、上記第一〜第三参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ３は、図５に示すように、半導体装置２の推奨動作電源電圧の範囲においてＶｒｅｆ３＞Ｖｒｅｆ２＞Ｖｒｅｆ１となるよう生成される。このうち、本実施の形態においては第二参照電圧Ｖｒｅｆ２が内部電源電圧Ｖｉｎｔの設定電圧（外部電源電圧ＶＤＤを降圧して内部電源電圧Ｖｉｎｔを生成する際に基準とする電圧）として生成されるようになっている。

因みに、本実施の形態においては、この参照電圧発生回路１２の各電流源３１〜３３（ＰＭＯＳトランジスタ）は、上記したように第二制御電圧ＶＰにより弱反転動作する。これにより、参照電圧発生回路１２は、スタンバイ時及びアクティブ時を問わず低消費電流で動作するものとなっている。

次に、図６（ａ）を参照して、第１及び第２のオペアンプ１３，１５の構成を説明する。なお、第１のオペアンプ１３と第２のオペアンプ１５は、同一の回路構成を有するものとなっている（後述するが、それらを構成するトランジスタの駆動能力は異なる）。

まず、第１のオペアンプ１３について説明する。

図６（ａ）に示すように、第１のオペアンプ１３は、負荷としてのカレントミラー回路をなす一対のＰＭＯＳトランジスタＴＰ８，ＴＰ９と、差動対トランジスタをなす一対のＮＭＯＳトランジスタＴＮ３，ＴＮ４と、第１の電流源１４とから構成されている。

トランジスタＴＰ８，ＴＰ９のソースは外部電源電圧ＶＤＤに接続され、それらのゲートは互いに接続されるとともにトランジスタＴＰ８のドレインに接続されている。また、トランジスタＴＰ８，ＴＰ９のドレインはそれぞれトランジスタＴＮ３，ＴＮ４のドレインに接続されており、それらトランジスタＴＮ３，ＴＮ４のソースは第１の電流源１４を介して接地電位に接続されている。そして、トランジスタＴＮ３のゲートに参照電圧発生回路１２からの第二参照電圧Ｖｒｅｆ２が供給され、トランジスタＴＮ４のゲートに内部電源電圧Ｖｉｎｔが供給されるようになっている。これら一対のトランジスタＴＮ３，ＴＮ４に入力される第二参照電圧Ｖｒｅｆ２と内部電源電圧Ｖｉｎｔとの差を増幅した電圧がトランジスタＴＰ９，ＴＮ４の接続点より第一駆動電圧Ｖｏｕｔ１として出力されるようになっている。

ここで、本実施の形態においては、上記カレントミラー回路をなす一対のトランジスタＴＰ８，ＴＰ９の素子サイズ比を入力側のトランジスタＴＰ８と出力側のトランジスタＴＰ９とで１：ｘ（ｘ＞１）に設定してそれらの電流駆動能力を互いに異ならしめることで、第１のオペアンプ１３を電気的に非対称特性を有するように構成している。こうした構成では、各トランジスタＴＰ８，ＴＰ９の電流駆動能力を同じ（即ち素子サイズ比を１：１）にする場合に比べてオペアンプの増幅率は低下するものの、その発振を好適に抑制することが可能となる。このことは、第１の負帰還回路において、従来の降圧回路１００では必要としていた位相補償回路１０５（図１４参照）を本降圧回路１では削除可能とすることに大きく寄与するものとなる。

図７に示すように、まず、第１の駆動トランジスタＤＲＶ１を前記低閾値特性のＮＭＯＳトランジスタ（図中、Ｄ−ＮＭＯＳにて示す）により構成したことで、同トランジスタＤＲＶ１をエンハンスメント型のＮＭＯＳトランジスタ（図中、Ｅ−ＮＭＯＳにて示す）により構成した場合に比べてより低いゲート電圧Ｖｇｓでも大きなドレイン電流Ｉｄを得ることが可能となる。即ち、第１の駆動トランジスタＤＲＶ１の電流駆動能力を向上させることができるだけでなく、同一の電流駆動能力を得る場合においては上記トランジスタＤＲＶ１の素子サイズを小さくすることに寄与する。このように素子サイズを小さくすることができれば、同トランジスタＤＲＶ１の寄生容量を小さくすることが可能となる。つまりは、第１の駆動トランジスタＤＲＶ１のスイッチング速度を高速化させることができる。その結果、第１のオペアンプ１３により駆動される第１の駆動トランジスタＤＲＶ１のゲート制御性（トランジスタのスイッチング速度）を向上させ、第１の負帰還回路の応答性（フィードバック速度）を向上させることができる。

このように、本実施の形態においては、第１のオペアンプ１３の増幅率を下げることによる効果と、第１の駆動トランジスタＤＲＶ１のサイズ縮小による効果である高速フィードバック制御とが従来必要としていた位相補償回路１０５（図１４）をなくしても十分な位相補償を実現することを可能とし、それにより負帰還回路（第１の負帰還回路）の動作安定化を図っている。

なお、トランジスタＤＲＶ１を前記低閾値特性のＮＭＯＳトランジスタ（Ｄ−ＮＭＯＳ）に替えて通常のエンハンスメント型のＮＭＯＳトランジスタ（Ｅ−ＮＭＯＳ）により構成しても以下の効果が得られる。

即ち、ＮＭＯＳトランジスタを用い、そのソースを内部回路３の内部電源端子（内部電源電圧Ｖｉｎｔの供給端子）に接続して上記トランジスタＤＲＶ１を構成すれば、例えば、内部電源電圧Ｖｉｎｔが上昇するときには、それに伴いゲート電圧Ｖｇｓが低下することにより、同トランジスタＤＲＶ１はドレイン電流Ｉｄを減少させるように動作する。また、こうして内部電源電圧Ｖｉｎｔが上昇するときには、上記トランジスタＤＲＶ１のソース−バックゲート間電圧Ｖｂｓが上昇することにより、同トランジスタＤＲＶ１は先と同様にドレイン電流Ｉｄを減少させるように動作する。ちなみに、Ｄ−ＮＭＯＳではＥ−ＮＭＯＳに比べて一段と出力抵抗を低く設計できるため、定電圧源としては良好な特性を示すことになる。即ち、こうした構成では、内部電源電圧Ｖｉｎｔの電位変動に追従して、上記トランジスタＤＲＶ１に流れる電流量を自身でフィードバック制御する構成とすることができる。こうした点からも、ＮＭＯＳトランジスタにより第１の駆動トランジスタＤＲＶ１を構成すれば、それをＰＭＯＳトランジスタにより構成する場合に比べてフィードバックの応答性を向上させることができる。

次に、引き続き図６（ａ）を参照して、第２のオペアンプ１５について説明する。

図６（ａ）中、括弧内の符号で示すように、第２のオペアンプ１５は、ＰＭＯＳトランジスタＴＰ１０，ＴＰ１１よりなるカレントミラー回路と、差動対トランジスタをなす一対のＮＭＯＳトランジスタＴＮ５，ＴＮ６と、上記第２の電流源１６とから構成されている。なお、第２のオペアンプ１５の回路構成は第１のオペアンプ１３と同一であるため、ここではその詳細な説明は省略する。

この第２のオペアンプ１５は、トランジスタＴＰ１０，ＴＰ１１は同一サイズに、トランジスタＴＮ５，ＴＮ６の素子サイズ比はｙ：１（ｙ＞１）に設定することにより、第二参照電圧Ｖｒｅｆ２＋δ＜内部電源電圧Ｖｉｎｔ、δ＞０の条件下で第二駆動電圧Ｖｏｕｔ２により第２の駆動トランジスタＤＲＶ２を駆動して、内部電源端子（ＤＲＶ１，ＤＲＶ２の接続点）の余剰電荷を放電させる。これにより内部電源電圧Ｖｉｎｔが所定の電位以上に上昇することを抑制しつつ、上記第２の駆動トランジスタＤＲＶ２を通じて流れる定常的な貫通電流を抑制させるようにしている。

次に、図６（ｂ）を参照して、上記各オペアンプ１３，１５の電流源１４，１６の構成を説明する。なお、本実施の形態では、第１の電流源１４と第２の電流源１６とは同一の回路構成であるため、ここでは、第１の電流源１４を例にとって説明する。

図６（ｂ）に示すように、第１の電流源１４（第２の電流源１６）は、具体的には、第一電流源３５と第二電流源３６とを並列に接続して構成されている。

第一電流源３５は、本実施の形態においてはＮＭＯＳトランジスタＴＮ７により構成されており、このトランジスタＴＮ７のゲートには、バイアス電圧発生回路１１により発生された第一制御電圧ＶＮが半導体装置２のスタンバイ時とアクティブ時とにおいて定常的
に供給される。この際、上記したように、トランジスタＴＮ７は第一制御電圧ＶＮにより弱反転動作するように制御される。従って、第一電流源３５の電流値（ドレイン電流）は微少電流値に制御される。

一方、第二電流源３６は、スイッチ素子３７と、それに直列に接続されてなる前記低閾値特性のＮＭＯＳトランジスタＴＮＤ２とから構成されている。なお、実質的には、トランジスタＴＮＤ２が第二電流源３６として動作するものとなっている。スイッチ素子３７は、本実施の形態においてはＮＭＯＳトランジスタにより構成されており、上記コントロール回路１７からの第一制御信号ＩＳ１に基づいて導通制御される。トランジスタＴＮＤ２は、そのゲートとそのソースとが互いに接続され、そのソースが接地電位に接続され、そのドレインがスイッチ素子３７に接続されて構成されている。前記低閾値特性のＮＭＯＳトランジスタＴＮＤ２のソース・ドレイン間電圧Ｖｄｓが適当な範囲に設定される限り、同トランジスタＴＮＤ２はゲート電圧（ゲート・ソース間電圧）Ｖｇｓ＝０において飽和領域で動作するので、定電流を安定して供給することのできる優れた電流源を構成することができるとともに、該電流源を駆動する付加回路等を不要とした簡素な構成とすることができる。

この第二電流源３６は、上記第一制御信号ＩＳ１によりスイッチ素子３７がオンされるとき、トランジスタＴＮＤ２に流れる一定電流を同スイッチ素子３７を介して第１のオペアンプ１３に供給する。ちなみに、ＮＭＯＳトランジスタＴＮＤ２に流れる電流値は、上記弱反転動作するトランジスタＴＮ７に流れる電流値よりも遙かに大きな電流値に設定される。

このように、第１の電流源１４は、スタンバイ時には微少電流に制御された第一電流源３５からの定電流を第１のオペアンプ１３に供給する一方、アクティブ時には同第一電流源３５からの定電流に加えて、更に第二電流源３６からの定電流を第１のオペアンプ１３に供給するようになっている。

なお、ここでは詳細な説明を省略するが、第１の電流源１４と同様、第２の電流源１６もスタンバイ時には第一制御電圧ＶＮにより微少電流に制御された第一電流源３５´からの定電流を第２のオペアンプ１５に供給する一方、アクティブ時には上記第一電流源３５´からの定電流に加えて、更に第二制御信号ＩＳ２によりスイッチ素子３７´が制御されることにより第二電流源３６´からの定電流を第２のオペアンプ１５に供給するようになっている。

また、図示は割愛しているが、上記各バッファ回路１８，１９の電流源２０，２１は、先に説明した第一電流源３５と同様ＮＭＯＳトランジスタにより構成されており、これら各ＮＭＯＳトランジスタも上記第一制御電圧ＶＮにより弱反転動作するものとなっている。これにより、各バッファ回路１８，１９をそれぞれ低消費電流で動作させるようにしている。

次に、図８〜図１２を参照して、コントロール回路１７の構成を説明する。

図８に示すように、コントロール回路１７は、第１の差動増幅回路４１と、第２の差動増幅回路４２と、第１のドライブ回路４３と、第２のドライブ回路４４と、波形整形回路４５とを備えて構成されている。

第１の差動増幅回路４１には、活性信号ＳＬＥＥＰのほか、第二参照電圧Ｖｒｅｆ２と、第三参照電圧Ｖｒｅｆ３Ａと、内部電源電圧Ｖｉｎｔと、第１のドライブ回路４３から出力される第一制御信号ＩＳ１とが入力される。そして、詳しくは図９にて説明するよう
に、第１の差動増幅回路４１は、第三参照電圧Ｖｒｅｆ３Ａを動作電源とする第一差動増幅器と、外部電源電圧ＶＤＤを動作電源とする第二差動増幅器とにより、内部電源電圧Ｖｉｎｔと第二参照電圧Ｖｒｅｆ２との電圧差を増幅して第一出力電圧ＯＵＴ１を出力するものとなっている。

また第２の差動増幅回路４２には、上記活性信号ＳＬＥＥＰのほか、第一参照電圧Ｖｒｅｆ１と、第二参照電圧Ｖｒｅｆ２Ａと、内部電源電圧Ｖｉｎｔとが入力される。そして、詳しくは図１０にて説明するように、第２の差動増幅回路４２は、内部電源電圧Ｖｉｎｔの入力端子より流出入する電流Ｉｉｎｔと第二参照電圧Ｖｒｅｆ２Ａの入力端子より流出入する電流Ｉｒｅｆ２Ａとを動作電流とする第三差動増幅器と、外部電源電圧ＶＤＤを動作電源とする第四差動増幅器とにより、電流Ｉｉｎｔと電流Ｉｒｅｆ２Ａとの差を増幅して第二出力電圧ＯＵＴ２を出力するものとなっている。

波形整形回路４５は、半導体装置２のアクティブ時とスタンバイ時とを制御する外部からのコントロール信号／ＣＥ（／は否定の意）と、半導体装置２の内部回路３で生成された内部クロック信号ＱＰＣＢとに基づいて、上記第１の差動増幅回路４１の出力波形（第一出力電圧ＯＵＴ１）を所定のＨレベルの電位に設定する回路である。

また、この波形整形回路４５は、上記コントロール信号／ＣＥと内部クロック信号ＱＰＣＢとに基づいてコントロール回路１７の動作を制御するクロック信号ＱＰＣＢ２を生成する。なお、本実施の形態では、内部回路３（ＳＲＡＭ）が非同期型メモリの場合を想定しており、該ＳＲＡＭ内部で生成された内部クロック信号ＱＰＣＢを波形整形回路４５に供給する構成としているが、内部回路３が同期型メモリである場合など、半導体装置２の動作を外部からのクロック信号ＣＬＫ（システムクロック）に同期して制御させる場合には、内部クロック信号ＱＰＣＢに替えてこのシステムクロックを供給する構成としてもよい。

第１のドライブ回路４３は、波形整形回路４５からのクロック信号ＱＰＣＢ２と、第１の差動増幅回路４１からの第一出力電圧ＯＵＴ１とに基づいて、上記第１の電流源１４の電流値を制御する第一制御信号ＩＳ１を生成する。また、この第１のドライブ回路４３は、上記第一出力電圧ＯＵＴ１に基づいて、第２のドライブ回路４４の動作を制御する制御信号ＶＯＸを生成する。これにより、第２のドライブ回路４４は、第１のドライブ回路４３からの制御信号ＶＯＸと、上記第２の差動増幅回路４２からの第二出力電圧ＯＵＴ２とに基づいて、上記第２の電流源１６の電流値を制御する第二制御信号ＩＳ２を生成する。

図９に、第１の差動増幅回路４１の詳細な回路構成を示す。

上記したように、この第１の差動増幅回路４１の基本構成は、第三参照電圧Ｖｒｅｆ３ＡをＤＣ動作電源とする第一差動増幅器５１と、外部電源電圧ＶＤＤを動作電源とする第二差動増幅器５２とを接続した構成となっている。

第一差動増幅器５１は、本実施の形態においては、差動対トランジスタをなす一対のＰＭＯＳトランジスタＴＰ１２，ＴＰ１３と、各ダイオード接続されてなるＮＭＯＳトランジスタＴＮ８，ＴＮ９及びＮＭＯＳトランジスタＴＮ１０，ＴＮ１１とから構成されており、上記一対のトランジスタＴＰ１２，ＴＰ１３の各ソースに第三参照電圧Ｖｒｅｆ３Ａが供給されている。そして、この第一差動増幅器５１は、上記一対のトランジスタＴＰ１２，ＴＰ１３の各ゲートに入力される第二参照電圧Ｖｒｅｆ２と内部電源電圧Ｖｉｎｔとの差を増幅して、トランジスタＴＰ１２，ＴＮ８の接続点（ノードＮ１）の電位及びトランジスタＴＰ１３，ＴＮ１０の接続点（ノードＮ２）の電位を第二差動増幅器５２に差動入力として与える。

第二差動増幅器５２は、本実施の形態においては、カレントミラー回路をなす一対のＰＭＯＳトランジスタＴＰ１４，ＴＰ１５と、差動対トランジスタをなす一対のＮＭＯＳトランジスタＴＮ１２，ＴＮ１３と、ＮＭＯＳトランジスタＴＮ１４，ＴＮ１５とから構成されている。なお、上記トランジスタＴＮ１４，ＴＮ１５の各ゲートは、第一差動増幅器５１を構成するトランジスタＴＮ８，ＴＮ９の接続点、及びトランジスタＴＮ１０，ＴＮ１１の接続点にそれぞれ接続されている。

この第二差動増幅器５２において、上記カレントミラー回路をなす一対のトランジスタＴＰ１４，ＴＰ１５の各ソースと外部電源電圧ＶＤＤとの間には、ＰＭＯＳトランジスタＴＰ１６，ＴＰ１７，ＴＰ１８の直列接続回路とＰＭＯＳトランジスタＴＰ１９，ＴＰ２０，ＴＰ２１の直列接続回路とが並列に接続されている。第１のドライブ回路４３からの第一制御信号ＩＳ１がＬレベルの時はトランジスタＴＰ１９，ＴＰ２０，ＴＰ２１の経路でトランジスタＴＰ２０，ＴＰ２１の閾値だけ外部電源電圧ＶＤＤより降圧した電圧が、また、第一制御信号ＩＳ１がＨレベルの時はトランジスタＴＰ１６，ＴＰ１７，ＴＰ１８の経路で外部電源電圧ＶＤＤのフルレベルがトランジスタＴＰ１４，ＴＰ１５に印加される。ちなみに、第一制御信号ＩＳ１がＨレベルの時は、トランジスタＴＰ１６はインバータ回路ＩＮＶ１による同第一制御信号ＩＳ１の反転信号で、トランジスタＴＰ１７は接地電位で、また、トランジスタＴＰ１８は活性信号ＳＬＥＥＰでゲートされる。トランジスタＴＰ１７は外部電源電圧ＶＤＤの瞬間的な変動の影響による回路誤動作を抑制するために、トランジスタＴＰ１８は活性信号ＳＬＥＥＰにより回路動作を禁止するために設けられている。必要に応じて活性信号ＳＬＥＥＰは接地電位に接続してもよい。

また、この第二差動増幅器５２において、上記差動対トランジスタをなす一対のトランジスタＴＮ１２，ＴＮ１３のソースは、ＮＭＯＳトランジスタＴＮ１６及び前記低閾値特性のＮＭＯＳトランジスタＴＮＤ３を介して接地電位に接続されている。ここで、トランジスタＴＮ１６のゲートには上記第１のドライブ回路４３から出力される第一制御信号ＩＳ１がインバータ回路ＩＮＶ１，ＩＮＶ２を介して供給される。

トランジスタＴＮ９とトランジスタＴＮ１４、及びトランジスタＴＮ１１とトランジスタＴＮ１５はそれぞれカレントミラーの関係にあるため、第一制御信号ＩＳ１がＬレベルであると、第二差動増幅器５２はトランジスタＴＮ１４，ＴＮ１５により第一差動増幅器５１のバイアス電流に比例するバイアス電流の供給を受けるが、第一制御信号ＩＳ１がＨレベルになると、トランジスタＴＮＤ３（定電流源）からのバイアス電流も加味される。本実施の形態においては、第一差動増幅器５１のトランジスタＴＰ１２は常時弱反転動作し、トランジスタＴＰ１３は内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して下方変動しない限り弱反転動作するので、内部電源電圧Ｖｉｎｔが所定のレベルに安定する限り第１の差動増幅回路４１全体としては低電流でバイアスされる。

一方、内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して下方変動すると、トランジスタＴＰ１３のドレイン電流が増し、第一及び第二差動増幅器５１，５２のバイアス電流が増すことにより第１の差動増幅回路４１のレスポンスが向上する。さらに、トランジスタＴＮＤ３（定電流源）からのバイアス電流をトランジスタＴＮ１４，ＴＮ１５からのバイアス電流よりも大きく設定すれば、第一制御信号ＩＳ１がＨレベルになると、第二差動増幅器５２のレスポンスがさらに向上する。その後、第一制御信号ＩＳ１がＬレベルになると、トランジスタＴＮＤ３からのバイアス電流の供給が止まり第二差動増幅器５２のバイアス電流が下がるとともにレスポンスも下がる。

このように構成された第二差動増幅器５２は、第一差動増幅器５１のノードＮ１，Ｎ２間の電圧差を増幅して第一出力電圧ＯＵＴ１として出力する。

図１０に、第２の差動増幅回路４２の詳細な回路構成を示す。

上記したように、この第２の差動増幅回路４２の基本構成は、内部電源電圧Ｖｉｎｔの入力端子より流出入する電流Ｉｉｎｔと第二参照電圧Ｖｒｅｆ２Ａの入力端子より流出入する電流Ｉｒｅｆ２Ａとを動作電流とする第三差動増幅器６１と、外部電源電圧ＶＤＤを動作電源とする第四差動増幅器６２とを接続した構成となっている。

第三差動増幅器６１は、本実施の形態においては、差動対トランジスタをなす一対のＰＭＯＳトランジスタＴＰ２２，ＴＰ２３と、各ダイオード接続されてなるＮＭＯＳトランジスタＴＮ１７，ＴＮ１８及びＮＭＯＳトランジスタＴＮ１９，ＴＮ２０とから構成されている。そして、差動対トランジスタをなす一対のトランジスタＴＰ２２，ＴＰ２３の各ゲートに第一参照電圧Ｖｒｅｆ１がバイアス電位として供給されるとともに、トランジスタＴＰ２２のソースに第二参照電圧Ｖｒｅｆ２Ａが供給され、トランジスタＴＰ２３のソースに内部電源電圧Ｖｉｎｔが供給されるようになっている。この第三差動増幅器６１は、上記一対のトランジスタＴＰ２２，ＴＰ２３の各ソースに供給される第二参照電圧Ｖｒｅｆ２Ａと内部電源電圧Ｖｉｎｔとからそれぞれ流入する電流Ｉｒｅｆ２Ａと電流Ｉｉｎｔとの電流差を増幅して、トランジスタＴＰ２２，ＴＮ１７の接続点（ノードＮ３）の電位及びトランジスタＴＰ２３，ＴＮ１９の接続点（ノードＮ４）の電位を第四差動増幅器６２に差動入力として与える。

第四差動増幅器６２は、本実施の形態においては、カレントミラー回路をなす一対のＰＭＯＳトランジスタＴＰ２４，ＴＰ２５と、差動対トランジスタをなす一対のＮＭＯＳトランジスタＴＮ２１，ＴＮ２２と、ＮＭＯＳトランジスタＴＮ２３，ＴＮ２４とから構成されている。なお、上記トランジスタＴＮ２３，ＴＮ２４の各ゲートは、第三差動増幅器６１を構成するトランジスタＴＮ１７，ＴＮ１８の接続点、及びトランジスタＴＮ１９，ＴＮ２０の接続点にそれぞれ接続されている。

本実施の形態においては、第三差動増幅器６１のトランジスタＴＰ２２は常時弱反転動作し、トランジスタＴＰ２３は内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２Ａに対して上方変動しない限り弱反転動作する。トランジスタＴＮ１８とトランジスタＴＮ２３、及びトランジスタＴＮ２０とトランジスタＴＮ２４はそれぞれカレントミラーの関係にあるため、内部電源電圧Ｖｉｎｔが所定のレベルに安定する限り第２の差動増幅回路４２全体としては低電流にバイアスされる。

一方、内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２Ａに対して上方変動すると、トランジスタＴＰ２３のドレイン電流が増し、第三及び第四差動増幅器６１，６２のバイアス電流が増すことにより第２の差動増幅回路４２のレスポンスが向上する。そして、その後、内部電源電圧Ｖｉｎｔが所定のレベルに安定すると、トランジスタＴＰ２３は弱反転動作に安定し、第２の差動増幅回路４２は低電流にバイアスされる。

この第四差動増幅器６２において、上記カレントミラー回路をなす一対のトランジスタＴＰ２４，ＴＰ２５のソースと外部電源電圧ＶＤＤとの間には、上記活性信号ＳＬＥＥＰによりオン／オフ制御されるＰＭＯＳトランジスタＴＰ２６が設けられている。この活性信号ＳＬＥＥＰは、第２の差動増幅回路４２を活性状態に制御する信号、即ちトランジスタＴＰ２６をオンさせるＬレベルの信号にネゲートされている。なお、必要に応じて活性信号ＳＬＥＥＰは接地電位に接続して使用してもよい。

このように構成された第四差動増幅器６２は、第三差動増幅器６１のノードＮ３，Ｎ４間の電圧差を増幅して第二出力電圧ＯＵＴ２として出力する。

図１１に、第１のドライブ回路４３の詳細な回路構成を示す。

第１のドライブ回路４３は、一方の入力端に上記差動増幅回路４１より出力される第一出力電圧ＯＵＴ１をインバータ回路ＩＮＶ３〜ＩＮＶ５を介して入力し、他方の入力端に上記波形整形回路４５より出力されるクロック信号ＱＰＣＢ２を入力する２入力ＮＡＮＤゲート７１を有している。この第１のドライブ回路４３は、半導体装置２のアクティブ時にはクロック信号ＱＰＣＢ２の立下がりに同期して動作し、上記ＮＡＮＤゲート７１の出力端から第一制御信号ＩＳ１を出力する。

詳述すると、第１のドライブ回路４３は、アクティブ時には上記第１の電流源１４（図６（ｂ）参照）に設けられた第二電流源３６を活性させるべく、クロック信号ＱＰＣＢ２の立下がりに応答してスイッチ素子３７をオンさせるＨレベルの第一制御信号ＩＳ１を出力する。そして、その後、第二参照電圧Ｖｒｅｆ２と内部電源電圧Ｖｉｎｔとの電圧差が所定の範囲内にあることを検出する（具体的には、第一出力電圧ＯＵＴ１のレベルがインバータ回路ＩＮＶ５の出力をＨレベルにするに足りるレベルに達する）と、上記第一制御信号ＩＳ１をＬレベルにするようになっている。

ここで、上記アクティブ時において第二参照電圧Ｖｒｅｆ２と内部電源電圧Ｖｉｎｔとの電圧差が所定の範囲内にあるときは第１の駆動トランジスタＤＲＶ１の供給電流と内部回路３の負荷電流（内部回路３の消費電流）の間でバランスがとれているときである。

低い負荷電流においてバランスがとれているときは内部回路３が外部からのコントロール信号／ＣＥによりスタンバイ状態にモード設定されている状態のときか、或いは、コントロール信号／ＣＥによりアクティブ状態にモード設定されている状態であっても内部回路３がデータ処理動作を終了している状態（準スタンバイ状態）のときである。準スタンバイ状態の検知は、第１のドライブ回路４３を構成するインバータ回路ＩＮＶ５の出力がＨレベルになるに足りる入力レベルを第一出力電圧ＯＵＴ１が満たすときである。準スタンバイ状態が検知されると、直ちに第一制御信号ＩＳ１はＬレベルになり、第１の電流源１４を構成するスイッチ素子３７を開放（オフ）して余分な消費電流を抑える。これにより、準スタンバイ状態であってもコントロール信号／ＣＥで規定されたスタンバイ状態と同じ低消費電流で状態設定された半導体装置２が実現される。

一方、高い負荷電流においてバランスがとれているときは内部回路３がデータ処理動作を続行している期間である。この場合、内部回路３のデータ処理動作が終了する最長期間ｔＭＡＸ以上の期間ｔＲＥＴにおいて第一制御信号ＩＳ１がＨレベルに保持されるよう第１の差動増幅回路４１が設定される。しかし、何らかの理由によってこの条件（ｔＭＡＸ≦ｔＲＥＴ）が満たされないときは内部電源電圧Ｖｉｎｔが急上昇する可能性がある。この問題に対しては、第一制御信号ＩＳ１をＨレベルからＬレベルへと急峻に遷移させないこと、つまり第１のオペアンプ１３の動作レスポンスを急激に低下させないこと、および、後述する第２のドライブ回路４４との連係動作により解決がなされる。

本実施の形態では、第一制御信号ＩＳ１の急峻な遷移を抑えるために、第１のドライブ回路４３に充放電回路７２（第１の充放電回路）が設けられている。この充放電回路７２は、インバータ回路ＩＮＶ６〜ＩＮＶ８、容量Ｃ１、ＰＭＯＳトランジスタＴＰ３１〜ＴＰ３３、及びＮＭＯＳトランジスタＴＮ３１により構成され、容量Ｃ１を外部電源電圧ＶＤＤのレベルに充電する機能、及びＮＡＮＤゲート７１による容量Ｃ１の放電タイミングを指定する機能を有する。容量Ｃ１の充電は、第一制御信号ＩＳ１がＨレベルになっている期間に充電用のトランジスタＴＰ３１により行われる。容量Ｃ１の放電タイミングは、第一出力電圧ＯＵＴ１の波形整形信号であるインバータ回路ＩＮＶ７の出力がトランジス
タＴＮ３１をオンするタイミングと、ＮＡＮＤゲート７１を構成するＮＭＯＳ（放電用素子）がオンされるタイミングとのうち早い方で指定される。なお、トランジスタＴＰ３２，ＴＰ３３は第一制御信号ＩＳ１及びその反転信号であるインバータ回路ＩＮＶ８の出力で制御される。第一制御信号ＩＳ１のＨレベルからＬレベルへの遷移波形は近似として線形波形で扱えるので、放電時間は容量Ｃ１とＮＡＮＤゲート７１を構成するＮＭＯＳ（放電用素子）の駆動力で指定できる。

スタンバイ状態、又は準スタンバイ状態において何らかの理由により内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲を超えて下方変動する場合が考えられる。このとき、第一出力電圧ＯＵＴ１のレベルがインバータ回路ＩＮＶ５の出力をＬレベルにするに足りるレベルになると、第一制御信号ＩＳ１をＨレベルにして第１のオペアンプ１３のバイアス電流を増加させる。これにより、第１のオペアンプ１３及び第１の駆動トランジスタＤＲＶ１からなる第１の負帰還回路のレスポンスを高め、内部電源電圧Ｖｉｎｔを速やかに所定のレベルに引き上げる。その後、第一出力電圧ＯＵＴ１がインバータ回路ＩＮＶ５の出力をＨレベルにするに足りるレベルになると、上記充放電回路７２とＮＡＮＤゲート７１とにより第一制御信号ＩＳ１は近似的に線形波形として遷移し、第１の負帰還回路のレスポンスを緩やかに下げていく。

第１のドライブ回路４３は制御信号ＶＯＸを生成する。この制御信号ＶＯＸは、第１のドライブ回路４３から出力される第一制御信号ＩＳ１と後述する第２のドライブ回路４４から出力される第二制御信号ＩＳ２とが連係するように両ドライブ回路４３，４４を関係付ける。内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲を超えて下方変動した場合やクロック信号ＱＰＣＢ２が発生した場合は、インバータ回路ＩＮＶ５の出力はＨレベルからＬレベルに遷移して制御信号ＶＯＸはＬレベルからＨレベルに遷移する。また、内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲に安定した場合は、インバータ回路ＩＮＶ５の出力がＬレベルからＨレベルに遷移して制御信号ＶＯＸはＨレベルからＬレベルに遷移する。つまり、制御信号ＶＯＸは第一制御信号ＩＳ１とほぼ同期して遷移する。

図１２に、第２のドライブ回路４４の詳細な回路構成を示す。

第２のドライブ回路４４は、第２の差動増幅回路４２の出力である第二出力電圧ＯＵＴ２と第１のドライブ回路４３の出力の一つである制御信号ＶＯＸとを入力とし、インバータ回路ＩＮＶ１０〜ＩＮＶ１３を通じて第二出力電圧ＯＵＴ２を波形整形した信号を第二制御信号ＩＳ２として出力する。この第二制御信号ＩＳ２は、内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲を超えて上方変動しないよう、第２の負帰還回路を構成する第２のオペアンプ１５をバイアスする第２の電流源１６を制御する。この第２のドライブ回路４４は、内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲に収まっているときは第二制御信号ＩＳ２をＬレベルに、所定の範囲を超えて上方変動するときは第二制御信号ＩＳ２をＨレベルにすることを基本動作とし、加えて、制御信号ＶＯＸを介して第１のドライブ回路４３と連係動作する。具体的には、内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲を超えて上方変動した場合には、第二出力電圧ＯＵＴ２がインバータ回路ＩＮＶ１２の出力をＬレベルにするに足りるレベルに達すると第二制御信号ＩＳ２がＨレベルになる。その後、内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲に収まり安定し、第二出力電圧ＯＵＴ２がインバータ回路ＩＮＶ１２の出力をＨレベルにするに足りるレベルに達すると第二制御信号ＩＳ２はＬレベルになる。

この第２のドライブ回路４４には、第二制御信号ＩＳ２をＨレベルからＬレベルに急峻に遷移させないようにするための充放電回路８１（第２の充放電回路）が設けられている
。これは、必要以上に長時間、第２の駆動トランジスタＤＲＶ２がオンして内部電源電圧Ｖｉｎｔのレベルを下げすぎないようにするためである。この充放電回路８１は、本実施の形態においては、ＮＯＲゲート８２、インバータ回路ＩＮＶ１４〜ＩＮＶ１６、容量Ｃ２、ＰＭＯＳトランジスタＴＰ４１，ＴＰ４２、及びＮＭＯＳトランジスタＴＮ４１にて構成されている。

充放電回路８１は、まず制御信号ＶＯＸ（第一制御信号ＩＳ１）がＬレベルで第二制御信号ＩＳ２がＨレベルの期間、つまり、内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲を超えて上方変動しているときに、トランジスタＴＰ４１により容量Ｃ２を外部電源電圧ＶＤＤのレベルに充電する。そして内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲に収まり安定し、インバータ回路ＩＮＶ１４の出力をＬレベルにするに足りるレベルに第二出力電圧ＯＵＴ２が達すると、上記充電用のトランジスタＴＰ４１はオフしてトランジスタＴＮ４１，ＴＰ４２がオンする。その後は、インバータ回路ＩＮＶ１３を構成するＮＭＯＳ（放電用素子）により容量Ｃ２の電荷が放電される。第二制御信号ＩＳ２のＨレベルからＬレベルへの遷移波形は近似として線形波形で扱えるので、放電時間は容量Ｃ２とインバータ回路ＩＮＶ１３を構成するＮＭＯＳ（放電用素子）の駆動力で指定できる。

さらに、充放電回路８１は、内部電源電圧Ｖｉｎｔが第二参照電圧Ｖｒｅｆ２に対して所定の範囲を越えて上方変動しておらず、第二制御信号ＩＳ２がＬレベルであるときに、制御信号ＶＯＸ（第一制御信号ＩＳ１）がＨレベルであると、ＮＯＲゲート８２を介してトランジスタＴＰ４１により容量Ｃ２を外部電源電圧ＶＤＤのレベルに充電する。そして、やがて制御信号ＶＯＸがＬレベルに遷移すると、容量Ｃ２の電荷によって第二制御信号ＩＳ２は一旦ＬレベルからＨレベルに遷移し、その後ＨレベルからＬレベルに遷移する。結果として第二制御信号ＩＳ２の遷移波形は概ね三角波になる。この場合、第一制御信号ＩＳ１と第二制御信号ＩＳ２とは同期してＨレベルからＬレベルに緩やかに遷移し、第１及び第２の電流源１４，１６の電流値を急激に下げないようにすることで、第１及び第２の負帰還回路のレスポンスを緩やかに下げる。これにより、前述した第一制御信号ＩＳ１をＨレベルからＬレベルにするタイミングによっては内部電源電圧Ｖｉｎｔが急上昇する問題点も第１及び第２のドライブ回路４３，４４（つまりは第１及び第２の負帰還回路）の連係動作により回避できることになる。

図１３は、上記降圧回路１の一動作例を示す波形図である。

今、コントロール信号／ＣＥがＬレベルとなって内部回路３（ＳＲＡＭ）がアクティブになり、且つ内部回路３で発生される内部クロック信号ＱＰＣＢがＬレベルとなった時点から内部回路３の消費電流ＩＬ（負荷電流）が増加し、この変化に対応して内部電源電圧Ｖｉｎｔが下がり変動するようになる（図中、破線Ａ内の二点鎖線）。

本実施の形態においては、この電圧降下を防ぐために、内部クロック信号ＱＰＣＢの立下がりで第一制御信号ＩＳ１を立上げる。即ち、アクティブ時には、内部クロック信号ＱＰＣＢの立下がりに同期させて第一制御信号ＩＳ１を立上げ、第１の電流源１４の電流値を増加させるようにしている。

その後、内部回路３の動作が完了（データ処理動作を完了）すると、内部回路３は準スタンバイ状態に移行する。このとき、内部回路３の消費電流ＩＬは殆どなくなる。本実施の形態においては、この準スタンバイ状態をコントロール回路１７により検出しており、内部電源電圧Ｖｉｎｔと第二参照電圧Ｖｒｅｆ２との電圧差が所定の範囲内にあることを条件に上記コントロール回路１７が準スタンバイ状態を検出するときには、第一制御信号ＩＳ１を立下げて降圧回路１自身の消費電流を低減させるようにしている。

ところが、上記したように、このとき第一制御信号ＩＳ１を急激に立下げると、その時点における内部回路３の消費電流ＩＬ（負荷電流）の大きさによっては内部電源電圧Ｖｉｎｔが上昇する方向に変動するといった問題が生じる。そこで、こうした変動を回避するために、本実施の形態においては、コントロール回路１７により準スタンバイ状態が検出されるときには、図中、破線Ｂ内に示すように、第二制御信号ＩＳ２を立上げて、第２の負帰還回路のレスポンスを強制的に高めることにした。これにより、既にレスポンスが高く第１の負帰還回路を構成する第１の駆動トランジスタＤＲＶ１による充電作用と、第２の負帰還回路を構成する第２の駆動トランジスタＤＲＶ２による放電作用とが迅速に相互作用するので、内部電源電圧Ｖｉｎｔは準スタンバイ状態検出時の過渡期においても第二参照電圧Ｖｒｅｆ２から所定の範囲を超えて変動することなく安定してＤＣレベルに落ち着くようになる。第二制御信号ＩＳ２が速やかに立ち上がると、その後は第一制御信号ＩＳ１と第二制御信号ＩＳ２とが同期して緩やかに立ち下がるようにしたので、第１及び第２の負帰還回路のレスポンスも緩やかにスタンバイ・レベルに移行して内部電源電圧Ｖｉｎｔの過渡変動を抑制できることになる。

以上記述したように、本実施の形態では、以下の効果を奏することができる。

（１）本実施の形態では、第１及び第２の電流源１４，１６の電流値を、内部電源電圧Ｖｉｎｔと第二参照電圧Ｖｒｅｆ２との電圧差に応じてコントロール回路１７により可変制御する構成とした。即ち、内部電源電圧Ｖｉｎｔと第二参照電圧Ｖｒｅｆ２との電圧差が所定の範囲を超えているときには各電流源１４，１６の電流値を増加させ、逆に、内部電源電圧Ｖｉｎｔと第二参照電圧Ｖｒｅｆ２との電圧差が所定の範囲内にあり、内部電源電圧Ｖｉｎｔが安定しているときには各電流源１４，１６の電流値を小さな電流値に抑えるようにした。これにより、消費電流の低減を図りつつ、内部電源電圧Ｖｉｎｔの電位変動に応じて動作レスポンスを向上させることができる。

（２）本実施の形態では、アクティブ時においては、第１の電流源１４の電流値を更に外部からのクロック信号（本実施の形態では内部回路３で生成される内部クロック信号ＱＰＣＢ）に基づいて可変制御する構成とした。具体的には、内部クロック信号ＱＰＣＢ（厳密にはＱＰＣＢ２）の立下がりに同期して第一制御信号ＩＳ１を立上げ、第１の電流源１４の電流値を増加させるようにした。これにより、アクティブ動作開始時には動作レスポンスの最適化を図ることができる。

（３）本実施の形態では、アクティブ時であっても、その後コントロール回路１７により内部電源電圧Ｖｉｎｔと第二参照電圧Ｖｒｅｆ２との電圧差が上記所定の範囲内にあることが検出されるときには、第１の電流源１４の電流値を減少させるようにした。即ち、アクティブ時であってもコントロール回路１７により準スタンバイ状態が検出されるときには、第１の電流源１４の電流値を減少させるようにした。これにより、アクティブ時における定常的な電流消費を抑制して、該アクティブ時の消費電流の低減も図ることができる。

（４）本実施の形態では、準スタンバイ状態が検出された場合において、第１の電流源１４の電流値を減少させるべく第一制御信号ＩＳ１を立下げる際には、第二制御信号ＩＳ２を一旦立上げ、第一制御信号ＩＳ１と第二制御信号ＩＳ２とをそれぞれ緩やかに立下げるようにした。これにより、第一制御信号ＩＳ１を急激に立下げることによる内部電源電圧Ｖｉｎｔの電位の変動を好適に抑制させることができる。

（５）本実施の形態では、第１及び第２の電流源１４，１６は並列接続されてなる第一電流源３５（３５´）と第二電流源３６（３６´）とから構成され、内部電源電圧Ｖｉｎ
ｔの電位が安定している（第二参照電圧Ｖｒｅｆ２との電圧差が所定の範囲内にある）ときには第一電流源３５（３５´）のみを活性させる構成とした。この際、本実施の形態においては、この第一電流源３５（３５´）をなすＮＭＯＳトランジスタＴＮ７をバイアス電圧発生回路１１からの第一制御電圧ＶＮにより弱反転動作させるようにしている。これにより、内部回路３の動作モードであるスタンバイ時や準スタンバイ時において内部電源電圧Ｖｉｎｔの電位が安定しているときの降圧回路１の消費電流を極力削減することができる。

（６）また本実施の形態では、上記各電流源１４，１６の第二電流源３６（３６´）を前記低閾値特性のＮＭＯＳトランジスタＴＮＤ２を用いてそのゲート電圧Ｖｇｓ＝０とするよう構成している。こうした構成とすれば、トランジスタＴＮＤ２のソース・ドレイン間電圧Ｖｄｓが適当な範囲に設定される限り、同トランジスタＴＮＤ２はゲート電圧Ｖｇｓ＝０において飽和領域で動作するので、定電流を安定して供給することのできる優れた電流源を構成することができるとともに、該電流源を制御する付加回路等を不要とした簡素な構成とすることができる。

（７）本実施の形態では、第１の駆動トランジスタＤＲＶ１をＮＭＯＳトランジスタを用いて構成し、そのソースに内部回路３の内部電源端子（内部電源電圧Ｖｉｎｔの供給端子）を接続する構成とした。こうした構成では、内部電源電圧Ｖｉｎｔの電位変動に追従させて同駆動トランジスタＤＲＶ１に流れる電流量を同駆動トランジスタＤＲＶ１自身でフィードバック制御させる構成とすることができる。これにより、第１の駆動トランジスタＤＲＶ１の応答性を向上させることができる。また、さらに本実施の形態では、前記低閾値特性のＮＭＯＳトランジスタを用いて構成していることにより、第１の駆動トランジスタＤＲＶ１の電流駆動能力を（エンハンスメント型により構成した場合に比べて）向上させることができる。これは、第１の駆動トランジスタＤＲＶ１の素子サイズをさらに小型化し、延いては同駆動トランジスタＤＲＶ１の寄生容量を一段と小さくして同トランジスタＤＲＶ１の応答性（スイッチング速度）を高速化させることに寄与する。また、前記低閾値特性のＭＯＳトランジスタはエンハンスメント型に比べて出力抵抗が小さくなるようにデバイス設計することが可能であるため、定電圧源としての降圧回路の出力ドライバに対して前記低閾値特性のＭＯＳトランジスタを用いることは優れた選択となる。これにより、第１の負帰還回路の応答性（フィードバック速度）を向上させ、その結果、従来の降圧回路において必要としていた位相補償回路１０５（図１４）をなくしても十分な位相補償を実現することができる。

（８）本実施の形態では、第１のオペアンプ１３のカレントミラー回路を構成する一対のＰＭＯＳトランジスタＴＰ８，ＴＰ９の素子サイズ比を入力側のトランジスタと出力側のトランジスタとで１：ｘ（但しｘ＞１）とした。こうした構成では、オペアンプ１３の増幅率は低下するものの、（第１の負帰還回路における）同オペアンプ１３の発振を好適に抑制することができる。その結果、従来の降圧回路において必要としていた位相補償回路１０５をなくしても十分な位相補償を実現することができる。

（９）上記（７）に記載したように、第１の駆動トランジスタＤＲＶ１の素子サイズを小さくできることにより、降圧回路１の小型化を図ることができる。

（１０）また、上記（７）及び（８）に記載したように、第１の負帰還回路の位相補償回路１０５をなくすことができることにより、降圧回路１の更なる小型化を図ることができる。

（１１）本実施の形態では、内部電源電圧Ｖｉｎｔが所定の電位以上となるとき第２の駆動トランジスタＤＲＶ２を第２のオペアンプ１５からの第二駆動電圧Ｖｏｕｔ２によっ
て駆動する構成とした。これにより、内部電源電圧Ｖｉｎｔが必要以上に上昇することを抑制する一方、第２の駆動トランジスタＤＲＶ２を通じた定常的な貫通電流を好適に抑制することができる。

（１２）本実施の形態では、第一〜第三参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ３を発生させる参照電圧発生回路１２の各電流源３１〜３３（本実施の形態ではＰＭＯＳトランジスタ）をバイアス電圧発生回路１１からの第二制御電圧ＶＰにより弱反転動作させる構成とした。これにより、参照電圧発生回路１２を低消費電流で動作させることができるため、降圧回路１における消費電流の更なる低減を図ることができる。

（１３）本実施の形態では、トランジスタを弱反転動作させるよう制御する第一及び第二制御電圧ＶＮ，ＶＰを発生させるバイアス電圧発生回路１１の電流源を、前記低閾値特性のＮＭＯＳトランジスタＴＮＤ１を用いてそのゲート電圧Ｖｇｓ＝０とするように構成している。このような構成では、トランジスタＴＮＤ１が弱反転領域で動作する限り、同トランジスタＴＮＤ１のドレイン電流（Ｉｄｓ）の温度依存は絶対温度Ｔのほぼ０．５乗になる。また、トランジスタＴＮＤ１が強反転領域で線形動作すると、同トランジスタＴＮＤ１のドレイン電流（Ｉｄｓ）の温度依存は絶対温度Ｔのほぼ−０．５乗になる。総して考えるに、物理現象の連続性により、ゲート電圧Ｖｇｓ＝０でバイアスしたトランジスタＴＮＤ１を緩和領域（弱反転領域と強反転領域の中間領域）で動作するようにデバイス設計すると、そのドレイン電流（Ｉｄｓ）は絶対温度Ｔに極めて依存しにくくなることが予想される。一方、プロセス変動に対しては制御しなければならない変数はトランジスタＴＮＤ１の閾値（Ｖｔ）のみになる。このことは、製造管理の観点から現実的な制約条件に収まる、つまりＣＭＯＳ回路でも第一及び第二制御電圧ＶＮ，ＶＰをゲート・バイアス電位として利用すると簡単に精度良く定電流源を作成可能となる。

なお、上記実施の形態は、以下のような態様（変形例）に変更して実施してもよい。

（変形例１）上記実施の形態では、内部電源電圧Ｖｉｎｔの電位を設定電圧に精度良く維持させるために、第一〜第三参照電圧Ｖｒｅｆ１〜Ｖｒｅｆ３の３種類の参照電圧をもとに第１及び第２の電流源１４，１６の電流値を制御する第一及び第二制御信号ＩＳ１，ＩＳ２を発生させるようにしたが、必ずしもこうした３種類とする必要はない。

（変形例２）上記実施の形態では、第１の駆動トランジスタＤＲＶ１を前記低閾値特性のＮＭＯＳトランジスタにより構成し、更には第１のオペアンプ１３の発振を抑制させる構成とすることで、位相補償回路１０５（図１４）をなくしても十分な位相補償を可能とする第１の負帰還回路の構成を実現したが、上記両者の構成のうちいずれかの構成のみによっても十分な位相補償が可能となる場合には、必ずしも上記両者の構成を具備する必要はない。

（変形例３）上記実施の形態では、降圧回路１の制御性を向上させるためにバッファ回路１８，１９を設けたが、同降圧回路１の動作に影響を与えなければこれらを省略してもよい。

（変形例４）その他上記実施の形態の降圧回路１の構成に関する設計的事項は本発明の技術的思想の範囲内において適宜変更することができる。

一実施の形態の降圧回路の構成を示すブロック回路図。同降圧回路とその負荷回路（内部回路）とを備えた半導体装置の構成を示すブロック図。バイアス電圧発生回路の詳細な回路構成を示す回路図。参照電圧発生回路の詳細な回路構成を示す回路図。第一〜第三参照電圧の電圧特性を示す特性図。第１及び第２のオペアンプの詳細な回路構成を示す回路図であり、（ａ）はオペアンプを示す回路図、（ｂ）はオペアンプの電流源を示す回路図。通常の閾値特性を持つＮＭＯＳトランジスタと低閾値特性を持つＮＭＯＳトランジスタのＩｄ−Ｖｇｓ特性を示す特性図。コントロール回路の詳細な回路構成を示すブロック回路図。第１の差動増幅回路の詳細な回路構成を示す回路図。第２の差動増幅回路の詳細な回路構成を示す回路図。第１のドライブ回路の詳細な回路構成を示す回路図。第２のドライブ回路の詳細な回路構成を示す回路図。降圧回路の動作例を示す波形図。従来の降圧回路の構成を示すブロック回路図。

符号の説明

１：降圧回路、２：半導体装置、３：内部回路、１１：バイアス電圧発生回路、１２：参照電圧発生回路、１３：第１のオペアンプ、１４：第１の電流源、１５：第２のオペアンプ、１６：第２の電流源、１７：コントロール回路、１８，１９：バッファ回路、３５，３５´：第一電流源、３６，３６´：第二電流源、３７，３７´：スイッチ素子、４１：第１の差動増幅回路、４２：第２の差動増幅回路、４３：第１のドライブ回路、４４：第２のドライブ回路、４５：波形整形回路、５１：第一差動増幅器、５２：第二差動増幅器、６１：第三差動増幅器、６２：第四差動増幅器、１０５：位相補償回路、ＤＲＶ１：第１の駆動トランジスタ、ＤＲＶ２：第２の駆動トランジスタ、ＩＳ１：第一制御信号、ＩＳ２：第二制御信号、ＯＵＴ１：第一出力電圧、ＯＵＴ２：第二出力電圧、ＣＬＫ：クロック信号、ＱＰＣＢ：内部クロック信号、ＳＬＥＥＰ：活性信号、ＶＤＤ：外部電源電圧、Ｖｉｎｔ：内部電源電圧、Ｖｏｕｔ１：第一駆動電圧、Ｖｏｕｔ２：第二駆動電圧、ＶＮ：第一制御電圧、ＶＰ：第二制御電圧、Ｖｒｅｆ１〜Ｖｒｅｆ３：第一〜第三参照電圧。

Claims

外部電源電圧を所定の参照電圧に基づいて降圧した内部電源電圧を生成し、負荷回路に前記内部電源電圧を供給する降圧回路において、
前記内部電源電圧と前記参照電圧との電圧差を増幅して第一駆動電圧を発生する第１のオペアンプと、前記第一駆動電圧をゲートに受けて、該第一駆動電圧に応じた前記内部電源電圧を出力する第１の駆動トランジスタとを有してなる第１の負帰還回路と、
前記内部電源電圧と前記参照電圧との電圧差を増幅して第二駆動電圧を発生する第２のオペアンプと、前記第１の駆動トランジスタと直列に接続され、前記第二駆動電圧をゲートに受けて、前記第１の駆動トランジスタの出力ノードの電荷を放電させる第２の駆動トランジスタとを有してなる第２の負帰還回路と、
前記内部電源電圧と前記参照電圧との電圧差が所定の範囲を超えているとき、前記第１の負帰還回路と前記第２の負帰還回路とのうち少なくとも一つの応答速度を可変制御する制御信号を生成するコントロール回路と、
を備えることを特徴とする降圧回路。
前記コントロール回路は、前記負荷回路がアクティブ状態のとき、外部からのクロック信号に基づいて前記第１の負帰還回路の応答速度を可変制御する、
請求項１記載の降圧回路。
前記負帰還回路の応答速度は、前記第１のオペアンプに電流を供給する第１の電流源及び前記第２のオペアンプに電流を供給する第２の電流源のうち少なくとも１つの電流源の電流値を制御することにより可変制御される、
請求項１記載の降圧回路。
前記コントロール回路は、前記負荷回路がアクティブ状態であり且つ前記内部電源電圧と前記参照電圧との電圧差が前記所定の範囲内にある準スタンバイ状態を検出し、該準スタンバイ状態では前記第１のオペアンプに電流を供給する第１の電流源及び前記第２のオペアンプに電流を供給する第２の電流源の電流値を前記負荷回路がスタンバイ状態にあるときと同じ電流値に制御する、
請求項１記載の降圧回路。
前記コントロール回路は前記準スタンバイ状態を検出したときには、前記第２の電流源の電流値を増加させ、前記第１の電流源及び前記第２の電流源の電流値を緩やかに減少させる、
請求項３又は４記載の降圧回路。
前記第１の電流源及び前記第２の電流源のそれぞれは、弱反転領域で動作するトランジスタにより構成される第一電流源と、前記コントロール回路が出力する前記制御信号に基づいて制御される第二電流源と、を並列に接続して構成される、
請求項３乃至５のいずれか一項記載の降圧回路。
前記第１の駆動トランジスタは低閾値特性を有するＮＭＯＳトランジスタにより構成される、
請求項１乃至６のいずれか一項記載の降圧回路。
前記第１のオペアンプのカレントミラー回路を構成する一対のトランジスタの素子サイズを入力側と出力側とで異ならせた、
請求項１乃至７のいずれか一項記載の降圧回路。
前記参照電圧を発生する参照電圧発生回路をさらに備え、
前記コントロール回路は、
前記参照電圧と前記内部電源電圧との電圧差を増幅して第一出力電圧を発生する第１の差動増幅回路と、
前記参照電圧発生回路から供給される電流と前記内部電源電圧に応じて供給される電流との電流差に基づいた第二出力電圧を発生する第２の差動増幅回路と、
前記第１の電流源の電流値を可変制御する第一制御信号を前記第一出力電圧に基づいて発生する第１のドライブ回路と、
前記第２の電流源の電流値を可変制御する第二制御信号を前記第二出力電圧に基づいて発生する第２のドライブ回路とを備える、
請求項３乃至６のいずれか一項記載の降圧回路。