JP2023013178A - 定電圧回路 - Google Patents

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Abstract

【課題】高速応答及び低消費電力を実現できる定電圧回路を提供する。【解決手段】一実施形態の定電圧回路は、出力電圧ＶＯＵＴを分割した分割電圧ＶＦＢと、参照電圧ＶＲＥＦとの差分を増幅した第１電圧Ｖ１を出力する第１利得段１０と、一端が入力電圧端子Ｔ１に接続され、他端が出力電圧端子Ｔ３に接続され、ゲートに印加された第１電圧に基づいて、出力電圧を制御する第１トランジスタＰｐと、出力電圧を遅延させた第２電圧ＶＤＥＬ１を出力する第１回路３１を含み、第２電圧と、出力電圧に基づく第３電圧ＶＯＵＴ／ＶＯＵＴ’との電圧差に基づいて、第１信号ＭＳ１を制御する第２回路３０とを備える。第１信号が第１論理レベルの場合、第１動作モードが選択されて第１利得段に第１電流Ｉ１ａが流れ、第１信号が第２論理レベルの場合、第２動作モードが選択されて第１利得段に第２電流Ｉ１ａ＋Ｉ１ｂが流れる。【選択図】図１

Description

本発明の実施形態は、定電圧回路に関する。
定電圧回路の１つとして、リニアレギュレータが知られている。
特開２０１８－１２８８６８号公報 特開２０１２－４３２５９号公報 特開２０１０－２５６９９０号公報
高速応答及び低消費電力を実現できる定電圧回路を提供する。
実施形態に係る定電圧回路は、出力電圧を分割した分割電圧と、参照電圧との差分を増幅した第１電圧を出力する第１利得段と、一端が入力電圧端子に接続され、他端が出力電圧端子に接続され、ゲートに印加された第１電圧に基づいて、出力電圧を制御する第１トランジスタと、出力電圧を遅延させた第２電圧を出力する第１回路を含み、第２電圧と、出力電圧に基づく第３電圧との電圧差に基づいて、第１信号を制御する第２回路とを備える。第１信号が第１論理レベルの場合、第１動作モードが選択されて、第１利得段には、第１電流が流れ、第１信号が第２論理レベルの場合、第２動作モードが選択されて、第１利得段には、第１電流よりも大きい第２電流が流れる。
図１は、第１実施形態に係る定電圧回路の一例を示す回路図である。 図２は、第１実施形態に係る定電圧回路に含まれる第１電圧モニタ回路内の遅延回路の一例を示す回路図である。 図３は、第１実施形態に係る定電圧回路のモード選択動作を示すフローチャートである。 図４は、第１実施形態に係る定電圧回路の効果を説明する図である。 図５は、第１実施形態の変形例に係る定電圧回路の一例を示す回路図である。 図６は、第２実施形態に係る定電圧回路の一例を示す回路図である。 図７は、第２実施形態に係る定電圧回路のモード選択動作を示すフローチャートである。 図８は、第２実施形態に係る定電圧回路のモード選択動作を示すフローチャートである。 図９は、第２実施形態に係る定電圧回路の効果を説明する図である。 図１０は、第３実施形態に係る定電圧回路の一例を示す回路図である。 図１１は、第３実施形態の変形例に係る定電圧回路の一例を示す回路図である。 図１２は、第４実施形態に係る定電圧回路の一例を示す回路図である。 図１３は、第４実施形態に係る定電圧回路のモード選択動作を示すフローチャートである。 図１４は、第５実施形態に係る定電圧回路の一例を示す回路図である。 図１５は、第６実施形態に係る定電圧回路の一例を示す回路図である。
以下に実施形態が図面を参照して記述される。以下の記述において、略同一の機能及び構成を有する構成要素は同一符号を付され、繰り返しの説明は省略される場合がある。また、ある実施形態についての記述は全て、明示的に又は自明的に排除されない限り、別の実施形態の記述としても当てはまる。
各機能ブロックは、以下の例のように区別されていなくてもよい。例えば、一部の機能が例示の機能ブロックとは別の機能ブロックによって実行されてもよい。さらに、例示の機能ブロックがさらに細かい機能サブブロックに分割されていてもよい。どの機能ブロックによって特定されるかによって実施形態は限定されない。
本明細書及び特許請求の範囲において、ある第１要素が別の第２要素に「接続されている」とは、第１要素が直接的又は常時あるいは選択的に導電性となる要素を介して第２要素に接続されていることを含む。
１．第１実施形態
第１実施形態に係る定電圧回路について説明する。本実施形態では、定電圧回路としてリニアレギュレータを例に挙げて説明する。
本実施形態の定電圧回路は、動作モードとして、低消費電流モードと高速応答モードとを有する。低消費電流モードは、例えば、負荷がないときに、消費電流を抑制する際に選択される。高速応答モードは、例えば、負荷が発生し出力電圧が変動したときに、定電圧回路を高速に動作させる際に選択される。
１．１ 構成
１．１．１ 定電圧回路の回路構成
本実施形態に係る定電圧回路の回路構成について、図１を用いて説明する。図１は、本実施形態に係る定電圧回路の一例を示す回路図である。なお、以下の説明では、トランジスタのソース及びドレインを限定しない場合、トランジスタのソースまたはドレインのいずれか一方を「トランジスタの一端」と表記し、トランジスタのソースまたはドレインのいずれか他方を「トランジスタの他端」と表記する。
定電圧回路１は、入力電圧端子Ｔ１、基準電圧端子Ｔ２、出力電圧端子Ｔ３、第１利得段１０、出力段２０、第１電圧モニタ回路３０、並びに抵抗素子ＲＦ及びＲＳを含む。
定電圧回路１は、第１利得段１０及び出力段２０を有する増幅器として機能する。
入力電圧端子Ｔ１には、ノードＮＤ１（以下、「電源電圧配線」とも表記する）が接続され、外部から入力電圧ＶＩＮが印加される。
基準電圧端子Ｔ２には、ノードＮＤ２（以下、「接地電圧配線」とも表記する）が接続される。基準電圧端子Ｔ２は、例えば、接地されていてもよいし、接地電圧（ＶＳＳ）が印加されていてもよい。
出力電圧端子Ｔ３にはノードＮＤ６が接続される。出力電圧端子Ｔ３から出力電圧ＶＯＵＴが出力される。例えば、定電圧回路１を使用する際には、出力電圧端子Ｔ３と定電圧回路１の外部に接続された負荷（Ｌｏａｄ）との間に、容量素子ＣＯＵＴが接続される。容量素子ＣＯＵＴは、出力コンデンサとして機能する。容量素子ＣＯＵＴは、例えば、出力電圧端子Ｔ３に接続された負荷（Ｌｏａｄ）の変動、定電圧回路１と負荷との間に生じる寄生インダクタンス等の影響による出力電圧ＶＯＵＴの揺らぎ、発振等を抑制する。例えば、容量素子ＣＯＵＴの一方の電極は、出力電圧端子Ｔ３に接続され、他方の電極は、接地される（接地電圧配線に接続される）。
抵抗素子ＲＦ及びＲＳは、出力電圧ＶＯＵＴの分圧回路として機能する。抵抗素子ＲＦの一端は、ノードＮＤ６に接続され、他端はノードＮＤ７に接続される。抵抗素子ＲＳの一端は、ノードＮＤ７に接続され、他端は接地される（接地電圧配線に接続される）。ノードＮＤ７に印加される電圧をフィードバック電圧ＶＦＢとし、抵抗素子ＲＦの抵抗値をｒＦとし、抵抗素子ＲＳの抵抗値をｒＳとする。すると、出力電圧ＶＯＵＴと電圧ＶＦＢとは、ＶＯＵＴ＝ＶＦＢ×（１＋ｒＦ／ｒＳ）の関係にある。すなわち、電圧ＶＦＢは、出力電圧ＶＯＵＴを分割した分割電圧である。
第１利得段１０は、差動増幅回路である。第１利得段１０は、参照電圧ＶＲＥＦと電圧ＶＦＢとを比較し、その差分に応じた（増幅した）電圧を出力段２０に出力する。第１利得段１０は、ｐチャネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）（以下、「ＰＭＯＳトランジスタ」とも表記する）Ｐ１及びＰ２、ｎチャネルＭＯＳＦＥＴ（以下、「ＮＭＯＳトランジスタ」とも表記する）Ｎ１及びＮ２、電流源１１及び１２、並びにスイッチ回路ＳＷ１を含む。
ＰＭＯＳトランジスタＰ１の一端は、ノードＮＤ１に接続され、他端及びゲートは、ノードＮＤ３に接続される。
ＰＭＯＳトランジスタＰ２の一端は、ノードＮＤ１に接続され、他端はノードＮＤ４に接続され、ゲートはノードＮＤ３に接続される。すなわち、ＰＭＯＳトランジスタＰ１とＰ２とは、カレントミラーを構成している。
ＮＭＯＳトランジスタＮ１の一端は、ノードＮＤ３に接続され、他端はノードＮＤ５に接続される。ＮＭＯＳトランジスタＮ１のゲートには、電圧ＶＦＢが印加される。
ＮＭＯＳトランジスタＮ２の一端は、ノードＮＤ４に接続され、他端はノードＮＤ５に接続される。ＮＭＯＳトランジスタＮ２のゲートには、参照電圧ＶＲＥＦが印加される。参照電圧ＶＲＥＦは、温度または入力電圧ＶＩＮに依存しない、一定の基準電圧である。
電流源１１の一端は、ノードＮＤ５に接続され、他端はノードＮＤ２に接続される。電流源１１からノードＮＤ２に電流Ｉ１ａが流れる。
スイッチ回路ＳＷ１の一端は、ノードＮＤ５に接続され、他端は電流源１２の一端に接続される。スイッチ回路ＳＷ１は、第１電圧モニタ回路３０から受信するモード信号ＭＳ１に基づいて、動作する。例えば、モード信号ＭＳ１は、高速応答モードの場合に、“Ｈ”レベルとされ、低消費電流モードの場合に、“Ｌ”レベルとされる。例えば、スイッチ回路ＳＷ１は、モード信号ＭＳ１が“Ｈ”レベルの場合、オン状態（接続状態）とされ、モード信号ＭＳ１が“Ｌ”レベルの場合、オフ状態（非接続状態）とされる。
電流源１２の他端は、ノードＮＤ２に接続される。電流源１２からノードＮＤ２に電流Ｉ１ｂが流れる。例えば、電流Ｉ１ｂは、電流Ｉ１ａよりも大きい電流である。例えば、動作電流Ｉ１ｂは、動作電流Ｉ１ａの１００倍であってもよい。低消費電流モードの場合、第１利得段１０（差動増幅回路）には動作電流Ｉ１ａが流れ、高速応答モードの場合、第１利得段１０には動作電流（Ｉ１ａ＋Ｉ１ｂ）が流れる。動作電流Ｉ１ａよりも動作電流（Ｉ１ａ＋Ｉ１ｂ）の方が大きい。このため、低消費電流モードよりも高速応答モードの方が、次段の出力段２０を高速に駆動させることができる。
出力段２０は、定電圧回路１の出力電圧ＶＯＵＴを制御する。出力段２０は、ＰＭＯＳトランジスタＰｐを含む。
ＰＭＯＳトランジスタＰｐの一端は、ノードＮＤ１に接続され、他端はノードＮＤ６に接続される。ＰＭＯＳトランジスタＰｐのゲートには、ノードＮＤ４が接続される。換言すると、ＰＭＯＳトランジスタＰｐのゲートには、第１利得段１０の出力電圧Ｖ１が印加される。ＰＭＯＳトランジスタＰｐは、定電圧回路１の出力ドライバとして機能する。出力電圧ＶＯＵＴを一定にするために、出力電圧ＶＯＵＴの変動に応じてＰＭＯＳトランジスタＰｐのゲート電圧が変動し、ＰＭＯＳトランジスタＰｐのオン抵抗が調整される。
例えば、参照電圧ＶＲＥＦと電圧ＶＦＢとの電圧差が無い場合、すなわち、ＶＦＢ＝ＶＲＥＦの場合、出力電圧ＶＯＵＴは、ＶＯＵＴ＝ＶＲＥＦ×（１＋ｒＦ／ｒＳ）となる。出力電圧ＶＯＵＴを表す式には、入力電圧ＶＩＮまたは負荷に流れる負荷電流の項が含まれていない。従って、出力電圧ＶＯＵＴは、入力電圧ＶＩＮ及び負荷が変動しても、一定電圧を維持できる。
第１電圧モニタ回路３０は、遅延回路３１及び比較器３２を含む。
遅延回路３１は、出力電圧端子Ｔ３、及び比較器３２の非反転入力端子に接続される。遅延回路３１には、出力電圧端子Ｔ３から出力電圧ＶＯＵＴが印加される。遅延回路３１は、出力電圧ＶＯＵＴの出力タイミングを遅延させ、遅延させた出力タイミングで出力電圧ＶＯＵＴを電圧ＶＤＥＬ１として比較器３２の非反転入力端子に出力する。遅延回路３１の構成の詳細については、後述する。
比較器３２の反転入力端子は、出力電圧端子Ｔ３に接続される。比較器３２の反転入力端子には、出力電圧端子Ｔ３から出力電圧ＶＯＵＴが印加される。比較器３２の非反転入力端子には、遅延回路３１から電圧ＶＤＥＬ１が印加される。比較器３２の出力端子からモード信号ＭＳ１が出力される。例えば、電圧ＶＯＵＴが低下した場合、電圧ＶＤＥＬ１は、遅延回路３１により電圧ＶＯＵＴよりもタイミングが遅れて低下する。このため、電圧ＶＯＵＴと電圧ＶＤＥＬ１との間に電位差が生じる。電圧ＶＯＵＴが電圧ＶＤＥＬ１未満である期間、すなわち、高速応答モードを選択する期間、比較器３２は、“Ｈ”レベルのモード信号ＭＳ１を出力する。他方で、電圧ＶＯＵＴが電圧ＶＤＥＬ１以上である期間、すなわち、低消費電流モードを選択する期間、比較器３２は、“Ｌ”レベルのモード信号ＭＳ１を出力する。
なお、遅延回路３１及び比較器３２に用いられるトランジスタは、ＰＭＯＳトランジスタＰｐと比べて素子のサイズが小さいため、寄生容量による動作遅延は比較的少ない。
１．１．２ 遅延回路３１の構成
遅延回路３１の回路構成について、図２を用いて説明する。図２は、本実施形態に係る定電圧回路１に含まれる第１電圧モニタ回路３０内の遅延回路３１の一例を示す回路図である。
遅延回路３１は、ＮＭＯＳトランジスタＮＺ、容量素子ＣＺ、及びスイッチ回路ＳＷＺを含む。
ＮＭＯＳトランジスタＮＺの一端は、ノードＮＤ６に接続され、他端及びゲートは、比較器３２の非反転入力端子に接続される。ＮＭＯＳトランジスタＮＺは、例えばディプレッション型ＭＯＳＦＥＴで構成され、比較的高い抵抗成分（インピーダンス）を持つ。なお、ＮＭＯＳトランジスタＮＺの代わりに、比較的高い抵抗成分を持つ抵抗素子が設けられてもよい。
容量素子ＣＺの一端は、比較器３２の非反転入力端子に接続され、他端は接地される（接地電圧配線に接続される）。
スイッチ回路ＳＷＺは、ＮＭＯＳトランジスタＮＳＷ、及びＰＭＯＳトランジスタＰＳＷを含む。
ＮＭＯＳトランジスタＮＳＷの一端は、ノードＮＤ６に接続され、他端は比較器３２の非反転入力端子に接続される。ＮＭＯＳトランジスタＮＳＷのゲートには、電圧ＶＲＳＴが印加される。
ＰＭＯＳトランジスタＰＳＷの一端は、ノードＮＤ６に接続され、他端は比較器３２の非反転入力端子に接続される。ＰＭＯＳトランジスタＰＳＷのゲートには、電圧／ＶＲＳＴが印加される。電圧／ＶＲＳＴは、電圧ＶＲＳＴの論理レベルを反転させた電圧である。
遅延回路３１は、一定期間（例えば数十マイクロ秒）前の出力電圧端子Ｔ３の出力電圧ＶＯＵＴを保持する。これは、出力電圧ＶＯＵＴが変動すると、ＮＭＯＳトランジスタＮＺを通して電流が流れるが、容量素子ＣＺにためられている電荷の放電及び容量素子ＣＺの充電に時間がかかるため、遅延回路３１が保持する電圧ＶＯＵＴは、遅れて変動する（更新される）からである。このため、遅延回路３１は、出力電圧端子Ｔ３から印加された電圧ＶＯＵＴの出力タイミングを遅延させることができる。すなわち、遅延回路３１は、一定期間前の電圧ＶＯＵＴを出力することができる。
スイッチ回路ＳＷＺは、ノードＮＤ６と比較器３２の非反転入力端子とを接続可能とする。電圧ＶＲＳＴを“Ｈ”レベルにしてスイッチ回路ＳＷＺをオンさせると、ノードＮＤ６と比較器３２の非反転入力端子との間の電位差がなくなるため、比較器３２は、“Ｌ”レベルのモード信号ＭＳ１を出力する。比較器３２が頻繁にスイッチ回路ＳＷ１のオンオフの切り替えを行うと、定電圧回路１の動作の安定性を損なう可能性がある。このため、例えば、出力電圧端子Ｔ３に負荷があり、もはや無負荷ではない場合には、スイッチ回路ＳＷＺをオンさせてもよい。なお、スイッチ回路ＳＷＺは、遅延回路３１から廃されていてもよい。
１．２ モード選択動作
本実施形態に係る定電圧回路１のモード選択動作について、図３を用いて説明する。図３は、本実施形態に係る定電圧回路１のモード選択動作を示すフローチャートである。以下では、定電圧回路１が低消費電流モードから高速応答モードに移行した後、高速応答モードから低消費電流モードに移行する場合を例に挙げて説明する。
定電圧回路１は、低消費電流モードを実行する（Ｓ１０）。Ｓ１０の実行時、第１電圧モニタ回路３０は、モード信号ＭＳ１を“Ｌ”レベルとする。スイッチ回路ＳＷ１は、“Ｌ”レベルのモード信号ＭＳ１に基づいてオフ状態とされる。
第１電圧モニタ回路３０は、出力電圧ＶＯＵＴが電圧ＶＤＥＬ１以上である場合（Ｓ１１＿Ｎｏ）、モード信号ＭＳ１を“Ｌ”レベルに維持する。すなわち、定電圧回路１は、低消費電流モードを維持する。
他方で、第１電圧モニタ回路３０は、出力電圧ＶＯＵＴが電圧ＶＤＥＬ１未満である場合（Ｓ１１＿Ｙｅｓ）、モード信号ＭＳ１を“Ｈ”レベルとする（Ｓ１２）。換言すると、比較器３２において、反転入力端子の電圧ＶＯＵＴが、非反転入力端子の電圧ＶＤＥＬ１未満である期間、比較器３２は、“Ｈ”レベルの電圧を出力する。
スイッチ回路ＳＷ１は、“Ｈ”レベルのモード信号ＭＳ１を受信すると、オン状態とされる（Ｓ１３）。この結果、定電圧回路１は、高速応答モードを実行する（Ｓ１４）。
第１電圧モニタ回路３０は、出力電圧ＶＯＵＴが電圧ＶＤＥＬ１未満である場合（Ｓ１５＿Ｙｅｓ）、モード信号ＭＳ１を“Ｈ”レベルに維持する。すなわち、定電圧回路１は、高速応答モードを維持する。
他方で、第１電圧モニタ回路３０は、出力電圧ＶＯＵＴが電圧ＶＤＥＬ１以上である場合（Ｓ１５＿Ｎｏ）、モード信号ＭＳ１を“Ｌ”レベルとする（Ｓ１６）。換言すると、比較器３２において、反転入力端子の電圧ＶＯＵＴが、非反転入力端子の電圧ＶＤＥＬ１以上である期間、比較器３２は、“Ｌ”レベルの電圧を出力する。
スイッチ回路ＳＷ１は、“Ｌ”レベルのモード信号ＭＳ１を受信すると、オフ状態とされる（Ｓ１７）。この結果、定電圧回路１は、低消費電流モードを実行する（Ｓ１８）。
１．３ 効果
本実施形態に係る構成であれば、定電圧回路の高速応答及び低消費電力を実現できる。以下、本効果につき、図４を用いて説明する。図４は、本実施形態に係る定電圧回路１の効果を説明する図である。
図４は、本実施形態に係る定電圧回路１の出力電圧の変動を実線で示し、比較例の定電圧回路の出力電圧の変動を点線で示している。また、図４は、本実施形態に係る定電圧回路１における、第１電圧モニタ回路３０が出力するモード信号ＭＳ１、及びモード信号ＭＳ１に基づいて定電流の加算を制御するスイッチ回路ＳＷ１の動作を示している。図４の縦軸は、出力電圧端子Ｔ３の出力電圧ＶＯＵＴ［Ｖ］である。横軸は、時間［μｓ］である。なお、定電圧回路は、３Ｖを出力するように設計されている、すなわち、定電圧回路の定常状態の出力電圧は３Ｖであるとする。また、０μｓ～１００μｓまでの間負荷はなく、１００μｓのときに負荷が接続されたとする。
まず、比較例の定電圧回路について説明する。比較例の定電圧回路は、本実施形態に係る定電圧回路１から、第１利得段１０の電流源１２及びスイッチ回路ＳＷ１、並びに第１電圧モニタ回路３０が廃された回路である。すなわち、比較例の定電圧回路は、低消費電流モードで常時動作する場合を示している。
図４に示すように、比較例の定電圧回路の場合、負荷が接続された１００μｓ以降、出力電圧は３Ｖから約０．５Ｖ低下している。１７０μｓ以降、出力電圧は徐々に上昇しているが、３００μｓでも、出力電圧は３Ｖに戻っていない。比較例の定電圧回路は、第１利得段１０に動作電流Ｉ１ａが流れるため、高速応答ができない。このため、出力電圧ＶＯＵＴが低下した場合、比較例の定電圧回路は、設定電圧の３Ｖに復帰するまでの期間が比較的長くなる。
これに対し、本実施形態に係る定電圧回路１の場合、１００μｓで出力電圧ＶＯＵＴが低下すると、第１電圧モニタ回路３０は、１０５μｓでモード信号ＭＳ１を“Ｈ”レベルにする。これにより、スイッチ回路ＳＷ１はオン状態とされ、第１利得段１０には電流（Ｉ１ａ＋Ｉ１ｂ）が流れる。すなわち、定電圧回路１は、高速応答モードに移行する。これにより、出力電圧ＶＯＵＴが低下した場合、設定電圧の３Ｖに復帰するまでの期間を、比較例の定電圧回路よりも短くできる。第１電圧モニタ回路３０は、遅延回路３１による遅延期間が５μｓである場合、１１０μｓでモード信号ＭＳ１を“Ｌ”レベルに戻す。これにより、スイッチ回路ＳＷ１はオフ状態とされ、第１利得段１０には電流Ｉ１ａが流れる。すなわち、定電圧回路１は、低消費電流モードに移行する。
このように、本実施形態に係る定電圧回路１は、出力電圧ＶＯＵＴが低下すると、動作モードを低消費電流モードから高速応答モードに切り替えることができる。このため、高速応答を実現できる。
また、本実施形態に係る定電圧回路１は、例えば、負荷がない期間、低消費電流モードで動作する。このため、低消費電力を実現できる。
さらに、本実施形態に係る定電圧回路１は、出力電圧ＶＯＵＴと一定期間前の電圧ＶＯＵＴとを比較するため、動作モードを切り替えるための閾値電圧を比較的高精度で生成する回路を設けなくてよい。
１．４ 変形例
第１実施形態の変形例に係る定電圧回路１について説明する。本変形例に係る定電圧回路１は、第１電圧モニタ回路３０がオフセット回路３３を含む点で第１実施形態と異なる。なお、モード選択動作を示すフローチャートは、第１実施形態の図３と同様である。以下では、第１実施形態と異なる点を中心に説明する。
１．４．１ 定電圧回路１の回路構成
本変形例に係る定電圧回路１の回路構成について、図５を用いて説明する。図５は、本変形例に係る定電圧回路１の一例を示す回路図である。
定電圧回路１内の第１電圧モニタ回路３０は、オフセット回路３３をさらに含む。
オフセット回路３３は、正の電圧源３４を含む。オフセット回路３３は、出力電圧端子Ｔ３、及び比較器３２の反転入力端子に接続される。オフセット回路３３には、出力電圧端子Ｔ３から出力電圧ＶＯＵＴが印加される。オフセット回路３３は、出力電圧ＶＯＵＴに正の電圧源３４の電圧ＶＯＳＴを加算した電圧を電圧ＶＯＵＴ’として比較器３２の反転入力端子に出力する。なお、オフセット回路３３は、比較器３２の中に設けられてもよい。
比較器３２の反転入力端子には、オフセット回路３３から電圧ＶＯＵＴ’が印加される。例えば、電圧ＶＯＵＴ’が電圧ＶＤＥＬ１未満である期間、すなわち、高速応答モードを選択する期間、比較器３２は、“Ｈ”レベルのモード信号ＭＳ１を出力する。換言すると、電圧ＶＯＵＴと電圧ＶＤＥＬ１との差分が電圧源３４の電圧ＶＯＳＴよりも大きい期間、比較器３２は、“Ｈ”レベルのモード信号ＭＳ１を出力する。他方で、電圧ＶＯＵＴ’が電圧ＶＤＥＬ１以上である期間、すなわち、低消費電流モードを選択する期間、比較器３２は、“Ｌ”レベルのモード信号ＭＳ１を出力する。換言すると、電圧ＶＯＵＴと電圧ＶＤＥＬ１との差分が電圧源３４の電圧ＶＯＳＴ以下である期間、比較器３２は、“Ｌ”レベルのモード信号ＭＳ１を出力する。
定電圧回路１の他の構成は、第１実施形態の図１と同様である。
１．４．２ 効果
本変形例に係る構成によれば、第１実施形態と同様の効果を奏する。
また、比較器３２が負のオフセットを持つ場合、比較器３２が持つ負のオフセットによって比較器３２の反転入力端子の電圧が下がり、出力電圧ＶＯＵＴに変動がない場合に比較器３２が誤った比較結果を出力する可能性がある。本変形例に係る定電圧回路１は、第１電圧モニタ回路３０内にオフセット回路３３を含む。オフセット回路３３は、正の電圧源３４を含む。このため、比較器３２の反転入力端子の電圧は、出力電圧端子Ｔ３から印加された出力電圧ＶＯＵＴに正の電圧源３４の電圧ＶＯＳＴを加算した電圧となる。よって、定電圧回路１は、出力電圧ＶＯＵＴと電圧ＶＤＥＬ１との差分が電圧源３４の電圧ＶＯＳＴ以下である場合に、低消費電力を維持できる。
２．第２実施形態
第２実施形態に係る定電圧回路１について説明する。本実施形態に係る定電圧回路１は、電流モニタ回路４０を含む点で第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
２．１ 定電圧回路１の回路構成
本実施形態に係る定電圧回路１の回路構成について、図６を用いて説明する。図６は、本実施形態に係る定電圧回路１の一例を示す回路図である。
定電圧回路１は、電流モニタ回路４０をさらに含む。
電流モニタ回路４０は、出力電圧端子Ｔ３に流れる出力電流に加えて抵抗素子ＲＦ及びＲＳに流れる電流、すなわち、ＰＭＯＳトランジスタＰｐに流れる電流をモニタする。電流モニタ回路４０は、ＰＭＯＳトランジスタＰＭ及び比較器４１を含む。
ＰＭＯＳトランジスタＰＭの一端は、ノードＮＤ１に接続され、他端はノードＮＤ８に接続される。ＰＭＯＳトランジスタＰＭのゲートには、ノードＮＤ４が接続される。換言すると、ＰＭＯＳトランジスタＰＭのゲートには、ＰＭＯＳトランジスタＰｐと同様に、第１利得段１０の出力電圧Ｖ１が印加される。例えば、定電圧回路１の出力電流（負荷電流）の変動により、電圧Ｖ１が変動した場合、ＰＭＯＳトランジスタＰＭを介してノードＮＤ８に流れる電流（ＰＭＯＳトランジスタＰｐに流れる電流に対応する電流。以下、「電流Ｉｎｄ８」と表記する）が変動する。
比較器４１の反転入力端子には、閾値電流Ｉｔｈが供給される。閾値電流Ｉｔｈは、ノードＮＤ８に流れる電流Ｉｎｄ８の判定に用いられる電流である。比較器４１の非反転入力端子は、ノードＮＤ８に接続される。比較器４１の非反転入力端子には、ノードＮＤ８に流れる電流Ｉｎｄ８が供給される。比較器４１の出力端子からモード信号ＭＳ２が出力される。例えば、電流Ｉｎｄ８が閾値電流Ｉｔｈよりも大きい期間、比較器４１は、“Ｈ”レベルのモード信号ＭＳ２を出力する。他方で、電流Ｉｎｄ８が閾値電流Ｉｔｈ以下である期間、比較器４１は、“Ｌ”レベルのモード信号ＭＳ２を出力する。
スイッチ回路ＳＷ１は、第１電圧モニタ回路３０から受信するモード信号ＭＳ１と、電流モニタ回路４０から受信するモード信号ＭＳ２とに基づいて、動作する。例えば、スイッチ回路ＳＷ１は、モード信号ＭＳ１及びＭＳ２の少なくとも一方が“Ｈ”レベルの場合、オン状態とされる。これにより、高速応答モードが選択される。また、スイッチ回路ＳＷ１は、モード信号ＭＳ１及びＭＳ２の両方が“Ｌ”レベルの場合、オフ状態とされる。これにより、低消費電流モードが選択される。すなわち、スイッチ回路ＳＷ１は、モード信号ＭＳ１とモード信号ＭＳ２とのＯＲ演算の結果に基づいて、オン状態またはオフ状態とされる。
定電圧回路１の他の構成は、第１実施形態の図１と同様である。
なお、例えば、出力電圧ＶＯＵＴが低下しているときと、負荷電流が上昇しているときとで、加算される電流Ｉ１ｂの値を変えてもよい。
２．２ モード選択動作
本実施形態に係る定電圧回路１のモード選択動作について、図７及び図８を用いて説明する。図７及び図８は、本実施形態に係る定電圧回路１のモード選択動作を示すフローチャートである。第１実施形態の図３のＳ１０～Ｓ１８の動作に、Ｓ２０～Ｓ２５の動作が追加されている。Ｓ１０～Ｓ１８の動作は、第１実施形態の図３と同様である。以下では、Ｓ２０～Ｓ２５の動作を中心に説明する。
Ｓ１０～Ｓ１２の実行後、モード信号ＭＳ２は、“Ｌ”レベルになっている。
電流モニタ回路４０は、電流Ｉｎｄ８が閾値電流Ｉｔｈ以下である場合（Ｓ２０＿Ｎｏ）、モード信号ＭＳ２を“Ｌ”レベルに維持する。
他方で、電流モニタ回路４０は、電流Ｉｎｄ８が閾値電流Ｉｔｈよりも大きい場合（Ｓ２０＿Ｙｅｓ）、モード信号ＭＳ２を“Ｈ”レベルとする（Ｓ２１）。換言すると、比較器４１において、非反転入力端子の電流Ｉｎｄ８が、反転入力端子の閾値電流Ｉｔｈよりも大きい期間、比較器４１は、“Ｈ”レベルの電流を出力する。
スイッチ回路ＳＷ１は、モード信号ＭＳ１及びＭＳ２の両方が“Ｌ”レベルである場合（Ｓ２２＿Ｎｏ）、オフ状態が維持される。他方で、スイッチ回路ＳＷ１は、モード信号ＭＳ１及びＭＳ２の少なくとも一方が“Ｈ”レベルである場合（Ｓ２２＿Ｙｅｓ）、オン状態とされる（Ｓ１３）。
Ｓ１３～Ｓ１６の実行後、モード信号ＭＳ２は、“Ｈ”レベルになっている。
電流モニタ回路４０は、電流Ｉｎｄ８が閾値電流Ｉｔｈよりも大きい場合（Ｓ２３＿Ｙｅｓ）、モード信号ＭＳ２を“Ｈ”レベルに維持する。
他方で、電流モニタ回路４０は、電流Ｉｎｄ８が閾値電流Ｉｔｈ以下である場合（Ｓ２３＿Ｎｏ）、モード信号ＭＳ２を“Ｌ”レベルとする（Ｓ２４）。換言すると、比較器４１において、非反転入力端子の電流Ｉｎｄ８が、反転入力端子の閾値電流Ｉｔｈ以下である期間、比較器４１は、“Ｌ”レベルの電流を出力する。
スイッチ回路ＳＷ１は、モード信号ＭＳ１及びＭＳ２の少なくとも一方が“Ｈ”レベルである場合（Ｓ２５＿Ｎｏ）、オン状態が維持される。他方で、スイッチ回路ＳＷ１は、モード信号ＭＳ１及びＭＳ２の両方が“Ｌ”レベルである場合（Ｓ２５＿Ｙｅｓ）、オフ状態とされる（Ｓ１７）。
２．３ 効果
本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。
また、本実施形態に係る構成であれば、出力電圧の変動の有無に関係なく、負荷電流が上昇しているときには高速応答モードを選択できる。以下、本効果につき、図９を用いて説明する。図９は、本実施形態に係る定電圧回路１の効果を説明する図である。図９では、モード信号ＭＳ２、及びスイッチ回路ＳＷ１の動作が第１実施形態の図４と異なる。
図９に示すように、本実施形態に係る定電圧回路１の場合、１００μｓで出力電圧ＶＯＵＴが低下し、負荷電流が例えば０ｍＡから１０ｍＡに上昇すると、１０５μｓで、第１電圧モニタ回路３０は、モード信号ＭＳ１を“Ｈ”レベルにし、電流モニタ回路４０は、モード信号ＭＳ２を“Ｈ”レベルにする。これにより、スイッチ回路ＳＷ１はオン状態とされ、定電圧回路１は、高速応答モードに移行する。１１０μｓで、第１電圧モニタ回路３０は、モード信号ＭＳ１を“Ｌ”レベルに戻すが、負荷電流は上昇したままであるため、電流モニタ回路４０は、モード信号ＭＳ２を“Ｈ”レベルに維持する。これにより、スイッチ回路ＳＷ１はオン状態が維持され、定電圧回路１は、高速応答モードを維持する。
このように、本実施形態に係る定電圧回路１は、出力電圧ＶＯＵＴの変動の有無に関係なく、負荷電流が上昇しているときには高速応答モードを選択できる。もちろん、本実施形態は、第１実施形態の変形例に適用することもできる。
３．第３実施形態
第３実施形態に係る定電圧回路１について説明する。本実施形態に係る定電圧回路１は、第２利得段５０を含む点で第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
３．１ 定電圧回路１の回路構成
本実施形態に係る定電圧回路１の回路構成について、図１０を用いて説明する。図１０は、本実施形態に係る定電圧回路１の一例を示す回路図である。
定電圧回路１は、第２利得段５０をさらに含む。
定電圧回路１は、第１利得段１０、第２利得段５０、及び出力段２０を有する増幅器として機能する。
第２利得段５０は、第１利得段１０の出力電圧Ｖ１を増幅して、出力段２０に出力する。第２利得段５０は、ＰＭＯＳトランジスタＰ３、電流源５１及び５２、並びにスイッチ回路ＳＷ２を含む。
ＰＭＯＳトランジスタＰ３の一端は、ノードＮＤ１に接続され、他端はノードＮＤ９に接続される。ＰＭＯＳトランジスタＰ３のゲートには、ノードＮＤ４が接続される。換言すると、ＰＭＯＳトランジスタＰ３のゲートには、第１利得段１０の出力電圧Ｖ１が印加される。
電流源５１の一端は、ノードＮＤ９に接続され、他端はノードＮＤ２に接続される。電流源５１からノードＮＤ２に電流Ｉ２ａが流れる。
スイッチ回路ＳＷ２の一端は、ノードＮＤ９に接続され、他端は電流源５２の一端に接続される。スイッチ回路ＳＷ２は、第１電圧モニタ回路３０から受信するモード信号ＭＳ１に基づいて、動作する。例えば、スイッチ回路ＳＷ２は、モード信号ＭＳ１が“Ｈ”レベルの場合、オン状態とされ、モード信号ＭＳ１が“Ｌ”レベルの場合、オフ状態とされる。
電流源５２の他端は、ノードＮＤ２に接続される。電流源５２からノードＮＤ２に電流Ｉ２ｂが流れる。例えば、電流Ｉ２ｂは、電流Ｉ２ａよりも大きい電流である。低消費電流モードの場合、第２利得段５０には動作電流Ｉ２ａが流れ、高速応答モードの場合、第２利得段５０には動作電流（Ｉ２ａ＋Ｉ２ｂ）が流れる。動作電流Ｉ２ａよりも動作電流（Ｉ２ａ＋Ｉ２ｂ）の方が大きい。このため、低消費電流モードよりも高速応答モードの方が、次段の出力段２０を高速に駆動させることができる。
定電圧回路１の他の構成は、第１実施形態の図１と同様である。
３．２ モード選択動作
本実施形態に係る定電圧回路１のモード選択動作について説明する。本実施形態に係る定電圧回路１のモード選択動作を示すフローチャートは、スイッチ回路ＳＷ２の動作が追加された点で第１実施形態の図３と異なる。以下では、図３を用いて定電圧回路１のモード選択動作について説明する。
図３のＳ１３において、スイッチ回路ＳＷ１及びＳＷ２は、“Ｈ”レベルのモード信号ＭＳ１を受信すると、オン状態とされる。
図３のＳ１７において、スイッチ回路ＳＷ１及びＳＷ２は、“Ｌ”レベルのモード信号ＭＳ１を受信すると、オフ状態とされる。
モード選択動作における他の動作は、第１実施形態の図３と同様である。
３．３ 効果
本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。もちろん、本実施形態は、第１実施形態の変形例に適用することもできる。
３．４ 変形例
第３実施形態の変形例に係る定電圧回路１について説明する。本変形例に係る定電圧回路１は、電流モニタ回路４０を含む点で第３実施形態と異なる。以下では、第３実施形態と異なる点を中心に説明する。
３．４．１ 定電圧回路１の回路構成
本変形例に係る定電圧回路１の回路構成について、図１１を用いて説明する。図１１は、本変形例に係る定電圧回路１の一例を示す回路図である。
定電圧回路１は、電流モニタ回路４０をさらに含む。
電流モニタ回路４０は、ＰＭＯＳトランジスタＰＭの接続が第２実施形態の図６と異なる。図１１の例では、ＰＭＯＳトランジスタＰＭの一端は、ノードＮＤ１に接続され、他端はノードＮＤ８に接続される。ＰＭＯＳトランジスタＰＭのゲートには、ノードＮＤ９が接続される。換言すると、ＰＭＯＳトランジスタＰＭのゲートには、ＰＭＯＳトランジスタＰｐと同様に、第２利得段５０の出力電圧Ｖ２が印加される。電流モニタ回路４０の他の構成は、第２実施形態の図６と同様である。
定電圧回路１の他の構成は、第３実施形態の図１０と同様である。
３．４．２ モード選択動作
本変形例に係る定電圧回路１のモード選択動作について説明する。本変形例に係る定電圧回路１のモード選択動作を示すフローチャートは、スイッチ回路ＳＷ２の動作が追加された点で第２実施形態の図７及び図８と異なる。以下では、図７及び図８を用いて定電圧回路１のモード選択動作について説明する。
図７のＳ１３において、スイッチ回路ＳＷ１及びＳＷ２は、モード信号ＭＳ１及びＭＳ２に基づいて、オン状態とされる。
図８のＳ１７において、スイッチ回路ＳＷ１及びＳＷ２は、モード信号ＭＳ１及びＭＳ２に基づいて、オフ状態とされる。
モード選択動作における他の動作は、第２実施形態の図７及び図８と同様である。
３．４．３ 効果
本変形例に係る構成によれば、第２及び第３実施形態と同様の効果を奏する。もちろん、本変形例は、第１実施形態の変形例に適用することもできる。
４．第４実施形態
第４実施形態に係る定電圧回路１について説明する。本実施形態に係る定電圧回路１は、第２電圧モニタ回路６０を含む点で第１実施形態と異なる。以下では、第１実施形態と異なる点を中心に説明する。
４．１ 定電圧回路１の回路構成
本実施形態に係る定電圧回路１の回路構成について、図１２を用いて説明する。図１２は、本実施形態に係る定電圧回路１の一例を示す回路図である。
定電圧回路１は、第２電圧モニタ回路６０をさらに含む。
第２電圧モニタ回路６０は、遅延回路６１及び比較器６２を含む。
遅延回路６１は、出力電圧端子Ｔ３、及び比較器６２の反転入力端子に接続される。遅延回路６１には、出力電圧端子Ｔ３から出力電圧ＶＯＵＴが印加される。遅延回路６１は、出力電圧ＶＯＵＴの出力タイミングを遅延させ、遅延させた出力タイミングで出力電圧ＶＯＵＴを電圧ＶＤＥＬ２として比較器６２の反転入力端子に出力する。遅延回路６１の構成は、遅延回路３１と同様である。
比較器６２の非反転入力端子は、出力電圧端子Ｔ３に接続される。比較器６２の非反転入力端子には、出力電圧端子Ｔ３から出力電圧ＶＯＵＴが印加される。比較器６２の反転入力端子には、遅延回路６１から電圧ＶＤＥＬ２が印加される。比較器６２の出力端子からモード信号ＭＳ３が出力される。例えば、電圧ＶＯＵＴが上昇した場合、電圧ＶＤＥＬ２は、遅延回路６１により電圧ＶＯＵＴよりもタイミングが遅れて上昇する。このため、電圧ＶＯＵＴと電圧ＶＤＥＬ２との間に電位差が生じる。電圧ＶＯＵＴが電圧ＶＤＥＬ２よりも大きい期間、比較器６２は、“Ｈ”レベルのモード信号ＭＳ３を出力する。他方で、電圧ＶＯＵＴが電圧ＶＤＥＬ２以下である期間、比較器６２は、“Ｌ”レベルのモード信号ＭＳ３を出力する。
スイッチ回路ＳＷ１は、第１電圧モニタ回路３０から受信するモード信号ＭＳ１と、第２電圧モニタ回路６０から受信するモード信号ＭＳ３とに基づいて、動作する。例えば、スイッチ回路ＳＷ１は、モード信号ＭＳ１及びＭＳ３の少なくとも一方が“Ｈ”レベルの場合、オン状態とされる。これにより、高速応答モードが選択される。また、スイッチ回路ＳＷ１は、モード信号ＭＳ１及びＭＳ３の両方が“Ｌ”レベルの場合、オフ状態とされる。これにより、低消費電流モードが選択される。すなわち、スイッチ回路ＳＷ１は、モード信号ＭＳ１とモード信号ＭＳ３とのＯＲ演算の結果に基づいて、オン状態またはオフ状態とされる。
定電圧回路１の他の構成は、第１実施形態の図１と同様である。
４．２ モード選択動作
本実施形態に係る定電圧回路１のモード選択動作について、図１３を用いて説明する。図１３は、本実施形態に係る定電圧回路１のモード選択動作を示すフローチャートである。第１実施形態の図３のＳ１０～Ｓ１８の動作に、Ｓ３０～Ｓ３６の動作が追加されている。Ｓ１０～Ｓ１８の動作は、第１実施形態の図３と同様である。以下では、Ｓ３０～Ｓ３６の動作（出力電圧ＶＯＵＴが電圧ＶＤＥＬ１以上である場合（Ｓ１１＿Ｎｏ）の動作）を中心に説明する。
Ｓ１０の実行後、モード信号ＭＳ１及びＭＳ３は、“Ｌ”レベルになっている。
第２電圧モニタ回路６０は、出力電圧ＶＯＵＴが電圧ＶＤＥＬ２以下である場合（Ｓ３０＿Ｎｏ）、モード信号ＭＳ３を“Ｌ”レベルに維持する。
他方で、第２電圧モニタ回路６０は、出力電圧ＶＯＵＴが電圧ＶＤＥＬ２よりも大きい場合（Ｓ３０＿Ｙｅｓ）、モード信号ＭＳ３を“Ｈ”レベルとする（Ｓ３１）。換言すると、比較器６２において、非反転入力端子の電圧ＶＯＵＴが、反転入力端子の電圧ＶＤＥＬ２よりも大きい期間、比較器６２は、“Ｈ”レベルの電圧を出力する。
スイッチ回路ＳＷ１は、“Ｌ”レベルのモード信号ＭＳ１と、“Ｈ”レベルのモード信号ＭＳ３とを受信すると、オン状態とされる（Ｓ３２）。この結果、定電圧回路１は、高速応答モードを実行する（Ｓ３３）。
第２電圧モニタ回路６０は、出力電圧ＶＯＵＴが電圧ＶＤＥＬ２よりも大きい場合（Ｓ３４＿Ｙｅｓ）、モード信号ＭＳ３を“Ｈ”レベルに維持する。
他方で、第２電圧モニタ回路６０は、出力電圧ＶＯＵＴが電圧ＶＤＥＬ２以下である場合（Ｓ３４＿Ｎｏ）、モード信号ＭＳ３を“Ｌ”レベルとする（Ｓ３５）。換言すると、比較器６２において、非反転入力端子の電圧ＶＯＵＴが、反転入力端子の電圧ＶＤＥＬ２以下である期間、比較器６２は、“Ｌ”レベルの電圧を出力する。
スイッチ回路ＳＷ１は、“Ｌ”レベルのモード信号ＭＳ１と、“Ｌ”レベルのモード信号ＭＳ３とを受信すると、オフ状態とされる（Ｓ３６）。この結果、定電圧回路１は、低消費電流モードを実行する（Ｓ１８）。
４．３ 効果
本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。
また、本実施形態に係る定電圧回路１の場合、出力電圧ＶＯＵＴが上昇すると、第２電圧モニタ回路６０は、モード信号ＭＳ３を“Ｈ”レベルにする。これにより、スイッチ回路ＳＷ１はオン状態とされ、定電圧回路１は、高速応答モードを実行する。
このように、本実施形態に係る定電圧回路１は、出力電圧ＶＯＵＴが低下した場合だけでなく、上昇した場合にも高速応答を実現できる。もちろん、本実施形態は、第１実施形態の変形例に適用することもできる。この場合、第２電圧モニタ回路６０内のオフセット回路の電圧源は、負の電圧とされる。また、本実施形態は、第２及び第３実施形態、並びに第３実施形態の変形例に適用することもできる。
５．第５実施形態
第５実施形態に係る定電圧回路１について説明する。本実施形態に係る定電圧回路１は、ＯＮ期間延長回路７０を含む点で第１実施形態と異なる。なお、モード選択動作を示すフローチャートは、第１実施形態の図３と同様である。以下では、第１実施形態と異なる点を中心に説明する。
５．１ 定電圧回路１の回路構成
本実施形態に係る定電圧回路１の回路構成について、図１４を用いて説明する。図１４は、本実施形態に係る定電圧回路１の一例を示す回路図である。
定電圧回路１は、ＯＮ期間延長回路７０をさらに含む。
ＯＮ期間延長回路７０は、抵抗素子ＲＸ、ＮＭＯＳトランジスタＮＸ、容量素子ＣＸ、及びインバータ回路ＩＶＸを含む。
抵抗素子ＲＸの一端は、ノードＮＤ１に接続され、他端はノードＮＤ１０に接続される。
ＮＭＯＳトランジスタＮＸの一端は、ノードＮＤ１０に接続され、他端はノードＮＤ２に接続される。ＮＭＯＳトランジスタＮＸのゲートには、比較器３２の出力端子が接続される。
容量素子ＣＸの一端は、ノードＮＤ１０に接続され、他端は接地される（接地電圧配線に接続される）。
インバータ回路ＩＶＸの入力端子は、ノードＮＤ１０に接続される。インバータ回路ＩＶＸの出力端子からモード信号ＭＳ４が出力される。
例えば、出力電圧ＶＯＵＴが低下した場合、比較器３２は、“Ｈ”レベルのモード信号ＭＳ１を出力する。これにより、ＮＭＯＳトランジスタＮＸのゲートは“Ｈ”レベルとなり、ＮＭＯＳトランジスタＮＸはオン状態とされる。ＮＭＯＳトランジスタＮＸがオン状態とされると、ＮＭＯＳトランジスタＮＸのドレインは、直ちに“Ｌ”レベルとなる。インバータ回路ＩＶＸは、ＮＭＯＳトランジスタＮＸのドレインの論理レベルを反転させた“Ｈ”レベルの電圧をモード信号ＭＳ４として出力する。これにより、スイッチ回路ＳＷ１は、オン状態とされる。電圧ＶＯＵＴが電圧ＶＤＥＬ１未満である期間、比較器３２は、“Ｈ”レベルのモード信号ＭＳ１を出力し、インバータ回路ＩＶＸは、“Ｈ”レベルのモード信号ＭＳ４を出力する。
出力電圧ＶＯＵＴが電圧ＶＤＥＬ１以上、すなわち定常状態に戻った場合、比較器３２は、“Ｌ”レベルのモード信号ＭＳ１を出力する。これにより、ＮＭＯＳトランジスタＮＸのゲートは“Ｌ”レベルとなり、ＮＭＯＳトランジスタＮＸはオフ状態とされる。ＮＭＯＳトランジスタＮＸがオフ状態とされると、ＮＭＯＳトランジスタＮＸのドレインは、ゆっくりと上昇する。これは、ＮＭＯＳトランジスタＮＸのドレインと容量素子ＣＸを充電する電流が、抵抗素子ＲＸによって制限されるためである。一定期間（例えば１００マイクロ秒）が経過した後、ＮＭＯＳトランジスタのドレインは、“Ｈ”レベルとなる。インバータ回路ＩＶＸは、ＮＭＯＳトランジスタＮＸのドレインの論理レベルを反転させた“Ｌ”レベルの電圧をモード信号ＭＳ４として出力する。これにより、スイッチ回路ＳＷ１は、オフ状態とされる。電圧ＶＯＵＴが電圧ＶＤＥＬ１以上に戻ると、比較器３２は、“Ｌ”レベルのモード信号ＭＳ１を出力し、インバータ回路ＩＶＸは、一定期間が経過してから“Ｌ”レベルのモード信号ＭＳ４を出力する。
定電圧回路１の他の構成は、第１実施形態の図１と同様である。
５．２ 効果
本実施形態に係る構成によれば、第１実施形態と同様の効果を奏する。
また、本実施形態に係る定電圧回路１の場合、出力電圧ＶＯＵＴが定常状態に戻った後、定電圧回路１が低消費電流モードに戻る場合に、ＯＮ期間延長回路７０は、スイッチ回路ＳＷ１がオン状態とされる期間を一定期間延長させる。その後、スイッチ回路ＳＷ１は、オフ状態とされる。このため、スイッチ回路ＳＷ１の複雑なオンオフの切り替えを避けることができる。よって、定電圧回路１の安定性を高めることができる。もちろん、本実施形態は、第１実施形態の変形例、第２及び第３実施形態、第３実施形態の変形例、並びに第４実施形態に適用することもできる。
６．第６実施形態
第６実施形態に係る定電圧回路１について説明する。本実施形態に係る定電圧回路１では、第１利得段１０の入力端子にＰＭＯＳトランジスタが用いられ、第２利得段５０の入力端子にＮＭＯＳトランジスタが用いられている点で第３実施形態と異なる。なお、モード選択動作を示すフローチャートは、第３実施形態と同様である。以下では、第３実施形態と異なる点を中心に説明する。
６．１ 定電圧回路１の回路構成
本実施形態に係る定電圧回路１の回路構成について、図１５を用いて説明する。図１５は、本実施形態に係る定電圧回路１の一例を示す回路図である。
第１利得段１０は、ＰＭＯＳトランジスタＰ１及びＰ２、ＮＭＯＳトランジスタＮ１及びＮ２、及び電流源１１を含む。
電流源１１の一端は、ノードＮＤ１に接続され、他端はノードＮＤ２０に接続される。電流源１１からノードＮＤ２０に電流Ｉ１ｃが流れる。
ＰＭＯＳトランジスタＰ１の一端は、ノードＮＤ２０に接続され、他端はノードＮＤ２１に接続される。ＰＭＯＳトランジスタＰ１のゲートには、参照電圧ＶＲＥＦが印加される。
ＰＭＯＳトランジスタＰ２の一端は、ノードＮＤ２０に接続され、他端はノードＮＤ２２に接続される。ＰＭＯＳトランジスタＰ２のゲートには、電圧ＶＦＢが印加される。
ＮＭＯＳトランジスタＮ１の一端及びゲートは、ノードＮＤ２１に接続され、他端はノードＮＤ２に接続される。
ＮＭＯＳトランジスタＮ２の一端は、ノードＮＤ２２に接続され、他端はノードＮＤ２に接続され、ゲートはノードＮＤ２１に接続される。ＮＭＯＳトランジスタＮ１とＮＭＯＳトランジスタＮ２とは、カレントミラーを構成している。
第２利得段５０は、ＮＭＯＳトランジスタＮ３、電流源５１及び５２、並びにスイッチ回路ＳＷ２を含む。
電流源５１の一端は、ノードＮＤ１に接続され、他端はノードＮＤ２３に接続される。電流源５１からノードＮＤ２３に電流Ｉ２ａが流れる。
電流源５２の一端は、ノードＮＤ１に接続され、他端はスイッチ回路ＳＷ２の一端に接続される。電流源５２からスイッチ回路ＳＷ２に電流Ｉ２ｂが流れる。
スイッチ回路ＳＷ２の他端は、ノードＮＤ２３に接続される。スイッチ回路ＳＷ２は、第１電圧モニタ回路３０から受信するモード信号ＭＳ１に基づいて、動作する。例えば、スイッチ回路ＳＷ２は、モード信号ＭＳ１が“Ｈ”レベルの場合、オン状態とされ、モード信号ＭＳ１が“Ｌ”レベルの場合、オフ状態とされる。
ＮＭＯＳトランジスタＮ３の一端は、ノードＮＤ２３に接続され、他端はノードＮＤ２に接続される。ＮＭＯＳトランジスタＮ３のゲートには、ノードＮＤ２２が接続される。換言すると、ＮＭＯＳトランジスタＮ３のゲートには、第１利得段１０の出力電圧Ｖ１が印加される。
出力段２０のＰＭＯＳトランジスタＰｐのゲートには、ノードＮＤ２３が接続される。換言すると、ＰＭＯＳトランジスタＰｐのゲートには、第２利得段５０の出力電圧Ｖ２が印加される。
定電圧回路１の他の構成は、第３実施形態の図１０と同様である。
６．２ 効果
本実施形態に係る構成によれば、第３実施形態と同様の効果を奏する。もちろん、本実施形態は、第１実施形態の変形例、第２実施形態、並びに第４及び第５実施形態に適用することもできる。
７．変形例等
上記のように、実施形態に係る定電圧回路(1)は、出力電圧(VOUT)を分割した分割電圧(VFB)と、参照電圧(VREF)との差分を増幅した第１電圧(V1)を出力する第１利得段(10)と、一端が入力電圧端子(T1)に接続され、他端が出力電圧端子(T3)に接続され、ゲートに印加された第１電圧(V1)に基づいて、出力電圧(VOUT)を制御する第１トランジスタ(Pp)と、出力電圧(VOUT)を遅延させた第２電圧(VDEL1)を出力する第１回路(31)を含み、第２電圧と、出力電圧に基づく第３電圧(VOUT/VOUT')との電圧差に基づいて、第１信号(MS1)を制御する第２回路(30)とを備える。第１信号(MS1)が第１論理レベル(L)の場合、第１動作モード(低消費電流)が選択されて、第１利得段(10)には、第１電流(I1a)が流れ、第１信号が第２論理レベル(H)の場合、第２動作モード(高速応答)が選択されて、第１利得段には、第１電流よりも大きい第２電流(I1a+I1b)が流れる。
なお、実施形態は上記説明した形態に限定されるものではなく、種々の変形が可能である。
上記実施形態で説明したフローチャートは、その処理の順番を可能な限り入れ替えることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１…定電圧回路、１０…第１利得段、１１、１２…電流源、２０…出力段、３０…第１電圧モニタ回路、３１…遅延回路、３２…比較器、３３…オフセット回路、３４…電圧源、４０…電流モニタ回路、５０…第２利得段、５１、５２…電流源、６０…第２電圧モニタ回路、６１…遅延回路、６２…比較器、７０…ＯＮ期間延長回路、Ｎ１～Ｎ３、ＮＺ、ＮＳＷ、ＮＸ、Ｐ１～Ｐ３、Ｐｐ、ＰＭ、ＰＺ、ＰＳＷ…トランジスタ、ＳＷ１、ＳＷ２、ＳＷＺ…スイッチ回路、ＲＦ、ＲＳ、ＲＸ…抵抗素子、ＣＯＵＴ、ＣＺ、ＣＸ…容量素子、ＩＶＸ…インバータ回路

Claims (9)

  1. 出力電圧を分割した分割電圧と、参照電圧との差分を増幅した第１電圧を出力する第１利得段と、
    一端が入力電圧端子に接続され、他端が出力電圧端子に接続され、ゲートに印加された前記第１電圧に基づいて、前記出力電圧を制御する第１トランジスタと、
    前記出力電圧を遅延させた第２電圧を出力する第１回路を含み、前記第２電圧と、前記出力電圧に基づく第３電圧との電圧差に基づいて、第１信号を制御する第２回路と
    を備え、
    前記第１信号が第１論理レベルの場合、第１動作モードが選択されて、前記第１利得段には、第１電流が流れ、前記第１信号が第２論理レベルの場合、第２動作モードが選択されて、前記第１利得段には、前記第１電流よりも大きい第２電流が流れる、
    定電圧回路。
  2. 前記第３電圧が前記第２電圧以上である場合、前記第２回路は、前記第１信号を前記第１論理レベルとし、
    前記第３電圧が前記第２電圧未満である場合、前記第２回路は、前記第１信号を前記第２論理レベルとする、
    請求項１記載の定電圧回路。
  3. 前記第１トランジスタに流れる電流に対応する第３電流と閾値電流との電流差に基づいて、第２信号を制御する第３回路
    をさらに備え、
    前記第１信号及び前記第２信号が前記第１論理レベルの場合、前記第１動作モードが選択されて、前記第１利得段には、前記第１電流が流れ、
    前記第１信号及び前記第２信号の少なくとも１つが前記第２論理レベルの場合、前記第２動作モードが選択されて、前記第１利得段には、前記第２電流が流れる、
    請求項１または２記載の定電圧回路。
  4. 前記第３電流が前記閾値電流以下である場合、前記第３回路は、前記第２信号を前記第１論理レベルとし、
    前記第３電流が前記閾値電流よりも大きい場合、前記第３回路は、前記第２信号を前記第２論理レベルとする、
    請求項３記載の定電圧回路。
  5. 前記出力電圧を遅延させた第４電圧を出力する第４回路を含み、前記第４電圧と、前記出力電圧に基づく第５電圧との電圧差に基づいて、第３信号を制御する第５回路
    をさらに備え、
    前記第１信号及び前記第３信号が前記第１論理レベルの場合、前記第１動作モードが選択されて、前記第１利得段には、前記第１電流が流れ、
    前記第１信号及び前記第３信号の少なくとも１つが前記第２論理レベルの場合、前記第２動作モードが選択されて、前記第１利得段には、前記第２電流が流れる、
    請求項１乃至４のいずれか１項記載の定電圧回路。
  6. 前記第５電圧が前記第４電圧以下である場合、前記第５回路は、前記第３信号を前記第１論理レベルとし、
    前記第５電圧が前記第４電圧よりも大きい場合、前記第５回路は、前記第３信号を前記第２論理レベルとする、
    請求項５記載の定電圧回路。
  7. 前記第１信号が前記第２論理レベルから前記第１論理レベルに移行するタイミングを遅延させた第４信号を生成する第６回路
    をさらに備える、
    請求項１乃至６のいずれか１項記載の定電圧回路。
  8. 出力電圧を分割した分割電圧と、参照電圧との差分を増幅した第１電圧を出力する第１利得段と、
    前記第１電圧を増幅した第２電圧を出力する第２利得段と、
    一端が入力電圧端子に接続され、他端が出力電圧端子に接続され、ゲートに印加された前記第２電圧に基づいて、前記出力電圧を制御する第１トランジスタと、
    前記出力電圧を遅延させた第３電圧を出力する第１回路を含み、前記第３電圧と、前記出力電圧に基づく第４電圧との電圧差に基づいて、第１信号を制御する第２回路と
    を備え、
    前記第１信号が第１論理レベルの場合、第１動作モードが選択されて、前記第２利得段には、第１電流が流れ、前記第１信号が第２論理レベルの場合、第２動作モードが選択されて、前記第２利得段には、前記第１電流よりも大きい第２電流が流れる、
    定電圧回路。
  9. 前記第４電圧が前記第３電圧以上である場合、前記第２回路は、前記第１信号を前記第１論理レベルとし、
    前記第４電圧が前記第３電圧未満である場合、前記第２回路は、前記第１信号を前記第２論理レベルとする、
    請求項８記載の定電圧回路。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7391791B2 (ja) * 2020-08-12 2023-12-05 株式会社東芝 定電圧回路

Family Cites Families (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69732695D1 (de) * 1997-07-14 2005-04-14 St Microelectronics Srl Linearer Spannungsregler mit geringem Stromverbrauch und schnellem Ansprechen auf die Lasttransienten
JP4640739B2 (ja) * 2000-11-17 2011-03-02 ローム株式会社 安定化直流電源装置
US7459886B1 (en) * 2004-05-21 2008-12-02 National Semiconductor Corporation Combined LDO regulator and battery charger
JP4744945B2 (ja) * 2004-07-27 2011-08-10 ローム株式会社 レギュレータ回路
US7285942B2 (en) * 2005-03-07 2007-10-23 Tsz Yin Man Single-transistor-control low-dropout regulator
US7656224B2 (en) * 2005-03-16 2010-02-02 Texas Instruments Incorporated Power efficient dynamically biased buffer for low drop out regulators
KR101166819B1 (ko) * 2005-06-30 2012-07-19 엘지디스플레이 주식회사 쉬프트 레지스터
US8054055B2 (en) * 2005-12-30 2011-11-08 Stmicroelectronics Pvt. Ltd. Fully integrated on-chip low dropout voltage regulator
US8253452B2 (en) * 2006-02-21 2012-08-28 Spansion Israel Ltd Circuit and method for powering up an integrated circuit and an integrated circuit utilizing same
US7919954B1 (en) * 2006-10-12 2011-04-05 National Semiconductor Corporation LDO with output noise filter
JP5194760B2 (ja) * 2007-12-14 2013-05-08 株式会社リコー 定電圧回路
US20090224737A1 (en) * 2008-03-07 2009-09-10 Mediatek Inc. Voltage regulator with local feedback loop using control currents for compensating load transients
IT1392262B1 (it) * 2008-12-15 2012-02-22 St Microelectronics Des & Appl "regolatore lineare di tipo low-dropout con efficienza migliorata e procedimento corrispondente"
JP5361614B2 (ja) * 2009-08-28 2013-12-04 ルネサスエレクトロニクス株式会社 降圧回路
JP5754343B2 (ja) * 2011-10-25 2015-07-29 ミツミ電機株式会社 低電圧検出回路
US8716993B2 (en) * 2011-11-08 2014-05-06 Semiconductor Components Industries, Llc Low dropout voltage regulator including a bias control circuit
US8674672B1 (en) * 2011-12-30 2014-03-18 Cypress Semiconductor Corporation Replica node feedback circuit for regulated power supply
US9075422B2 (en) * 2012-05-31 2015-07-07 Nxp B.V. Voltage regulator circuit with adaptive current limit and method for operating the voltage regulator circuit
US9170590B2 (en) * 2012-10-31 2015-10-27 Qualcomm Incorporated Method and apparatus for load adaptive LDO bias and compensation
US9122293B2 (en) * 2012-10-31 2015-09-01 Qualcomm Incorporated Method and apparatus for LDO and distributed LDO transient response accelerator
US9122292B2 (en) * 2012-12-07 2015-09-01 Sandisk Technologies Inc. LDO/HDO architecture using supplementary current source to improve effective system bandwidth
JP6234823B2 (ja) * 2013-03-06 2017-11-22 エスアイアイ・セミコンダクタ株式会社 ボルテージレギュレータ
US9099995B2 (en) * 2013-03-14 2015-08-04 Qualcomm Incorporated Ring oscillator circuit and method
US9529374B2 (en) * 2013-04-30 2016-12-27 Nxp Usa, Inc. Low drop-out voltage regulator and a method of providing a regulated voltage
JP6298671B2 (ja) * 2013-05-31 2018-03-20 エイブリック株式会社 ボルテージレギュレータ
US9753480B2 (en) * 2013-08-09 2017-09-05 Stmicroelectronics International N.V. Voltage regulators
US9651962B2 (en) * 2014-05-27 2017-05-16 Infineon Technologies Austria Ag System and method for a linear voltage regulator
TWI535166B (zh) * 2014-10-23 2016-05-21 智原科技股份有限公司 具軟啟動電路的電壓調整器
US10108209B2 (en) * 2015-02-13 2018-10-23 Toshiba Memory Corporation Semiconductor integrated circuit with a regulator circuit provided between an input terminal and an output terminal thereof
JP6981962B2 (ja) * 2016-03-25 2021-12-17 ヌヴォトンテクノロジージャパン株式会社 レギュレータ回路
TWI600996B (zh) * 2016-03-31 2017-10-01 瑞昱半導體股份有限公司 穩壓器
JP6660238B2 (ja) * 2016-04-20 2020-03-11 エイブリック株式会社 バンドギャップリファレンス回路及びこれを備えたｄｃｄｃコンバータ
US9946283B1 (en) * 2016-10-18 2018-04-17 Qualcomm Incorporated Fast transient response low-dropout (LDO) regulator
JP6740169B2 (ja) * 2017-04-25 2020-08-12 株式会社東芝 電源装置
JP6986999B2 (ja) * 2018-03-15 2021-12-22 エイブリック株式会社 ボルテージレギュレータ
JP7065660B2 (ja) * 2018-03-22 2022-05-12 エイブリック株式会社 ボルテージレギュレータ
JP2020042478A (ja) * 2018-09-10 2020-03-19 キオクシア株式会社 半導体集積回路
US11422579B2 (en) * 2019-03-01 2022-08-23 Texas Instruments Incorporated Low dropout control for light load quiescent current reduction
CN110069092A (zh) * 2019-04-18 2019-07-30 上海华力微电子有限公司 Ldo电路装置及ldo电路的过流保护电路
US10996699B2 (en) * 2019-07-30 2021-05-04 Stmicroelectronics Asia Pacific Pte Ltd Low drop-out (LDO) voltage regulator circuit
US11201463B2 (en) * 2020-03-18 2021-12-14 Analog Devices International Unlimited Company Inductor discharge techniques for switch controller
US11480985B2 (en) * 2021-01-21 2022-10-25 Qualcomm Incorporated Low-power voltage regulator with fast transient response
KR20220131063A (ko) * 2021-03-19 2022-09-27 에스케이하이닉스 주식회사 저전압 강하 레귤레이터
US20230168703A1 (en) * 2021-11-29 2023-06-01 Texas Instruments Incorporated Techniques to limit overshoot after dropout condition in voltage regulators

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