JP5828206B2 - 定電圧回路 - Google Patents

Description

本発明は、定電圧回路に関する。

携帯電話に代表される電子機器においては、ＦＰＧＡ(Field Programmable Gate Array)、ＡＳＩＣ（Application Specific Integrated Circuit）等の様々なデバイスが搭載され、それぞれのデバイスが仕様範囲内の条件で動作することによって電子機器が動作する。これらのデバイスにおいては、デバイス毎に仕様で定められた動作電圧が異なる。そのため、電子機器内でデバイス毎の近傍に配置された専用の電源回路によりデバイスへ供給する動作電圧が仕様範囲内に最適化されてから、専用の電源回路から各デバイスに電源電圧が供給される。こうしたデバイス毎に設けられた電源回路は、ＰＯＬ（Point Of Load）と呼ばれ、具体的には、ＤＣ−ＤＣコンバータ（Switching Regulator）や、ＬＤＯ（Low Drop Out）、ＣＰ（Charge Pump）などが使用される。これらのＰＯＬの中でも、ＬＤＯは、もっとも低ノイズ、且つ安定した一定の出力電圧を供給する定電圧回路として、広く知られている。

ＰＯＬとして使用されるＬＤＯの負荷となる次段のデバイスは、高速、且つ低電圧で動作するＬＳＩ（Large Scale Integration）が多く、このような次段のデバイスは、ＬＤＯから、ＬＤＯの出力電圧Ｖｏｕｔが動作電圧として供給されて動作する。
図１４は、ＬＤＯの一般的な回路構成を示すブロック図、及びＬＤＯの出力電圧Ｖｏｕｔの変化を示すタイミングチャートである。
図１４（ａ）に示すように、ＬＤＯは、エラーアンプ１０（誤差増幅回路）、Ｐａｓｓ＿Ｔｒ２０（出力電圧制御トランジスタ）、出力電圧検出回路３０、出力電圧安定化回路４０、及び基準電圧発生回路５０から構成される。ＬＤＯは、入力端子に入力される入力電圧Ｖｉｎを、基準電圧発生回路５０が出力する電位を基準にして、出力端子から出力電圧Ｖｏｕｔとして出力する。次段のデバイスは、その動作電圧として出力電圧Ｖｏｕｔが供給される。

次段のデバイスの動作時、図１４（ｂ）に示すように、ＬＤＯの出力電圧Ｖｏｕｔには、負荷電流Ｉｌｏａｄの定常的な値からのΔＩｌｏａｄ上昇に伴い、電圧の低下（電圧ドロップ）、負荷電流Ｉｌｏａｄの定常的な値への復帰に伴い、電圧の上昇（電圧オーバーシュート）といった電圧変化が発生する。
ＬＤＯの出力電圧Ｖｏｕｔは、上述の通り、次段のデバイスの電源電圧であるので、特に大きな出力電圧Ｖｏｕｔの電圧変化が発生した場合、デバイスには所定の動作電圧が供給されなくなり、誤動作する原因となる。

ＬＤＯの出力電圧Ｖｏｕｔに、上記出力電圧の変化が生じた場合、ＬＤＯのフィードバックループを構成するエラーアンプ１０、Ｐａｓｓ＿Ｔｒ２０、及び出力電圧検出回路３０によるループ制御動作で、出力電圧Ｖｏｕｔを自律的に所定の定電圧となるよう制御させることはある程度可能である。
しかし、高速応答の実現には、フィードバックループに使われるエラーアンプ等の制御用パーツの高速動作化が要求される。また、この各パーツの高速動作化を実現するには、各パーツにおいて消費電流が増大する。ところが、低消費電流化が進む最近の電子機器では、ＬＤＯにおいて消費電流が増大することは好ましくない。
そのため、近年のＬＤＯの開発において、低消費電流化と高速応答化という互いに相反する性能を実現しようという試みが多くなされている。このような試みの一つとして、低消費電流で、しかも、高速応答が可能な定電圧回路が、例えば、特許文献１に開示されている。

特開２００８−２１７６７７号公報

しかし、上記特許文献１記載のＬＤＯを含む従来のＬＤＯにおいては、次に述べる問題点があった。
まず、この問題点を明らかにするために、図１５及び図１６を用いて、一般的なＬＤＯにおいて、負荷電流Ｉｌｏａｄが変動した時に、出力電圧Ｖｏｕｔの電圧変化を制御するメカニズム（負荷応答性のメカニズム）について説明する。
図１５は、図１４に示したＬＤＯの回路ブロック構成のうち、エラーアンプ１０をトランジスタレベルまで記載したＬＤＯの回路構成を示す図である。また、図１６は、図１５に示すＬＤＯの回路図に、次段のデバイスの消費電流として負荷電流Ｉｌｏａｄを追加記載し、ＬＤＯにおける応答性を説明するために応答時のＬＤＯの動作順番に従って[１]〜［８］の符号を追加記載したＬＤＯの回路構成を示す図である。

図１５で示すＬＤＯにおいて、エラーアンプ１０は、差動対をなすＮチャネル型ＭＯＳトランジスタＮ１（N channel Metal Oxide Semiconductor），Ｎチャネル型ＭＯＳトランジスタＮ２と、差動対の負荷をなすカレントミラー回路を構成するＰチャネル型ＭＯＳトランジスタＰ１（P channel Metal Oxide Semiconductor），Ｐチャネル型ＭＯＳトランジスタＰ２と、差動対にバイアス電流を供給する定電流源を構成するＮチャネル型ＭＯＳトランジスタＮ３（エラーアンプ１０の第１の定電流源）と、から構成される差動増幅器を備えている。
この差動増幅器において、反転入力端をなすＮチャネル型ＭＯＳトランジスタＮ１のゲートには、出力電圧検出回路３０を構成する抵抗Ｒｕ及び抵抗Ｒｄの接続点ＦＢの電圧（出力電圧Ｖｏｕｔの比例電圧）が入力され、非反転入力端をなすＮチャネル型ＭＯＳトランジスタＮ２のゲートには基準電圧発生回路５０の出力である所定の基準電圧Ｖｒｅｆが入力される。更に、エラーアンプ１０は、Ｐチャネル型ＭＯＳトランジスタＰｏｕｔ及びＮチャネル型ＭＯＳトランジスタＮ４（エラーアンプ１０の第２の定電流源）から構成される出力回路部を備えている。

差動増幅器は、基準電圧Ｖｒｅｆと比例電圧とを比較し、その差分電圧を増幅した結果である制御信号Ｄｉｆｆ＿ｏｕｔにより、出力回路部を構成するＰチャネル型ＭＯＳトランジスタＰｏｕｔのゲートを駆動する。また、出力回路部は、制御信号Ｖｇａｔｅ（制御信号）を、Ｐａｓｓ＿Ｔｒ２０（出力電圧制御トランジスタ）に出力する。
これにより、エラーアンプ１０は、出力電圧Ｖｏｕｔの比例電圧が所定の基準電圧Ｖｒｅｆになるように、Ｐａｓｓ＿Ｔｒ２０の動作制御を行い、入力電圧ＶｉｎからＰａｓｓ＿Ｔｒ２０を介してＬＤＯの負荷に供給する電流量を調整する。
なお、図１５に示す出力電圧安定化回路４０は、容量ＣＬ及び抵抗ＥＳＲで構成され、負荷電流Ｉｌｏａｄが変動した時に、ＬＤＯの出力電圧Ｖｏｕｔ電圧レベルを維持する（変動を抑制する）ための回路である。

次に、図１６を用いて、負荷電流Ｉｌｏａｄが変動した時に、出力電圧Ｖｏｕｔの電圧変化を制御するメカニズム（負荷応答性のメカニズム）について説明する。
まず、出力電圧Ｖｏｕｔの電圧低下（電圧ドロップ）に対するＬＤＯの調整動作について説明する。
負荷電流Ｉｌｏａｄが増大すると（［１］）、出力電圧Ｖｏｕｔの電圧は低下し（［２］）、接続点ＦＢの電圧（比例電圧）も低下する（［３］）。
これにより、差動対を構成するＮチャネル型ＭＯＳトランジスタＮ１のドレイン電流が、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン電流に比べて小さくなる（Ｎチャネル型ＭＯＳトランジスタＮ１がオフ状態に近くなる［４］）。
そのため、差動増幅器の制御信号Ｄｉｆｆ＿ｏｕｔの電圧が上昇し、Ｐチャネル型ＭＯＳトランジスタＰｏｕｔのドレイン電流を減少させる（Ｐチャネル型ＭＯＳトランジスタＰｏｕｔをオフ状態に近づける［５］）。
以上の［４］から［５］までに要する時間は、バイアス電圧Ｂｉａｓがゲートに入力されて定電流源を構成するＮチャネル型ＭＯＳトランジスタＮ３を流れる定電流Ｉ１の電流値により決定される。

また、Ｐチャネル型ＭＯＳトランジスタＰｏｕｔがオフ状態に近くなるとともに、Ｎチャネル型ＭＯＳトランジスタＮ４が、完全にオンし、Ｐａｓｓ＿Ｔｒ２０のゲート容量Ｃｇ＿ｐｓを放電する（［６］）。Ｐａｓｓ＿Ｔｒ２０のゲート−ドレイン間の差電圧は大きくなり、Ｐａｓｓ＿Ｔｒ２０は強くオンする（［７］）。これにより、Ｐａｓｓ＿Ｔｒ２０は、入力電圧Ｖｉｎが供給されている入力端子からＬＤＯの出力端子へと電流を流し、出力電圧Ｖｏｕｔを、所定の電圧（基準電圧Ｖｒｅｆを用いて、Ｖｒｅｆ×（Ｒｕ＋Ｒｄ）／Ｒｄで表される所定の電圧）へと復帰させる（［８］）。
以上の［６］から［７］までに要する時間は、バイアス電圧Ｂｉａｓがゲートに入力されて定電流源を構成するＮチャネル型ＭＯＳトランジスタＮ４を流れる定電流Ｉ２の電流値により決定される。
以上より、出力電圧Ｖｏｕｔの電圧低下（電圧ドロップ）の場合のＬＤＯの応答速度は、定電流Ｉ１及び定電流Ｉ２の電流値に大きく依存する。

次に、出力電圧の電圧上昇（電圧オーバーシュート）に対するＬＤＯの調整動作について説明する。なお、本調整動作については、電圧ドロップに対するＬＤＯの調整動作についての説明で、ＬＤＯのフィードバックループを構成する各回路の動作が明らかになったので、図面を省略して説明する。また、以下の説明では、上記説明に用いた符号［１］〜［８］に対応する符号［１’］〜［８’］を用いて説明する。
負荷電流Ｉｌｏａｄが減少すると（［１’］）、Ｐａｓｓ＿Ｔｒ２０は完全なオン状態にあるので、出力電圧Ｖｏｕｔの電圧は上昇し（［２’］）、接続点ＦＢの電圧（比例電圧）も上昇する（［３’］）。

これにより、差動対を構成するＮチャネル型ＭＯＳトランジスタＮ１のドレイン電流が、Ｎチャネル型ＭＯＳトランジスタＮ２のドレイン電流に比べて大きくなる（Ｎチャネル型ＭＯＳトランジスタＮ１がオン状態に近くなる［４’］）。
そのため、差動増幅器の制御信号Ｄｉｆｆ＿ｏｕｔの電圧が低下し、Ｐチャネル型ＭＯＳトランジスタＰｏｕｔのドレイン電流を増加させる（Ｐチャネル型ＭＯＳトランジスタＰｏｕｔをオン状態に近づける［５’］）。
以上の［４’］から［５’］までに要する時間は、バイアス電圧Ｂｉａｓがゲートに入力されて定電流源を構成するＮチャネル型ＭＯＳトランジスタＮ３を流れる定電流Ｉ１の電流値により決定される。

また、Ｐチャネル型ＭＯＳトランジスタＰｏｕｔがオン状態に近くなることにより、Ｐａｓｓ＿Ｔｒ２０のゲート容量Ｃｇ＿ｐｓを充電する（［６’］）。Ｐａｓｓ＿Ｔｒ２０のゲート−ドレイン間の差電圧は小さくなり、Ｐａｓｓ＿Ｔｒ２０はオフする（［７’］）。負荷電流Ｉｌｏａｄまたは出力電圧検出回路３０は、出力電圧Ｖｏｕｔを、所定の電圧へと復帰させる（［８’］）。
ここで、上記電圧ドロップの場合と異なり、［６’］から［７’］までに要する時間は、Ｎチャネル型ＭＯＳトランジスタＮ４を流れる定電流Ｉ２の電流値には依存せず、Ｐチャネル型ＭＯＳトランジスタＰｏｕｔの駆動能力により決定される。
つまり、出力電圧Ｖｏｕｔの電圧上昇（電圧オーバーシュート）の場合のＬＤＯの応答速度は、定電流Ｉ２の電流値に比べて定電流Ｉ１の電流値に大きく依存する。

以上に説明した出力電圧Ｖｏｕｔの電圧変化を制御するメカニズム（負荷応答性のメカニズム）から、負荷電流Ｉｌｏａｄが変動した際、ＬＤＯの出力電圧Ｖｏｕｔの所定電圧への復帰は、Ｐａｓｓ＿Ｔｒ２０をオンまたはオフさせる速度に依存することが明らかである。
つまり、負荷電流Ｉｌｏａｄが増加し、出力電圧Ｖｏｕｔが電圧低下（電圧ドロップ）した場合、Ｐａｓｓ＿Ｔｒ２０をオンさせる速度は、差動増幅器の動作電流である定電Ｉ１の電流値及び出力回路部の動作電流である定電流Ｉ２の電流値に依存する。
また、負荷電流Ｉｌｏａｄが減少し、出力電圧Ｖｏｕｔが電圧上昇（電圧オーバーシュート）した場合、Ｐａｓｓ＿Ｔｒ２０ をオフさせる速度は、差動増幅器の動作電流である定電流Ｉ１の電流値に依存する。
言い換えれば、エラーアンプ１０の動作電流を増大すれば、ＬＤＯの系全体の動作反応速度（応答速度）の向上に繋がる。
しかし、エラーアンプ１０の動作電流を増大することは、ＬＤＯの電圧変換効率を低下することを意味するので、動作電流を増大して、応答速度を向上させる方法は好ましくない。

ここで、特許文献１記載の定電圧回路は、上記Ｐａｓs＿Ｔｒ２０（特許文献１の図１における符号Ｍ１）のゲートを駆動するエラーアンプ１０（特許文献１の図１における符号４）に対して並列に、第２の誤差増幅回路部（同じく特許文献１の図１における符号５）を設け、自身の動作電流によりＭ１のゲートを駆動する構成となっている。
つまり、上記説明の定電流Ｉ２の電流値のみを増加させる構成となっているため、定電圧回路の出力電圧の低下時には高速応答を実現することが可能であるものの、出力電圧の上昇時には高速応答を実現できない。

また、出力電圧の電圧変化がない時に、第２の誤差増幅回路部は、出力電圧の低下時の高速応答に対応するために、定常的に流れる電流（リーク電流：特許文献１の図２における符号ｉ１で示す定常電流）を消費しているため、高速応答への対応時以外での消費電流が増大するという問題があった。
本発明は、出力電圧の低下時および上昇時において高速応答が可能であり、かつ、低消費電力動作可能な定電圧回路を提供することを課題とする。

上記問題を解決するために、本発明の定電圧回路は、入力端子に入力された入力電圧を、所定の定電圧に変換し、出力端子から出力電圧として出力する定電圧回路であって、前記入力端子と前記出力端子との間に設けられ、ゲートに与えられた制御信号に応じて、前記出力電圧を制御する出力電圧制御トランジスタと、前記出力電圧を検出し、検出した出力電圧に比例した比例電圧を生成して出力する出力電圧検出回路と、所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、前記出力電圧制御トランジスタのゲートに前記制御信号を出力する誤差増幅回路と、前記誤差増幅回路の応答速度を決定する定電流源に対して並列に設けられる電流源を有し、前記出力電圧の電圧変化に応じて前記電流源をオン動作させて前記誤差増幅回路の動作電流を増加させる動作電流加算回路と、を備えることを特徴とする。

また、本発明の定電圧回路において、前記誤差増幅回路は、前記所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、第３の駆動信号を出力する第３の差動増幅器と、前記第３の駆動信号がゲートに入力され、前記制御信号を出力する第１のトランジスタと、を有し、前記定電流源は、前記第３の差動増幅器に対応して設けられる第１の定電流源と、前記第１のトランジスタに対応して設けられる第２の定電流源とから構成され、前記動作電流加算回路は、前記第１の定電流源に並列に設けられた第１の電流源と、前記第２の定電流源に並列に設けられた第２の電流源と、一端が前記出力端子に接続される容量素子と、前記容量素子の他端に接続される非反転入力端子と基準電圧源に接続されて前記所定の基準電圧が入力される反転入力端子とを有し、差動対を構成する一対のトランジスタのうち、前記非反転入力端子に接続される一方のトランジスタの電流駆動能力が前記反転入力端子に接続される他方のトランジスタの駆動能力より高く、出力端子から前記出力電圧の電圧変化と同相の電圧変化をする第１の駆動信号を出力する第１の差動増幅器と、前記基準電圧源に接続されて前記所定の基準電圧が入力される非反転入力端子と、前記容量素子の他端に接続される反転入力端子とを有し、差動対を構成する一対のトランジスタのうち、前記非反転入力端子に接続される一方のトランジスタの電流駆動能力が前記反転入力端子に接続される他方のトランジスタの駆動能力より高く、出力端子から前記出力電圧の電圧変化と同相の電圧変化をする第２の駆動信号を出力する第２の差動増幅器と、前記第１の差動増幅器の出力を反転して出力する第１の論理反転回路と、を有し、前記第２の駆動信号及び前記第１の論理反転回路の出力により前記第１の電流源及び前記第２の電流源をオン動作させることを特徴とする。

また、本発明の定電圧回路において、前記誤差増幅回路は、前記所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、第３の駆動信号を出力する第３の差動増幅器と、前記第３の駆動信号がゲートに入力され、前記制御信号を出力する第１のトランジスタと、を有し、前記定電流源は、前記第３の差動増幅器に対応して設けられる第１の定電流源と、前記第１のトランジスタに対応して設けられる第２の定電流源とから構成され、前記動作電流加算回路は、前記第１の定電流源に並列に設けられた第１の電流源と、前記第２の定電流源に並列に設けられた第２の電流源と、一端が前記出力端子に接続される第１の容量素子と、一端が前記出力端子に接続される第２の容量素子と、前記入力電圧を分圧し、第１の基準電圧を第１の分圧点から、前記第１の基準電圧より高い第２の基準電圧を第２の分圧点から出力する基準電圧発生回路と、非反転入力端子が前記第２の分圧点及び前記第１の容量素子の他端に接続され、反転入力端子が前記第１の分圧点に接続され、出力端子から前記出力電圧の変化と同相の電圧変化をする第１の駆動信号を出力する第１の差動増幅器と、非反転入力端子が前記第２の分圧点に接続され、反転入力端子が前記第１の分圧点及び前記第２の容量素子の他端に接続され、出力端子から前記出力電圧の変化と逆相の電圧変化をする第２の駆動信号を出力する第２の差動増幅器と、前記第１の差動増幅器の出力を反転して出力する第１の論理反転回路と、を有し、前記第２の駆動信号及び前記第１の論理反転回路の出力により前記第１の電流源及び前記第２の電流源をオン動作させることを特徴とする。

また、本発明の定電圧回路において、前記第１の電流源は、前記第２の駆動信号がゲートへ入力されるトランジスタと、前記第１の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成され、
前記第２の電流源は、前記第２の駆動信号がゲートへ入力されるトランジスタと、前記第１の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成されることを特徴とする。

また、本発明の定電圧回路において、前記動作電流加算回路は、前記第１の定電流源に並列に設けられた第３の電流源と、前記第２の差動増幅器の出力を反転して出力する第２の論理反転回路と、を更に有し、前記第３の電流源は、前記第１の駆動信号がゲートへ入力されるトランジスタと、前記第２の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成されることを特徴とする。

本発明によれば、動作電流加算回路は、負荷電流Ｉｌｏａｄにより出力電圧Ｖｏｕｔの電圧が変化したときのみ、エラーアンプ（誤差増幅回路）の応答速度を決定する定電流源に並列に設けられた電流源をオン動作し、エラーアンプに流れる電流（定電流Ｉ１、定電流Ｉ２）の電流量を増加させて、ＬＤＯの系全体の動作速度（応答速度）の向上を図る。
これにより、出力電圧の低下時および上昇時において高速応答が可能な定電圧回路を提供することができる。また、出力電圧Ｖｏｕｔの電圧が変化したときのみ電流源をオン動作させるので、高速応答への対応時以外でのエラーアンプに加算する電流を不要にできるので、低消費電力動作可能な定電圧回路を提供することができる。

本発明のＬＤＯのブロック構成を示す図である。 本発明のＬＤＯの回路構成を示す図である。 本発明のＬＤＯの加速回路６０におけるセンスアンプの回路図である。 図３に示すセンスアンプの動作を説明するための図である。 本発明のＬＤＯの加速回路６０におけるセンスアンプの回路図である。 図５に示すセンスアンプの動作を説明するための図である。 本発明のＬＤＯのブロック構成を示す図である。 本発明のＬＤＯの回路構成を示す図である。 図８に示すＬＤＯの動作を説明するための図である。 図８に示すＬＤＯの従来に対する効果を説明するための図である。 本発明のＬＤＯのブロック構成を示す図である。 本発明のＬＤＯの回路構成を示す図である。 図１２に示すＬＤＯの動作を説明するための図である。 一般的なＬＤＯのブロック構成を示す図である。 一般的なＬＤＯの回路構成を示す図である。 図１５に示すＬＤＯの動作を説明するための図である。 メモリ回路の動作を説明するための図である。 メモリ回路の動作を説明するための図である。

本発明の課題を解決する技術思想の代表的な一例は、以下に示される。但し、本発明の請求内容はこの技術思想に限られず、本発明の請求項に記載の内容であることは言うまでもない。
図１は、本発明の課題を解決する技術思想を説明するための図であり、ＬＤＯ（定電圧回路）のブロック構成を示している。図１において、従来のＬＤＯのブロック構成を示す図１４（ａ）と同一の部分には同一の符号を付し、その説明を省略する。
図１に示すＬＤＯは、エラーアンプ１０（誤差増幅回路）、Ｐａｓｓ＿Ｔｒ２０（出力電圧制御トランジスタ）、及び出力電圧検出回路３０（出力電圧検出回路）で構成するＬＤＯのフィードバックループに対して、新たに加速回路６０（動作電流加算回路）を備えている。
加速回路６０は、負荷電流Ｉｌｏａｄの変動により出力電圧Ｖｏｕｔが変化したときにのみ、エラーアンプ１０の動作電流源である定電流源ＩＳ１、定電流源ＩＳ２に流れる動作電流（定電流Ｉ１、定電流Ｉ２）を増加させて、ＬＤＯの系全体の動作速度（応答速度）の向上を図る回路である。

図２は、加速回路６０を除いたＬＤＯの具体的な回路構成を示す図である。図２において、従来のＬＤＯの回路構成を示す図１５と同一の部分には同一の符号を付し、その説明を省略する。
エラーアンプ１０の差動増幅器（第３の差動増幅器）において、定電流源ＩＳ１であるＮチャネル型ＭＯＳトランジスタＮ３は、そのゲートに接続された電流源回路７０から供給されるバイアス電圧により、差動増幅器の動作電流である定電流Ｉ１を接続点Ｎｄ１と接地の間に流す。
また、エラーアンプ１０の出力回路部は、入力電圧Ｖｉｎと接地の間に直列接続されたＰチャネル型ＭＯＳトランジスタＰｏｕｔ、Ｎチャネル型ＭＯＳトランジスタＮ５、及びＮチャネル型ＭＯＳトランジスタＮ４から構成される。エラーアンプ１０の出力回路部において、定電流源ＩＳ２であるＮチャネル型ＭＯＳトランジスタＮ４は、そのゲートに接続された電流源回路７０から供給されるバイアス電圧により、出力回路部の動作電流である定電流Ｉ２を接続点Ｎｄ２と接地の間に流す。

図１に示す加速回路６０は、エラーアンプ１０の応答速度を決定する定電流源ＩＳ１、ＩＳ２に対して並列に設けられる電流源を有し、出力電圧Ｖｏｕｔの電圧変化に応じて電流源をオン動作させてエラーアンプ１０の動作電流を増加させる。加速回路６０が有する電流源は、詳細は後述するが、図２における接続点Ｎｄ１、接続点Ｎｄ２の各々と接地との間にそれぞれ設けられる、出力電圧Ｖｏｕｔの電圧低下（ドロップ）に対応して定電流Ｉ１及び定電流Ｉ２を増加させる電流源ＩＳＡと、出力電圧Ｖｏｕｔの電圧上昇（オーバーシュート）に対応して定電流Ｉ１を増加させる電流源ＩＳＢとから構成される。

ところで、加速回路６０が、内部に備える電流源ＩＳＡ及び電流源ＩＳＢをオン動作させるタイミングは、ＬＤＯが負荷へ供給する電流Ｉｏｕｔ（負荷電流Ｉｌｏａｄと等しい）の変動により出力電圧Ｖｏｕｔが変化するタイミングである。このため、加速回路６０の最も重要な機能は、出力電圧Ｖｏｕｔの電圧変化を高速に検出する機能である。ここで、過去の失敗事例から、その原因を逆利用した、出力電圧Ｖｏｕｔの電圧変化を高速に検出に用いる原理を、図１７及び図１８を用いて以下に説明する。

図１７は、メモリ回路の回路図、及びその読み出し時のタイミングチャートである。図１７（ａ）に示すように、メモリ回路は、ビット線Ｂｉｔと、ビット線Ｂｉｔ及び複数のワード線ＷＬ各々の交点に設けられた複数のメモリセルＭＣと、センスアンプＳＡと、から構成される回路ブロック（図中ＰＬＡＮで示す）を複数（図では２）台備えている。回路ブロックＰＬＡＮ＿１のセンスアンプＳＡ１は、基準電圧発生回路Ｖｒ１（符号１７１）の出力である基準電圧Ｖｒｅｆ１とビット線Ｂｉｔ＿１の電圧が入力され、電圧差分を増幅し、増幅結果として信号ＳＡ＿ｏｕｔ１を出力する。回路ブロックＰＬＡＮ＿２のセンスアンプＳＡ２は、基準電圧発生回路Ｖｒ１とは異なる基準電圧発生回路Ｖｒ２（符号１７１）の出力である基準電圧Ｖｒｅｆ２とビット線Ｂｉｔ＿２の電圧が入力され、電圧差分を増幅し、増幅結果として信号ＳＡ＿ｏｕｔ２を出力する。

つまり、図１７（ａ）に示すメモリ回路において、センスアンプＳＡは、個別の基準電圧Ｖｒｅｆが入力される構成となっている。そのため、メモリ回路は次のように動作する。ここで、例えばワード線ＷＬ１を選択して、Ｈレベルを記憶するメモリセルＭＣ１１と、Ｌレベルを記憶するメモリセルＭＣ１２とからデータを読み出す場合を考える。
この場合、図１７（ｂ）に示すように、センスアンプＳＡ１は、Ｈレベルとなったビット線Ｂｉｔ_１の電圧と基準電圧Ｖｒｅｆ１との差分を増幅し、Ｈレベルの信号ＳＡ＿ｏｕｔ１を出力する。また、センスアンプＳＡ２は、Ｌレベルを維持するビット線Ｂｉｔ_２の電圧と基準電圧Ｖｒｅｆ２との差分を増幅し、Ｌレベルの信号ＳＡ＿ｏｕｔ２を正しく出力する。つまり、図１７（ａ）に示すメモリ回路では、基準電圧Ｖｒｅｆが各回路ブロックＰｌａｎ専用に設けられているので、回路ブロックＰｌａｎ１のメモリセルからのデータ読み出し動作が、回路ブロックＰｌａｎ２のメモリセルからのデータ読み出し動作に、影響しないことが分かる。これは、通常のいわゆる正しい回路構成パターンである。

図１８は、ＮＧとなった回路構成パターンである、共通に基準電圧発生回路Ｖｒ（符号１８１）を設ける構成としたメモリ回路の回路図、及びその読み出し時のタイミングチャートである。図１８（ａ）は、メモリ回路の回路図を示し、図１８（ｂ）は、図１８（ａ）に示すメモリ回路のデータ読み出し動作におけるタイミングチャートを示している。図１８（ａ）及び図１８（ｂ）において、図１７と同一の部分には同一の符号を付し、その説明を省略する。また、図１８（ｃ）は、図１８（ａ）に示すメモリ回路の部分平面図、図１８（ｄ）は、図１８（ｃ）の部分平面図に対応するメモリ回路の部分断面図である。

図１８（ａ）に示す回路ブロックＰＬＡＮ＿１を、図１８（ｃ）に示すように、ビット線Ｂｉｔ＿１の配線と、基準電圧Ｖｒｅｆの配線を、それぞれメタル１、メタル２と別層の配線とし、直交させてレイアウト設計した場合、メモリ回路の製造後において、メタル１とメタル２とが重なり合う部分には、メタル１とメタル２との間に形成される層間絶縁層の膜厚と重なり合う部分の面積とで決まる寄生容量Ｃｆが形成される。
図１８（ｄ）は、製造後の図１８（ｃ）部の断面図であり、図１８（ｃ）を横方向から見た断面図である。図１８（ｄ）において、メタル１とメタル２との間には、寄生容量Ｃｆが形成されている。また、基準電圧Ｖｒｅｆの配線はメタル２であり、メタル２は各センスアンプＳＡのゲートに接続されるので、メタル２には各センスアンプＳＡのゲート容量Ｃｇが接続されることになる。

このため、図１８（ｂ）に示すように、ビット線Ｂｉｔ_１がＨレベルに変化した場合、基準電圧Ｖｒｅｆに、寄生容量Ｃｆとゲート容量Ｃｇとの容量分圧によって、電圧変化が発生する。この結果、回路ブロックＰｌａｎ２のセンスアンプＳＡ２は、この基準電圧Ｖｒｅｆの電圧変化を、ビット線Ｂｉｔ＿２の電圧に電圧変化が発生したことを検知し、結果的に、誤ったＨレベルの信号ＳＡ＿ｏｕｔ２を瞬間的に出力する場合がある。
このように、図１８に示すメモリ回路においては、メモリセルからのデータ読み出し動作としては誤った動作であるが、センスアンプＳＡ２に着目すると、センスアンプＳＡ２は、ビット線Ｂｉｔ＿１の電圧変化を、容量Ｃｆ及び容量Ｃｇによる容量分圧によって検出し、高速に電圧変化する信号ＳＡ＿ｏｕｔ２を出力しているといえる。

本発明の定電圧回路における加速回路６０は、このセンスアンプＳＡ２がビット線Ｂｉｔ＿１の電圧変化を高速に検出する現象を、原理として使用し、ＬＤＯにおいて出力電圧Ｖｏｕｔの電圧変化ΔＶｏｕｔを高速に検出する。そして、加速回路６０は、電圧変化ΔＶｏｕｔの検出結果により、上記電流源ＩＳＡ及びＩＳＢをオン動作させて、エラーアンプ１０の定電流Ｉ１、定電流Ｉ２を増加させる。これにより、本発明の定電圧回路は、負荷電流Ｉｌｏａｄの変動により出力電圧Ｖｏｕｔが変化したときにのみ、ＬＤＯの系全体の動作速度（応答速度）の向上を図ることができる。
以下、図面を参照して、本発明の実施形態について説明する。

［加速回路のセンスアンプ構成（１）］
図３は、加速回路６０において、ＬＤＯの出力電圧Ｖｏｕｔの電圧変化に応じて、上記電流源ＩＳＡ及びＩＳＢを駆動する、加速回路の中核となるセンスアンプの回路構成を示す。また、図４は、センスアンプを構成する差動増幅器の動作を説明するための図、及びセンスアンプの動作タイミングチャートである。
図３に示すセンスアンプは、差動増幅器Ａ（第１の差動増幅器）、差動増幅器Ｂ（第１の差動増幅器）、容量Ｃｃ＿Ａ（第１の容量素子）、容量Ｃｃ＿Ｂ（第２の容量素子），分圧回路（基準電圧発生回路）を備えている。
差動増幅器Ａは、差動対をなすＮチャネル型ＭＯＳトランジスタＮＡ１，ＮＡ２と、差動対の負荷をなすカレントミラー回路を構成するＰチャネル型ＭＯＳトランジスタＰＡ１，ＰＡ２と、差動対にバイアス電流を供給する定電流源ＩＳｄｉｆｆＡと、から構成される。
差動増幅器Ｂは、差動対をなすＮチャネル型ＭＯＳトランジスタＮＢ１，ＮＢ２と、差動対の負荷をなすカレントミラー回路を構成するＰチャネル型ＭＯＳトランジスタＰＢ１，ＰＢ２と、差動対にバイアス電流を供給する定電流源ＩＳｄｉｆｆＢと、から構成される。

分圧回路は、図３に示すように、入力電圧Ｖｉｎと接地（ＶＳＳ）との間に、抵抗ＲＢ１、抵抗ＲＢ２及び抵抗ＲＢ３が、この順番に直列に接続された直列回路から構成され、抵抗ＲＢ２と抵抗ＲＢ３の接続点から、基準電圧Ｖｒｅｆ＿Ｌ（第１の基準電圧）を、抵抗ＲＢ１と抵抗ＲＢ２の接続点から、基準電圧Ｖｒｅｆ＿Ｌより電圧レベルの高い基準電圧Ｖｒｅｆ＿Ｈ（第２の基準電圧）を、それぞれ出力する。
容量Ｃｃ＿Ａの一端は、ＬＤＯの出力に接続されて出力電圧Ｖｏｕｔが入力され、他端は、差動増幅器Ａの非反転入力端子（Ｎチャネル型ＭＯＳトランジスタＮＡ２のゲート端子）に接続される。なお、図に示す容量Ｃｓ＿Ａの容量は、Ｎチャネル型ＭＯＳトランジスタＮＡ２のゲート容量を含む浮遊容量である。
また、容量Ｃｃ＿Ｂの一端は、ＬＤＯの出力に接続されて出力電圧Ｖｏｕｔが入力され、他端は、差動増幅器Ｂの反転入力端子（Ｎチャネル型ＭＯＳトランジスタＮＢ１のゲート端子）に接続される。なお、図に示す容量Ｃｓ＿Ｂの容量は、Ｎチャネル型ＭＯＳトランジスタＮＢ１のゲート容量を含む浮遊容量である。

また、差動増幅器Ａにおいて、反転入力端をなすＮチャネル型ＭＯＳトランジスタＮＡ１のゲートは、分圧回路の抵抗ＲＢ２と抵抗ＲＢ３の接続点に接続され、基準電圧Ｖｒｅｆ＿Ｌが入力される。また、非反転入力端をなすＮチャネル型ＭＯＳトランジスタＮＡ２のゲートは，容量Ｃｃ＿Ａの他端に接続されるととともに、分圧回路の抵抗ＲＢ１と抵抗ＲＢ２の接続点に接続され、基準電圧Ｖｒｅｆ＿Ｈが入力される。
差動増幅器Ｂにおいて、反転入力端をなすＮチャネル型ＭＯＳトランジスタＮＢ１のゲートは、容量Ｃｃ＿Ｂの他端に接続されるととともに、分圧回路の抵抗ＲＢ２と抵抗ＲＢ３の接続点に接続され、基準電圧Ｖｒｅｆ＿Ｌが入力される。また、非反転入力端をなすＮチャネル型ＭＯＳトランジスタＮＢ２のゲートは，分圧回路の抵抗ＲＢ１と抵抗ＲＢ２の接続点に接続され、基準電圧Ｖｒｅｆ＿Ｈが入力される。

差動増幅器Ａ及び差動増幅器Ｂにおいて、出力電圧Ｖｏｕｔの電圧変化ΔＶｏｕｔがないとき、差動増幅器Ａの出力信号ｏｕｔ＿Ａ（第１の駆動信号）、差動増幅器Ｂの出力信号ｏｕｔ＿Ｂ（第２の駆動信号）の電圧を、いずれも差動増幅器の電源電圧（入力電圧Ｖｉｎの電圧レベル）に近い“Ｈ”レベルとなるように設定する。まず、この設定について、以下に説明する。なお、差動増幅器の電源電圧に近い“Ｈ”レベルとは、後述する差動増幅器の出力が入力される論理反転回路（ＩＶＡ、ＩＶＢ）の論理閾値電圧より高い電圧レベルであり、論理反転回路は、この“Ｈ”レベルの信号が入力されると、ほぼ接地（ＶＳＳ）レベルに近いレベルの信号を出力する。
基準電圧Ｖｒｅｆ＿Ｈ、基準電圧Ｖｒｅｆ＿Ｌの電圧の関係は、分圧回路の構成から、下記式（１）に示す関係である。
基準電圧Ｖｒｅｆ＿Ｈ＞基準電圧Ｖｒｅｆ＿Ｌ…（１）
従って、式（１）より、差動増幅器Ａにおいて、Ｎチャネル型ＭＯＳトランジスタＮＡ１の電流が、Ｎチャネル型ＭＯＳトランジスタＮＡ２の電流より小さくなり、Ｈレベルの出力信号ｏｕｔ＿Ａを出力する。また、差動増幅器Ｂも、同様に、Ｎチャネル型ＭＯＳトランジスタＮＢ１の電流が、Ｎチャネル型ＭＯＳトランジスタＮＢ２の電流より小さくなり、Ｈレベルの出力信号ｏｕｔ＿Ｂを出力する。

ここで、差動増幅器Ａ及び差動増幅器Ｂにおいて、Ｐチャネル型ＭＯＳトランジスタＰＡ１の飽和領域におけるドレイン電流ＩｐＡ及びＰチャネル型ＭＯＳトランジスタＰＢ１の飽和領域におけるドレイン電流ＩｐＢをＩｐとする。また、Ｎチャネル型ＭＯＳトランジスタＮＡ１の飽和領域におけるドレイン電流ＩｎＡ及びＮチャネル型ＭＯＳトランジスタＮＢ１の飽和領域におけるドレイン電流ＩｎＢをＩｎとする。これらは、差動増幅器Ａ及び差動増幅器Ｂにおいて、対応するトランジスタの回路定数（トランジスタのチャネル長Ｌ、チャネル幅Ｗ）を、同一とすることで実現できる。さらに、Ｐチャネル型ＭＯＳトランジスタと、これと直列接続されるＮチャンネル型ＭＯＳトランジスタ、（たとえばＰＡ１とＮＡ１）の回路定数を、ドレイン電流Ｉｐとドレイン電流Ｉｎが、下記式（２）に示す関係になるように設定する。
Ｉｐ＞Ｉｄ…（２）
これにより、差動増幅器Ａにおいて、図４（ａ）のトランジスタのドレイン電圧とドレイン電流との関係を示すグラフに示すように、Ｐチャネル型ＭＯＳトランジスタＰＡ１のソース−ドレイン間電圧が、Ｎチャネル型ＭＯＳトランジスタＮＡ１のドレイン−ソース間電圧より小さくなるように設定でき、差動増幅器Ａの出力信号ｏｕｔ＿Ａを、ＬＤＯの入力電圧Ｖｉｎの電圧レベルに近い“Ｈ”レベルとすることができる。

また、差動増幅器Ｂにおいて、同様に、Ｐチャネル型ＭＯＳトランジスタＰＢ１のソース−ドレイン間電圧が、Ｎチャネル型ＭＯＳトランジスタＮＢ１のドレイン−ソース間電圧より小さくなるように、上記式（２）を満たすように其々のトランジスタの設計定数を設定する。これにより、差動増幅器Ｂの出力信号ｏｕｔ＿Ｂを、差動増幅器Ａと同様に。ＬＤＯの入力電圧Ｖｉｎの電圧レベルに近い“Ｈ”レベルとすることができる。

次に、出力電圧Ｖｏｕｔの電圧変化ΔＶｏｕｔまで考慮した場合の差動増幅器Ａ及び差動増幅器Ｂの動作について説明する。
差動増幅器Ａにおいて、Ｎチャネル型ＭＯＳトランジスタＮＡ２のゲートは、容量Ｃｃ＿Ａの他端に接続されているため、出力電圧ＶｏｕｔがΔＶｏｕｔ変化すると、非反転入力端に入力される入力電圧Ｖｉｎ＿Ａの電圧変化は、ΔＶｏｕｔ×Ｃｃ＿Ａ／（Ｃｃ＿Ａ＋Ｃｓ＿Ａ）となる。
Ｎチャネル型ＭＯＳトランジスタＮＡ２のゲートは、基準電圧Ｖｒｅｆ＿Ｈが入力されるので、入力電圧Ｖｉｎ＿Ａは、次の式（３）で示される。
Ｖｉｎ＿Ａ＝Ｖｒｅｆ＿Ｈ＋ΔＶｏｕｔ×Ｃｃ＿Ａ／（Ｃｃ＿Ａ＋Ｃｓ＿Ａ）…（３）

同様に、差動増幅器Ｂにおいて、Ｎチャネル型ＭＯＳトランジスタＮＢ１のゲートは、容量Ｃｃ＿Ｂの他端に接続されているため、出力電圧ＶｏｕｔがΔＶｏｕｔ変化すると、反転入力端に入力される入力電圧Ｖｉｎ＿Ｂの電圧変化は、ΔＶｏｕｔ×Ｃｃ＿Ｂ／（Ｃｃ＿Ｂ＋Ｃｓ＿Ｂ）となる。
Ｎチャネル型ＭＯＳトランジスタＮＢ１のゲートは、基準電圧Ｖｒｅｆ＿Ｌが入力されるので、入力電圧Ｖｉｎ＿Ｂは、次の式（３）で示される。
Ｖｉｎ＿Ｂ＝Ｖｒｅｆ＿Ｌ＋ΔＶｏｕｔ×Ｃｃ＿Ｂ／（Ｃｃ＿Ｂ＋Ｃｓ＿Ｂ）…（４）

ここで、Ｃｃ＿ＡとＣｓ＿Ａ、Ｃｃ＿ＢとＣｓ＿Ｂを、例えば、Ｃｃに対してＣｓは非常に小さく、それぞれ容量値で１０：１の関係になるように設定し、ＣｓをＣｃに対して無視できるものとすると（Ｃｃ＿Ａ≫Ｃｓ＿Ａ、Ｃｃ＿Ａ≫Ｃｓ＿Ａとすると）、上記式（３）、式（４）は以下のように近似できる。
Ｖｉｎ＿Ａ＝Ｖｒｅｆ＿Ｈ＋ΔＶｏｕｔ…（５）
Ｖｉｎ＿Ｂ＝Ｖｒｅｆ＿Ｌ＋ΔＶｏｕｔ…（６）

式（５）により、差動増幅器Ａは、出力電圧Ｖｏｕｔに電圧変化ΔＶｏｕｔが生じたとき、次のように出力信号ｏｕｔ＿Ａを出力する。
すなわち、差動増幅器Ａは、Ｖｒｅｆ＿Ｈ＋ΔＶｏｕｔ＞Ｖｒｅｆ＿Ｌのとき、“Ｈ”レベルより高い“ＨＨ”レベルの出力信号ｏｕｔ＿Ａを出力する。
また、差動増幅器Ａは、Ｖｒｅｆ＿Ｈ＋ΔＶｏｕｔ＜Ｖｒｅｆ＿Ｌのとき、“Ｈ”レベルより低い“Ｌ”レベルの出力信号ｏｕｔ＿Ａを出力する。
つまり、図４（ｂ）に示すように、差動増幅器Ａは、ＬＤＯの供給電流Ｉｏｕｔが増加し（負荷電流Ｉｌｏａｄが増加し）、出力電圧Ｖｏｕｔが電圧低下（ドロップ）したとき（時刻ｔ１）、 “Ｌ”レベルの出力信号ｏｕｔ＿Ａを出力する。また、差動増幅器Ａは、ＬＤＯの供給電流Ｉｏｕｔが減少し（負荷電流Ｉｌｏａｄが減少し）、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したとき（時刻ｔ２）、“ＨＨ”レベルの出力信号ｏｕｔ＿Ａを出力する。

また、式（６）により、差動増幅器Ｂは、出力電圧Ｖｏｕｔに電圧変化ΔＶｏｕｔが生じたとき、次のように出力信号ｏｕｔ＿Ｂを出力する。
すなわち、差動増幅器Ｂは、Ｖｒｅｆ＿Ｈ＞Ｖｒｅｆ＿Ｌ＋ΔＶｏｕｔのとき、“Ｈ”レベルより高い“ＨＨ”レベルの出力信号ｏｕｔ＿Ｂを出力する。
また、差動増幅器Ｂは、Ｖｒｅｆ＿Ｈ＜Ｖｒｅｆ＿Ｌ＋ΔＶｏｕｔのとき、“Ｈ”レベルより低い“Ｌ”レベルの出力信号ｏｕｔ＿Ｂを出力する。
つまり、図４（ｂ）に示すように、差動増幅器Ｂは、ＬＤＯの供給電流Ｉｏｕｔが増加し（負荷電流Ｉｌｏａｄが増加し）、出力電圧Ｖｏｕｔが電圧低下（ドロップ）したとき（時刻ｔ１）、 “ＨＨ”レベルの出力信号ｏｕｔ＿Ｂを出力する。また、差動増幅器Ｂは、ＬＤＯの供給電流Ｉｏｕｔが減少し（負荷電流Ｉｌｏａｄが減少し）、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したとき（時刻ｔ２）、“Ｌ”レベルの出力信号ｏｕｔ＿Ｂを出力する。

このように、加速回路６０において、加速回路の中核となるセンスアンプは、出力電圧Ｖｏｕｔに電圧変化ΔＶｏｕｔが生じたとき、差動増幅器Ａから出力電圧Ｖｏｕｔの電圧変化と同相（位相のずれが０°）の出力信号ｏｕｔ＿Ａを、差動増幅器Ｂから出力電圧Ｖｏｕｔの電圧変化と逆相（位相のずれが１８０°）の出力信号ｏｕｔ＿Ｂを、発生する。
そこで、ＬＤＯの供給電流Ｉｏｕｔが増加し（負荷電流Ｉｌｏａｄが増加し）、出力電圧Ｖｏｕｔが電圧低下（ドロップ）したとき、差動増幅器Ｂの出力する“ＨＨ”レベルの出力信号ｏｕｔ＿Ｂにより、加速回路６０の電流源ＩＳＡを駆動し、エラーアンプ１０の定電流Ｉ１または定電流Ｉ２を増加させると、出力電圧Ｖｏｕｔへの復帰を高速に行うことができる。
また、ＬＤＯの供給電流Ｉｏｕｔが減少し（負荷電流Ｉｌｏａｄが減少し）、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したとき、差動増幅器Ａの出力する“ＨＨ”レベルの出力信号ｏｕｔ＿Ａにより、加速回路６０の電流源ＩＳＢを駆動し、エラーアンプ１０の定電流Ｉ１を増加させると、出力電圧Ｖｏｕｔへの復帰を高速に行うことができる。

［加速回路のセンスアンプ構成（２）］
続いて、加速回路６０の中核となるセンスアンプの他の回路構成例について、図５及び図６を用いて説明する。
図５は、加速回路６０において、加速回路６０の中核となるセンスアンプの他の回路構成を示す図である。また、図６は、センスアンプの動作タイミングチャート、及びセンスアンプ回路をブロック構成で示した図である。
図５に示すセンスアンプは、差動増幅器Ａ（第１の差動増幅器）、差動増幅器Ｂ（第２の差動増幅器）、容量Ｃｃ（容量素子）を備えている。
図３に示すセンスアンプ回路は、差動増幅器Ａ及び差動増幅器Ｂの入力基準電圧である基準電圧Ｖｒｅｆ＿Ｈ及び基準電圧Ｖｒｅｆ＿Ｌを生成するため、抵抗分圧用抵抗ストリング（分圧回路）を設ける必要がある。分圧回路を設けるにより、余分な消費電流が発生する。また、差動増幅器Ａ及び差動増幅器Ｂ各々に個々に出力電圧Ｖｏｕｔ検出用容量である容量Ｃｃ＿Ａ及び容量Ｃｃ＿Ｂを設ける必要がある。

図５に示すセンスアンプは、消費電流の低減及び加速回路の構成素子（抵抗及び容量）の削減を目的として、図３に示すセンスアンプから分圧回路を削除し、さらに出力電圧Ｖｏｕｔ検出用の容量を一つに削減している。
そして、分圧回路を除いたため、差動増幅器Ａ及び差動増幅器Ｂの入力基準電圧として、図１に示したエラーアンプ１０に基準電圧として入力される基準電圧Ｖｒｅｆを用いる。また、差動増幅器Ａの非反転入力端と、差動増幅器Ｂの反転入力端との接続点（以下、接続点ＮｄＣとする）と、ＬＤＯの出力電圧Ｖｏｕｔとの間に一つの容量Ｃｃが設けられる。

差動増幅器Ａは、差動対をなすＮチャネル型ＭＯＳトランジスタＮＡ１，ＮＡ２（ＮＡ＿１及びＮＡ＿２）、と、差動対の負荷をなすカレントミラー回路を構成するＰチャネル型ＭＯＳトランジスタＰＡ１，ＰＡ２と、差動対にバイアス電流を供給する定電流源ＩＳｄｉｆｆＡと、から構成される。
差動増幅器Ｂは、差動対をなすＮチャネル型ＭＯＳトランジスタＮＢ１，ＮＢ２（ＮＢ＿１及びＮＢ＿２）と、差動対の負荷をなすカレントミラー回路を構成するＰチャネル型ＭＯＳトランジスタＰＢ１，ＰＢ２と、差動対にバイアス電流を供給する定電流源ＩＳｄｉｆｆＢと、から構成される。
容量Ｃｃの一端は、ＬＤＯの出力に接続されて出力電圧Ｖｏｕｔが入力され、他端は、接続点ＮｄＣに接続される。なお、図に示す容量Ｃｓの容量は、Ｎチャネル型ＭＯＳトランジスタＮＡ２及びＮチャネル型ＭＯＳトランジスタＮＢ１のゲート容量を含む浮遊容量である。

差動増幅器Ａにおいて、反転入力端をなすＮチャネル型ＭＯＳトランジスタＮＡ１のゲートは、ＬＤＯを構成するエラーアンプが使用する基準電圧発生回路５０に接続され、基準電圧Ｖｒｅｆが入力される。また、非反転入力端をなすＮチャネル型ＭＯＳトランジスタＮＡ２のゲートは接続点ＮｄＣに接続されるとともに、抵抗ＲＢを介して基準電圧発生回路５０に接続され、基準電圧Ｖｒｅｆが入力される。
差動増幅器Ｂにおいて、反転入力端をなすＮチャネル型ＭＯＳトランジスタＮＢ１のゲートは接続点ＮｄＣに接続されるとともに、抵抗ＲＢを介して基準電圧発生回路５０に接続され、基準電圧Ｖｒｅｆが入力される。また、非反転入力端をなすＮチャネル型ＭＯＳトランジスタＮＢ２のゲートは，基準電圧発生回路５０に接続され、基準電圧Ｖｒｅｆが入力される。

ここで、差動増幅器Ａの非反転入力端を構成するＮチャネル型ＭＯＳトランジスタＮＡ２をＮチャネル型ＭＯＳトランジスタＮＡ＿１及びＮＡ＿２で構成している理由は、反転入力端及び非反転入力端に、図３に示すセンスアンプではそれぞれ異なる基準電圧Ｖｒｅｆ＿Ｈ及び基準電圧Ｖｒｅｆ＿Ｌが入力されていたのに対して、本センスアンプではいずれの入力端にも基準電圧Ｖｒｅｆが入力されるからである。
つまり、差動増幅器Ａでは、非反転端を構成するトランジスタ数を、反転入力端を構成するトランジスタに対して多めに配置し、Ｎチャネル型ＭＯＳトランジスタＮＡ２の電流駆動能力をＮチャネル型ＭＯＳトランジスタＮＡ１に対して大きくなるように設定する。

同様に、差動増幅器Ｂにおいても、Ｎチャネル型ＭＯＳトランジスタＮＢ２をＮチャネル型ＭＯＳトランジスタＮＢ＿１及びＮＢ＿２で構成し、非反転端を構成するトランジスタ数を、反転入力端を構成するトランジスタに対して多めに配置し、Ｎチャネル型ＭＯＳトランジスタＮＢ２の電流駆動能力をＮチャネル型ＭＯＳトランジスタＮＢ１に対して大きくなるように設定する。

まず、差動増幅器Ａ及び差動増幅器Ｂにおいて、出力電圧Ｖｏｕｔの電圧変化ΔＶｏｕｔがないとき、差動増幅器Ａの出力信号ｏｕｔ＿Ａ（第１の駆動信号）、差動増幅器Ｂの出力信号ｏｕｔ＿Ｂ（第２の駆動信号）の電圧を、図３に示すセンスアンプと同様に、差動増幅器の電源電圧（入力電圧Ｖｉｎの電圧レベル）に近い“Ｈ”レベルとなるように設定できることについて説明する。

図５に示すように、差動増幅器Ａにおいて、Ｎチャネル型ＭＯＳトランジスタＮＡ１のドレイン電流をドレイン電流Ｉｎ１Ａ、Ｎチャネル型ＭＯＳトランジスタＮＡ２のドレイン電流をドレイン電流Ｉｎ２Ａとし、Ｐチャネル型ＭＯＳトランジスタＰＡ１のドレイン電流をドレイン電流Ｉｐ１Ａ、Ｐチャネル型ＭＯＳトランジスタＰＡ２のドレイン電流をドレイン電流Ｉｐ２Ａとする。また、差動増幅器Ｂにおいて、Ｎチャネル型ＭＯＳトランジスタＮＢ１のドレイン電流をドレイン電流Ｉｎ１Ｂ、Ｎチャネル型ＭＯＳトランジスタＮＢ２のドレイン電流をドレイン電流Ｉｎ２Ｂとし、Ｐチャネル型ＭＯＳトランジスタＰＢ１のドレイン電流をドレイン電流Ｉｐ１Ｂ、Ｐチャネル型ＭＯＳトランジスタＰＢ２のドレイン電流をドレイン電流Ｉｐ２Ｂとする。
差動増幅器Ａ及び差動増幅器Ｂにおいて、対応するトランジスタの回路定数を同一とすると、ＬＤＯの出力電圧Ｖｏｕｔに電圧変化がないとき、上記各ドレイン電流のうち、各トランジスタに対応するドレイン電流は、Ｉｎ１Ａ＝Ｉｎ１Ｂの様に、等しくなる。それぞれ対応するトランジスタのドレイン電流を、Ｉｎ１Ａ＝Ｉｎ１Ｂ＝Ｉｎ１、Ｉｎ２Ａ＝Ｉｎ２Ｂ＝Ｉｎ２、Ｉｐ１Ａ＝Ｉｐ１Ｂ＝Ｉｐ１、Ｉｐ２Ａ＝Ｉｐ２Ｂ＝Ｉｐ２とする。

上記の様に、非反転端を構成するトランジスタの電流駆動能力を、反転端を構成するトランジスタに対して大きくなるように設定することで、Ｉｎ２＞Ｉｎ１となるので、ＬＤＯの出力電圧Ｖｏｕｔに電圧変化がないとき、以下の関係式がなりたつ。
まず、差動増幅器Ａ及びＢにおいて、直列回路を構成するトランジスタには同じドレイン電流が流れるので、下記（７）式が成り立つ。
Ｉｐ２＝Ｉｎ２…（７）
また、差動増幅器Ａ及びＢにおいて、カレントミラー接続されたトランジスタは同じドイレン電流が流れるので、下記（８）式が成り立つ。
Ｉｐ１＝Ｉｐ２…（８）
Ｉｎ２＞Ｉｎ１、及び式（７）、（８）より、結果的に以下の式（９）が成り立つ。
Ｉｐ１＞Ｉｎ１…（９）
式（９）は、図３に示すセンスアンプの説明で用いた式（２）の関係と同じであり、つまり、差動増幅器Ａの出力信号ｏｕｔ＿Ａを、ＬＤＯの入力電圧Ｖｉｎの電圧レベルに近い“Ｈ”レベルとすることができる。また、差動増幅器Ｂの出力信号ｏｕｔ＿Ｂを、差動増幅器Ａと同様にＬＤＯの入力電圧Ｖｉｎの電圧レベルに近い“Ｈ”レベルとすることができる。

また、差動増幅器Ａ及び差動増幅器Ｂの入力基準電圧は、同じ基準電圧Ｖｒｅｆであるので、図５に示すように、出力電圧Ｖｏｕｔの電圧変化を差動増幅器Ａ及び差動増幅器Ｂに伝達する容量を、容量Ｃｃの一つとすることが可能となる。

次に、出力電圧Ｖｏｕｔの電圧変化ΔＶｏｕｔまで考慮した場合の差動増幅器Ａ及び差動増幅器Ｂの動作について説明する。
差動増幅器Ａにおいて、Ｎチャネル型ＭＯＳトランジスタＮＡ２のゲートは、容量Ｃｃの他端（接続点ＮｄＣ）に接続されているため、出力電圧ＶｏｕｔがΔＶｏｕｔ変化すると、非反転入力端に入力される入力電圧Ｖｉｎ＿Ａの電圧変化は、ΔＶｏｕｔ×Ｃｃ／（Ｃｃ＋Ｃｓ）となる。
Ｎチャネル型ＭＯＳトランジスタＮＡ２のゲートは、基準電圧Ｖｒｅｆが入力されるので、入力電圧Ｖｉｎ＿Ａは、次の式（３’）で示される。
Ｖｉｎ＿Ａ＝Ｖｒｅｆ＋ΔＶｏｕｔ×Ｃｃ／（Ｃｃ＋Ｃｓ）…（３’）

同様に、差動増幅器Ｂにおいて、Ｎチャネル型ＭＯＳトランジスタＮＢ１のゲートは、容量Ｃｃの他端（接続点ＮｄＣ）に接続されているため、出力電圧ＶｏｕｔがΔＶｏｕｔ変化すると、反転入力端に入力される入力電圧Ｖｉｎ＿Ｂの電圧変化は、ΔＶｏｕｔ×Ｃｃ／（Ｃｃ＋Ｃｓ）となる。
Ｎチャネル型ＭＯＳトランジスタＮＢ１のゲートは、基準電圧Ｖｒｅｆが入力されるので、入力電圧Ｖｉｎ＿Ｂは、次の式（３）で示される。
Ｖｉｎ＿Ｂ＝Ｖｒｅｆ＋ΔＶｏｕｔ×Ｃｃ／（Ｃｃ＋Ｃｓ）…（４’）

ここで、ＣｃとＣｓを、図３に示すセンスアンプと同様に、例えば、Ｃｃに対してＣｓは非常に小さく、それぞれ容量値で１０：１の関係になるように設定し、ＣｓをＣｃに対して無視できるものとすると（Ｃｃ≫Ｃｓとすると）、上記式（３’）、式（４’）は以下のように近似できる。
Ｖｉｎ＿Ａ＝Ｖｒｅｆ＋ΔＶｏｕｔ…（５’）
Ｖｉｎ＿Ｂ＝Ｖｒｅｆ＋ΔＶｏｕｔ…（６’）

式（５’）により、差動増幅器Ａは、出力電圧Ｖｏｕｔに電圧変化ΔＶｏｕｔが生じたとき、次のように出力信号ｏｕｔ＿Ａを出力する。
すなわち、差動増幅器Ａは、Ｖｒｅｆ＋ΔＶｏｕｔ＞Ｖｒｅｆのとき、“Ｈ”レベルより高い“ＨＨ”レベルの出力信号ｏｕｔ＿Ａを出力する。
また、差動増幅器Ａは、Ｖｒｅｆ＋ΔＶｏｕｔ＜Ｖｒｅｆのとき、“Ｈ”レベルより低い“Ｌ”レベルの出力信号ｏｕｔ＿Ａを出力する。
つまり、図６（ａ）に示すように、差動増幅器Ａは、ＬＤＯの供給電流Ｉｏｕｔが増加し（負荷電流Ｉｌｏａｄが増加し）、出力電圧Ｖｏｕｔが電圧低下（ドロップ）したとき（時刻ｔ１）、 “Ｌ”レベルの出力信号ｏｕｔ＿Ａを出力する。また、差動増幅器Ａは、ＬＤＯの供給電流Ｉｏｕｔが減少し（負荷電流Ｉｌｏａｄが減少し）、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したとき（時刻ｔ２）、“ＨＨ”レベルの出力信号ｏｕｔ＿Ａを出力する。

式（６’）により、差動増幅器Ｂは、出力電圧Ｖｏｕｔに電圧変化ΔＶｏｕｔが生じたとき、次のように出力信号ｏｕｔ＿Ｂを出力する。
すなわち、差動増幅器Ｂは、Ｖｒｅｆ＞Ｖｒｅｆ＋ΔＶｏｕｔのとき、“Ｈ”レベルより高い“ＨＨ”レベルの出力信号ｏｕｔ＿Ｂを出力する。
また、差動増幅器Ｂは、Ｖｒｅｆ＜Ｖｒｅｆ＋ΔＶｏｕｔのとき、“Ｈ”レベルより低い“Ｌ”レベルの出力信号ｏｕｔ＿Ｂを出力する。
つまり、図６（ａ）に示すように、差動増幅器Ｂは、ＬＤＯの供給電流Ｉｏｕｔが増加し（負荷電流Ｉｌｏａｄが増加し）、出力電圧Ｖｏｕｔが電圧低下（ドロップ）したとき（時刻ｔ１）、 “ＨＨ”レベルの出力信号ｏｕｔ＿Ｂを出力する。また、差動増幅器Ｂは、ＬＤＯの供給電流Ｉｏｕｔが減少し（負荷電流Ｉｌｏａｄが減少し）、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したとき（時刻ｔ２）、“Ｌ”レベルの出力信号ｏｕｔ＿Ｂを出力する。

このように、加速回路６０において、加速回路の中核となるセンスアンプは、出力電圧Ｖｏｕｔに電圧変化ΔＶｏｕｔが生じたとき、差動増幅器Ａから出力電圧Ｖｏｕｔの電圧変化と同相（位相のずれが０°）の出力信号ｏｕｔ＿Ａを、差動増幅器Ｂから出力電圧Ｖｏｕｔの電圧変化と逆相（位相のずれが１８０°）の出力信号ｏｕｔ＿Ｂを、発生する。
そこで、ＬＤＯの供給電流Ｉｏｕｔが増加し（負荷電流Ｉｌｏａｄが増加し）、出力電圧Ｖｏｕｔが電圧低下（ドロップ）したとき、差動増幅器Ｂの出力する“ＨＨ”レベルの出力信号ｏｕｔ＿Ｂにより、加速回路６０の電流源ＩＳＡを駆動し、エラーアンプ１０の定電流Ｉ１及び定電流Ｉ２を増加させると、出力電圧Ｖｏｕｔへの復帰を高速に行うことができる。

また、ＬＤＯの供給電流Ｉｏｕｔが減少し（負荷電流Ｉｌｏａｄが減少し）、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したとき、差動増幅器Ａの出力する“ＨＨ”レベルの出力信号ｏｕｔ＿Ａにより、加速回路６０の電流源ＩＳＢを駆動し、エラーアンプ１０の定電流Ｉ１を増加させると、出力電圧Ｖｏｕｔへの復帰を高速に行うことができる。
このように、本説明の加速回路６０は、図３に示す加速回路に比べ、少ない素子数で、出力電圧Ｖｏｕｔの電圧変化を高速に検出し、検出結果である出力信号ｏｕｔ＿Ａ、出力信号ｏｕｔ＿Ｂを出力することができる。

なお、ＬＤＯ出力の出力電圧Ｖｏｕｔの電圧変化ΔＶｏｕｔが発生した時、容量Ｃｃと容量Ｃｓとの分圧（接続点ＮｄＣの電圧）によってΔＶｏｕｔを検出する際、接続点ＮｄＣの電圧変化が、基準電圧発生回路５０の出力である基準電圧Ｖｒｅｆに影響を与える恐れがあるので、接続点ＮｄＣと基準電圧Ｖｒｅｆの信号線との間に、図５に示すように、抵抗ＲＢと容量Ｃａとによりローパスフィルタ（LPF)を形成し、接続点ＮｄＣの電圧変化による基準電圧Ｖｒｅｆへの影響を軽減させている。
また、引き続いて、ＬＤＯの全体構成について説明するが、その際に説明に用いるセンスアンプは、図３に示すセンスアンプではなく、構成素子の少ない本センスアンプである。また、以下の説明に用いる図である図７及び図１１においては、図６（ｂ）に示す本センスアンプのブロック構成図を用いる。

［ＬＤＯの構成及び動作説明］
図７は、ドロップ及びオーバー・シュートを改善するＬＤＯのブロック構成を示しており、図１に示すＬＤＯ回路のうち、加速回路の構成まで含めて示したブロック図である。
また、図８は、図７のブロック図を、トランジスタレベルまで記載した回路図であり、図９は、ＬＤＯの動作タイミングチャートである。
図７及び図８において、図１及び図２と同一の部分には同一の符号を示し、その説明は省略するものとする。
図７に示すように、ＬＤＯにおける加速回路６０は、差動増幅器Ａ及び差動増幅器Ｂからなる上記説明のセンスアンプと、差動増幅器Ａの出力信号ｏｕｔ＿Ａを論理反転し、かつ波形整形後のデジタル信号（出力信号ｏｕｔ＿ＡＢ）を出力するインバータＩＶＡ（第１の論理反転回路）と、差動増幅器Ｂの出力信号ｏｕｔ＿Ｂを論理反転し、かつ波形整形後のデジタル信号（出力信号ｏｕｔ＿ＢＢ）を出力するインバータＩＶＢ（第２の論理反転回路）と、電流源ＩＳＡ、電流源ＩＳＢから構成される。

電流源ＩＳＡは、出力電圧Ｖｏｕｔが電圧低下（ドロップ）したときに、加速電流Ａを、エラーアンプ１０における定電流源ＩＳ１の定電流Ｉ１及び定電流源ＩＳ２の定電流Ｉ２に加算する電流源であり、電流源ＩＳＡ１及びアナログスイッチＳＷ＿Ａから構成される。
また、電流源ＩＳＢは、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したときに、加速電流Ｂを、エラーアンプ１０における定電流源ＩＳ１の定電流Ｉ１に加算する電流源であり、電流源ＩＳＢ１及びアナログスイッチＳＷ＿Ｂから構成される。

具体的には、図８に示すように、電流源ＩＳＡは、エラーアンプ１０を構成する差動増幅器の定電流源ＩＳ１であるＮチャネル型ＭＯＳトランジスタＮ３のドレイン（接続点Ｎｄ１）と接地（ＶＳＳ）との間に構成される電流源（電流源ＩＳＡ１３とする）と、エラーアンプ１０を構成する出力回路部の定電流源ＩＳ２であるＮチャネル型ＭＯＳトランジスタＮ４のドレイン（接続点Ｎｄ２）と、接地（ＶＳＳ）との間に構成される電流源（電流源ＩＳＡ１４とする）の２つの電流源から構成される。

電流源ＩＳＡ１３（第１の電流源）は、加速電流Ａ１を流す電流源（Ｎチャネル型ＭＯＳトランジスタＮＡ３１）と、この電流源と直列回路を構成するアナログスイッチ（Ｎチャネル型ＭＯＳトランジスタＮＡ３２）から構成され、エラーアンプ１０を構成する差動増幅器の定電流源ＩＳ１と並列に配置される。
Ｎチャネル型ＭＯＳトランジスタＮＡ３１において、ドイレンはエラーアンプ１０の接続点Ｎｄ１に接続され、ゲートは差動増幅器Ｂの出力に接続されて出力信号ｏｕｔ＿Ｂが入力され、ソースはＮチャネル型ＭＯＳトランジスタＮＡ３２のドイレンに接続される。
Ｎチャネル型ＭＯＳトランジスタＮＡ３２において、ドイレンはＮチャネル型ＭＯＳトランジスタＮＡ３１のソースに接続され、ゲートはインバータＩＶＡの出力に接続されて出力信号ｏｕｔ＿ＡＢが入力され、ソースは接地される。

電流源ＩＳＡ１４（第２の電流源）は、加速電流Ａ２を流す電流源（Ｎチャネル型ＭＯＳトランジスタＮＡ４１）と、この電流源と直列回路を構成するアナログスイッチ（Ｎチャネル型ＭＯＳトランジスタＮＡ４２）から構成され、エラーアンプ１０を構成する差動増幅器の定電流源ＩＳ２と並列に配置される。
Ｎチャネル型ＭＯＳトランジスタＮＡ４１において、ドイレンはエラーアンプ１０の接続点Ｎｄ２に接続され、ゲートは差動増幅器Ｂの出力に接続されて出力信号ｏｕｔ＿Ｂが入力され、ソースはＮチャネル型ＭＯＳトランジスタＮＡ４２のドイレンに接続される。
Ｎチャネル型ＭＯＳトランジスタＮＡ４２において、ドイレンはＮチャネル型ＭＯＳトランジスタＮＡ４１のソースに接続され、ゲートはインバータＩＶＡの出力に接続されて出力信号ｏｕｔ＿ＡＢが入力され、ソースは接地される。

このように、電流源ＩＳＡは、デジタル信号であるインバータＩＶＡの出力によりオンオフ動作が切り替えられ、電流源の電流量は、アナログ信号である差動増幅器Ａの出力信号ｏｕｔ＿Ａにより電流量の大小が調整される。
電流源ＩＳＡは、出力電圧Ｖｏｕｔが電圧低下（ドロップ）したときに、加速電流Ａ（加速電流Ａ１＋加速電流Ａ２）を、エラーアンプ１０の定電流源ＩＳ１に流れる定電流Ｉ１及び定電流源ＩＳ２に流れる定電流Ｉ２に加算して、エラーアンプ１０の応答性を高速化する。

電流源ＩＳＢ（第３の電流源）は、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したときに、加速電流Ｂをエラーアンプ１０の定電流源に流れる定電流（定電流Ｉ１）に加算して、エラーアンプ１０の応答性を高速化する。具体的には、図８に示すように、電流源ＩＳＢは、エラーアンプ１０を構成する差動増幅器の定電流源であるＮチャネル型ＭＯＳトランジスタＮ３のドレイン（接続点Ｎｄ１）と、接地（ＶＳＳ）との間に構成される電流源から構成される。

電流源ＩＳＢは、加速電流Ｂを流す電流源ＩＳＢ１（Ｎチャネル型ＭＯＳトランジスタＮＢ３１）と、この電流源と直列回路を構成するアナログスイッチＳＷ＿Ｂ（Ｎチャネル型ＭＯＳトランジスタＮＢ３２）から構成され、エラーアンプ１０を構成する差動増幅器の定電流源ＩＳ１と並列に配置される。
Ｎチャネル型ＭＯＳトランジスタＮＢ３１において、ドイレンはエラーアンプ１０の接続点Ｎｄ１に接続され、ゲートは差動増幅器Ａの出力に接続されて出力信号ｏｕｔ＿Ａが入力され、ソースはＮチャネル型ＭＯＳトランジスタＮＢ３２のドイレンに接続される。
Ｎチャネル型ＭＯＳトランジスタＮＢ３２において、ドイレンはＮチャネル型ＭＯＳトランジスタＮＢ３１のソースに接続され、ゲートはインバータＩＶＢの出力に接続されて出力信号ｏｕｔ＿ＢＢが入力され、ソースは接地される。

このように、電流源ＩＳＢは、デジタル信号であるインバータＩＶＢの出力によりオンオフ動作が切り替えられ、電流源の電流量は、アナログ信号である差動増幅器Ａの出力信号ｏｕｔ＿Ｂにより電流量の大小が調整される。
電流源ＩＳＢは、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したときに、加速電流Ｂをエラーアンプ１０の定電流源ＩＳ１に流れる定電流Ｉ１に加算して、エラーアンプ１０の応答性を高速化する。

このように構成されたＬＤＯにおいて、負荷電流Ｉｌｏａｄが増大して出力電圧Ｖｏｕｔが電圧低下（ドロップ）したとき、負荷電流Ｉｌｏａｄが減少して出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したときの、ＬＤＯの動作を、図９を用いて説明する。
時刻ｔ１において、負荷電流Ｉｌｏａｄが増大して出力電圧Ｖｏｕｔが電圧低下（ドロップ）したとき、加速回路６０の接続点ＮｄＣの電圧は、出力電圧Ｖｏｕｔの電圧変化と同相の関係を保って電圧変化する。
加速回路６０のセンスアンプを構成する差動増幅器Ａは、非反転入力端の電圧（Ｖｒｅｆ＋ΔＶｏｕｔ）＜反転入力端の電圧（Ｖｒｅｆ）となって、“Ｈ”レベルより低い“Ｌ”レベルの出力信号ｏｕｔ＿Ａを出力する。

また、加速回路６０のセンスアンプを構成する差動増幅器Ｂは、非反転入力端の電圧（Ｖｒｅｆ）＞反転入力端の電圧（Ｖｒｅｆ＋ΔＶｏｕｔ）となって、“Ｈ”レベルより高い“ＨＨ”レベルの出力信号ｏｕｔ＿Ｂを出力する。また、インバータＩＶＡは、デジタル信号（出力信号ｏｕｔ＿ＡＢ）を“Ｌ”レベルから“Ｈ”レベルへ変化させる。また、インバータＩＶＢは、デジタル信号（出力信号ｏｕｔ＿ＢＢ）を“Ｌ”レベルに維持する。

これにより、加速回路６０における電流源ＩＳＡがオン動作し、エラーアンプ１０の定電流Ｉ１及びＩ２を、加速電流Ａ分だけ増加させる。なお、加速電流Ａの電流変化は、図９に示すように、電流変化は出力電圧Ｖｏｕｔの電圧変化に対して逆相であり、かつ、出力電圧Ｖｏｕｔの時間変化に対して線形の関係を保つように調整された時間変化を示す。
エラーアンプ１０は、ＬＤＯの出力電圧Ｖｏｕｔと同相に変化する制御信号Ｖｇａｔｅ（制御信号）を、Ｐａｓｓ＿Ｔｒ２０に出力し、Ｐａｓｓ＿Ｔｒ２０を強くオンさせ、出力電圧Ｖｏｕｔを所定の電位へと高速に復帰させる。

時刻ｔ２において、負荷電流Ｉｌｏａｄが減少して出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）したとき、加速回路６０の接続点ＮｄＣの電圧は、出力電圧Ｖｏｕｔの電圧変化と同相の関係を保って電圧変化する。
加速回路６０のセンスアンプを構成する差動増幅器Ａは、非反転入力端の電圧（Ｖｒｅｆ＋ΔＶｏｕｔ）＞反転入力端の電圧（Ｖｒｅｆ）となり、“Ｈ”レベルより高い“ＨＨ”レベルの出力信号ｏｕｔ＿Ａを出力する。
また、加速回路６０のセンスアンプを構成する差動増幅器Ｂは、非反転入力端の電圧（Ｖｒｅｆ）＜反転入力端の電圧（Ｖｒｅｆ＋ΔＶｏｕｔ）となり、“Ｈ”レベルより低い“Ｌ”レベルの出力信号ｏｕｔ＿Ｂを出力する。また、インバータＩＶＡは、デジタル信号（出力信号ｏｕｔ＿ＡＢ）を“Ｌ”レベルに維持する。また、インバータＩＶＢは、デジタル信号（出力信号ｏｕｔ＿ＢＢ）を“Ｌ”レベルから“Ｈ”レベルへ変化させる。

これにより、加速回路６０における電流源ＩＳＢがオン動作し、エラーアンプ１０の定電流Ｉ１を、加速電流Ｂだけ増加させる。なお、加速電流Ｂの電流変化は、図９に示すように、電流変化は出力電圧Ｖｏｕｔの電圧変化に対して同相であり、かつ、出力電圧Ｖｏｕｔの時間変化に対して線形の関係を保つように調整された時間変化を示す。
エラーアンプ１０は、ＬＤＯの出力電圧Ｖｏｕｔと同相に変化する制御信号Ｖｇａｔｅ（制御信号）を、Ｐａｓｓ＿Ｔｒ２０に出力し、Ｐａｓｓ＿Ｔｒ２０をオフさせ、出力電圧Ｖｏｕｔを所定の電位へと高速に復帰させる。

図１０は、本発明のＬＤＯの効果を示す図であり、従来回路（加速回路６０を備えないＬＤＯ）と、本発明のＬＤＯ（加速回路６０を備えるＬＤＯ）における、入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関係、各入力電圧Ｖｉｎに対する出力電圧Ｖｏｕｔの電圧低下量（Ｖｏｕｔ＿Ｄｒｏｐ）及び出力電圧Ｖｏｕｔ電圧上昇量（Ｖｏｕｔ＿Ｏｖｅｒ）を示している。
図１０（ａ）は、負荷電流Ｉｌｏａｄが１ｍＡから１５０ｍＡに増加したときの各入力電圧Ｖｉｎに対するＶｏｕｔ＿Ｄｒｏｐ、及び負荷電流Ｉｌｏａｄが１５０ｍＡから１ｍＡに減少したときの各入力電圧Ｖｉｎに対するＶｏｕｔ＿Ｏｖｅｒの値を示している。
また、図１０（ｂ）は、図１０（ａ）における入力電圧Ｖｉｎ＝２．５Ｖのときの負荷電流Ｉｌｏａｄ及び出力電圧Ｖｏｕｔの電圧低下（ドロップ）及び電圧上昇（オーバーシュート）の波形を、従来回路及び新規回路それぞれについて示している。

なお、この比較に用いた新規回路のＬＤＯにおいて、加速回路６０を構成するセンスアンプ回路は、差動増幅器Ａ及び差動増幅器Ｂで構成した一種のマルチ・バイブレータ構成とも考えられるので、発振を回避するために、加速電流Ａと加速電流Ｂの電流量が１０：１になるように、電流源を構成するトランジスタの設計定数を設定している。
図１０（ａ）に示すように、出力電圧Ｖｏｕｔが電圧低下（ドロップ）するとき、新規回路の出力電圧Ｖｏｕｔの電圧低下量は、入力電圧Ｖｉｎが２．２Ｖから４．６Ｖの範囲で平均して、従来回路に対しておおよそ１／５の電圧低下量に改善できる。

また、出力電圧Ｖｏｕｔが電圧上昇（オーバーシュート）するとき、新規回路の出力電圧Ｖｏｕｔの電圧上昇量は、入力電圧Ｖｉｎが２．２Ｖから４．６Ｖの範囲で平均して、従来回路に対しておおよそ５％の改善が見られる。電圧低下（ドロップ）に対して、電圧上昇（オーバーシュート）の改善度が小さい理由は、発振回避の観点から加速電流Ｂを意図的に控えめに設定したためであり、５％以上に改善することも、発振回避とのトレードオフで可能であると考えられる。
なお、加速回路の追加によって、ＬＤＯの系全体の定常電流は、差動増幅器Ａ及び差動増幅器Ｂにおける電流源ＩＳｄｉｆｆＡ及び電流源ＩＳｄｉｆｆＢで消費される定常電流分の約５μＡ増加となるが、加速回路が駆動する電流源は、デジタル信号（出力信号ｏｕｔ＿Ａ、出力信号ｏｕｔ＿Ｂ）によりオンオフ制御されるため、エラーアンプ１０を構成する差動増幅器において、定常的な電流が増加することはない。

以上説明したように、本発明によれば、加速回路６０（動作電流加算回路）は、負荷電流Ｉｌｏａｄにより出力電圧Ｖｏｕｔの電圧が変化したときのみ、エラーアンプ１０（誤差増幅回路）の応答速度を決定する定電流源ＩＳ１、ＩＳ２に並列に設けられた電流源ＩＳＡ、ＩＳＢをオン動作し、エラーアンプ１０に流れる電流（定電流値Ｉ１、Ｉ２）を増加させて、ＬＤＯの系全体の動作速度（応答速度）の向上を図る。
これにより、出力電圧の低下時および上昇時において高速応答が可能なＬＤＯ（定電圧回路）を提供することができる。また、出力電圧Ｖｏｕｔの電圧が変化したときのみ電流源ＩＳＡ、ＩＳＢをオン動作させるので、高速応答への対応時以外でのエラーアンプに加算する電流（加速電流Ａ、加速電流Ｂ）を不要にできるので、低消費電力動作可能な定電圧回路を提供することができる。

以上、本発明の実施形態を詳述してきたが、具体的な構成は本実施形態に限られるものではなく、本発明の要旨を逸脱しない範囲の設計変更等も含まれる。
例えば、上記実施形態の説明では、出力電圧Ｖｏｕｔの電圧上昇（オーバーシュート）及び電圧低下（ドロップ）の両方に対して応答速度を改善するＬＤＯを説明したが、本発明の構成により、出力電圧Ｖｏｕｔの電圧低下（ドロップ）に対して応答速度を改善するＬＤＯの提供をすることも可能である。
図１１は、ドロップを改善するＬＤＯのブロック構成を示しており、図７に示すＬＤＯに対応するブロック図である。
また、図１２は、図１１のブロック図を、トランジスタレベルまで記載した回路図であり、図１３は、ＬＤＯの動作タイミングチャートである。
図１１〜図１３は、それぞれ図７〜図９に対応し、図７〜図９と同一の部分には同一の符号を示し、その説明は省略するものとする。

図１１に示すＬＤＯにおいて加速回路６０は、電圧低下（ドロップ）に対応する電流源ＩＳＡのみを有し、図７に示すＬＤＯとは相違し、電圧上昇（オーバーシュート）に対応する電流源ＩＳＢを有さない。そのため、図１２に示すように、差動増幅器Ｂの出力信号ｏｕｔ＿Ｂを論理反転するインバータＩＶＢは、図８に示すＬＤＯとは相違して不要になる。
また、図１３に示すように、ＬＤＯは、出力電圧Ｖｏｕｔの低下時に、電流源ＩＳＡをオン動作させて、加速電流Ａによりエラーアンプ１０の定電流Ｉ及び定電流Ｉ２を増加させ、Ｐａｓｓ＿Ｔｒ２０を強くオンさせて、出力電圧Ｖｏｕｔを高速に所定の電圧へと復帰させる。

本構成によれば、加速回路６０（動作電流加算回路）は、負荷電流Ｉｌｏａｄにより出力電圧Ｖｏｕｔの電圧が電圧低下（ドロップ）したときのみ、エラーアンプ１０（誤差増幅回路）の応答速度を決定する定電流源ＩＳ１、ＩＳ２に並列に設けられた電流源ＩＳＡをオン動作し、エラーアンプ１０に流れる電流（定電流値Ｉ１、Ｉ２）を増加させて、ＬＤＯの系全体の動作速度（応答速度）の向上を図る。
これにより、出力電圧の低下時において高速応答が可能なＬＤＯ（定電圧回路）を提供することができる。また、出力電圧Ｖｏｕｔの電圧が変化したときのみ電流源ＩＳＡをオン動作させるので、高速応答への対応時以外でのエラーアンプに加算する電流（加速電流Ａ）を不要にできるので、低消費電力動作可能な定電圧回路を提供することができる。

１０…エラーアンプ、３０…出力電圧検出回路、４０…出力電圧安定化回路、５０，Ｖｒ，Ｖｒ１，Ｖｒ２…基準電圧発生回路、６０…加速回路、７０…電流源回路、Ａ，Ｂ…差動増幅器、ＩＳ１，ＩＳ２，ＩＳＡ，ＩＳＡ１，ＩＳＡ１３，ＩＳＡ１４，ＩＳＢ，ＩＳＢ１，ＩＳｄｉｆｆＡ，ＩＳｄｉｆｆＢ…電流源、Ｐ１，Ｐ２，Ｐｏｕｔ，ＰＡ１，ＰＡ２，ＰＢ１，ＰＢ２…Ｐチャネル型ＭＯＳトランジスタ、Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，ＮＡ１，ＮＡ２，ＮＢ１，ＮＢ２，ＮＡ３１，ＮＡ３２，ＮＡ４１，ＮＡ４２，ＮＢ３１，ＮＢ３２…Ｎチャネル型ＭＯＳトランジスタ、ＩＶＡ，ＩＶＢ…インバータ、ＥＳＲ，Ｒｕ，Ｒｄ，ＲＢ，ＲＢ１，ＲＢ２，ＲＢ３…抵抗、ＣＬ，Ｃｃ，Ｃａ，Ｃｓ，Ｃｆ，Ｃｇ…容量、ＦＢ，Ｎｄ１，Ｎｄ２，ＮｄＣ…接続点、Ｖｉｎ…入力電圧、Ｖｏｕｔ…出力電圧、Ｖｒｅｆ，Ｖｒｅｆ１，Ｖｒｅｆ２…基準電圧、ｏｕｔ…出力信号、Ｖｇａｔｅ，Ｄｉｆｆ…制御信号、Ｉｌｏａｄ…負荷電流、２０…Ｔｒ

Claims (4)

1. 入力端子に入力された入力電圧を、所定の定電圧に変換し、出力端子から出力電圧として出力する定電圧回路であって、
   前記入力端子と前記出力端子との間に設けられ、ゲートに与えられた制御信号に応じて、前記出力電圧を制御する出力電圧制御トランジスタと、
   前記出力電圧を検出し、検出した出力電圧に比例した比例電圧を生成して出力する出力電圧検出回路と、
   所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、前記出力電圧制御トランジスタのゲートに前記制御信号を出力する誤差増幅回路と、
   前記誤差増幅回路の応答速度を決定する定電流源に対して並列に設けられる電流源を有し、前記出力電圧の電圧変化に応じて前記電流源をオン動作させて前記誤差増幅回路の動作電流を増加させる動作電流加算回路と、
   を備え、
   前記誤差増幅回路は、
   前記所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、第３の駆動信号を出力する第３の差動増幅器と、
   前記第３の駆動信号がゲートに入力され、前記制御信号を出力する第１のトランジスタと、を有し、
   前記定電流源は、前記第３の差動増幅器に対応して設けられる第１の定電流源と、前記第１のトランジスタに対応して設けられる第２の定電流源とから構成され、
   前記動作電流加算回路は、
   前記第１の定電流源に並列に設けられた第１の電流源と、
   前記第２の定電流源に並列に設けられた第２の電流源と、
   一端が前記出力端子に接続される容量素子と、
   前記容量素子の他端に接続される非反転入力端子と基準電圧源に接続されて前記所定の基準電圧が入力される反転入力端子とを有し、差動対を構成する一対のトランジスタのうち、前記非反転入力端子に接続される一方のトランジスタの電流駆動能力が前記反転入力端子に接続される他方のトランジスタの駆動能力より高く、出力端子から前記出力電圧の電圧変化と同相の電圧変化をする第１の駆動信号を出力する第１の差動増幅器と、
   前記基準電圧源に接続されて前記所定の基準電圧が入力される非反転入力端子と、前記容量素子の他端に接続される反転入力端子とを有し、差動対を構成する一対のトランジスタのうち、前記非反転入力端子に接続される一方のトランジスタの電流駆動能力が前記反転入力端子に接続される他方のトランジスタの駆動能力より高く、出力端子から前記出力電圧の電圧変化と逆相の電圧変化をする第２の駆動信号を出力する第２の差動増幅器と、
   前記第１の差動増幅器の出力を反転して出力する第１の論理反転回路と、を有し、
   前記第２の駆動信号及び前記第１の論理反転回路の出力により前記第１の電流源及び前記第２の電流源をオン動作させることを特徴とする定電圧回路。
2. 入力端子に入力された入力電圧を、所定の定電圧に変換し、出力端子から出力電圧として出力する定電圧回路であって、
   前記入力端子と前記出力端子との間に設けられ、ゲートに与えられた制御信号に応じて、前記出力電圧を制御する出力電圧制御トランジスタと、
   前記出力電圧を検出し、検出した出力電圧に比例した比例電圧を生成して出力する出力電圧検出回路と、
   所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、前記出力電圧制御トランジスタのゲートに前記制御信号を出力する誤差増幅回路と、
   前記誤差増幅回路の応答速度を決定する定電流源に対して並列に設けられる電流源を有し、前記出力電圧の電圧変化に応じて前記電流源をオン動作させて前記誤差増幅回路の動作電流を増加させる動作電流加算回路と、
   を備え、
   前記誤差増幅回路は、
   前記所定の基準電圧と前記比例電圧が入力され、前記比例電圧が前記所定の基準電圧に一致するように、第３の駆動信号を出力する第３の差動増幅器と、
   前記第３の駆動信号がゲートに入力され、前記制御信号を出力する第１のトランジスタと、を有し、
   前記定電流源は、前記第３の差動増幅器に対応して設けられる第１の定電流源と、前記第１のトランジスタに対応して設けられる第２の定電流源とから構成され、
   前記動作電流加算回路は、
   前記第１の定電流源に並列に設けられた第１の電流源と、
   前記第２の定電流源に並列に設けられた第２の電流源と、
   一端が前記出力端子に接続される第１の容量素子と、
   一端が前記出力端子に接続される第２の容量素子と、
   前記入力電圧を分圧し、第１の基準電圧を第１の分圧点から、前記第１の基準電圧より高い第２の基準電圧を第２の分圧点から出力する基準電圧発生回路と、
   非反転入力端子が前記第２の分圧点及び前記第１の容量素子の他端に接続され、反転入力端子が前記第１の分圧点に接続され、出力端子から前記出力電圧の変化と同相の電圧変化をする第１の駆動信号を出力する第１の差動増幅器と、
   非反転入力端子が前記第２の分圧点に接続され、反転入力端子が前記第１の分圧点及び前記第２の容量素子の他端に接続され、出力端子から前記出力電圧の変化と逆相の電圧変化をする第２の駆動信号を出力する第２の差動増幅器と、
   前記第１の差動増幅器の出力を反転して出力する第１の論理反転回路と、を有し、
   前記第２の駆動信号及び前記第１の論理反転回路の出力により前記第１の電流源及び前記第２の電流源をオン動作させることを特徴とする定電圧回路。
3. 前記第１の電流源は、前記第２の駆動信号がゲートへ入力されるトランジスタと、前記第１の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成され、
   前記第２の電流源は、前記第２の駆動信号がゲートへ入力されるトランジスタと、前記第１の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成されることを特徴とする請求項１または請求項２いずれか一項に記載の定電圧回路。
4. 前記動作電流加算回路は、
   前記第１の定電流源に並列に設けられた第３の電流源と、
   前記第２の差動増幅器の出力を反転して出力する第２の論理反転回路と、を更に有し、
   前記第３の電流源は、前記第１の駆動信号がゲートへ入力されるトランジスタと、前記第２の論理反転回路の出力がゲートへ入力されるトランジスタの直列回路により構成されることを特徴とする請求項３に記載の定電圧回路。

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