WO2013179565A1 - 増幅回路 - Google Patents

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岡　隆司
明志 上田
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パナソニック株式会社
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3001—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor with field-effect transistors
    • H03F3/3022—CMOS common source output SEPP amplifiers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit

Definitions

  • the present invention relates to an amplifier circuit which is one of typical analog circuits applied to various semiconductor integrated circuits.
  • a current sink type current source in order to realize high-speed settling of an amplifier circuit, a current sink type current source, a floating resistor, and a current discharge type current source are connected in series.
  • the floating register includes a parallel circuit of a grounded N-channel MOS transistor and a grounded P-channel MOS transistor.
  • the connection node (first node) between the floating register and the current sink type current source is the gate of the N-channel MOS transistor of the output stage circuit
  • the connection node (second node) between the current discharge type current source and the floating register is the output stage.
  • Each is connected to the gate of a P-channel MOS transistor of the circuit.
  • the connection point between the N channel MOS transistor and the P channel MOS transistor is connected to the output terminal.
  • a voltage-current conversion amplifier is connected to at least one of the first and second nodes. The differential input voltage signal is converted into a single-phase current signal and applied to the floating register (see Patent Document 1).
  • phase compensation capacitor between the gate (first and second nodes) and the output terminal of each of the N-channel MOS transistor and the P-channel MOS transistor constituting the output stage circuit. Connected.
  • the phase compensation capacitor when the differential input voltage signal is negative, since the phase compensation capacitor is connected between the output terminal and the second node, the voltage at the second node follows the voltage drop at the output terminal and drops. .
  • the drive current of the P-channel MOS transistor of the output stage circuit increases. That is, a through current flows to the negative power source through the positive power source, the P channel MOS transistor, and the N channel MOS transistor.
  • An object of the present invention is to provide an amplifier circuit with reduced power consumption by suppressing a through current generated in an output stage circuit when a voltage at an output terminal fluctuates.
  • an amplifier circuit includes a voltage-current conversion amplifier that converts a differential input voltage signal into a single-phase current signal, a first conductivity type transistor, and a second conductivity type transistor.
  • a floating resistor connected in parallel to each other and connected to the single-phase current signal of the voltage-current conversion amplifier, a current source transistor of the first conductivity type connected to the floating resistor at the bias node, and a gate at the bias node,
  • a first conductivity type output transistor having a drain connected to the output terminal and a source connected to the power supply, a phase compensation capacitor connected between the bias node and the output terminal, and a bias node linked to voltage fluctuations at the output terminal
  • an output current limiting circuit that controls the voltage of the bias node so as to suppress the voltage fluctuation of the output node is adopted.
  • the output current limiting circuit is connected to the first transistor of the first conductivity type whose gate is connected to the bias node so as to detect the current flowing through the output transistor, and to the first transistor at the comparison node.
  • a second conductivity type second transistor constituting a reference current source; and a second conductivity type third transistor having a gate connected to the comparison node and a drain connected to the bias node.
  • the bias node voltage is controlled so that the current flowing through the first transistor does not exceed the current flowing through the second transistor.
  • the output current limiting circuit when such a configuration of the output current limiting circuit is adopted, when the voltage at the output terminal varies, the voltage at the bias node also varies due to the phase compensation capacitor connected between the bias node and the output terminal. It is possible to suppress a wasteful through current that has occurred in the above. Further, since the second transistor charges and discharges the phase compensation capacitor according to the voltage of the bias node, the current flowing through the current source transistor can be designed to be small.
  • the output current limiting circuit may include a second conductivity type transistor having a source connected to a bias node, a gate and a drain connected to a power supply, and a back gate connected to a bias voltage.
  • the transistor of the output current limiting circuit suppresses the voltage fluctuation of the bias node.
  • the transistor of the output current limiting circuit charges and discharges the phase compensation capacitor according to the voltage of the bias node, the current flowing through the current source transistor can be designed to be small.
  • the power consumption of the amplifier circuit can be reduced by suppressing the through current generated in the output stage circuit when the voltage at the output terminal fluctuates.
  • the area of the amplifier circuit can be reduced.
  • FIG. 1 is a circuit diagram of a class AB amplifier circuit according to a first embodiment of the present invention.
  • FIG. 4 is a circuit diagram of a class AB amplifier circuit according to a second embodiment of the present invention.
  • the class AB amplifier circuit of FIG. 1 includes an input stage circuit 100 having a non-inverting input terminal Vinp and an inverting input terminal Vinm, a bias generation stage circuit 200 that determines voltages at the first and second nodes N1 and N2, and an output.
  • An output stage circuit 300 having a terminal Vout, a first output current limiting circuit 400 that controls the first node N1, and a second output current limiting circuit 500 that controls the second node N2 are provided.
  • the input stage circuit 100 includes a voltage / current conversion amplifier Gm11.
  • the voltage-current conversion amplifier Gm11 outputs a single-phase current signal corresponding to the differential input voltage (Vinp ⁇ Vinm) between the non-inverting input terminal Vinp and the inverting input terminal Vinm, and is connected to the second node N2.
  • the bias generation stage circuit 200 includes N-channel MOS transistors MN21 and MN22 and P-channel MOS transistors MP21 and MP22.
  • the source of the N channel MOS transistor MN22 and the drain of the P channel MOS transistor MP22 are commonly connected to the drain of the N channel MOS transistor MN21 and the first node N1, and the drain of the N channel MOS transistor MN22 and the source of the P channel MOS transistor MP22.
  • N channel MOS transistor MN22 has its gate connected to bias voltage BN22
  • P channel MOS transistor MP22 has its gate connected to bias voltage BP22.
  • N-channel MOS transistor MN22 and P-channel MOS transistor MP22 operate as floating register 201.
  • the gate of the N-channel MOS transistor MN21 is connected to the bias voltage BN21, the source is connected to the negative power supply VSS, and operates as a constant current source.
  • the gate of the P-channel MOS transistor MP21 is connected to the bias voltage BP21, the source is connected to the positive power supply VDD, and operates as a constant current source.
  • the output stage circuit 300 includes an N-channel MOS transistor MN31 and a P-channel MOS transistor MP31 that operate as output transistors, and phase compensation capacitors C1 and C2.
  • the N-channel MOS transistor MN31 has a gate connected to the first node N1, and a source connected to the negative power supply VSS.
  • the P-channel MOS transistor MP31 has a gate connected to the second node N2, and a source connected to the positive power supply VDD.
  • the drain of the N-channel MOS transistor MN31 and the drain of the P-channel MOS transistor MP31 are commonly connected at the output terminal Vout.
  • the phase compensation capacitor C1 is connected between the output terminal Vout and the first node N1, and the phase compensation capacitor C2 is connected between the output terminal Vout and the second node N2.
  • the first output current limiting circuit 400 includes an N-channel MOS transistor MN41 and P-channel MOS transistors MP42 and MP45.
  • the N channel MOS transistor MN41 has a gate connected to the first node N1, a source connected to the negative power supply VSS, and outputs a current proportional to the current flowing through the N channel MOS transistor MN31 of the output stage circuit 300.
  • the P-channel MOS transistor MP42 operates as a reference current source with the bias voltage BP21 connected to the gate and the positive power supply VDD connected to the source.
  • the drain of the N-channel MOS transistor MN41 and the drain of the P-channel MOS transistor MP42 are commonly connected at the third node N3.
  • N-channel MOS transistor MN41 and P-channel MOS transistor MP42 operate as current comparison circuit 401.
  • the P-channel MOS transistor MP45 has a gate connected to the third node N3, a drain connected to the negative power supply VSS, a source connected to the first node N1, and a current flowing through the N-channel MOS transistor (current detection circuit) MN41. Operates as a current limiting circuit for controlling the voltage at the first node N1 so that the current does not exceed the current flowing through the P-channel MOS transistor (reference current source) MP42.
  • the second output current limiting circuit 500 includes a P-channel MOS transistor MP51 and N-channel MOS transistors MN52 and MN55.
  • the P-channel MOS transistor MP51 has a gate connected to the second node N2, a source connected to the positive power supply VDD, and outputs a current proportional to the current flowing through the P-channel MOS transistor MP31 of the output stage circuit 300.
  • the N-channel MOS transistor MN52 operates as a reference current source with the bias voltage BN21 connected to the gate and the negative power supply VSS connected to the source.
  • the drain of the P-channel MOS transistor MP51 and the drain of the N-channel MOS transistor MN52 are commonly connected at the fourth node N4.
  • N-channel MOS transistor MN55 has a gate connected to fourth node N4, a drain connected to positive power supply VDD, a source connected to second node N2, and a current flowing through P-channel MOS transistor (current detection circuit) MP51. Operates as a current limiting circuit for controlling the voltage at the second node N2 so that the current does not exceed the current flowing through the N-channel MOS transistor (reference current source) MN52.
  • the bias voltages BN21 and BP21 are designed so that the currents flowing through the N-channel MOS transistor MN21 and the P-channel MOS transistor MP21 operating as constant current sources are equal.
  • the current flowing through the N channel MOS transistor MN31 of the output stage circuit 300 can be controlled by the bias voltage BN22 applied to the gate of the N channel MOS transistor MN22 of the floating register 201.
  • the current flowing through the P channel MOS transistor MP31 of the output stage circuit 300 can be controlled by the bias voltage BP22 applied to the gate of the P channel MOS transistor MP22 of the floating register 201.
  • the sizes of the P-channel MOS transistor MP42 and the N-channel MOS transistor MN52 are adjusted so that both the P-channel MOS transistor MP45 and the N-channel MOS transistor MN55 are turned off.
  • the phase compensation capacitor C1 is connected between the output terminal Vout and the first node N1
  • the voltage of the first node N1 follows the rise of the output terminal Vout and rises.
  • the current flowing through the N-channel MOS transistor MN41 increases.
  • the P-channel MOS is prevented from flowing through the N-channel MOS transistor MN41 more than the current flowing through the P-channel MOS transistor MP42.
  • the transistor MP45 suppresses an increase in voltage at the first node N1.
  • the phase compensation capacitor C2 is connected between the output terminal Vout and the second node N2
  • the voltage of the second node N2 follows the drop of the output terminal Vout and drops.
  • the current flowing through the P-channel MOS transistor MP51 increases.
  • the N-channel MOS transistor does not flow more than the current flowing through the N-channel MOS transistor MN52.
  • the transistor MN55 suppresses the voltage drop at the second node N2.
  • the use of the phase compensation capacitor C2 connected to N2 can suppress a wasteful through current that has occurred due to fluctuations in the voltage of the first node N1 or the second node N2, thereby reducing power consumption. can do.
  • the P-channel transistor MP45 or the N-channel MOS transistor MN55 charges and discharges the phase compensation capacitor C1 or the phase compensation capacitor C2 according to the voltage of the first node N1 or the second node N2, the N-channel transistor MN21 and The current flowing through the P-channel MOS transistor MP21 can be designed to be small, and the area of the amplifier circuit can be reduced.
  • the current flowing through the N-channel MOS transistor MN41 may be a current proportional to the N-channel MOS transistor MN31
  • the current flowing through the P-channel MOS transistor MP51 may be a current proportional to the P-channel MOS transistor MP31.
  • the first output current limiting circuit 400 and the second output current limiting circuit 500 can be realized with a small area.
  • a class AB amplifier circuit according to the second embodiment of the present invention will be described with reference to FIG.
  • the first output current limiting circuit 400 and the second output current limiting circuit 500 in FIG. 1 are replaced with a first output current limiting circuit 410 and a second output current limiting circuit 510.
  • the first output current limiting circuit 410 has a P-channel MOS transistor MP46.
  • the negative power supply VSS is connected to the gate and drain
  • the first node N1 is connected to the source
  • the bias voltage BP41 is connected to the back gate
  • the voltage of the first node N1 is equal to or higher than a certain voltage. It operates as a current limiting circuit that controls so as not to occur.
  • the second output current limiting circuit 510 has an N-channel MOS transistor MN56.
  • the positive power supply VDD is connected to the gate and drain
  • the second node N2 is connected to the source
  • the bias voltage BN51 is connected to the back gate
  • the voltage of the second node N2 is equal to or lower than a certain voltage. It operates as a current limiting circuit that controls so as not to occur.
  • the bias voltages BN21 and BP21 are designed so that the currents flowing through the N-channel MOS transistor MN21 and the P-channel MOS transistor MP21 operating as constant current sources are equal.
  • the current flowing through the N channel MOS transistor MN31 of the output stage circuit 300 can be controlled by the bias voltage BN22 applied to the gate of the N channel MOS transistor MN22 of the floating register 201.
  • the current flowing through the P channel MOS transistor MP31 of the output stage circuit 300 can be controlled by the bias voltage BP22 applied to the gate of the P channel MOS transistor MP22 of the floating register 201.
  • the bias voltages BP41 and BN51 are designed so that both the P-channel MOS transistor MP46 and the N-channel MOS transistor MN56 are turned off.
  • the threshold voltage of the P-channel MOS transistor MP46 can be changed by the back gate effect by changing the bias voltage BP41, and the threshold voltage of the N-channel MOS transistor MN56 can be changed by changing the bias voltage BN51.
  • phase compensation capacitor C1 is connected between the output terminal Vout and the first node N1
  • the voltage of the first node N1 follows the rise of the output terminal Vout and rises.
  • the P-channel MOS transistor MP46 is turned on to suppress the rise in the voltage at the first node N1.
  • the phase compensation capacitor C2 is connected between the output terminal Vout and the second node N2, the voltage of the second node N2 follows the drop of the output terminal Vout and drops.
  • the N-channel MOS transistor MN56 is turned on to suppress the voltage drop at the second node N2.
  • the use of the phase compensation capacitor C2 connected to N2 can suppress a wasteful through current that has occurred due to fluctuations in the voltage of the first node N1 or the second node N2, thereby reducing power consumption. can do.
  • the P-channel transistor MP46 or the N-channel MOS transistor MN56 charges / discharges the phase compensation capacitor C1 or the phase compensation capacitor C2 according to the voltage of the first node N1 or the second node N2, the N-channel transistor MN21 and The current flowing through the P-channel MOS transistor MP21 can be designed to be small, and the area of the amplifier circuit can be reduced.
  • the first output current limiting circuit 410 and the second output current limiting circuit 510 can be realized with a small amount of power and a small area.
  • VDD is a positive power source and VSS is a negative power source, but VSS may be a ground potential power source.
  • VSS may be a ground potential power source.
  • the amplifier circuit according to the present invention can suppress the through current generated in the output stage circuit when the voltage at the output terminal fluctuates, so that the analog circuit applied to various semiconductor integrated circuits. Useful as.

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Abstract

　バイアス生成段回路（２００）にてフローティングレジスタ（２０１）の両端を第１ノード及び第２ノードとし、両ノードを入力とする出力段回路（３００）を出力トランジスタ（ＭＮ３１，ＭＰ３１）及び位相補償容量（Ｃ１，Ｃ２）で構成する。出力端子の電圧変動に連動した第１ノードの電圧変動を抑制するように第１ノードの電圧を制御する第１の出力電流制限回路（４００）と、出力端子の電圧変動に連動した第２ノードの電圧変動を抑制するように第２ノードの電圧を制御する第２の出力電流制限回路（５００）とを更に設ける。

Description

増幅回路
　本発明は、様々な半導体集積回路に適用される典型的なアナログ回路の１つである増幅回路に関するものである。
　ある従来技術によれば、増幅回路の高速セトリングを実現するために、電流吸い込み型電流源と、フローティングレジスタ（floating resistor）と、電流吐き出し型電流源とが直列接続される。フローティングレジスタは、ゲート接地のＮチャネルＭＯＳトランジスタと、ゲート接地のＰチャネルＭＯＳトランジスタとの並列回路で構成される。フローティングレジスタと電流吸い込み型電流源との接続ノード（第１ノード）は出力段回路のＮチャネルＭＯＳトランジスタのゲートに、電流吐き出し型電流源とフローティングレジスタとの接続ノード（第２ノード）は出力段回路のＰチャネルＭＯＳトランジスタのゲートにそれぞれ接続される。出力段回路にて、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとの接続点が出力端子に接続される。そして、第１及び第２ノードのうちの少なくとも一方に電圧電流変換増幅器が接続される。差動入力電圧信号は単相電流信号に変換されて、フローティングレジスタに与えられる（特許文献１参照）。
特開２００５－３２８４６４号公報
　上記従来の増幅回路を実用に供する場合、出力段回路を構成するＮチャネルＭＯＳトランジスタ及びＰチャネルＭＯＳトランジスタの各々のゲート（第１及び第２ノード）と出力端子との間にそれぞれ位相補償容量が接続される。
　この増幅回路の出力端子と反転入力端子とを短絡して、当該増幅回路を電圧フォロアとして動作させる場合を考える。ここで、差動入力電圧信号が正のとき、出力端子と第１ノードとの間に位相補償容量が接続されているので、第１ノードの電圧は、出力端子の電圧上昇に追従し、上昇する。第１ノードの電圧が上昇すると、出力段回路のＮチャネルＭＯＳトランジスタの駆動電流が増加する。つまり、正電源、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタを介して、負電源に貫通電流が流れる。また、差動入力電圧信号が負のとき、出力端子と第２ノードとの間に位相補償容量が接続されているので、第２ノードの電圧は、出力端子の電圧降下に追従し、降下する。第２ノードの電圧が降下すると、出力段回路のＰチャネルＭＯＳトランジスタの駆動電流が増加する。つまり、正電源、ＰチャネルＭＯＳトランジスタ、ＮチャネルＭＯＳトランジスタを介して、負電源に貫通電流が流れる。これらの貫通電流は、容量性負荷の充放電に寄与しない無駄な電流であり、消費電力が増加するという課題があった。
　本発明の目的は、出力端子の電圧が変動したときに出力段回路で発生する貫通電流を抑制することで、消費電力を低減した増幅回路を提供することにある。
　上記目的を達成するために、本発明に係る増幅回路は、差動入力電圧信号を単相電流信号に変換する電圧電流変換増幅器と、第１導電型のトランジスタと第２導電型のトランジスタとを互いに並列接続してなりかつ電圧電流変換増幅器の単相電流信号に接続されたフローティングレジスタと、バイアスノードにてフローティングレジスタに接続された第１導電型の電流源トランジスタと、ゲートがバイアスノードに、ドレインが出力端子に、ソースが電源にそれぞれ接続された第１導電型の出力トランジスタと、バイアスノードと出力端子との間に接続された位相補償容量と、出力端子の電圧変動に連動したバイアスノードの電圧変動を抑制するようにバイアスノードの電圧を制御する出力電流制限回路とを備えた構成を採用したものである。
　具体的には、出力電流制限回路は、出力トランジスタに流れる電流を検出するようにゲートがバイアスノードに接続された第１導電型の第１トランジスタと、比較ノードにて第１トランジスタに接続されて基準電流源を構成する第２導電型の第２トランジスタと、ゲートが比較ノードに接続され、かつドレインがバイアスノードに接続された第２導電型の第３トランジスタとを有し、第３トランジスタは第１トランジスタに流れる電流が第２トランジスタに流れる電流以上にならないようにバイアスノードの電圧を制御する。
　このような出力電流制限回路の構成を採用する場合には、出力端子の電圧が変動したときに、バイアスノードと出力端子との間に接続された位相補償容量によりバイアスノードの電圧も変動することで発生していた無駄な貫通電流を抑制することができる。また、第２トランジスタがバイアスノードの電圧に応じて位相補償容量の充放電を行うので、電流源トランジスタに流れる電流を小さく設計することができる。
　あるいは、出力電流制限回路は、ソースがバイアスノードに接続され、ゲート及びドレインが電源に接続され、かつバックゲートがバイアス電圧に接続された第２導電型のトランジスタを有することとしてもよい。
　このような出力電流制限回路の構成を採用する場合には、出力電流制限回路のトランジスタがバイアスノードの電圧変動を抑制する。これにより、出力端子の電圧が変動したときに、バイアスノードと出力端子との間に接続された位相補償容量によりバイアスノードの電圧も変動することで発生していた無駄な貫通電流を抑制することができる。また、出力電流制限回路のトランジスタがバイアスノードの電圧に応じて位相補償容量の充放電を行うので、電流源トランジスタに流れる電流を小さく設計することができる。
　本発明によれば、出力端子の電圧が変動したときに出力段回路で発生する貫通電流を抑制することで、増幅回路の消費電力を低減できる。また、増幅回路の面積を削減できる。
本発明の第１の実施形態に係るＡＢ級増幅回路の回路図である。 本発明の第２の実施形態に係るＡＢ級増幅回路の回路図である。
　以下、図面を参照しながら、本発明を実施するための形態を詳細に説明する。ここでは容量性負荷の駆動に適したＡＢ級増幅回路について説明するが、本発明の適用範囲はＡＢ級増幅回路に限定されない。
　《第１の実施形態》
　図１を用いて、本発明の第１の実施形態に係るＡＢ級増幅回路について説明する。図１のＡＢ級増幅回路は、非反転入力端子Ｖｉｎｐと反転入力端子Ｖｉｎｍとを有する入力段回路１００と、第１及び第２ノードＮ１，Ｎ２の電圧を決定するバイアス生成段回路２００と、出力端子Ｖｏｕｔを有する出力段回路３００と、第１ノードＮ１を制御する第１の出力電流制限回路４００と、第２ノードＮ２を制御する第２の出力電流制限回路５００とを備える。
　入力段回路１００は、電圧電流変換増幅器Ｇｍ１１を有する。電圧電流変換増幅器Ｇｍ１１は、非反転入力端子Ｖｉｎｐと反転入力端子Ｖｉｎｍとの間の差動入力電圧（Ｖｉｎｐ－Ｖｉｎｍ）に応じた単相電流信号を出力し、第２ノードＮ２に接続される。
　バイアス生成段回路２００は、ＮチャネルＭＯＳトランジスタＭＮ２１，ＭＮ２２と、ＰチャネルＭＯＳトランジスタＭＰ２１，ＭＰ２２とを有する。ＮチャネルＭＯＳトランジスタＭＮ２２のソースとＰチャネルＭＯＳトランジスタＭＰ２２のドレインとは、ＮチャネルＭＯＳトランジスタＭＮ２１のドレインと第１ノードＮ１で共通接続され、ＮチャネルＭＯＳトランジスタＭＮ２２のドレインとＰチャネルＭＯＳトランジスタＭＰ２２のソースとは、ＰチャネルＭＯＳトランジスタＭＰ２１のドレインと第２ノードＮ２で共通接続される。ＮチャネルＭＯＳトランジスタＭＮ２２のゲートは、バイアス電圧ＢＮ２２に接続され、ＰチャネルＭＯＳトランジスタＭＰ２２のゲートは、バイアス電圧ＢＰ２２に接続される。ＮチャネルＭＯＳトランジスタＭＮ２２とＰチャネルＭＯＳトランジスタＭＰ２２とは、フローティングレジスタ２０１として動作する。ＮチャネルＭＯＳトランジスタＭＮ２１のゲートは、バイアス電圧ＢＮ２１が接続され、ソースは、負電源ＶＳＳが接続され、定電流源として動作する。ＰチャネルＭＯＳトランジスタＭＰ２１のゲートは、バイアス電圧ＢＰ２１が接続され、ソースは、正電源ＶＤＤが接続され、定電流源として動作する。
　出力段回路３００は、各々出力トランジスタとして動作するＮチャネルＭＯＳトランジスタＭＮ３１及びＰチャネルＭＯＳトランジスタＭＰ３１と、位相補償容量Ｃ１，Ｃ２とを有する。ＮチャネルＭＯＳトランジスタＭＮ３１のゲートは、第１ノードＮ１が接続され、ソースは、負電源ＶＳＳが接続される。ＰチャネルＭＯＳトランジスタＭＰ３１のゲートは、第２ノードＮ２が接続され、ソースは、正電源ＶＤＤが接続される。ＮチャネルＭＯＳトランジスタＭＮ３１のドレインとＰチャネルＭＯＳトランジスタＭＰ３１のドレインとは、出力端子Ｖｏｕｔで共通接続される。また位相補償容量Ｃ１は、出力端子Ｖｏｕｔと第１ノードＮ１との間に接続され、位相補償容量Ｃ２は、出力端子Ｖｏｕｔと第２ノードＮ２との間に接続される。
　第１の出力電流制限回路４００は、ＮチャネルＭＯＳトランジスタＭＮ４１と、ＰチャネルＭＯＳトランジスタＭＰ４２，ＭＰ４５とを有する。ＮチャネルＭＯＳトランジスタＭＮ４１は、ゲートに第１ノードＮ１が接続され、ソースに負電源ＶＳＳが接続されて、出力段回路３００のＮチャネルＭＯＳトランジスタＭＮ３１に流れる電流に比例した電流を出力する電流検出回路として動作する。ＰチャネルＭＯＳトランジスタＭＰ４２は、ゲートにバイアス電圧ＢＰ２１が接続され、ソースに正電源ＶＤＤが接続されて、基準電流源として動作する。ＮチャネルＭＯＳトランジスタＭＮ４１のドレインとＰチャネルＭＯＳトランジスタＭＰ４２のドレインとは、第３ノードＮ３で共通接続される。ＮチャネルＭＯＳトランジスタＭＮ４１とＰチャネルＭＯＳトランジスタＭＰ４２とは、電流比較回路４０１として動作する。ＰチャネルＭＯＳトランジスタＭＰ４５は、ゲートに第３ノードＮ３が接続され、ドレインに負電源ＶＳＳが接続され、ソースに第１ノードＮ１が接続されて、ＮチャネルＭＯＳトランジスタ（電流検出回路）ＭＮ４１に流れる電流がＰチャネルＭＯＳトランジスタ（基準電流源）ＭＰ４２に流れる電流以上にならないように第１ノードＮ１の電圧を制御する電流制限回路として動作する。
　第２の出力電流制限回路５００は、ＰチャネルＭＯＳトランジスタＭＰ５１と、ＮチャネルＭＯＳトランジスタＭＮ５２，ＭＮ５５とを有する。ＰチャネルＭＯＳトランジスタＭＰ５１は、ゲートに第２ノードＮ２が接続され、ソースに正電源ＶＤＤが接続されて、出力段回路３００のＰチャネルＭＯＳトランジスタＭＰ３１に流れる電流に比例した電流を出力する電流検出回路として動作する。ＮチャネルＭＯＳトランジスタＭＮ５２は、ゲートにバイアス電圧ＢＮ２１が接続され、ソースに負電源ＶＳＳが接続されて、基準電流源として動作する。ＰチャネルＭＯＳトランジスタＭＰ５１のドレインとＮチャネルＭＯＳトランジスタＭＮ５２のドレインとは、第４ノードＮ４で共通接続される。ＰチャネルＭＯＳトランジスタＭＰ５１とＮチャネルＭＯＳトランジスタＭＮ５２とは、電流比較回路５０１として動作する。ＮチャネルＭＯＳトランジスタＭＮ５５は、ゲートに第４ノードＮ４が接続され、ドレインに正電源ＶＤＤが接続され、ソースに第２ノードＮ２が接続されて、ＰチャネルＭＯＳトランジスタ（電流検出回路）ＭＰ５１に流れる電流がＮチャネルＭＯＳトランジスタ（基準電流源）ＭＮ５２に流れる電流以上にならないように第２ノードＮ２の電圧を制御する電流制限回路として動作する。
　図１のＡＢ級増幅回路の出力端子Ｖｏｕｔと反転入力端子Ｖｉｎｍとを短絡して、電圧フォロアとしたときの動作を説明する。
　差動入力電圧信号が零のとき（Ｖｉｎｐ＝Ｖｉｎｍ（Ｖｏｕｔ）のとき）は、電圧電流変換増幅器Ｇｍ１１から第２ノードＮ２への電流の入出力は、零である。バイアス生成段回路２００において、定電流源として動作するＮチャネルＭＯＳトランジスタＭＮ２１、ＰチャネルＭＯＳトランジスタＭＰ２１に流れる電流が等しくなるように、バイアス電圧ＢＮ２１，ＢＰ２１を設計する。このとき、出力段回路３００のＮチャネルＭＯＳトランジスタＭＮ３１に流れる電流は、フローティングレジスタ２０１のＮチャネルＭＯＳトランジスタＭＮ２２のゲートに与えるバイアス電圧ＢＮ２２により制御できる。同様に、出力段回路３００のＰチャネルＭＯＳトランジスタＭＰ３１に流れる電流は、フローティングレジスタ２０１のＰチャネルＭＯＳトランジスタＭＰ２２のゲートに与えるバイアス電圧ＢＰ２２により制御できる。このとき、ＰチャネルＭＯＳトランジスタＭＰ４５及びＮチャネルＭＯＳトランジスタＭＮ５５がいずれもオフするように、ＰチャネルＭＯＳトランジスタＭＰ４２及びＮチャネルＭＯＳトランジスタＭＮ５２のサイズを調整する。
　また、差動入力電圧信号が正のとき（Ｖｉｎｐ＞Ｖｉｎｍ（Ｖｏｕｔ）のとき）は、電圧電流変換増幅器Ｇｍ１１に第２ノードＮ２から差動入力電圧（Ｖｉｎｐ－Ｖｉｎｍ）に応じた電流が流れ込み、第２ノードＮ２の電位が低下する。第２ノードＮ２の電位が下がると、フローティングレジスタ２０１のＰチャネルＭＯＳトランジスタＭＰ２２のゲート・ソース間電圧が、差動入力電圧信号が零の場合よりも減少するので、ＰチャネルＭＯＳトランジスタＭＰ２２を流れる電流が減少し、ＮチャネルＭＯＳトランジスタＭＮ２２を流れる電流が増加する。ＮチャネルＭＯＳトランジスタＭＮ２２に流れる電流が増加すると、ＮチャネルＭＯＳトランジスタＭＮ２２のゲート・ソース間電圧が増加し、第１ノードＮ１の電圧も低下する。これにより、出力段回路３００のＮチャネルＭＯＳトランジスタＭＮ３１の駆動電流が減少し、ＰチャネルＭＯＳトランジスタＭＰ３１の駆動電流が増加し、出力ソース電流が増加し、反転入力端子Ｖｉｎｍ（出力端子Ｖｏｕｔ）の電圧は、非反転入力端子Ｖｉｎｐの電圧に追従し、上昇する。
　このとき、出力端子Ｖｏｕｔと第１ノードＮ１との間に位相補償容量Ｃ１が接続されているので、第１ノードＮ１の電圧が、出力端子Ｖｏｕｔの上昇に追従し、上昇する。第１ノードＮ１の電圧が上昇すると、ＮチャネルＭＯＳトランジスタＭＮ４１に流れる電流が増加するが、ＰチャネルＭＯＳトランジスタＭＰ４２に流れる電流以上に、ＮチャネルＭＯＳトランジスタＭＮ４１に電流が流れないように、ＰチャネルＭＯＳトランジスタＭＰ４５が、第１ノードＮ１の電圧の上昇を抑制する。
　差動入力電圧信号が負のとき（Ｖｉｎｐ＜Ｖｉｎｍ（Ｖｏｕｔ）のとき）は、電圧電流変換増幅器Ｇｍ１１から第２ノードＮ２に差動入力電圧（Ｖｉｎｐ－Ｖｉｎｍ）に応じた電流が流れ込み、第２ノードＮ２の電位が上昇する。第２ノードＮ２の電位が上がると、フローティングレジスタ２０１のＰチャネルＭＯＳトランジスタＭＰ２２のゲート・ソース間電圧が、差動入力電圧信号が零の場合よりも増加するので、ＰチャネルＭＯＳトランジスタＭＰ２２を流れる電流が増加し、ＮチャネルＭＯＳトランジスタＭＮ２２を流れる電流が減少する。ＮチャネルＭＯＳトランジスタＭＮ２２に流れる電流が減少すると、ＮチャネルＭＯＳトランジスタＭＮ２２のゲート・ソース間電圧が減少し、第１ノードＮ１の電圧も上昇する。これにより、出力段回路３００のＮチャネルＭＯＳトランジスタＭＮ３１の駆動電流が増加し、ＰチャネルＭＯＳトランジスタＭＰ３１の駆動電流が減少し、出力シンク電流が増加し、反転入力端子Ｖｉｎｍ（出力端子Ｖｏｕｔ）の電圧は、非反転入力端子Ｖｉｎｐの電圧に追従し、降下する。
　このとき、出力端子Ｖｏｕｔと第２ノードＮ２との間に位相補償容量Ｃ２が接続されているので、第２ノードＮ２の電圧が、出力端子Ｖｏｕｔの降下に追従し、降下する。第２ノードＮ２の電圧が降下すると、ＰチャネルＭＯＳトランジスタＭＰ５１に流れる電流が増加するが、ＮチャネルＭＯＳトランジスタＭＮ５２に流れる電流以上に、ＰチャネルＭＯＳトランジスタＭＰ５１に電流が流れないように、ＮチャネルＭＯＳトランジスタＭＮ５５が、第２ノードＮ２の電圧の降下を抑制する。
　以上のように、本発明による増幅回路では、出力端子Ｖｏｕｔの電圧が変動したときに、出力端子Ｖｏｕｔと第１ノードＮ１との間に接続された位相補償容量Ｃ１又は出力端子Ｖｏｕｔと第２ノードＮ２との間に接続された位相補償容量Ｃ２により、第１ノードＮ１又は第２ノードＮ２の電圧が変動することで発生していた無駄な貫通電流を抑制することができるので、消費電力を削減することができる。また、ＰチャネルトランジスタＭＰ４５又はＮチャネルＭＯＳトランジスタＭＮ５５が、第１ノードＮ１又は第２ノードＮ２の電圧に応じて、位相補償容量Ｃ１又は位相補償容量Ｃ２の充放電を行うので、ＮチャネルトランジスタＭＮ２１及びＰチャネルＭＯＳトランジスタＭＰ２１に流れる電流を少なく設計することができ、増幅回路の面積を削減できる。ＮチャネルＭＯＳトランジスタＭＮ４１に流れる電流はＮチャネルＭＯＳトランジスタＭＮ３１に比例した電流であればよく、ＰチャネルＭＯＳトランジスタＭＰ５１に流れる電流はＰチャネルＭＯＳトランジスタＭＰ３１に比例した電流であればよいので、少ない電力、小さな面積で、第１の出力電流制限回路４００及び第２の出力電流制限回路５００を実現できる。
　《第２の実施形態》
　図２を用いて、本発明の第２の実施形態に係るＡＢ級増幅回路について説明する。ここでは、図１中の第１の出力電流制限回路４００及び第２の出力電流制限回路５００が、第１の出力電流制限回路４１０及び第２の出力電流制限回路５１０に置き換えられている。
　第１の出力電流制限回路４１０は、ＰチャネルＭＯＳトランジスタＭＰ４６を有する。ＰチャネルＭＯＳトランジスタＭＰ４６は、ゲート及びドレインに負電源ＶＳＳが接続され、ソースに第１ノードＮ１が接続され、バックゲートにバイアス電圧ＢＰ４１が接続されて、第１ノードＮ１の電圧が一定の電圧以上にならないように制御する電流制限回路として動作する。
　第２の出力電流制限回路５１０は、ＮチャネルＭＯＳトランジスタＭＮ５６を有する。ＮチャネルＭＯＳトランジスタＭＮ５６は、ゲート及びドレインに正電源ＶＤＤが接続され、ソースに第２ノードＮ２が接続され、バックゲートにバイアス電圧ＢＮ５１が接続されて、第２ノードＮ２の電圧が一定の電圧以下にならないように制御する電流制限回路として動作する。
　図２のＡＢ級増幅回路の出力端子Ｖｏｕｔと反転入力端子Ｖｉｎｍとを短絡して、電圧フォロアとしたときの動作を説明する。
　差動入力電圧信号が零のとき（Ｖｉｎｐ＝Ｖｉｎｍ（Ｖｏｕｔ）のとき）は、電圧電流変換増幅器Ｇｍ１１から第２ノードＮ２への電流の入出力は、零である。バイアス生成段回路２００において、定電流源として動作するＮチャネルＭＯＳトランジスタＭＮ２１、ＰチャネルＭＯＳトランジスタＭＰ２１に流れる電流が等しくなるように、バイアス電圧ＢＮ２１，ＢＰ２１を設計する。このとき、出力段回路３００のＮチャネルＭＯＳトランジスタＭＮ３１に流れる電流は、フローティングレジスタ２０１のＮチャネルＭＯＳトランジスタＭＮ２２のゲートに与えるバイアス電圧ＢＮ２２により制御できる。同様に、出力段回路３００のＰチャネルＭＯＳトランジスタＭＰ３１に流れる電流は、フローティングレジスタ２０１のＰチャネルＭＯＳトランジスタＭＰ２２のゲートに与えるバイアス電圧ＢＰ２２により制御できる。このとき、ＰチャネルＭＯＳトランジスタＭＰ４６及びＮチャネルＭＯＳトランジスタＭＮ５６がいずれもオフするように、バイアス電圧ＢＰ４１及びＢＮ５１を設計する。ＰチャネルＭＯＳトランジスタＭＰ４６の閾値電圧はバイアス電圧ＢＰ４１を変更することで、またＮチャネルＭＯＳトランジスタＭＮ５６の閾値電圧はバイアス電圧ＢＮ５１を変更することで、それぞれバックゲート効果により変更することが可能である。
　また、差動入力電圧信号が正のとき（Ｖｉｎｐ＞Ｖｉｎｍ（Ｖｏｕｔ）のとき）は、電圧電流変換増幅器Ｇｍ１１に第２ノードＮ２から差動入力電圧（Ｖｉｎｐ－Ｖｉｎｍ）に応じた電流が流れ込み、第２ノードＮ２の電位が低下する。第２ノードＮ２の電位が下がると、フローティングレジスタ２０１のＰチャネルＭＯＳトランジスタＭＰ２２のゲート・ソース間電圧が、差動入力電圧信号が零の場合よりも減少するので、ＰチャネルＭＯＳトランジスタＭＰ２２を流れる電流が減少し、ＮチャネルＭＯＳトランジスタＭＮ２２を流れる電流が増加する。ＮチャネルＭＯＳトランジスタＭＮ２２に流れる電流が増加すると、ＮチャネルＭＯＳトランジスタＭＮ２２のゲート・ソース間電圧が増加し、第１ノードＮ１の電圧も低下する。これにより、出力段回路３００のＮチャネルＭＯＳトランジスタＭＮ３１の駆動電流が減少し、ＰチャネルＭＯＳトランジスタＭＰ３１の駆動電流が増加し、出力ソース電流が増加し、反転入力端子Ｖｉｎｍ（出力端子Ｖｏｕｔ）の電圧は、非反転入力端子Ｖｉｎｐの電圧に追従し、上昇する。
　このとき、出力端子Ｖｏｕｔと第１ノードＮ１との間に位相補償容量Ｃ１が接続されているので、第１ノードＮ１の電圧が、出力端子Ｖｏｕｔの上昇に追従し、上昇する。第１ノードＮ１の電圧が上昇すると、ＰチャネルＭＯＳトランジスタＭＰ４６がオンして、第１ノードＮ１の電圧の上昇を抑制する。
　差動入力電圧信号が負のとき（Ｖｉｎｐ＜Ｖｉｎｍ（Ｖｏｕｔ）のとき）は、電圧電流変換増幅器Ｇｍ１１から第２ノードＮ２に差動入力電圧（Ｖｉｎｐ－Ｖｉｎｍ）に応じた電流が流れ込み、第２ノードＮ２の電位が上昇する。第２ノードＮ２の電位が上がると、フローティングレジスタ２０１のＰチャネルＭＯＳトランジスタＭＰ２２のゲート・ソース間電圧が、差動入力電圧信号が零の場合よりも増加するので、ＰチャネルＭＯＳトランジスタＭＰ２２を流れる電流が増加し、ＮチャネルＭＯＳトランジスタＭＮ２２を流れる電流が減少する。ＮチャネルＭＯＳトランジスタＭＮ２２に流れる電流が減少すると、ＮチャネルＭＯＳトランジスタＭＮ２２のゲート・ソース間電圧が減少し、第１ノードＮ１の電圧も上昇する。これにより、出力段回路３００のＮチャネルＭＯＳトランジスタＭＮ３１の駆動電流が増加し、ＰチャネルＭＯＳトランジスタＭＰ３１の駆動電流が減少し、出力シンク電流が増加し、反転入力端子Ｖｉｎｍ（出力端子Ｖｏｕｔ）の電圧は、非反転入力端子Ｖｉｎｐの電圧に追従し、降下する。
　このとき、出力端子Ｖｏｕｔと第２ノードＮ２との間に位相補償容量Ｃ２が接続されているので、第２ノードＮ２の電圧が、出力端子Ｖｏｕｔの降下に追従し、降下する。第２ノードＮ２の電圧が降下すると、ＮチャネルＭＯＳトランジスタＭＮ５６がオンして、第２ノードＮ２の電圧の降下を抑制する。
　以上のように、本発明による増幅回路では、出力端子Ｖｏｕｔの電圧が変動したときに、出力端子Ｖｏｕｔと第１ノードＮ１との間に接続された位相補償容量Ｃ１又は出力端子Ｖｏｕｔと第２ノードＮ２との間に接続された位相補償容量Ｃ２により、第１ノードＮ１又は第２ノードＮ２の電圧が変動することで発生していた無駄な貫通電流を抑制することができるので、消費電力を削減することができる。また、ＰチャネルトランジスタＭＰ４６又はＮチャネルＭＯＳトランジスタＭＮ５６が、第１ノードＮ１又は第２ノードＮ２の電圧に応じて、位相補償容量Ｃ１又は位相補償容量Ｃ２の充放電を行うので、ＮチャネルトランジスタＭＮ２１及びＰチャネルＭＯＳトランジスタＭＰ２１に流れる電流を少なく設計することができ、増幅回路の面積を削減できる。また、少ない電力、小さな面積で、第１の出力電流制限回路４１０及び第２の出力電流制限回路５１０を実現できる。
　なお、以上の説明では、ＶＤＤを正電源、ＶＳＳを負電源としてきたが、ＶＳＳはグランド電位の電源でもよい。また、電圧電流変換増幅器Ｇｍ１１が第２ノードＮ２に接続された例を説明したが、これに代えて又はこれに加えて第１ノードＮ１に電圧電流変換増幅器が接続された形式の入力段回路１００を採用した場合にも、本発明は適用可能である。
　以上説明してきたとおり、本発明に係る増幅回路は、出力端子の電圧が変動したときに出力段回路で発生する貫通電流を抑制することができるので、様々な半導体集積回路に適用されるアナログ回路として有用である。
１００　入力段回路
２００　バイアス生成段回路
２０１　フローティングレジスタ
３００　出力段回路
４００，４１０　第１の出力電流制限回路
４０１，５０１　電流比較回路
５００，５１０　第２の出力電流制限回路
Ｃ１，Ｃ２　位相補償容量
Ｇｍ１１　電圧電流変換増幅器
ＭＮ２１　ＮチャネルＭＯＳトランジスタ（定電流源）
ＭＮ２２　ＮチャネルＭＯＳトランジスタ（フローティングレジスタ）
ＭＮ３１　ＮチャネルＭＯＳトランジスタ（出力トランジスタ）
ＭＮ４１　ＮチャネルＭＯＳトランジスタ（電流検出回路）
ＭＮ５２　ＮチャネルＭＯＳトランジスタ（基準電流源）
ＭＮ５５　ＮチャネルＭＯＳトランジスタ（電流制限回路）
ＭＮ５６　ＮチャネルＭＯＳトランジスタ（電流制限回路）
ＭＰ２１　ＰチャネルＭＯＳトランジスタ（定電流源）
ＭＰ２２　ＰチャネルＭＯＳトランジスタ（フローティングレジスタ）
ＭＰ３１　ＰチャネルＭＯＳトランジスタ（出力トランジスタ）
ＭＰ４２　ＰチャネルＭＯＳトランジスタ（基準電流源）
ＭＰ４５　ＰチャネルＭＯＳトランジスタ（電流制限回路）
ＭＰ４６　ＰチャネルＭＯＳトランジスタ（電流制限回路）
ＭＰ５１　ＰチャネルＭＯＳトランジスタ（電流検出回路）
ＶＤＤ　正電源
Ｖｉｎｍ　反転入力端子
Ｖｉｎｐ　非反転入力端子
Ｖｏｕｔ　出力端子
ＶＳＳ　負電源

Claims (3)

  1. 　差動入力電圧信号を単相電流信号に変換する電圧電流変換増幅器と、
    　第１導電型のトランジスタと第２導電型のトランジスタとを互いに並列接続してなり、かつ前記電圧電流変換増幅器の単相電流信号に接続されたフローティングレジスタと、
    　バイアスノードにて前記フローティングレジスタに接続された第１導電型の電流源トランジスタと、
    　ゲートが前記バイアスノードに、ドレインが出力端子に、ソースが電源にそれぞれ接続された第１導電型の出力トランジスタと、
    　前記バイアスノードと前記出力端子との間に接続された位相補償容量と、
    　前記出力端子の電圧変動に連動した前記バイアスノードの電圧変動を抑制するように前記バイアスノードの電圧を制御する出力電流制限回路とを備えたことを特徴とする増幅回路。
  2. 　請求項１記載の増幅回路において、
    　前記出力電流制限回路は、
    　前記出力トランジスタに流れる電流を検出するようにゲートが前記バイアスノードに接続された第１導電型の第１トランジスタと、
    　比較ノードにて前記第１トランジスタに接続されて基準電流源を構成する第２導電型の第２トランジスタと、
    　ゲートが前記比較ノードに接続され、かつドレインが前記バイアスノードに接続された第２導電型の第３トランジスタとを有し、
    　前記第３トランジスタは、前記第１トランジスタに流れる電流が前記第２トランジスタに流れる電流以上にならないように前記バイアスノードの電圧を制御することを特徴とする増幅回路。
  3. 　請求項１記載の増幅回路において、
    　前記出力電流制限回路は、ソースが前記バイアスノードに接続され、ゲート及びドレインが前記電源に接続され、かつバックゲートがバイアス電圧に接続された第２導電型のトランジスタを有することを特徴とする増幅回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015199918A1 (en) * 2014-06-25 2015-12-30 Qualcomm Incorporated Slew rate control boost circuits and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03286496A (ja) * 1990-04-02 1991-12-17 Fujitsu Ltd 信号増幅回路
JP2003304151A (ja) * 2002-04-12 2003-10-24 Matsushita Electric Ind Co Ltd 出力ドライバー回路
JP2007208316A (ja) * 2006-01-30 2007-08-16 Oki Electric Ind Co Ltd 出力回路及びこれを用いた表示装置
JP2010041392A (ja) * 2008-08-05 2010-02-18 Nec Electronics Corp Ａｂ級増幅回路、及び表示装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03286496A (ja) * 1990-04-02 1991-12-17 Fujitsu Ltd 信号増幅回路
JP2003304151A (ja) * 2002-04-12 2003-10-24 Matsushita Electric Ind Co Ltd 出力ドライバー回路
JP2007208316A (ja) * 2006-01-30 2007-08-16 Oki Electric Ind Co Ltd 出力回路及びこれを用いた表示装置
JP2010041392A (ja) * 2008-08-05 2010-02-18 Nec Electronics Corp Ａｂ級増幅回路、及び表示装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015199918A1 (en) * 2014-06-25 2015-12-30 Qualcomm Incorporated Slew rate control boost circuits and methods
US9467098B2 (en) 2014-06-25 2016-10-11 Qualcomm Incorporated Slew rate control boost circuits and methods
CN106464211A (zh) * 2014-06-25 2017-02-22 高通股份有限公司 转换速率控制提升电路和方法

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