JP2017022493A - 電源回路及び電圧制御方法 - Google Patents

Abstract

【課題】少ない素子数で電圧の変動を抑制することができる電源回路を提供することを課題とする。【解決手段】電源回路は、第１の電源電圧ノード（ＶＤＤＥ）と第２の電源電圧ノード（ＶＤＤ）との間に直列に接続される負荷（１０３）及び第１のトランジスタ（Ｍ１）と、第３の電源電圧ノード（ＶＤＤα）と電圧出力端子（Ｖｏｕｔ）との間に接続される第２のトランジスタ（Ｍ２）とを有し、前記第１のトランジスタのゲートは、前記第１のトランジスタと前記負荷が接続されたノードに接続され、前記第１のトランジスタのバックゲートは、前記電圧出力端子に接続され、前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートに接続され、前記第２のトランジスタのバックゲートは、第２の電源電圧ノードに接続される。【選択図】図１

Description

本発明は、電源回路及び電圧制御方法に関する。

基板上に形成される１以上のＭＯＳＦＥＴを有する被制御回路と、出力端から被制御回路の基板に供給する基板バイアスを制御する基板バイアス制御回路とを有する半導体集積回路装置が知られている（特許文献１参照）。基板バイアス制御回路は、第１のＭＯＳＦＥＴ及び第２のＭＯＳＦＥＴを有する。第１のＭＯＳＦＥＴは、被制御回路のＭＯＳＦＥＴと同じ電流−電圧特性を有し、サブスレショールドリーク電流を電圧信号に変換する。第２のＭＯＳＦＥＴは、一端が基板バイアス制御回路の出力端と接続され、電圧信号に応じて基板バイアスを接地電位以下に制御する。

また、半導体集積装置に用いるＭＯＳトランジスタ回路であって、第１の導電型のＭＯＳ型半導体素子と、抵抗素子と、調整部とを有するＭＯＳトランジスタ回路が知られている（特許文献２参照）。抵抗素子は、第１の導電型のＭＯＳ型半導体素子のソースと第１の導電型のＭＯＳ型半導体素子の基板との間に挿入される。調整部は、第１の導電型のＭＯＳ型半導体素子のソースの電圧降下値に応じて、抵抗素子に流れる電流量を調整する。

また、外部端子から供給された電源電圧で動作させられ、外部端子から供給された電圧とは異なる内部電圧を形成する電源回路と、電源回路で形成された内部電圧が印加される内部回路とを有する半導体集積回路装置が知られている（特許文献３参照）。電源回路は、内部電圧に対して絶対値的に大きな電圧を形成するチャージポンプ回路と、チャージポンプ回路で形成された出力電圧と内部電圧との間に設けられた可変インピーダンス手段と、差動増幅回路とを有する。差動増幅回路は、チャージポンプ回路で形成された出力電圧を動作電圧とし、必要な内部電圧に対応された基準電圧と内部電圧とを比較して両者が一致するよう可変インピーダンス手段を制御する。電源回路は、外部端子から供給された電圧と同じ極性で絶対値的に大きな電圧を発生させる第１電源回路と、外部端子から供給された電圧と異なる極性の電圧を発生させる第２電源回路とを有する。第１電源回路のチャージポンプ回路で形成された出力電圧は、内部回路を構成する素子が形成されるＰ型のウェル領域が形成されるＮ型のウェル領域に印加される。第２電源回路のチャージポンプ回路で形成された出力電圧は、内部回路を構成する素子が形成されるＰ型のウェル領域に与えられる基板バックバイアス電圧としても用いられる。

また、パルスをスイッチングしてコンデンサの充電を行い、電圧を昇降させるチャージポンプ回路部と、チャージポンプ回路部の出力を検出するための出力電圧検出部と、昇圧電圧制御部とを有する定電圧回路が知られている（特許文献４参照）。昇圧電圧制御部は、入力値に応じた制御指令を出力する。チャージポンプ回路部内のインバータがチャージポンプ回路部の昇圧動作を担っており、そのインバータの電源電圧に対して、チャージポンプ回路の出力をフィードバックさせてインバータの出力振幅を制御することによって定電圧化を図る。

特開２０１１−２３９１８５号公報 特開２００６−１４０２２８号公報 特開２００６−３５１１７３号公報 特開２０００−２６２０４３号公報

電源回路の素子数を減らし、電源回路のサイズを小さくすることが望まれている。
本発明の目的は、少ない素子数で電圧の変動を抑制することができる電源回路及び電圧制御方法を提供することである。

電源回路は、第１の電源電圧ノードと第２の電源電圧ノードとの間に直列に接続される負荷及び第１のトランジスタと、第３の電源電圧ノードと電圧出力端子との間に接続される第２のトランジスタとを有し、前記第１のトランジスタのゲートは、前記第１のトランジスタと前記負荷が接続されたノードに接続され、前記第１のトランジスタのバックゲートは、前記電圧出力端子に接続され、前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートに接続され、前記第２のトランジスタのバックゲートは、前記第２の電源電圧ノードに接続される。

少ない素子数及び小サイズで、電圧出力端子の電圧の変動を抑制することができる。

図１（Ａ）は第１の実施形態による電源回路及びロジック回路の構成例を示す図であり、図１（Ｂ）は電圧波形を示す図である。 図２は、第１の実施形態による電源回路の構成例を示す断面図である。 図３は、第２の実施形態による電源回路及びロジック回路の構成例を示す図である。 図４は、第３の実施形態による電源回路及びロジック回路の構成例を示す図である。 図５は、第４の実施形態による電源回路及びロジック回路の構成例を示す図である。 図６（Ａ）及び（Ｂ）は、第１〜第４の実施形態による電源回路の電圧の波形のシミュレーション結果を示す図である。 図７は、第５の実施形態による第１の電源ドメイン及び第２の電源ドメインの構成例を示す図である。 図８は、第５の実施形態による半導体チップのレイアウト例を示す図である。

（第１の実施形態）
図１（Ａ）は第１の実施形態による電源回路１０１及びロジック回路１０２の構成例を示す図であり、図２は第１の実施形態による電源回路１０１の構成例を示す断面図である。電源回路１０１は、負荷１０３と、第１のｎチャネル電界効果トランジスタＭ１と、第２のｎチャネル電界効果トランジスタＭ２を有する。負荷１０３は、第１の抵抗Ｒである。第１の抵抗Ｒ及び第１のｎチャネル電界効果トランジスタＭ１は、第１の電源電圧ノードＶＤＤＥと第２の電源電圧ノードＶＤＤとの間に直列に接続される。第２のｎチャネル電界効果トランジスタＭ２は、第３の電源電圧ノードＶＤＤαと電圧出力端子Ｖｏｕｔとの間に接続される。

第１のｎチャネル電界効果トランジスタＭ１のゲートＧ１は、第１のｎチャネル電界効果トランジスタＭ１と第１の抵抗Ｒが接続されたノードに接続される。第１のｎチャネル電界効果トランジスタＭ１のバックゲートＢＧ１は、電圧出力端子Ｖｏｕｔに接続される。第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２は、第１のｎチャネル電界効果トランジスタＭ１のゲートＧ１に接続される。第２のｎチャネル電界効果トランジスタＭ２のバックゲートＢＧ２は、第２の電源電圧ノードＶＤＤに接続される。

第１の抵抗Ｒは、第１の電源電圧ノードＶＤＤＥと第１のｎチャネル電界効果トランジスタＭ１のドレインＤ１との間に接続される。第１のｎチャネル電界効果トランジスタＭ１のゲートＧ１は、第１のｎチャネル電界効果トランジスタＭ１のドレインＤ１に接続される。第１のｎチャネル電界効果トランジスタＭ１のソースＳ１は、第２の電源電圧ノードＶＤＤに接続される。第２のｎチャネル電界効果トランジスタＭ２のドレインＤ２は、第３の電源電圧ノードＶＤＤαに接続される。第２のｎチャネル電界効果トランジスタＭ２のソースＳ２は、電圧出力端子Ｖｏｕｔに接続される。

電流Ｉ１は、第１のｎチャネル電界効果トランジスタＭ１のドレイン電流である。電流Ｉ２は、第２のｎチャネル電界効果トランジスタＭ２のドレイン電流である。電圧Ｖ１は、第１のｎチャネル電界効果トランジスタＭ１のドレインＤ１の電圧である。電圧Ｖ２は、電圧出力端子Ｖｏｕｔの電圧である。電源回路１０１は、電圧Ｖ２を生成し、電圧Ｖ２を電圧出力端子Ｖｏｕｔから出力する。

ロジック回路１０２は、電源電圧端子Ｖｄ及び基準電位端子Ｖｓを有する。ロジック回路１０２の電源電圧端子Ｖｄは、電源回路１０１の電圧出力端子Ｖｏｕｔに接続される。ロジック回路１０２の基準電位端子Ｖｓは、基準電位ノードＶＳＳに接続される。電源回路１０１は、ロジック回路１０２の電源電圧端子Ｖｄに電圧Ｖ２を電源電圧として供給する。ロジック回路１０２は、電源回路１０１から電圧Ｖ２の供給を受けて、動作する。ロジック回路１０２の動作により、ロジック回路１０２の内部に流れる電流が変動する。

電源回路１０１がない場合、ロジック回路１０２の内部に流れる電流が増加すると、電源電圧端子Ｖｄの電圧は低下し、ロジック回路１０２の内部に流れる電流が減少すると、電源電圧端子Ｖｄの電圧は上昇する。その結果、電源電圧端子Ｖｄの電圧は、図１（Ｂ）の電圧Ｖ２ａに示すように、ロジック回路１０２の電流に応じて変動し、アンダーシュート及びオーバーシュートが生じる。電源電圧端子Ｖｄの電圧変動が大きいと、ロジック回路１０２は正常動作できない可能性がある。

本実施形態では、ロジック回路１０２の電源電圧端子Ｖｄに電源回路１０１を接続する。電源回路１０１は、図１（Ｂ）に示すように、ロジック回路１０２の電源電圧端子Ｖｄの電圧Ｖ２の変動を抑制し、アンダーシュート及びオーバーシュートを抑制することができる。その理由は、後述する。

次に、図２を参照しながら、電源回路１０１の断面構造を説明する。ｐ型シリコン基板２０１の表面には、ｎウェル拡散領域２０２が設けられる。ｎウェル拡散領域２０２の表面には、第１のｎチャネル電界効果トランジスタＭ１のバックゲートＢＧ１と、第２のｎチャネル電界効果トランジスタＭ２のバックゲートＢＧ２が設けられる。バックゲートＢＧ１及びＢＧ２は、それぞれｐウェル拡散領域であり、相互に分離されている。

まず、第１のｎチャネル電界効果トランジスタＭ１の構造を説明する。第１のｎチャネル電界効果トランジスタＭ１は、ゲートＧ１、ソースＳ１、ドレインＤ１及びバックゲートＢＧ１を有する。バックゲートＢＧ１の表面には、ソースＳ１及びドレインＤ１が設けれる。ソースＳ１及びドレインＤ１は、それぞれｎ⁺領域であり、相互に分離されている。ソースＳ１及びドレインＤ１の間のチャネル領域の上には、絶縁膜２０４が設けられる。絶縁膜２０４は、シリコン酸化膜である。絶縁膜２０４の上には、ゲートＧ１が設けられる。ゲートＧ１は、ポリシリコンである。

次に、第２のｎチャネル電界効果トランジスタＭ２の構造を説明する。第２のｎチャネル電界効果トランジスタＭ２は、ゲートＧ２、ソースＳ２、ドレインＤ２及びバックゲートＢＧ２を有する。バックゲートＢＧ２の表面には、ソースＳ２及びドレインＤ２が設けれる。ソースＳ２及びドレインＤ２は、それぞれｎ⁺領域であり、相互に分離されている。ソースＳ２及びドレインＤ２の間のチャネル領域の上には、絶縁膜２０５が設けられる。絶縁膜２０５は、シリコン酸化膜である。絶縁膜２０５の上には、ゲートＧ２が設けられる。ゲートＧ２は、ポリシリコンである。

次に、第１の抵抗Ｒ１の構造を説明する。ｎウェル拡散領域２０２の表面には、絶縁膜２０３が設けられる。絶縁膜２０３は、シリコン酸化膜である。絶縁膜２０３の上には、第１の抵抗Ｒが設けられる。第１の抵抗Ｒは、ポリシリコンである。

次に、第１のｎチャネル電界効果トランジスタＭ１、第２のｎチャネル電界効果トランジスタＭ２及び第１の抵抗Ｒの接続方法を説明する。ｐ型シリコン基板２０１は、基準電位ノードＶＳＳに接続されている。ｎウェル拡散領域２０２は、第１の電源電圧ノードＶＤＤＥに接続されている。第１の抵抗Ｒは、第１の電源電圧ノードＶＤＤＥと第１のｎチャネル電界効果トランジスタＭ１のドレインＤ１との間に接続されている。

第１のｎチャネル電界効果トランジスタＭ１のゲートＧ１は、第１のｎチャネル電界効果トランジスタＭ１のドレインＤ１に接続されている。第１のｎチャネル電界効果トランジスタＭ１のソースＳ１は、第２の電源電圧ノードＶＤＤに接続されている。第１のｎチャネル電界効果トランジスタＭ１のバックゲートＢＧ１は、電圧出力端子Ｖｏｕｔに接続されている。

第２のｎチャネル電界効果トランジスタＭ２のドレインＤ２は、第３の電源電圧ノードＶＤＤαに接続されている。第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２は、第１のｎチャネル電界効果トランジスタＭ１のゲートＧ１に接続されている。第２のｎチャネル電界効果トランジスタＭ２のソースＳ２は、電圧出力端子Ｖｏｕｔに接続されている。第２のｎチャネル電界効果トランジスタＭ２のバックゲートＢＧ２は、第２の電源電圧ノードＶＤＤに接続されている。

次に、電源回路１０１の設計条件の例を説明する。例えば、電圧Ｖ２が第２の電源電圧ノードＶＤＤの電圧と同じになるように設計する例を説明する。基準電位ノードＶＳＳの電位は、グランド電位であり、０Ｖである。第３の電源電圧ノードＶＤＤαの電圧は、第２の電源電圧ノードＶＤＤの電圧より高く、ＶＤＤα＞ＶＤＤの関係を有する。第１の電源電圧ノードＶＤＤＥの電圧は、第３の電源電圧ノードＶＤＤαの電圧以上であり、ＶＤＤＥ≧ＶＤＤαの関係を有する。すなわち、ＶＤＤＥ≧ＶＤＤα＞ＶＤＤの関係を有する。例えば、第１の電源電圧ノードＶＤＤＥの電圧が２．５Ｖ、第３の電源電圧ノードＶＤＤαの電圧が１．２Ｖ、第２の電源電圧ノードＶＤＤの電圧が０．９Ｖである。

電圧Ｖ２は、第２の電源電圧ノードＶＤＤの電圧と同じになるように設定するので、０．９Ｖである。第２のｎチャネル電界効果トランジスタＭ２の閾値電圧Ｖｔｈ２は、例えば０．４Ｖである。

次に、次式の条件を満たすように、電圧Ｖ１を決める。
Ｖ２＋Ｖｔｈ２≦Ｖ１＜ＶＤＤα＋Ｖｔｈ２
０．９＋０．４≦Ｖ１＜１．２＋０．４
１．３≦Ｖ１＜１．６

電圧Ｖ１は、例えば１．３Ｖである。なお、電圧Ｖ２は、第２の電源電圧ノードＶＤＤの電圧と同じでなくてもよい。電圧Ｖ２は、例えば、０．９Ｖ〜１．２Ｖにすることができる。

次に、電源回路１０１が電圧Ｖ２の変動を抑制することができる理由を説明する。ロジック回路１０２内の電流が増加すると、電圧出力端子Ｖｏｕｔの電圧Ｖ２が低下する。電源回路１０１では、下記の第１の抑制動作及び第２の抑制動作が並列に行われ、電圧出力端子Ｖｏｕｔの電圧Ｖ２の低下が抑制される。

まず、第１の抑制動作について説明する。電圧出力端子Ｖｏｕｔの電圧Ｖ２が低下すると、第１のｎチャネル電界効果トランジスタＭ１のバックゲートＢＧ１の電圧が低下する。すると、第１のｎチャネル電界効果トランジスタＭ１の閾値電圧Ｖｔｈ１が上昇し、第１のｎチャネル電界効果トランジスタＭ１のソースＳ１及びドレインＤ１間の抵抗値が上昇し、第１のｎチャネル電界効果トランジスタＭ１のドレイン電流Ｉ１が減少する。すると、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１が上昇し、第２のｎチャネル電界効果トランジスタＭ２のドレイン電流Ｉ２が増加し、電圧出力端子Ｖｏｕｔの電圧Ｖ２が上昇する。これにより、電圧出力端子Ｖｏｕｔの電圧Ｖ２の低下が抑制され、電圧Ｖ２が一定値（０．９Ｖ）を維持するように制御される。

次に、第２の抑制動作について説明する。電圧出力端子Ｖｏｕｔの電圧Ｖ２が低下すると、第２のｎチャネル電界効果トランジスタＭ２のソースＳ２の電圧が低下する。すると、第２のｎチャネル電界効果トランジスタＭ２のバックゲートＢＧ２の電圧が相対的に上昇し、第２のｎチャネル電界効果トランジスタＭ２の閾値電圧Ｖｔｈ２が低下する。すると、第２のｎチャネル電界効果トランジスタＭ２のソースＳ２及びドレインＤ２間の抵抗値が低下し、第２のｎチャネル電界効果トランジスタＭ２のドレイン電流Ｉ２が増加し、電圧出力端子Ｖｏｕｔの電圧Ｖ２が上昇する。これにより、電圧出力端子Ｖｏｕｔの電圧Ｖ２の低下が抑制され、電圧Ｖ２が一定値（０．９Ｖ）を維持するように制御される。

次に、電圧Ｖ２の上昇の抑制動作について説明する。ロジック回路１０２内の電流が減少すると、電圧出力端子Ｖｏｕｔの電圧Ｖ２が上昇する。電源回路１０１では、下記の第３の抑制動作及び第４の抑制動作が並列に行われ、電圧出力端子Ｖｏｕｔの電圧Ｖ２の上昇が抑制される。

まず、第３の抑制動作について説明する。電圧出力端子Ｖｏｕｔの電圧Ｖ２が上昇すると、第１のｎチャネル電界効果トランジスタＭ１のバックゲートＢＧ１の電圧が上昇する。すると、第１のｎチャネル電界効果トランジスタＭ１の閾値電圧Ｖｔｈ１が低下し、第１のｎチャネル電界効果トランジスタＭ１のソースＳ１及びドレインＤ１間の抵抗値が低下し、第１のｎチャネル電界効果トランジスタＭ１のドレイン電流Ｉ１が増加する。すると、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１が低下し、第２のｎチャネル電界効果トランジスタＭ２のドレイン電流Ｉ２が減少し、電圧出力端子Ｖｏｕｔの電圧Ｖ２が低下する。これにより、電圧出力端子Ｖｏｕｔの電圧Ｖ２の上昇が抑制され、電圧Ｖ２が一定値（０．９Ｖ）を維持するように制御される。

次に、第４の抑制動作について説明する。電圧出力端子Ｖｏｕｔの電圧Ｖ２が上昇すると、第２のｎチャネル電界効果トランジスタＭ２のソースＳ２の電圧が上昇する。すると、第２のｎチャネル電界効果トランジスタＭ２のバックゲートＢＧ２の電圧が相対的に低下し、第２のｎチャネル電界効果トランジスタＭ２の閾値電圧Ｖｔｈ２が上昇する。すると、第２のｎチャネル電界効果トランジスタＭ２のソースＳ２及びドレインＤ２間の抵抗値が上昇し、第２のｎチャネル電界効果トランジスタＭ２のドレイン電流Ｉ２が減少し、電圧出力端子Ｖｏｕｔの電圧Ｖ２が低下する。これにより、電圧出力端子Ｖｏｕｔの電圧Ｖ２の上昇が抑制され、電圧Ｖ２が一定値（０．９Ｖ）を維持するように制御される。

本実施形態によれば、電源回路１０１は、第１のｎチャネル電界効果トランジスタＭ１、第２のｎチャネル電界効果トランジスタＭ２及び第１の抵抗Ｒの３個の素子で、電圧Ｖ２の変動を抑制することができる。すなわち、電源回路１０１は、少ない素子数及び小サイズで、電圧出力端子Ｖｏｕｔの電圧Ｖ２の変動を抑制することができる。電圧Ｖ２の変動を抑制することにより、ロジック回路１０２の動作マージンを確保することができる。

次に、本実施形態の比較のため、オペアンプを有する電源回路について説明する。オペアンプは、例えば７個のトランジスタを有する。したがって、オペアンプを有する電源回路は、少なくとも７個のトランジスタを有するので、素子数が多く、サイズが大きくなってしまう。

これに対し、本実施形態の電源回路１０１は、素子数が３個であるので、少ない素子数及び小サイズで、電圧出力端子Ｖｏｕｔの電圧Ｖ２の変動を抑制することができる。

（第２の実施形態）
図３は、第２の実施形態による電源回路１０１及びロジック回路１０２の構成例を示す図である。図３は、図１（Ａ）に対して、負荷１０３として、第１の抵抗Ｒの代わりに、第３のｎチャネル電界効果トランジスタ３０１を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

負荷１０３は、第３のｎチャネル電界効果トランジスタ３０１である。第３のｎチャネル電界効果トランジスタ３０１は、ゲート及びドレインが第１の電源電圧ノードＶＤＤＥに接続され、ソース及びバックゲートが第１のｎチャネル電界効果トランジスタＭ１のドレインＤ１に接続される。電源回路１０１は、３個のトランジスタＭ１、Ｍ２及び３０１で構成される。

第３のｎチャネル電界効果トランジスタ３０１は、上記の第１の抑制動作を促進させることができる。上記の第１の抑制動作では、電圧出力端子Ｖｏｕｔの電圧Ｖ２が低下すると、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１が上昇することを説明した。電圧Ｖ１が上昇すると、第３のｎチャネル電界効果トランジスタ３０１のバックゲートの電圧が上昇し、第３のｎチャネル電界効果トランジスタＭ３の閾値電圧Ｖｔｈ３が低下する。すると、第３のｎチャネル電界効果トランジスタ３０１のソース及びドレイン間の抵抗値が低下する。その結果、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１がさらに上昇する。すなわち、第３のｎチャネル電界効果トランジスタ３０１は、電圧Ｖ１の上昇を促進させることができ、第１の抑制動作を高速化させることができる。これにより、電源回路１０１は、電圧出力端子Ｖｏｕｔの電圧Ｖ２が低下しても、電圧Ｖ２を高速に一定値（０．９Ｖ）に戻すことができる。

同様に、第３のｎチャネル電界効果トランジスタ３０１は、上記の第３の抑制動作を促進させることができる。上記の第３の抑制動作では、電圧出力端子Ｖｏｕｔの電圧Ｖ２が上昇すると、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１が低下することを説明した。電圧Ｖ１が低下すると、第３のｎチャネル電界効果トランジスタ３０１のバックゲートの電圧が低下し、第３のｎチャネル電界効果トランジスタＭ３の閾値電圧Ｖｔｈ３が上昇する。すると、第３のｎチャネル電界効果トランジスタ３０１のソース及びドレイン間の抵抗値が上昇する。その結果、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１がさらに低下する。すなわち、第３のｎチャネル電界効果トランジスタ３０１は、電圧Ｖ１の低下を促進させることができ、第３の抑制動作を高速化させることができる。これにより、電源回路１０１は、電圧出力端子Ｖｏｕｔの電圧Ｖ２が上昇しても、電圧Ｖ２を高速に一定値（０．９Ｖ）に戻すことができる。

以上のように、本実施形態は、第１の実施形態に比べ、第３のｎチャネル電界効果トランジスタ３０１が電圧Ｖ１の変動を促進させることができるので、電圧Ｖ２が変動しても、高速に電圧Ｖ２を一定値（０．９Ｖ）に戻すことができる。

（第３の実施形態）
図４は、第３の実施形態による電源回路１０１及びロジック回路１０２の構成例を示す図である。図４は、図１（Ａ）に対して、負荷１０３として、第１の抵抗Ｒの代わりに、第３のｎチャネル電界効果トランジスタ４０１を設けたものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

負荷１０３は、第３のｎチャネル電界効果トランジスタ４０１である。第３のｎチャネル電界効果トランジスタ４０１のゲートは、第１のｎチャネル電界効果トランジスタＭ１のゲートＧ１に接続される。第３のｎチャネル電界効果トランジスタ４０１のドレインは、第１の電源電圧ノードＶＤＤＥに接続される。第３のｎチャネル電界効果トランジスタ４０１のソースは、第１のｎチャネル電界効果トランジスタＭ１のドレインＤ１に接続される。第３のｎチャネル電界効果トランジスタ４０１のバックゲートは、第２の電源電圧ノードＶＤＤに接続される。電源回路１０１は、３個のトランジスタＭ１、Ｍ２及び４０１で構成される。

第３のｎチャネル電界効果トランジスタ４０１は、上記の第１の抑制動作を促進させることができる。上記の第１の抑制動作では、電圧出力端子Ｖｏｕｔの電圧Ｖ２が低下すると、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１が上昇することを説明した。電圧Ｖ１が上昇すると、第３のｎチャネル電界効果トランジスタ４０１のゲートの電圧が上昇する。その結果、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１がさらに上昇する。すなわち、第３のｎチャネル電界効果トランジスタ４０１は、電圧Ｖ１の上昇を促進させることができ、第１の抑制動作を高速化させることができる。これにより、電源回路１０１は、電圧出力端子Ｖｏｕｔの電圧Ｖ２が低下しても、電圧Ｖ２を高速に一定値（０．９Ｖ）に戻すことができる。

同様に、第３のｎチャネル電界効果トランジスタ４０１は、上記の第３の抑制動作を促進させることができる。上記の第３の抑制動作では、電圧出力端子Ｖｏｕｔの電圧Ｖ２が上昇すると、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１が低下することを説明した。電圧Ｖ１が低下すると、第３のｎチャネル電界効果トランジスタ４０１のゲートの電圧が低下する。その結果、第２のｎチャネル電界効果トランジスタＭ２のゲートＧ２の電圧Ｖ１がさらに低下する。すなわち、第３のｎチャネル電界効果トランジスタ４０１は、電圧Ｖ１の低下を促進させることができ、第３の抑制動作を高速化させることができる。これにより、電源回路１０１は、電圧出力端子Ｖｏｕｔの電圧Ｖ２が上昇しても、電圧Ｖ２を高速に一定値（０．９Ｖ）に戻すことができる。

以上のように、本実施形態は、第１の実施形態に比べ、第３のｎチャネル電界効果トランジスタ４０１が電圧Ｖ１の変動を促進させることができるので、電圧Ｖ２が変動しても、高速に電圧Ｖ２を一定値（０．９Ｖ）に戻すことができる。

（第４の実施形態）
図５は、第４の実施形態による電源回路１０１及びロジック回路１０２の構成例を示す図である。図５は、図１（Ａ）に対して、第２の抵抗５０１を追加したものである。以下、本実施形態が第１の実施形態と異なる点を説明する。

電源回路１０１は、第１のｎチャネル電界効果トランジスタＭ１、第２のｎチャネル電界効果トランジスタＭ２、第１の抵抗Ｒ及び第２の抵抗５０１を有する。第２の抵抗５０１は、電圧出力端子Ｖｏｕｔと基準電位ノードＶＳＳとの間に接続される。

第２の抵抗５０１を設けることにより、本実施形態（図５）の第１の抵抗Ｒの値は、第１の実施形態（図１（Ａ））の第１の抵抗Ｒの値より、小さくすることができる。その結果、本実施形態は、第１の実施形態に比べ、第１の抑制動作及び第３の抑制動作を高速化させることができ、電圧Ｖ２が変動しても、高速に電圧Ｖ２を一定値（０．９Ｖ）に戻すことができる。

図６（Ａ）は、第１〜第４の実施形態による電源回路１０１の電圧Ｖ１の波形のシミュレーション結果を示す図である。電圧６０１は、第１の実施形態による電源回路１０１の電圧Ｖ１である。電圧６０２は、第２の実施形態による電源回路１０１の電圧Ｖ１である。電圧６０３は、第３の実施形態による電源回路１０１の電圧Ｖ１である。電圧６０４は、第４の実施形態による電源回路１０１の電圧Ｖ１である。

図６（Ｂ）は、第１〜第４の実施形態による電源回路１０１の電圧Ｖ２の波形のシミュレーション結果を示す図である。電圧６１１は、第１の実施形態による電源回路１０１の電圧Ｖ２である。電圧６１２は、第２の実施形態による電源回路１０１の電圧Ｖ２である。電圧６１３は、第３の実施形態による電源回路１０１の電圧Ｖ２である。電圧６１４は、第４の実施形態による電源回路１０１の電圧Ｖ２である。

０［ｓｅｃ］の時間において、ロジック回路１０２が動作し、電圧Ｖ２が低下している。その後、電源回路１０１が電圧Ｖ２を一定値に戻す速度の比較を示す。第１の実施形態の電圧６１１、第３の実施形態の電圧６１３及び第４の実施形態の電圧６１４は、その収束値が０．９Ｖに設定されている。これに対し、第２の実施形態の電圧６１２は、その収束値が１．２Ｖに設定されている。

このシミュレーション結果より、第３の実施形態の電圧６０３及び６１３は、第１の実施形態の電圧６０１及び６１１より高速に一定値に戻っていることが分かる。また、第４の実施形態の電圧６０４及び６１４は、第１の実施形態の電圧６０１及び６１１より高速に一定値に戻っていることが分かる。また、第４の実施形態の電圧６０４及び６１４は、第３の実施形態の電圧６０３及び６１３より高速に一定値に戻っていることが分かる。

（第５の実施形態）
図７は、第５の実施形態による第１の電源ドメイン７０１及び第２の電源ドメイン７０２の構成例を示す図である。第１の電源ドメイン７０１は、ドメイン７０３ａ及び７０３ｂを有する。第２の電源ドメイン７０２は、ドメイン７０３ｃ及び７０３ｄを有する。

ドメイン７０３ａは、電源部１０１ａ及びロジック回路１０２ａを有する。電源部１０１ａは図１（Ａ）の電源回路１０１に対応し、ロジック回路１０２ａは図１（Ａ）のロジック回路１０２に対応する。電源部１０１ａは、図１（Ａ）の電源回路１０１と同じ構成であり、第１のｎチャネル電界効果トランジスタＭ１ａ、第２のｎチャネル電界効果トランジスタＭ２ａ及び第１の抵抗Ｒａを有する。トランジスタＭ１ａ、トランジスタＭ２ａ及び抵抗Ｒａは、それぞれ、図１（Ａ）のトランジスタＭ１、トランジスタＭ２及び抵抗Ｒに対応する。電源電圧端子Ｖｄａは、図１（Ａ）の電源電圧端子Ｖｄに対応する。基準電位端子Ｖｓａは、図１（Ａ）の基準電位端子Ｖｓに対応する。第２の電源電圧ノードＶＤＤ１は、図１（Ａ）の第２の電源電圧ノードＶＤＤに対応する。第３の電源電圧ノードＶＤＤα１は、図１（Ａ）の第３の電源電圧ノードＶＤＤαに対応する。ロジック回路１０２ａは、例えば低速動作回路である。

ドメイン７０３ｂは、電源部１０１ｂ及びロジック回路１０２ｂを有する。電源部１０１ｂは図１（Ａ）の電源回路１０１に対応し、ロジック回路１０２ｂは図１（Ａ）のロジック回路１０２に対応する。電源部１０１ｂは、図１（Ａ）の電源回路１０１と同じ構成であり、第１のｎチャネル電界効果トランジスタＭ１ｂ、第２のｎチャネル電界効果トランジスタＭ２ｂ及び第１の抵抗Ｒｂを有する。トランジスタＭ１ｂ、トランジスタＭ２ｂ及び抵抗Ｒｂは、それぞれ、図１（Ａ）のトランジスタＭ１、トランジスタＭ２及び抵抗Ｒに対応する。電源電圧端子Ｖｄｂは、図１（Ａ）の電源電圧端子Ｖｄに対応する。基準電位端子Ｖｓｂは、図１（Ａ）の基準電位端子Ｖｓに対応する。ロジック回路１０２ｂは、例えば高速動作回路である。

抵抗Ｒａ及びＲｂは、第１の電源電圧ノードＶＤＤＥに共通に接続される。第２のｎチャネル電界効果トランジスタＭ２ａ及びＭ２ｂのドレインは、第３の電源電圧ノードＶＤＤα１に共通に接続される。第１のｎチャネル電界効果トランジスタＭ１ａ及びＭ１ｂのソースは、第２の電源電圧ノードＶＤＤ１に共通に接続される。基準電位端子Ｖｓａ及びＶｓｂは、基準電位ノードＶＳＳに共通に接続される。

ドメイン７０３ｃは、電源部１０１ｃ及びロジック回路１０２ｃを有する。電源部１０１ｃは図１（Ａ）の電源回路１０１に対応し、ロジック回路１０２ｃは図１（Ａ）のロジック回路１０２に対応する。電源部１０１ｃは、図１（Ａ）の電源回路１０１と同じ構成であり、第１のｎチャネル電界効果トランジスタＭ１ｃ、第２のｎチャネル電界効果トランジスタＭ２ｃ及び第１の抵抗Ｒｃを有する。トランジスタＭ１ｃ、トランジスタＭ２ｃ及び抵抗Ｒｃは、それぞれ、図１（Ａ）のトランジスタＭ１、トランジスタＭ２及び抵抗Ｒに対応する。電源電圧端子Ｖｄｃは、図１（Ａ）の電源電圧端子Ｖｄに対応する。基準電位端子Ｖｓｃは、図１（Ａ）の基準電位端子Ｖｓに対応する。第２の電源電圧ノードＶＤＤ２は、図１（Ａ）の第２の電源電圧ノードＶＤＤに対応する。第３の電源電圧ノードＶＤＤα２は、図１（Ａ）の第３の電源電圧ノードＶＤＤαに対応する。ロジック回路１０２ｃは、例えば常時動作回路である。

ドメイン７０３ｄは、電源部１０１ｄ及びロジック回路１０２ｄを有する。電源部１０１ｄは図１（Ａ）の電源回路１０１に対応し、ロジック回路１０２ｄは図１（Ａ）のロジック回路１０２に対応する。電源部１０１ｄは、第１のｎチャネル電界効果トランジスタＭ１ｄ、第２のｎチャネル電界効果トランジスタＭ２ｄ、第１の抵抗Ｒｄ及びｐチャネル電界効果トランジスタ７０４を有する。トランジスタＭ１ｄ、トランジスタＭ２ｄ及び抵抗Ｒｄは、それぞれ、図１（Ａ）のトランジスタＭ１、トランジスタＭ２及び抵抗Ｒに対応する。ｐチャネル電界効果トランジスタ７０４は、ソースが第３の電源電圧ノードＶＤＤα２に接続され、ゲートが制御ノードＰＳＷに接続され、ドレインが第２のｎチャネル電界効果トランジスタＭ２ｄのドレインに接続される。電源電圧端子Ｖｄｄは、図１（Ａ）の電源電圧端子Ｖｄに対応する。基準電位端子Ｖｓｄは、図１（Ａ）の基準電位端子Ｖｓに対応する。ロジック回路１０２ｄは、例えば非常時動作回路である。

ｐチャネル電界効果トランジスタ７０４をオンとしたとき、電源部１０１ｄは、ロジック回路１０２ｄの電源電圧端子Ｖｄｄに電源電圧を供給し、ロジック回路１０２ｄは、動作可能状態になる。論理積（ＡＮＤ）回路７０５は、ロジック回路１０２ｄの出力信号に応じた信号をロジック回路１０２ｃに出力する。

ｐチャネル電界効果トランジスタ７０４をオフとしたとき、電源部１０１ｄは、ロジック回路１０２ｄの電源電圧端子Ｖｄｄに電源電圧を供給せず、ロジック回路１０２ｄは、停止状態になる。ロジック回路１０２ｄの出力信号が不定値になるので、論理積回路７０５は、固定値をロジック回路１０２ｃに出力する。

抵抗Ｒｃ及びＲｄは、第１の電源電圧ノードＶＤＤＥに共通に接続される。ｐチャネル電界効果トランジスタ７０４がオンである場合、第２のｎチャネル電界効果トランジスタＭ２ｃ及びＭ２ｄのドレインは、第３の電源電圧ノードＶＤＤα２に共通に接続される。第１のｎチャネル電界効果トランジスタＭ１ｃ及びＭ１ｄのソースは、第２の電源電圧ノードＶＤＤ２に共通に接続される。基準電位端子Ｖｓｃ及びＶｓｄは、基準電位ノードＶＳＳに共通に接続される。

次に、電源部１０１ａ及び１０１ｂの電源電圧ノードについて説明する。電源部１０１ａの第１の電源電圧ノードＶＤＤＥ及び電源部１０１ｂの第１の電源電圧ノードＶＤＤＥは、相互に接続される。電源部１０１ａの第２の電源電圧ノードＶＤＤ１及び電源部１０１ｂの第２の電源電圧ノードＶＤＤ１は、相互に接続される。電源部１０１ａの第３の電源電圧ノードＶＤＤα１及び電源部１０１ｂの第３の電源電圧ノードＶＤＤα１は、相互に接続される。

次に、電源部１０１ａ及び１０１ｃの電源電圧ノードについて説明する。電源部１０１ａの第１の電源電圧ノードＶＤＤＥ及び電源部１０１ｃの第１の電源電圧ノードＶＤＤＥは、相互に接続される。電源部１０１ａの第２の電源電圧ノードＶＤＤ１及び電源部１０１ｃの第２の電源電圧ノードＶＤＤ２は、相互に分離される。電源部１０１ａの第３の電源電圧ノードＶＤＤα１及び電源部１０１ｃの第３の電源電圧ノードＶＤＤα２は、相互に分離される。

ロジック回路１０２ａ〜１０２ｄには、それぞれ、電源部１０１ａ〜１０１ｄが設けられる。第２の電源電圧ノードＶＤＤ１及び第３の電源電圧ノードＶＤＤα１は、第１の電源ドメイン７０１に電圧を供給する。第２の電源電圧ノードＶＤＤ２及び第３の電源電圧ノードＶＤＤα２は、第２の電源ドメイン７０２に電圧を供給する。これにより、第１の電源ドメイン７０１内のロジック回路１０２ａ及び１０２ｂで発生した電源ノイズは、第２の電源ドメイン７０２内のロジック回路１０２ｃ及び１０２ｄに伝搬しない。同様に、第２の電源ドメイン７０２内のロジック回路１０２ｃ及び１０２ｄで発生した電源ノイズは、第１の電源ドメイン７０１内のロジック回路１０２ａ及び１０２ｂに伝搬しない。また、同一の電源ドメイン内で、異なる会社から供給されたＩＰマクロの組合せの設計が可能になり、同一の電源ドメインでの設計保証が可能になる。

図８は、本実施形態による半導体チップ８０１のレイアウト例を示す図である。半導体チップ８０１は、ドメイン７０３ａ〜７０３ｄ及びロウブロックＲＯＷ１〜ＲＯＷ４等を有する。図７に示すように、ドメイン７０３ａ〜７０３ｄは、それぞれ、電源部１０１ａ〜１０１ｄを有する。ロウブロックＲＯＷ１〜ＲＯＷ４は、それぞれ、電源回路１０１及びロジック回路１０２を有する。電源部１０１ａ〜１０１ｄ及び電源回路１０１は、小さなサイズで実現できるため、ドメイン７０３ａ〜７０３ｄ及びロウブロックＲＯＷ１〜ＲＯＷ４にそれぞれ電源部１０１ａ〜１０１ｄ及び電源回路１０１を設けることができる。これにより、ドメイン７０３ａ〜７０３ｄ及びロウブロックＲＯＷ１〜ＲＯＷ４単位で、電源ノイズを抑えることができる。

図７に示すように、電源部１０１ａは、第１のｎチャネル電界効果トランジスタＭ１ａ及び第２のｎチャネル電界効果トランジスタＭ２ａを有する。電源部１０１ｂは、第１のｎチャネル電界効果トランジスタＭ１ｂ及び第２のｎチャネル電界効果トランジスタＭ２ｂを有する。

第１のｎチャネル電界効果トランジスタＭ１ａ及びＭ１ｂのバックゲートは、相互に分離する必要がある。これにより、ロジック回路１０２ａの電源電圧端子Ｖｄａ及びロジック回路１０２ｂの電源電圧端子Ｖｄｂを相互に分離することができる。

また、第２のｎチャネル電界効果トランジスタＭ２ａ及びＭ２ｂのバックゲートは、相互に分離されていても、相互に共通化されていてもよい。共通化する場合には、電源部１０１ａ及び１０１ｂが相互に近い位置に配置されていることが好ましい。

例えば、ロウブロックＲＯＷ１及びＲＯＷ２の電源回路１０１は、相互に近い位置に配置されているので、両者の電源回路１０１の第２のｎチャネル電界効果トランジスタＭ２のバックゲートを相互に共通化することができる。なお、両者の電源回路１０１の第１のｎチャネル電界効果トランジスタＭ１のバックゲートは、相互に分離される。

また、電源部１０１ａ及び１０１ｂは、相互に遠い位置に配置されているので、第２のｎチャネル電界効果トランジスタＭ２ａ及びＭ２ｂのバックゲートは、相互に分離される。また、第１のｎチャネル電界効果トランジスタＭ１ａ及びＭ１ｂのバックゲートも、相互に分離される。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

１０１ 電源回路
１０２ ロジック回路
１０３ 負荷
Ｍ１ 第１のｎチャネル電界効果トランジスタ
Ｍ２ 第２のｎチャネル電界効果トランジスタ
Ｒ 第１の抵抗
ＶＤＤＥ 第１の電源電圧ノード
ＶＤＤ 第２の電源電圧ノード
ＶＤＤα 第３の電源電圧ノード
ＶＳＳ 基準電位ノード

Claims (14)

1. 第１の電源電圧ノードと第２の電源電圧ノードとの間に直列に接続される負荷及び第１のトランジスタと、
   第３の電源電圧ノードと電圧出力端子との間に接続される第２のトランジスタとを有し、
   前記第１のトランジスタのゲートは、前記第１のトランジスタと前記負荷が接続されたノードに接続され、
   前記第１のトランジスタのバックゲートは、前記電圧出力端子に接続され、
   前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートに接続され、
   前記第２のトランジスタのバックゲートは、前記第２の電源電圧ノードに接続されることを特徴とする電源回路。
2. 前記負荷は、前記第１の電源電圧ノードと前記第１のトランジスタのドレインとの間に接続され、
   前記第１のトランジスタのゲートは、前記第１のトランジスタのドレインに接続され、
   前記第１のトランジスタのソースは、前記第２の電源電圧ノードに接続され、
   前記第２のトランジスタのドレインは、前記第３の電源電圧ノードに接続され、
   前記第２のトランジスタのソースは、前記電圧出力端子に接続されることを特徴とする請求項１記載の電源回路。
3. 前記第３の電源電圧ノードの電圧は、前記第２の電源電圧ノードの電圧より高く、
   前記第１の電源電圧ノードの電圧は、前記第３の電源電圧ノードの電圧以上であることを特徴とする請求項１又は２記載の電源回路。
4. 前記第１のトランジスタのバックゲートと前記第２のトランジスタのバックゲートは、相互に分離されていることを特徴とする請求項１〜３のいずれか１項に記載の電源回路。
5. 前記負荷は、第１の抵抗であることを特徴とする請求項１〜４のいずれか１項に記載の電源回路。
6. 前記負荷は、ゲート及びドレインが前記第１の電源電圧ノードに接続され、ソース及びバックゲートが前記第１のトランジスタのドレインに接続される第３のトランジスタであることを特徴とする請求項１〜４のいずれか１項に記載の電源回路。
7. 前記負荷は、ゲートが前記第１のトランジスタのゲートに接続され、ドレインが前記第１の電源電圧ノードに接続され、ソースが前記第１のトランジスタのドレインに接続され、バックゲートが前記第２の電源電圧ノードに接続される第３のトランジスタであることを特徴とする請求項１〜４のいずれか１項に記載の電源回路。
8. さらに、前記電圧出力端子と基準電位ノードとの間に接続される第２の抵抗を有することを特徴とする請求項５記載の電源回路。
9. 前記負荷と前記第１のトランジスタと前記第２のトランジスタとをそれぞれ有する第１の電源部及び第２の電源部を有し、
   前記第１の電源部及び前記第２の電源部の前記第１の電源電圧ノードは、相互に接続され、
   前記第１の電源部及び前記第２の電源部の前記第２の電源電圧ノードは、相互に接続され、
   前記第１の電源部及び前記第２の電源部の前記第３の電源電圧ノードは、相互に接続されることを特徴とする請求項１〜８のいずれか１項に記載の電源回路。
10. 前記負荷と前記第１のトランジスタと前記第２のトランジスタとをそれぞれ有する第１の電源部及び第２の電源部を有し、
    前記第１の電源部及び前記第２の電源部の前記第１の電源電圧ノードは、相互に接続され、
    前記第１の電源部及び前記第２の電源部の前記第２の電源電圧ノードは、相互に分離され、
    前記第１の電源部及び前記第２の電源部の前記第３の電源電圧ノードは、相互に分離されることを特徴とする請求項１〜８のいずれか１項に記載の電源回路。
11. 前記第１の電源部及び前記第２の電源部の前記第１のトランジスタのバックゲートは、相互に分離され、
    前記第１の電源部及び前記第２の電源部の前記第２のトランジスタのバックゲートは、相互に分離されていることを特徴とする請求項９記載の電源回路。
12. 前記第１の電源部及び前記第２の電源部の前記第１のトランジスタのバックゲートは、相互に分離され、
    前記第１の電源部及び前記第２の電源部の前記第２のトランジスタのバックゲートは、相互に共通化されていることを特徴とする請求項９記載の電源回路。
13. 第１の電源電圧ノードと第２の電源電圧ノードとの間に直列に接続される負荷及び第１のトランジスタと、
    第３の電源電圧ノードと電圧出力端子との間に接続される第２のトランジスタとを有する電源回路の電圧制御方法であって、
    前記第１のトランジスタのゲートは、前記第１のトランジスタと前記負荷が接続されたノードに接続され、
    前記第１のトランジスタのバックゲートは、前記電圧出力端子に接続され、
    前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートに接続され、
    前記第２のトランジスタのバックゲートは、前記第２の電源電圧ノードに接続され、
    前記電圧出力端子の電圧が低下すると、前記第１のトランジスタのドレイン電流が減少し、前記第２のトランジスタのゲートの電圧が上昇し、前記第２のトランジスタのドレイン電流が増加し、前記電圧出力端子の電圧が上昇し、
    前記電圧出力端子の電圧が上昇すると、前記第１のトランジスタのドレイン電流が増加し、前記第２のトランジスタのゲートの電圧が低下し、前記第２のトランジスタのドレイン電流が減少し、前記電圧出力端子の電圧が低下することを特徴とする電圧制御方法。
14. 第１の電源電圧ノードと第２の電源電圧ノードとの間に直列に接続される負荷及び第１のトランジスタと、
    第３の電源電圧ノードと電圧出力端子との間に接続される第２のトランジスタとを有する電源回路の電圧制御方法であって、
    前記第１のトランジスタのゲートは、前記第１のトランジスタと前記負荷が接続されたノードに接続され、
    前記第１のトランジスタのバックゲートは、前記電圧出力端子に接続され、
    前記第２のトランジスタのゲートは、前記第１のトランジスタのゲートに接続され、
    前記第２のトランジスタのバックゲートは、前記第２の電源電圧ノードに接続され、
    前記電圧出力端子の電圧が低下すると、前記第２のトランジスタのドレイン電流が増加し、前記電圧出力端子の電圧が上昇し、
    前記電圧出力端子の電圧が上昇すると、前記第２のトランジスタのドレイン電流が減少し、前記電圧出力端子の電圧が低下することを特徴とする電圧制御方法。

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