JP3910568B2 - レベルダウンコンバータ - Google Patents
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Description
図1は、本発明の第1の実施形態によるレベルダウンコンバータの構成例を示す回路図である。前段インバータはMOS電界効果トランジスタ101a及び102aを有し、後段インバータはMOS電界効果トランジスタ106b及び107bを有する。以下、MOS電界効果トランジスタを、単にMOSトランジスタという。
図5は、本発明の第2の実施形態によるレベルダウンコンバータの構成例を示す回路図である。本実施形態は、第1の実施形態(図1)の抵抗103〜105の代わりに、抵抗503〜505及び補助分圧素子506を設けている。その他の点については、本実施形態は、第1の実施形態と同じである。本実施形態の抵抗503〜505及び補助分圧素子506は、抵抗103〜105と同様に、分圧回路として機能する。
Vv1=Vthn+Vthp
前記第1の電源電圧よりも低い第2の電源電圧が供給され、前記第1の膜厚よりも薄い第2の膜厚のゲート絶縁膜を有するトランジスタを含み、前記第1のインバータの出力信号を論理反転した信号を出力する第2のインバータと
を有するレベルダウンコンバータ。
(付記2)さらに、前記第1のインバータの出力電圧を分圧して前記第2のインバータの入力に供給する分圧回路を有する付記1記載のレベルダウンコンバータ。
(付記3)前記分圧回路は、前記第1のインバータの出力に複数の抵抗素子を直列接続し、前記複数の抵抗素子間のノードを前記第2のインバータの入力に接続する付記2記載のレベルダウンコンバータ。
(付記4)前記抵抗素子は、pチャネルMOS電界効果トランジスタをダイオード接続した素子と、nチャネルMOS電界効果トランジスタをダイオード接続した素子とを直列接続した素子である付記3記載のレベルダウンコンバータ。
(付記5)さらに、前記第1のインバータの入力がハイレベルのとき、前記第2のインバータの入力をローレベルにするための補助分圧素子を有する付記3記載のレベルダウンコンバータ。
(付記6)前記第1のインバータは、第1の入力端子と、第1の出力端子と、前記第1の膜厚のゲート絶縁膜を有する第1のpチャネルMOS電界効果トランジスタと、前記第1の膜厚のゲート絶縁膜を有する第1のnチャネルMOS電界効果トランジスタとを有し、
前記第1のpチャネルMOS電界効果トランジスタは、ゲートが前記第1の入力端子に接続され、ソースが前記第1の電源電圧に接続され、ドレインが前記第1の出力端子に接続され、
前記第1のnチャネルMOS電界効果トランジスタは、ゲートが前記第1の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第1の出力端子に接続され、
前記第2のインバータは、第2の入力端子と、第2の出力端子と、前記第2の膜厚のゲート絶縁膜を有する第2のpチャネルMOS電界効果トランジスタと、前記第2の膜厚のゲート絶縁膜を有する第2のnチャネルMOS電界効果トランジスタとを有し、
前記第2のpチャネルMOS電界効果トランジスタは、ゲートが前記第2の入力端子に接続され、ソースが前記第2の電源電圧に接続され、ドレインが前記第2の出力端子に接続され、
前記第2のnチャネルMOS電界効果トランジスタは、ゲートが前記第2の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第2の出力端子に接続される付記2記載のレベルダウンコンバータ。
(付記7)前記分圧回路は、前記第1の出力端子及び基準電位間に複数の抵抗素子が直列接続され、前記複数の抵抗素子間のノードが前記第2の入力端子に接続される付記6記載のレベルダウンコンバータ。
(付記8)前記第2の入力端子に供給される電圧は、前記第2の電源電圧以下である付記7記載のレベルダウンコンバータ。
(付記9)前記抵抗素子は、第1の端子と、第2の端子と、抵抗用MOS電界効果トランジスタとを有し、
前記抵抗用MOS電界効果トランジスタは、ゲート及びドレインが前記第1の端子に接続され、ソースが前記第2の端子に接続される付記8記載のレベルダウンコンバータ。
(付記10)前記抵抗用MOS電界効果トランジスタは、バックゲートがソースに接続される付記9記載のレベルダウンコンバータ。
(付記11)さらに、前記第1の入力端子がハイレベルのとき、前記第2の入力端子をローレベルにするための補助分圧素子を有する付記10記載のレベルダウンコンバータ。
(付記12)前記補助分圧素子は、補助用nチャネルMOS電界効果トランジスタを有し、前記補助用nチャネルMOS電界効果トランジスタは、ゲートが前記第1の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第2の入力端子に接続される付記11記載のレベルダウンコンバータ。
(付記13)前記抵抗用MOS電界効果トランジスタは、前記第1の膜厚と同じ膜厚のゲート絶縁膜を有する付記12記載のレベルダウンコンバータ。
(付記14)前記抵抗用MOS電界効果トランジスタは、前記第2の膜厚と同じ膜厚のゲート絶縁膜を有する付記12記載のレベルダウンコンバータ。
(付記15)前記抵抗素子は、第1の端子と、第2の端子と、抵抗用pチャネルMOS電界効果トランジスタと、抵抗用nチャネルMOS電界効果トランジスタとを有し、
前記抵抗用pチャネルMOS電界効果トランジスタは、ソースが前記第1の端子に接続され、ゲート及びドレインが相互に接続され、
前記抵抗用nチャネルMOS電界効果トランジスタは、ソースが前記第2の端子に接続され、ゲート及びドレインが前記抵抗用pチャネルMOS電界効果トランジスタのゲート及びドレインに接続される付記8記載のレベルダウンコンバータ。
(付記16)前記抵抗用pチャネル及び抵抗用nチャネルMOS電界効果トランジスタは、バックゲートがソースに接続される付記15記載のレベルダウンコンバータ。
(付記17)さらに、前記第1の入力端子がハイレベルのとき、前記第2の入力端子をローレベルにするための補助分圧素子を有する付記16記載のレベルダウンコンバータ。
(付記18)前記補助分圧素子は、補助用nチャネルMOS電界効果トランジスタを有し、前記補助用nチャネルMOS電界効果トランジスタは、ゲートが前記第1の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第2の入力端子に接続される付記17記載のレベルダウンコンバータ。
(付記19)前記抵抗用pチャネル及び抵抗用nチャネルMOS電界効果トランジスタは、前記第1の膜厚と同じ膜厚のゲート絶縁膜を有する付記18記載のレベルダウンコンバータ。
(付記20)前記抵抗用pチャネル及び抵抗用nチャネルMOS電界効果トランジスタは、前記第2の膜厚と同じ膜厚のゲート絶縁膜を有する付記18記載のレベルダウンコンバータ。
102a nチャネルMOSトランジスタ(厚いゲート酸化膜)
103〜105 抵抗
106b pチャネルMOSトランジスタ(薄いゲート酸化膜)
107b nチャネルMOSトランジスタ(薄いゲート酸化膜)
503〜505 MOS抵抗ユニット
506 補助分圧トランジスタ
510p pチャネルMOSトランジスタ
510n nチャネルMOSトランジスタ
701a,703a pチャネルMOSトランジスタ(厚いゲート酸化膜)
702a,704a nチャネルMOSトランジスタ(厚いゲート酸化膜)
Claims (9)
- 第1の電源電圧が供給され、第1の膜厚のゲート絶縁膜を有するトランジスタを含み、入力信号を論理反転した信号を出力する第1のインバータと、
前記第1の電源電圧よりも低い第2の電源電圧が供給され、前記第1の膜厚よりも薄い第2の膜厚のゲート絶縁膜を有するトランジスタを含み、前記第1のインバータの出力信号を論理反転した信号を出力する第2のインバータと、
前記第1のインバータの出力電圧を分圧して前記第2のインバータの入力に供給する分圧回路と
を有するレベルダウンコンバータ。 - 前記分圧回路は、前記第1のインバータの出力に複数の抵抗素子を直列接続し、前記複数の抵抗素子間のノードを前記第2のインバータの入力に接続する請求項1記載のレベルダウンコンバータ。
- 前記抵抗素子は、pチャネルMOS電界効果トランジスタをダイオード接続した素子と、nチャネルMOS電界効果トランジスタをダイオード接続した素子とを直列接続した素子である請求項2記載のレベルダウンコンバータ。
- さらに、前記第1のインバータの入力がハイレベルのとき、前記第2のインバータの入力をローレベルにするための補助分圧素子を有する請求項2又は3記載のレベルダウンコンバータ。
- 前記第1のインバータは、第1の入力端子と、第1の出力端子と、前記第1の膜厚のゲート絶縁膜を有する第1のpチャネルMOS電界効果トランジスタと、前記第1の膜厚のゲート絶縁膜を有する第1のnチャネルMOS電界効果トランジスタとを有し、
前記第1のpチャネルMOS電界効果トランジスタは、ゲートが前記第1の入力端子に接続され、ソースが前記第1の電源電圧に接続され、ドレインが前記第1の出力端子に接続され、
前記第1のnチャネルMOS電界効果トランジスタは、ゲートが前記第1の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第1の出力端子に接続され、
前記第2のインバータは、第2の入力端子と、第2の出力端子と、前記第2の膜厚のゲート絶縁膜を有する第2のpチャネルMOS電界効果トランジスタと、前記第2の膜厚のゲート絶縁膜を有する第2のnチャネルMOS電界効果トランジスタとを有し、
前記第2のpチャネルMOS電界効果トランジスタは、ゲートが前記第2の入力端子に接続され、ソースが前記第2の電源電圧に接続され、ドレインが前記第2の出力端子に接続され、
前記第2のnチャネルMOS電界効果トランジスタは、ゲートが前記第2の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第2の出力端子に接続される請求項1記載のレベルダウンコンバータ。 - 前記分圧回路は、前記第1の出力端子及び基準電位間に複数の抵抗素子が直列接続され、前記複数の抵抗素子間のノードが前記第2の入力端子に接続される請求項5記載のレベルダウンコンバータ。
- 前記抵抗素子は、第1の端子と、第2の端子と、抵抗用MOS電界効果トランジスタとを有し、
前記抵抗用MOS電界効果トランジスタは、ゲート及びドレインが前記第1の端子に接続され、ソースが前記第2の端子に接続される請求項6記載のレベルダウンコンバータ。 - さらに、前記第1の入力端子がハイレベルのとき、前記第2の入力端子をローレベルにするための補助分圧素子を有する請求項7記載のレベルダウンコンバータ。
- 前記補助分圧素子は、補助用nチャネルMOS電界効果トランジスタを有し、前記補助用nチャネルMOS電界効果トランジスタは、ゲートが前記第1の入力端子に接続され、ソースが基準電位に接続され、ドレインが前記第2の入力端子に接続される請求項8記載のレベルダウンコンバータ。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003293568A JP3910568B2 (ja) | 2003-08-14 | 2003-08-14 | レベルダウンコンバータ |
US10/870,913 US7078953B2 (en) | 2003-08-14 | 2004-06-21 | Level down converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003293568A JP3910568B2 (ja) | 2003-08-14 | 2003-08-14 | レベルダウンコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005064952A JP2005064952A (ja) | 2005-03-10 |
JP3910568B2 true JP3910568B2 (ja) | 2007-04-25 |
Family
ID=34131763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003293568A Expired - Fee Related JP3910568B2 (ja) | 2003-08-14 | 2003-08-14 | レベルダウンコンバータ |
Country Status (2)
Country | Link |
---|---|
US (1) | US7078953B2 (ja) |
JP (1) | JP3910568B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007306042A (ja) | 2006-05-08 | 2007-11-22 | Sony Corp | レベル変換回路及びこれを用いた入出力装置 |
JP5151145B2 (ja) * | 2006-12-26 | 2013-02-27 | ソニー株式会社 | スイッチ回路、可変コンデンサ回路およびそのic |
US8294510B2 (en) * | 2006-12-26 | 2012-10-23 | Renesas Electronics Corporation | CMOS circuit and semiconductor device with multiple operation mode biasing |
GB2469637A (en) * | 2009-04-20 | 2010-10-27 | Advanced Risc Mach Ltd | A CMOS voltage-level-reducing input circuit with hysteresis |
JP5465548B2 (ja) * | 2010-01-27 | 2014-04-09 | 株式会社東海理化電機製作所 | レベルシフト回路 |
US9112460B2 (en) * | 2013-04-05 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Signal processing device |
US10720996B2 (en) * | 2016-08-19 | 2020-07-21 | Fujitsu Limited | Frequency characteristic adjustment circuit, optical transmission module using the same, and optical transceiver |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5200921A (en) * | 1990-09-20 | 1993-04-06 | Fujitsu Limited | Semiconductor integrated circuit including P-channel MOS transistors having different threshold voltages |
US6166580A (en) * | 1998-12-18 | 2000-12-26 | Vlsi Technology, Inc. | CMOS high-to-low voltage buffer |
JP2002246893A (ja) | 2001-02-21 | 2002-08-30 | Kawasaki Microelectronics Kk | レベルダウンコンバータ |
-
2003
- 2003-08-14 JP JP2003293568A patent/JP3910568B2/ja not_active Expired - Fee Related
-
2004
- 2004-06-21 US US10/870,913 patent/US7078953B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2005064952A (ja) | 2005-03-10 |
US20050035807A1 (en) | 2005-02-17 |
US7078953B2 (en) | 2006-07-18 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041224 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060922 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061017 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20061212 |
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TRDD | Decision of grant or rejection written | ||
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A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070124 |
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R150 | Certificate of patent or registration of utility model |
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