JPH06326593A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH06326593A JPH06326593A JP5110368A JP11036893A JPH06326593A JP H06326593 A JPH06326593 A JP H06326593A JP 5110368 A JP5110368 A JP 5110368A JP 11036893 A JP11036893 A JP 11036893A JP H06326593 A JPH06326593 A JP H06326593A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【目的】本発明は、５Ｖ−３．３Ｖインターフェース入
力バッファ回路において、ＬＳＩチップの製造プロセス
が複雑化するのを防止できるようにすることを最も主要
な特徴とする。 【構成】たとえば、ＬＳＩチップのパッド１１と内部回
路との間に、電圧降圧回路１２および入力バッファ回路
１３を接続する。そして、電圧降圧回路１２を、１つの
ｎチャネルＭＯＳトランジスタ１２ａと２つのｐチャネ
ルＭＯＳトランジスタ１２ｂ，１２ｃとで構成する。こ
の場合、ｎチャネルＭＯＳトランジスタ１２ａのゲート
に３．３Ｖの電源電圧（ＶＤＤ）を接続するとともに、
ｐチャネルＭＯＳトランジスタ１２ｂ，１２ｃをソース
フォロアにより２段に接続し、かつそれぞれのバックゲ
ートを上記パッド１１に接続することで、電源電圧を１
系統しか使用しない構成となっている。
力バッファ回路において、ＬＳＩチップの製造プロセス
が複雑化するのを防止できるようにすることを最も主要
な特徴とする。 【構成】たとえば、ＬＳＩチップのパッド１１と内部回
路との間に、電圧降圧回路１２および入力バッファ回路
１３を接続する。そして、電圧降圧回路１２を、１つの
ｎチャネルＭＯＳトランジスタ１２ａと２つのｐチャネ
ルＭＯＳトランジスタ１２ｂ，１２ｃとで構成する。こ
の場合、ｎチャネルＭＯＳトランジスタ１２ａのゲート
に３．３Ｖの電源電圧（ＶＤＤ）を接続するとともに、
ｐチャネルＭＯＳトランジスタ１２ｂ，１２ｃをソース
フォロアにより２段に接続し、かつそれぞれのバックゲ
ートを上記パッド１１に接続することで、電源電圧を１
系統しか使用しない構成となっている。
Description
【０００１】
【産業上の利用分野】この発明は、たとえば半導体集積
回路装置に関するもので、特に５Ｖ−３．３Ｖインター
フェース入力バッファ回路や５Ｖ−３．３Ｖインターフ
ェース入出力バッファ回路などに使用されるものであ
る。
回路装置に関するもので、特に５Ｖ−３．３Ｖインター
フェース入力バッファ回路や５Ｖ−３．３Ｖインターフ
ェース入出力バッファ回路などに使用されるものであ
る。
【０００２】
【従来の技術】近年、大規模集積回路（ＬＳＩ）におい
ては、たとえば５Ｖ−３．３Ｖインターフェース回路を
設け、５Ｖの入力電圧（電源電圧）を３．３Ｖに下げて
使用することで、消費電流の軽減化などが図られてい
る。
ては、たとえば５Ｖ−３．３Ｖインターフェース回路を
設け、５Ｖの入力電圧（電源電圧）を３．３Ｖに下げて
使用することで、消費電流の軽減化などが図られてい
る。
【０００３】図６は、従来の５Ｖ−３．３Ｖインターフ
ェース入力バッファ回路の構成例を示すものである。こ
れは、外部との接続のためのパッド（端子）１とＬＳＩ
内部回路との間に、２つのインバータ回路２，３が直列
に挿入された構成とされている。
ェース入力バッファ回路の構成例を示すものである。こ
れは、外部との接続のためのパッド（端子）１とＬＳＩ
内部回路との間に、２つのインバータ回路２，３が直列
に挿入された構成とされている。
【０００４】この場合、前段、つまりｐチャネルＭＯＳ
トランジスタｐＭＯＳ１とｎチャネルＭＯＳトランジス
タｎＭＯＳ１とからなり、パッド１からの信号が供給さ
れるインバータ回路２に与えられる電源電圧（ＶＤＤ）
は５Ｖとなっている。
トランジスタｐＭＯＳ１とｎチャネルＭＯＳトランジス
タｎＭＯＳ１とからなり、パッド１からの信号が供給さ
れるインバータ回路２に与えられる電源電圧（ＶＤＤ）
は５Ｖとなっている。
【０００５】また、後段、つまりｐチャネルＭＯＳトラ
ンジスタｐＭＯＳ２とｎチャネルＭＯＳトランジスタｎ
ＭＯＳ２とからなり、インバータ２の出力が供給される
インバータ回路３に与えられる電源電圧は３．３Ｖとな
っている。
ンジスタｐＭＯＳ２とｎチャネルＭＯＳトランジスタｎ
ＭＯＳ２とからなり、インバータ２の出力が供給される
インバータ回路３に与えられる電源電圧は３．３Ｖとな
っている。
【０００６】このような構成においては、インバータ回
路２，３の各ＭＯＳトランジスタ素子のゲート酸化膜
を、ＬＳＩ内部回路のＭＯＳトランジスタ素子のゲート
酸化膜よりも厚くする必要がある。
路２，３の各ＭＯＳトランジスタ素子のゲート酸化膜
を、ＬＳＩ内部回路のＭＯＳトランジスタ素子のゲート
酸化膜よりも厚くする必要がある。
【０００７】すなわち、パッド１に入力される信号が０
Ｖ〜５Ｖの電圧幅であり、ＬＳＩの内部回路が０Ｖ〜
３．３Ｖの電圧幅で動作するときのインターフェース回
路としては、５Ｖの入力を３．３Ｖに変換（Ｈレベル
時）して出力するために電源電圧が２種類（２系統）必
要であり、その際のＭＯＳトランジスタ素子の信頼性を
考慮すると、ゲートに５Ｖの電源電圧が与えられるＭＯ
Ｓトランジスタ素子の場合にはゲート酸化膜の厚さを厚
く、逆に３．３Ｖの電源電圧が与えられるＭＯＳトラン
ジスタ素子の場合にはゲート酸化膜の厚さを薄くしなけ
ればならない。
Ｖ〜５Ｖの電圧幅であり、ＬＳＩの内部回路が０Ｖ〜
３．３Ｖの電圧幅で動作するときのインターフェース回
路としては、５Ｖの入力を３．３Ｖに変換（Ｈレベル
時）して出力するために電源電圧が２種類（２系統）必
要であり、その際のＭＯＳトランジスタ素子の信頼性を
考慮すると、ゲートに５Ｖの電源電圧が与えられるＭＯ
Ｓトランジスタ素子の場合にはゲート酸化膜の厚さを厚
く、逆に３．３Ｖの電源電圧が与えられるＭＯＳトラン
ジスタ素子の場合にはゲート酸化膜の厚さを薄くしなけ
ればならない。
【０００８】図７は、ＭＯＳトランジスタ素子の構成例
を示すものである。同図（ａ）は、ゲート（ポリシリコ
ン）Ｇに５Ｖの電源電圧が与えられるＭＯＳトランジス
タ素子Ｔｒａを示すもので、この場合、５Ｖの電圧に絶
えられるだけの膜厚、たとえば０．１５μｍ厚のゲート
酸化膜ｇｏを有した構成とされている。
を示すものである。同図（ａ）は、ゲート（ポリシリコ
ン）Ｇに５Ｖの電源電圧が与えられるＭＯＳトランジス
タ素子Ｔｒａを示すもので、この場合、５Ｖの電圧に絶
えられるだけの膜厚、たとえば０．１５μｍ厚のゲート
酸化膜ｇｏを有した構成とされている。
【０００９】同図（ｂ）は、ゲート（ポリシリコン）Ｇ
に３．３Ｖの電源電圧が与えられるＭＯＳトランジスタ
素子Ｔｒｂを示すもので、この場合、動作スピードの低
下などを起こさないような膜厚、たとえば０．１μｍ厚
のゲート酸化膜ｇｏを有した構成とされている。
に３．３Ｖの電源電圧が与えられるＭＯＳトランジスタ
素子Ｔｒｂを示すもので、この場合、動作スピードの低
下などを起こさないような膜厚、たとえば０．１μｍ厚
のゲート酸化膜ｇｏを有した構成とされている。
【００１０】しかしながら、１つのＬＳＩチップ内にお
いてゲート酸化膜の厚さを変える、つまり１チップ内に
ゲート酸化膜の厚さが異なるＭＯＳトランジスタ素子を
作り込むということは、製造プロセスを複雑化し、ター
ンアラウンドタイム（ＴＡＴ）の増加やコスト高などを
招くという欠点があった。
いてゲート酸化膜の厚さを変える、つまり１チップ内に
ゲート酸化膜の厚さが異なるＭＯＳトランジスタ素子を
作り込むということは、製造プロセスを複雑化し、ター
ンアラウンドタイム（ＴＡＴ）の増加やコスト高などを
招くという欠点があった。
【００１１】このことは、パッド１に入出力される信号
が０Ｖ〜５Ｖの電圧幅であり、ＬＳＩの内部回路が０Ｖ
〜３．３Ｖの電圧幅で動作するときのインターフェース
回路、たとえば５Ｖ−３．３Ｖインターフェース入出力
バッファ回路においても同様にいえる。
が０Ｖ〜５Ｖの電圧幅であり、ＬＳＩの内部回路が０Ｖ
〜３．３Ｖの電圧幅で動作するときのインターフェース
回路、たとえば５Ｖ−３．３Ｖインターフェース入出力
バッファ回路においても同様にいえる。
【００１２】図８は、５Ｖ−３．３Ｖインターフェース
入出力バッファ回路の構成例を示すものである。この回
路は、上記の５Ｖ−３．３Ｖインターフェース入力バッ
ファ回路に出力バッファ回路４が付加されて、パッド１
に出力バッファ回路４内の出力用のインバータ回路５が
接続された構成とされるものである。
入出力バッファ回路の構成例を示すものである。この回
路は、上記の５Ｖ−３．３Ｖインターフェース入力バッ
ファ回路に出力バッファ回路４が付加されて、パッド１
に出力バッファ回路４内の出力用のインバータ回路５が
接続された構成とされるものである。
【００１３】出力バッファ回路４は、上記出力用のイン
バータ回路５の他、入力の３．３Ｖを５Ｖに変換して出
力する電圧変換回路６，７、この電圧変換回路６，７を
ＬＳＩ内部回路からの出力により選択的に動作させるた
めの選択回路８からなっている。
バータ回路５の他、入力の３．３Ｖを５Ｖに変換して出
力する電圧変換回路６，７、この電圧変換回路６，７を
ＬＳＩ内部回路からの出力により選択的に動作させるた
めの選択回路８からなっている。
【００１４】この場合、ｐチャネルＭＯＳトランジスタ
ｐＭＯＳ３とｎチャネルＭＯＳトランジスタｎＭＯＳ３
とからなり、上記電圧変換回路６，７からの出力が供給
されるインバータ回路５に与えられる電源電圧（ＶＤ
Ｄ）は５Ｖとなっている。
ｐＭＯＳ３とｎチャネルＭＯＳトランジスタｎＭＯＳ３
とからなり、上記電圧変換回路６，７からの出力が供給
されるインバータ回路５に与えられる電源電圧（ＶＤ
Ｄ）は５Ｖとなっている。
【００１５】また、電圧変換回路６，７の電源電圧（Ｖ
ＤＤ）としては、５Ｖと３．３Ｖの２系統の電源電圧が
設けられている。このような構成においても、ゲートに
５Ｖの電圧がかかるＭＯＳトランジスタ素子のゲート酸
化膜は、ゲートに３．３ＶがかかるＭＯＳトランジスタ
素子のゲート酸化膜よりも厚くする必要がある。
ＤＤ）としては、５Ｖと３．３Ｖの２系統の電源電圧が
設けられている。このような構成においても、ゲートに
５Ｖの電圧がかかるＭＯＳトランジスタ素子のゲート酸
化膜は、ゲートに３．３ＶがかかるＭＯＳトランジスタ
素子のゲート酸化膜よりも厚くする必要がある。
【００１６】
【発明が解決しようとする課題】上記したように、従来
においては、１つのＬＳＩチップ内でゲート酸化膜の厚
さを変える必要があったため、ウェハの作成工程数が増
えるなど、製造プロセスが複雑化し、ターンアラウンド
タイム（ＴＡＴ）の増加やコスト高を招くなどの問題が
あった。
においては、１つのＬＳＩチップ内でゲート酸化膜の厚
さを変える必要があったため、ウェハの作成工程数が増
えるなど、製造プロセスが複雑化し、ターンアラウンド
タイム（ＴＡＴ）の増加やコスト高を招くなどの問題が
あった。
【００１７】そこで、この発明は、製造プロセスの複雑
化を防止でき、ターンアラウンドタイム（ＴＡＴ）やコ
ストを低下することが可能な半導体集積回路装置を提供
することを目的としている。
化を防止でき、ターンアラウンドタイム（ＴＡＴ）やコ
ストを低下することが可能な半導体集積回路装置を提供
することを目的としている。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
めに、この発明の半導体集積回路装置にあっては、外部
との接続のための端子にソースまたはドレインの一端が
接続されるとともに、電源電圧がゲートに、グランド電
源がバックゲートにそれぞれ接続されたｎチャネルＭＯ
Ｓトランジスタと、前記外部との接続のための端子にソ
ースまたはドレインの一端およびバックゲートが接続さ
れるとともに、ソースまたはドレインの他端がゲートに
接続された第１のｐチャネルＭＯＳトランジスタと、前
記外部との接続のための端子にバックゲートが接続され
るとともに、前記第１のｐチャネルＭＯＳトランジスタ
のソースまたはドレインの他端がソースまたはドレイン
の一端に接続され、ソースまたはドレインの他端がゲー
トおよび前記ｎチャネルＭＯＳトランジスタのソースま
たはドレインの他端に接続された第２のｐチャネルＭＯ
Ｓトランジスタとから構成されている。
めに、この発明の半導体集積回路装置にあっては、外部
との接続のための端子にソースまたはドレインの一端が
接続されるとともに、電源電圧がゲートに、グランド電
源がバックゲートにそれぞれ接続されたｎチャネルＭＯ
Ｓトランジスタと、前記外部との接続のための端子にソ
ースまたはドレインの一端およびバックゲートが接続さ
れるとともに、ソースまたはドレインの他端がゲートに
接続された第１のｐチャネルＭＯＳトランジスタと、前
記外部との接続のための端子にバックゲートが接続され
るとともに、前記第１のｐチャネルＭＯＳトランジスタ
のソースまたはドレインの他端がソースまたはドレイン
の一端に接続され、ソースまたはドレインの他端がゲー
トおよび前記ｎチャネルＭＯＳトランジスタのソースま
たはドレインの他端に接続された第２のｐチャネルＭＯ
Ｓトランジスタとから構成されている。
【００１９】
【作用】この発明は、上記した手段により、１系統の電
源電圧のみが使用できるようになるため、ＭＯＳトラン
ジスタのゲート酸化膜の厚さを同じ厚さにすることが可
能となるものである。
源電圧のみが使用できるようになるため、ＭＯＳトラン
ジスタのゲート酸化膜の厚さを同じ厚さにすることが可
能となるものである。
【００２０】
【実施例】以下、この発明の一実施例について図面を参
照して説明する。図１は、本発明にかかる５Ｖ−３．３
Ｖインターフェース入力バッファ回路の概略構成を示す
ものである。
照して説明する。図１は、本発明にかかる５Ｖ−３．３
Ｖインターフェース入力バッファ回路の概略構成を示す
ものである。
【００２１】すなわち、この５Ｖ−３．３Ｖインターフ
ェース入力バッファ回路は、たとえばＬＳＩチップのパ
ッド（端子）１１に与えられる０Ｖ〜５Ｖの電圧幅の入
力を０Ｖ〜３．３Ｖの電圧幅の出力に変換する電圧降圧
回路１２と、この回路１２の出力を受けて、０Ｖ〜３．
３Ｖの電圧幅の信号をＬＳＩ内部回路に出力するインバ
ータ回路である入力バッファ回路１３とからなってい
る。
ェース入力バッファ回路は、たとえばＬＳＩチップのパ
ッド（端子）１１に与えられる０Ｖ〜５Ｖの電圧幅の入
力を０Ｖ〜３．３Ｖの電圧幅の出力に変換する電圧降圧
回路１２と、この回路１２の出力を受けて、０Ｖ〜３．
３Ｖの電圧幅の信号をＬＳＩ内部回路に出力するインバ
ータ回路である入力バッファ回路１３とからなってい
る。
【００２２】電圧降圧回路１２は、たとえば上記パッド
１１にソース（Ｓ）が接続されるとともに、電源電圧
（ＶＤＤ＝３．３Ｖ）がゲート（Ｇ）に、グランド電源
（ＧＮＤ）がバックゲート（ＢＧ）にそれぞれ接続され
たｎチャネルＭＯＳトランジスタ１２ａと、前記パッド
１１にソース（Ｓ）およびバックゲート（ＢＧ）が接続
されるとともに、ドレイン（Ｄ）がゲート（Ｇ）に接続
された第１のｐチャネルＭＯＳトランジスタ１２ｂと、
前記パッド１１にバックゲート（ＢＧ）が接続されると
ともに、前記第１のｐチャネルＭＯＳトランジスタ１２
ｂのドレイン（Ｄ）がソース（Ｓ）に接続され、ドレイ
ン（Ｄ）がゲート（Ｇ）および前記ｎチャネルＭＯＳト
ランジスタ１２ａのドレイン（Ｄ）に接続された第２の
ｐチャネルＭＯＳトランジスタ１２ｃとによって構成さ
れている。
１１にソース（Ｓ）が接続されるとともに、電源電圧
（ＶＤＤ＝３．３Ｖ）がゲート（Ｇ）に、グランド電源
（ＧＮＤ）がバックゲート（ＢＧ）にそれぞれ接続され
たｎチャネルＭＯＳトランジスタ１２ａと、前記パッド
１１にソース（Ｓ）およびバックゲート（ＢＧ）が接続
されるとともに、ドレイン（Ｄ）がゲート（Ｇ）に接続
された第１のｐチャネルＭＯＳトランジスタ１２ｂと、
前記パッド１１にバックゲート（ＢＧ）が接続されると
ともに、前記第１のｐチャネルＭＯＳトランジスタ１２
ｂのドレイン（Ｄ）がソース（Ｓ）に接続され、ドレイ
ン（Ｄ）がゲート（Ｇ）および前記ｎチャネルＭＯＳト
ランジスタ１２ａのドレイン（Ｄ）に接続された第２の
ｐチャネルＭＯＳトランジスタ１２ｃとによって構成さ
れている。
【００２３】入力バッファ回路１３は、ｐチャネルＭＯ
Ｓトランジスタ１３ａとｎチャネルＭＯＳトランジスタ
１３ｂとからなっている。ｐチャネルＭＯＳトランジス
タ１３ａは、ゲート（Ｇ）が、たとえば上記電圧降圧回
路１２の、前記第２のｐチャネルＭＯＳトランジスタ１
２ｃのドレイン（Ｄ）と、前記ｎチャネルＭＯＳトラン
ジスタ１２ａのドレイン（Ｄ）との接続点に接続され、
ソース（Ｓ）が電源電圧（ＶＤＤ＝３．３Ｖ）に接続さ
れ、ドレイン（Ｄ）がｎチャネルＭＯＳトランジスタ１
３ｂのドレイン（Ｄ）に接続されている。
Ｓトランジスタ１３ａとｎチャネルＭＯＳトランジスタ
１３ｂとからなっている。ｐチャネルＭＯＳトランジス
タ１３ａは、ゲート（Ｇ）が、たとえば上記電圧降圧回
路１２の、前記第２のｐチャネルＭＯＳトランジスタ１
２ｃのドレイン（Ｄ）と、前記ｎチャネルＭＯＳトラン
ジスタ１２ａのドレイン（Ｄ）との接続点に接続され、
ソース（Ｓ）が電源電圧（ＶＤＤ＝３．３Ｖ）に接続さ
れ、ドレイン（Ｄ）がｎチャネルＭＯＳトランジスタ１
３ｂのドレイン（Ｄ）に接続されている。
【００２４】ｎチャネルＭＯＳトランジスタ１３ｂは、
ゲート（Ｇ）が、たとえば上記電圧降圧回路１２の、前
記第２のｐチャネルＭＯＳトランジスタ１２ｃのドレイ
ン（Ｄ）と、前記ｎチャネルＭＯＳトランジスタ１２ａ
のドレイン（Ｄ）との接続点に接続され、ソース（Ｓ）
がグランド電源（ＧＮＤ）に接続されている。
ゲート（Ｇ）が、たとえば上記電圧降圧回路１２の、前
記第２のｐチャネルＭＯＳトランジスタ１２ｃのドレイ
ン（Ｄ）と、前記ｎチャネルＭＯＳトランジスタ１２ａ
のドレイン（Ｄ）との接続点に接続され、ソース（Ｓ）
がグランド電源（ＧＮＤ）に接続されている。
【００２５】そして、上記ｐチャネルＭＯＳトランジス
タ１３ａのドレイン（Ｄ）とｎチャネルＭＯＳトランジ
スタ１３ｂのドレイン（Ｄ）との接続点には、３．３Ｖ
の電源電圧で動作するＬＳＩ内部回路が接続されてい
る。
タ１３ａのドレイン（Ｄ）とｎチャネルＭＯＳトランジ
スタ１３ｂのドレイン（Ｄ）との接続点には、３．３Ｖ
の電源電圧で動作するＬＳＩ内部回路が接続されてい
る。
【００２６】図２は、上記した電圧降圧回路１２の素子
構造の断面を示すものである。たとえば、Ｐ型基板２１
の表面に、バックゲート（ＢＧ）をなすＰ型拡散領域
（Ｐ+ ）２２、ソース（Ｓ）をなすＮ型拡散領域（Ｎ
+ ）２３、およびドレイン（Ｄ）をなすＮ型拡散領域
（Ｎ+ ）２４がそれぞれ形成されるとともに、これらＮ
型拡散領域（Ｎ+ ）２３，２４間の上部に、図示してい
ないゲート酸化膜を介してゲート（Ｇ）をなすゲート
（ポリシリコン）電極２５が形成されている。
構造の断面を示すものである。たとえば、Ｐ型基板２１
の表面に、バックゲート（ＢＧ）をなすＰ型拡散領域
（Ｐ+ ）２２、ソース（Ｓ）をなすＮ型拡散領域（Ｎ
+ ）２３、およびドレイン（Ｄ）をなすＮ型拡散領域
（Ｎ+ ）２４がそれぞれ形成されるとともに、これらＮ
型拡散領域（Ｎ+ ）２３，２４間の上部に、図示してい
ないゲート酸化膜を介してゲート（Ｇ）をなすゲート
（ポリシリコン）電極２５が形成されている。
【００２７】一方、上記Ｐ型基板２１の表面に、バック
ゲート（ＢＧ）をなすＮ−ｗｅｌｌ層２６が形成され、
このＮ−ｗｅｌｌ層２６内の表面に、ドレイン（Ｄ）を
なすＰ型拡散領域（Ｐ+ ）２７、ドレイン（Ｄ）とソー
ス（Ｓ）とを兼ねてなるＰ型拡散領域（Ｐ+ ）２８、ソ
ース（Ｓ）をなすＰ型拡散領域（Ｐ+ ）２９、および上
記Ｎ−ｗｅｌｌ層２６より電極を取り出すためのＮ型拡
散領域（Ｎ+ ）３０がそれぞれ形成されている。
ゲート（ＢＧ）をなすＮ−ｗｅｌｌ層２６が形成され、
このＮ−ｗｅｌｌ層２６内の表面に、ドレイン（Ｄ）を
なすＰ型拡散領域（Ｐ+ ）２７、ドレイン（Ｄ）とソー
ス（Ｓ）とを兼ねてなるＰ型拡散領域（Ｐ+ ）２８、ソ
ース（Ｓ）をなすＰ型拡散領域（Ｐ+ ）２９、および上
記Ｎ−ｗｅｌｌ層２６より電極を取り出すためのＮ型拡
散領域（Ｎ+ ）３０がそれぞれ形成されている。
【００２８】また、上記Ｐ型拡散領域（Ｐ+ ）２７，２
８間の上部には、図示していないゲート酸化膜を介して
ゲート（Ｇ）をなすゲート（ポリシリコン）電極３１
が、さらに、上記Ｐ型拡散領域（Ｐ+ ）２８，２９間の
上部には、図示していないゲート酸化膜を介してゲート
（Ｇ）をなすゲート（ポリシリコン）電極３２がそれぞ
れ形成されている。
８間の上部には、図示していないゲート酸化膜を介して
ゲート（Ｇ）をなすゲート（ポリシリコン）電極３１
が、さらに、上記Ｐ型拡散領域（Ｐ+ ）２８，２９間の
上部には、図示していないゲート酸化膜を介してゲート
（Ｇ）をなすゲート（ポリシリコン）電極３２がそれぞ
れ形成されている。
【００２９】そして、上記Ｐ型拡散領域（Ｐ+ ）２２が
グランド電源（ＧＮＤ）と接続され、上記Ｎ型拡散領域
（Ｎ+ ）２３が前記パッド１１と接続され、上記Ｎ型拡
散領域（Ｎ+ ）２４が前記入力バッファ回路１３とＰ型
拡散領域（Ｐ+ ）２７との接続点に接続され、さらに上
記ゲート電極２５に電源電圧（ＶＤＤ＝３．３Ｖ）が接
続されることにより、前述のｎチャネルＭＯＳトランジ
スタ１２ａが構成されるようになっている。
グランド電源（ＧＮＤ）と接続され、上記Ｎ型拡散領域
（Ｎ+ ）２３が前記パッド１１と接続され、上記Ｎ型拡
散領域（Ｎ+ ）２４が前記入力バッファ回路１３とＰ型
拡散領域（Ｐ+ ）２７との接続点に接続され、さらに上
記ゲート電極２５に電源電圧（ＶＤＤ＝３．３Ｖ）が接
続されることにより、前述のｎチャネルＭＯＳトランジ
スタ１２ａが構成されるようになっている。
【００３０】また、上記Ｎ型拡散領域（Ｎ+ ）３０およ
びＰ型拡散領域（Ｐ+ ）２９が前記パッド１１と接続さ
れ、上記Ｐ型拡散領域（Ｐ+ ）２８と上記ゲート電極３
２とが接続されることにより、前述の第１のｐチャネル
ＭＯＳトランジスタ１２ｂが構成されるようになってい
る。
びＰ型拡散領域（Ｐ+ ）２９が前記パッド１１と接続さ
れ、上記Ｐ型拡散領域（Ｐ+ ）２８と上記ゲート電極３
２とが接続されることにより、前述の第１のｐチャネル
ＭＯＳトランジスタ１２ｂが構成されるようになってい
る。
【００３１】さらに、前記パッド１１と接続された上記
Ｎ型拡散領域（Ｎ+ ）３０、前記ゲート電極３２と接続
されたＰ型拡散領域（Ｐ+ ）２８、および上記Ｐ型拡散
領域（Ｐ+ ）２７と上記ゲート電極３１とが接続され
て、前記入力バッファ回路１３とＮ型拡散領域（Ｎ+ ）
２４との接続点に接続されることにより、前述の第２の
ｐチャネルＭＯＳトランジスタ１２ｃが構成されるよう
になっている。
Ｎ型拡散領域（Ｎ+ ）３０、前記ゲート電極３２と接続
されたＰ型拡散領域（Ｐ+ ）２８、および上記Ｐ型拡散
領域（Ｐ+ ）２７と上記ゲート電極３１とが接続され
て、前記入力バッファ回路１３とＮ型拡散領域（Ｎ+ ）
２４との接続点に接続されることにより、前述の第２の
ｐチャネルＭＯＳトランジスタ１２ｃが構成されるよう
になっている。
【００３２】この場合、たとえば第１，第２のｐチャネ
ルＭＯＳトランジスタ１２ｂ，１２ｃのしきい値電圧
（Ｖｔｈ）の絶対値が、それぞれ０．８５Ｖ、またＰ型
拡散領域（Ｐ+ ）２７とＮ型拡散領域（Ｎ+ ）３０との
間のＰＮダイオードの順方向降下電圧が、０．８Ｖとな
るように構成されている。
ルＭＯＳトランジスタ１２ｂ，１２ｃのしきい値電圧
（Ｖｔｈ）の絶対値が、それぞれ０．８５Ｖ、またＰ型
拡散領域（Ｐ+ ）２７とＮ型拡散領域（Ｎ+ ）３０との
間のＰＮダイオードの順方向降下電圧が、０．８Ｖとな
るように構成されている。
【００３３】次に、上記した構成における動作について
説明する。たとえば、パッド１１に５Ｖの電圧が入力さ
れたとする。すると、ｎチャネルＭＯＳトランジスタ１
２ａはオフ状態となり、入力された５Ｖの電圧が、第１
のｐチャネルＭＯＳトランジスタ１２ｂのしきい値電圧
の絶対値分だけ降下される。
説明する。たとえば、パッド１１に５Ｖの電圧が入力さ
れたとする。すると、ｎチャネルＭＯＳトランジスタ１
２ａはオフ状態となり、入力された５Ｖの電圧が、第１
のｐチャネルＭＯＳトランジスタ１２ｂのしきい値電圧
の絶対値分だけ降下される。
【００３４】そして、その電圧（４．１５Ｖ）が、さら
に第２のｐチャネルＭＯＳトランジスタ１２ｃのしきい
値電圧の絶対値分だけ降下され、電圧降圧回路１２から
は最終的に３．３Ｖの電圧が入力バッファ回路１３に出
力される。
に第２のｐチャネルＭＯＳトランジスタ１２ｃのしきい
値電圧の絶対値分だけ降下され、電圧降圧回路１２から
は最終的に３．３Ｖの電圧が入力バッファ回路１３に出
力される。
【００３５】これにより、入力バッファ回路１３のｐチ
ャネルＭＯＳトランジスタ１３ａがオフ、ｎチャネルＭ
ＯＳトランジスタ１３ｂがオン状態となり、ＬＳＩ内部
回路に対して０Ｖが出力されることになる。
ャネルＭＯＳトランジスタ１３ａがオフ、ｎチャネルＭ
ＯＳトランジスタ１３ｂがオン状態となり、ＬＳＩ内部
回路に対して０Ｖが出力されることになる。
【００３６】一方、パッド１１の入力電圧が０Ｖになっ
たとする。すると、ｎチャネルＭＯＳトランジスタ１２
ａがオン状態（第１，第２のｐチャネルＭＯＳトランジ
スタ１２ｂ，１２ｃがオフ状態）となり、入力バッファ
回路１３の入力電圧が０Ｖに落とされる。
たとする。すると、ｎチャネルＭＯＳトランジスタ１２
ａがオン状態（第１，第２のｐチャネルＭＯＳトランジ
スタ１２ｂ，１２ｃがオフ状態）となり、入力バッファ
回路１３の入力電圧が０Ｖに落とされる。
【００３７】また、このとき、図３に示すように、Ｐ型
拡散領域（Ｐ+ ）２７とＮ−ｗｅｌｌ層２６との間には
寄生ＰＮＰトランジスタＴｒがあらかじめ形成されてお
り、このトランジスタＴｒが同時にオン状態になるた
め、動作スピードがより速められる。
拡散領域（Ｐ+ ）２７とＮ−ｗｅｌｌ層２６との間には
寄生ＰＮＰトランジスタＴｒがあらかじめ形成されてお
り、このトランジスタＴｒが同時にオン状態になるた
め、動作スピードがより速められる。
【００３８】これにより、入力バッファ回路１３のｐチ
ャネルＭＯＳトランジスタ１３ａがオン、ｎチャネルＭ
ＯＳトランジスタ１３ｂがオフ状態となり、ＬＳＩ内部
回路に対して３．３Ｖが出力されることになる。
ャネルＭＯＳトランジスタ１３ａがオン、ｎチャネルＭ
ＯＳトランジスタ１３ｂがオフ状態となり、ＬＳＩ内部
回路に対して３．３Ｖが出力されることになる。
【００３９】このように、３．３Ｖの電源電圧のみで動
作できる電圧降圧回路１２を用いて、５Ｖ−３．３Ｖイ
ンターフェース入力バッファ回路を構成することがで
き、これによりＬＳＩチップの電源電圧を３．３Ｖの１
系統とすることが可能となるものである。
作できる電圧降圧回路１２を用いて、５Ｖ−３．３Ｖイ
ンターフェース入力バッファ回路を構成することがで
き、これによりＬＳＩチップの電源電圧を３．３Ｖの１
系統とすることが可能となるものである。
【００４０】次に、５Ｖ−３．３Ｖインターフェース入
出力バッファ回路を例に説明する。図４は、本発明にか
かる５Ｖ−３．３Ｖインターフェース入出力バッファ回
路の概略構成を示すものである。
出力バッファ回路を例に説明する。図４は、本発明にか
かる５Ｖ−３．３Ｖインターフェース入出力バッファ回
路の概略構成を示すものである。
【００４１】すなわち、この５Ｖ−３．３Ｖインターフ
ェース入出力バッファ回路は、前記の５Ｖ−３．３Ｖイ
ンターフェース入力バッファ回路の、電圧降圧回路１２
に出力バッファ回路１４がさらに接続された構成とされ
ている。
ェース入出力バッファ回路は、前記の５Ｖ−３．３Ｖイ
ンターフェース入力バッファ回路の、電圧降圧回路１２
に出力バッファ回路１４がさらに接続された構成とされ
ている。
【００４２】出力バッファ回路１４は、周知のトライス
テイト回路により構成されるもので、たとえば出力用の
インバータ回路１４ａ、およびこのインバータ回路１４
ａをＬＳＩ内部回路からの出力により選択的に動作させ
るための選択回路１４ｂからなっている。
テイト回路により構成されるもので、たとえば出力用の
インバータ回路１４ａ、およびこのインバータ回路１４
ａをＬＳＩ内部回路からの出力により選択的に動作させ
るための選択回路１４ｂからなっている。
【００４３】インバータ回路１４ａは、ｐチャネルＭＯ
Ｓトランジスタ１４ａ−１とｎチャネルＭＯＳトランジ
スタ１４ａ−２とからなり、ｐチャネルＭＯＳトランジ
スタ１４ａ−１のソース（Ｓ）およびバックゲート（Ｂ
Ｇ）には電源電圧（ＶＤＤ＝３．３Ｖ）が、ゲート
（Ｇ）には上記選択回路１４ｂの出力が、ドレイン
（Ｄ）にはｎチャネルＭＯＳトランジスタ１４ａ−２の
ドレイン（Ｄ）がそれぞれ接続されている。
Ｓトランジスタ１４ａ−１とｎチャネルＭＯＳトランジ
スタ１４ａ−２とからなり、ｐチャネルＭＯＳトランジ
スタ１４ａ−１のソース（Ｓ）およびバックゲート（Ｂ
Ｇ）には電源電圧（ＶＤＤ＝３．３Ｖ）が、ゲート
（Ｇ）には上記選択回路１４ｂの出力が、ドレイン
（Ｄ）にはｎチャネルＭＯＳトランジスタ１４ａ−２の
ドレイン（Ｄ）がそれぞれ接続されている。
【００４４】また、このｎチャネルＭＯＳトランジスタ
１４ａ−２のソース（Ｓ）およびバックゲート（ＢＧ）
にはグランド電源（ＧＮＤ）が、ゲート（Ｇ）には上記
選択回路１４ｂの出力がそれぞれ接続されている。
１４ａ−２のソース（Ｓ）およびバックゲート（ＢＧ）
にはグランド電源（ＧＮＤ）が、ゲート（Ｇ）には上記
選択回路１４ｂの出力がそれぞれ接続されている。
【００４５】そして、上記ｐチャネルＭＯＳトランジス
タ１４ａ−１とｎチャネルＭＯＳトランジスタ１４ａ−
２との両ドレイン（Ｄ）の接続点が、前記５Ｖ−３．３
Ｖインターフェース入力バッファ回路の、電圧降圧回路
１２と入力バッファ回路１３との接続点に接続されてい
る。
タ１４ａ−１とｎチャネルＭＯＳトランジスタ１４ａ−
２との両ドレイン（Ｄ）の接続点が、前記５Ｖ−３．３
Ｖインターフェース入力バッファ回路の、電圧降圧回路
１２と入力バッファ回路１３との接続点に接続されてい
る。
【００４６】選択回路１４ｂは、Ｅ端子に供給されるイ
ネーブル信号とＤ端子に供給されるデータ信号との論理
積否定演算を行い、その結果を上記インバータ回路１４
ａのｐチャネルＭＯＳトランジスタ１４ａ−１に出力す
るＮＡＮＤ回路１４ｂ−１、上記Ｅ端子に供給されるイ
ネーブル信号を反転するＮＯＴ回路１４ｂ−２、および
このＮＯＴ回路１４ｂ−１の出力と上記Ｄ端子に供給さ
れるデータ信号との論理和否定演算を行い、その結果を
上記インバータ回路１４ａのｎチャネルＭＯＳトランジ
スタ１４ａ−２に出力するＮＯＲ回路１４ｂ−３によっ
て構成されている。
ネーブル信号とＤ端子に供給されるデータ信号との論理
積否定演算を行い、その結果を上記インバータ回路１４
ａのｐチャネルＭＯＳトランジスタ１４ａ−１に出力す
るＮＡＮＤ回路１４ｂ−１、上記Ｅ端子に供給されるイ
ネーブル信号を反転するＮＯＴ回路１４ｂ−２、および
このＮＯＴ回路１４ｂ−１の出力と上記Ｄ端子に供給さ
れるデータ信号との論理和否定演算を行い、その結果を
上記インバータ回路１４ａのｎチャネルＭＯＳトランジ
スタ１４ａ−２に出力するＮＯＲ回路１４ｂ−３によっ
て構成されている。
【００４７】次に、上記した構成の動作について説明す
る。たとえば今、Ｅ端子にＬ（ロウ）レベルのイネーブ
ル信号が供給されたとする。すると、インバータ回路１
４ａの両トランジスタ１４ａ−１，１４ａ−２がオフ状
態とされ、入力モードが設定される。
る。たとえば今、Ｅ端子にＬ（ロウ）レベルのイネーブ
ル信号が供給されたとする。すると、インバータ回路１
４ａの両トランジスタ１４ａ−１，１４ａ−２がオフ状
態とされ、入力モードが設定される。
【００４８】すなわち、前述のパッド１１に与えられる
０Ｖ〜５Ｖの電圧幅の入力を０Ｖ〜３．３Ｖの電圧幅の
出力に変換してＬＳＩ内部回路に供給する、５Ｖ−３．
３Ｖインターフェース入力バッファ回路としての動作が
行われる。
０Ｖ〜５Ｖの電圧幅の入力を０Ｖ〜３．３Ｖの電圧幅の
出力に変換してＬＳＩ内部回路に供給する、５Ｖ−３．
３Ｖインターフェース入力バッファ回路としての動作が
行われる。
【００４９】一方、Ｅ端子にＨ（ハイ）レベルのイネー
ブル信号が供給されたとする。すると、Ｄ端子に供給さ
れるデータ信号のレベルに応じて、インバータ回路１４
ａのいずれかのトランジスタがオン状態とされて出力モ
ードが設定される。
ブル信号が供給されたとする。すると、Ｄ端子に供給さ
れるデータ信号のレベルに応じて、インバータ回路１４
ａのいずれかのトランジスタがオン状態とされて出力モ
ードが設定される。
【００５０】たとえば、Ｄ端子にＬレベルのデータ信号
が供給されて、インバータ回路１４ａのｎチャネルＭＯ
Ｓトランジスタ１４ａ−２のみがオン状態とされると、
電圧降圧回路１２のｎチャネルＭＯＳトランジスタ１２
ａがオン状態となる。
が供給されて、インバータ回路１４ａのｎチャネルＭＯ
Ｓトランジスタ１４ａ−２のみがオン状態とされると、
電圧降圧回路１２のｎチャネルＭＯＳトランジスタ１２
ａがオン状態となる。
【００５１】この結果、ｎチャネルＭＯＳトランジスタ
１２ａのドレイン（Ｄ）からソース（Ｓ）を通って、パ
ッド１１にＬレベル（０Ｖ）が出力される。また、Ｄ端
子にＨレベルのデータ信号が供給されて、インバータ回
路１４ａのｐチャネルＭＯＳトランジスタ１４ａ−１の
みがオン状態とされると、出力バッファ回路１４と電圧
降圧回路１２との間の電圧が３．３Ｖとされる。
１２ａのドレイン（Ｄ）からソース（Ｓ）を通って、パ
ッド１１にＬレベル（０Ｖ）が出力される。また、Ｄ端
子にＨレベルのデータ信号が供給されて、インバータ回
路１４ａのｐチャネルＭＯＳトランジスタ１４ａ−１の
みがオン状態とされると、出力バッファ回路１４と電圧
降圧回路１２との間の電圧が３．３Ｖとされる。
【００５２】これにより、図５に破線で示すように、Ｐ
型拡散領域（Ｐ+ ）２７とＮ型拡散領域（Ｎ+ ）３０と
からなるＰＮダイオードを通って、パッド１１にＨレベ
ル（２．５Ｖ）が出力される。
型拡散領域（Ｐ+ ）２７とＮ型拡散領域（Ｎ+ ）３０と
からなるＰＮダイオードを通って、パッド１１にＨレベ
ル（２．５Ｖ）が出力される。
【００５３】すなわち、電圧降圧回路１２に与えられる
３．３Ｖの電圧が、ＰＮダイオードの順方向降下電圧
（０．８Ｖ）分だけ下げられることにより、結果として
２．５Ｖの電圧がパッド１１より出力されることにな
る。
３．３Ｖの電圧が、ＰＮダイオードの順方向降下電圧
（０．８Ｖ）分だけ下げられることにより、結果として
２．５Ｖの電圧がパッド１１より出力されることにな
る。
【００５４】この２．５Ｖの電圧は、ＴＴＬレベルの出
力としては十分に大きな値となっている。このように、
３．３Ｖの電源電圧のみで動作できる５Ｖ−３．３Ｖイ
ンターフェース入出力バッファ回路を構成することがで
きる。
力としては十分に大きな値となっている。このように、
３．３Ｖの電源電圧のみで動作できる５Ｖ−３．３Ｖイ
ンターフェース入出力バッファ回路を構成することがで
きる。
【００５５】上記したように、１系統の電源電圧のみが
使用できるようにしている。すなわち、５Ｖの電圧の入
力に対しても、３．３Ｖの電源電圧のみで５Ｖ−３．３
Ｖインターフェース回路を構成できるようにしている。
これにより、ＬＳＩチップの電源電圧を１系統のみにで
きるようになるため、ＭＯＳトランジスタのゲート酸化
膜の厚さを同じ厚さにすることが可能となる。したがっ
て、ゲート酸化膜の厚さを変える必要がなくなり、製造
プロセスが複雑化するのを防止できるとともに、ターン
アラウンドタイム（ＴＡＴ）やコストを低下できるよう
になるものである。
使用できるようにしている。すなわち、５Ｖの電圧の入
力に対しても、３．３Ｖの電源電圧のみで５Ｖ−３．３
Ｖインターフェース回路を構成できるようにしている。
これにより、ＬＳＩチップの電源電圧を１系統のみにで
きるようになるため、ＭＯＳトランジスタのゲート酸化
膜の厚さを同じ厚さにすることが可能となる。したがっ
て、ゲート酸化膜の厚さを変える必要がなくなり、製造
プロセスが複雑化するのを防止できるとともに、ターン
アラウンドタイム（ＴＡＴ）やコストを低下できるよう
になるものである。
【００５６】また、２つのｐチャネルＭＯＳトランジス
タをソースフォロア接続し、これを２段に接続するとと
もに、両トランジスタのバックゲートをパッドに接続す
るようにしているため、０Ｖの入力に際しては、寄生Ｐ
ＮＰトランジスタが動作して動作スピードを向上させる
ことができるものである。
タをソースフォロア接続し、これを２段に接続するとと
もに、両トランジスタのバックゲートをパッドに接続す
るようにしているため、０Ｖの入力に際しては、寄生Ｐ
ＮＰトランジスタが動作して動作スピードを向上させる
ことができるものである。
【００５７】さらに、Ｈレベルの出力においては、ＰＮ
ダイオードによってＴＴＬレベルで２．５Ｖの電圧の出
力が可能となるものである。なお、この発明は上記実施
例に限定されるものではなく、発明の要旨を変えない範
囲において、種々変形実施可能なことは勿論である。
ダイオードによってＴＴＬレベルで２．５Ｖの電圧の出
力が可能となるものである。なお、この発明は上記実施
例に限定されるものではなく、発明の要旨を変えない範
囲において、種々変形実施可能なことは勿論である。
【００５８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、製造プロセスの複雑化を防止でき、ターンアラウン
ドタイム（ＴＡＴ）やコストを低下することが可能な半
導体集積回路装置を提供できる。
ば、製造プロセスの複雑化を防止でき、ターンアラウン
ドタイム（ＴＡＴ）やコストを低下することが可能な半
導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】この発明の一実施例にかかる５Ｖ−３．３Ｖイ
ンターフェース入力バッファ回路の概略を示す構成図。
ンターフェース入力バッファ回路の概略を示す構成図。
【図２】同じく、電圧降圧回路の素子構造を概略的に示
す断面図。
す断面図。
【図３】同じく、入力動作を説明するために示す電圧降
圧回路の断面図。
圧回路の断面図。
【図４】この発明の他の実施例にかかる５Ｖ−３．３Ｖ
インターフェース入出力バッファ回路の概略を示す構成
図。
インターフェース入出力バッファ回路の概略を示す構成
図。
【図５】同じく、出力動作を説明するために示す電圧降
圧回路の断面図。
圧回路の断面図。
【図６】従来技術とその問題点を説明するために示す５
Ｖ−３．３Ｖインターフェース入力バッファ回路の構成
図。
Ｖ−３．３Ｖインターフェース入力バッファ回路の構成
図。
【図７】同じく、ＭＯＳトランジスタの素子構造を示す
断面図。
断面図。
【図８】同じく、５Ｖ−３．３Ｖインターフェース入出
力バッファ回路の構成図。
力バッファ回路の構成図。
１１…パッド（端子）、１２…電圧降圧回路、１２ａ…
ｎチャネルＭＯＳトランジスタ、１２ｂ，１２ｃ…ｐチ
ャネルＭＯＳトランジスタ、１３…入力バッファ回路、
１４…出力バッファ回路。
ｎチャネルＭＯＳトランジスタ、１２ｂ，１２ｃ…ｐチ
ャネルＭＯＳトランジスタ、１３…入力バッファ回路、
１４…出力バッファ回路。
Claims (4)
- 【請求項１】 外部との接続のための端子にソースまた
はドレインの一端が接続されるとともに、電源電圧がゲ
ートに、グランド電源がバックゲートにそれぞれ接続さ
れたｎチャネルＭＯＳトランジスタと、 前記外部との接続のための端子にソースまたはドレイン
の一端およびバックゲートが接続されるとともに、ソー
スまたはドレインの他端がゲートに接続された第１のｐ
チャネルＭＯＳトランジスタと、 前記外部との接続のための端子にバックゲートが接続さ
れるとともに、前記第１のｐチャネルＭＯＳトランジス
タのソースまたはドレインの他端がソースまたはドレイ
ンの一端に接続され、ソースまたはドレインの他端がゲ
ートおよび前記ｎチャネルＭＯＳトランジスタのソース
またはドレインの他端に接続された第２のｐチャネルＭ
ＯＳトランジスタとを具備したことを特徴とする半導体
集積回路装置。 - 【請求項２】 前記ｎチャネルＭＯＳトランジスタのソ
ースまたはドレインの他端と前記第２のｐチャネルＭＯ
Ｓトランジスタのソースまたはドレインの他端との接続
点に接続された入力バッファ回路を含んで構成されるこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記ｎチャネルＭＯＳトランジスタのソ
ースまたはドレインの他端と前記第２のｐチャネルＭＯ
Ｓトランジスタのソースまたはドレインの他端との接続
点に接続された出力バッファ回路を含んで構成されるこ
とを特徴とする請求項１に記載の半導体集積回路装置。 - 【請求項４】 前記ｎチャネルＭＯＳトランジスタのソ
ースまたはドレインの他端と前記第２のｐチャネルＭＯ
Ｓトランジスタのソースまたはドレインの他端との接続
点に接続された入出力バッファ回路を含んで構成される
ことを特徴とする請求項１に記載の半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5110368A JPH06326593A (ja) | 1993-05-12 | 1993-05-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5110368A JPH06326593A (ja) | 1993-05-12 | 1993-05-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06326593A true JPH06326593A (ja) | 1994-11-25 |
Family
ID=14534026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5110368A Withdrawn JPH06326593A (ja) | 1993-05-12 | 1993-05-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06326593A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100564553B1 (ko) * | 1999-06-22 | 2006-03-28 | 삼성전자주식회사 | 톨러런트 형 출력 드라이버 |
| JP2007306086A (ja) * | 2006-05-09 | 2007-11-22 | Kawasaki Microelectronics Kk | 入力バッファ |
| JP2008085348A (ja) * | 1996-04-08 | 2008-04-10 | Renesas Technology Corp | 半導体集積回路装置 |
| US7501852B2 (en) | 2005-03-29 | 2009-03-10 | Fujitsu Microelectronics Limited | Tolerant input circuit |
| JP2013093659A (ja) * | 2011-10-24 | 2013-05-16 | Renesas Electronics Corp | 入力回路 |
| JP2013093657A (ja) * | 2011-10-24 | 2013-05-16 | Renesas Electronics Corp | 入力回路 |
| US8674419B2 (en) | 1996-04-08 | 2014-03-18 | Renesas Electronics Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
-
1993
- 1993-05-12 JP JP5110368A patent/JPH06326593A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085348A (ja) * | 1996-04-08 | 2008-04-10 | Renesas Technology Corp | 半導体集積回路装置 |
| US8674419B2 (en) | 1996-04-08 | 2014-03-18 | Renesas Electronics Corporation | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| US9111909B2 (en) | 1996-04-08 | 2015-08-18 | Tessera Advanced Technologies, Inc. | Method of forming a CMOS structure having gate insulation films of different thicknesses |
| KR100564553B1 (ko) * | 1999-06-22 | 2006-03-28 | 삼성전자주식회사 | 톨러런트 형 출력 드라이버 |
| US7501852B2 (en) | 2005-03-29 | 2009-03-10 | Fujitsu Microelectronics Limited | Tolerant input circuit |
| JP2007306086A (ja) * | 2006-05-09 | 2007-11-22 | Kawasaki Microelectronics Kk | 入力バッファ |
| JP2013093659A (ja) * | 2011-10-24 | 2013-05-16 | Renesas Electronics Corp | 入力回路 |
| JP2013093657A (ja) * | 2011-10-24 | 2013-05-16 | Renesas Electronics Corp | 入力回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000801 |