JP2002152033A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】
【課題】 相補信号を最適なタイミングで伝送すること
ができる回路構成を有する半導体集積回路を提供する。 【解決手段】 半導体集積回路は、信号ＩＮに対して配
置されるインバータ３０，５０およびＰＭＯＳトランジ
スタ１０９と、信号ＩＮと実質的に相補な信号／ＩＮに
対して配置されるインバータ４０，６０およびＰＭＯＳ
トランジスタ１１０とを含む。トランジスタ１０９，１
１０により、信号線Ｌ１，Ｌ２の電位を駆動する。トラ
ンジスタ１０９，１１０およびインバータ５０，６０に
は、１．８Ｖ用トランジスタを使用し、インバータ３
０，４０には、３．３Ｖ用トランジスタを使用する。
ができる回路構成を有する半導体集積回路を提供する。 【解決手段】 半導体集積回路は、信号ＩＮに対して配
置されるインバータ３０，５０およびＰＭＯＳトランジ
スタ１０９と、信号ＩＮと実質的に相補な信号／ＩＮに
対して配置されるインバータ４０，６０およびＰＭＯＳ
トランジスタ１１０とを含む。トランジスタ１０９，１
１０により、信号線Ｌ１，Ｌ２の電位を駆動する。トラ
ンジスタ１０９，１１０およびインバータ５０，６０に
は、１．８Ｖ用トランジスタを使用し、インバータ３
０，４０には、３．３Ｖ用トランジスタを使用する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に関し、特に、相補信号を伝送するための回路構成を有
する半導体集積回路に関する。
に関し、特に、相補信号を伝送するための回路構成を有
する半導体集積回路に関する。
【０００２】
【従来の技術】ＬＳＩ（大規模集積回路）では、外部と
信号を授受するための入出力バッファと信号を処理する
内部回路とで電源電圧が異なる場合がある。より具体的
には、入出力バッファに高い電圧を与え、内部回路には
低い電圧を与える場合がある。
信号を授受するための入出力バッファと信号を処理する
内部回路とで電源電圧が異なる場合がある。より具体的
には、入出力バッファに高い電圧を与え、内部回路には
低い電圧を与える場合がある。
【０００３】このように内部回路に供給する電圧を低く
することにより、次の効果が得られる。第１に内部回路
における消費電力を押さえることができる。第２に電圧
を低くするとトランジスタのゲート電極における耐圧問
題が軽減されるため、内部回路を構成するトランジスタ
のゲート酸化膜を薄くすることができる。第３に、ゲー
ト酸化膜厚を薄くすることで内部回路の動作を高速化す
ることが期待できる。
することにより、次の効果が得られる。第１に内部回路
における消費電力を押さえることができる。第２に電圧
を低くするとトランジスタのゲート電極における耐圧問
題が軽減されるため、内部回路を構成するトランジスタ
のゲート酸化膜を薄くすることができる。第３に、ゲー
ト酸化膜厚を薄くすることで内部回路の動作を高速化す
ることが期待できる。
【０００４】ところで、入出力バッファに高い電圧を内
部回路に低い電圧を供給する場合、入出力バッファには
ゲート酸化膜の厚いトランジスタを使用し、内部回路に
はゲート酸化膜の薄いトランジスタを使用する必要があ
る。また、内部回路に信号を供給するにあたって、信号
の電圧を変える必要がある。
部回路に低い電圧を供給する場合、入出力バッファには
ゲート酸化膜の厚いトランジスタを使用し、内部回路に
はゲート酸化膜の薄いトランジスタを使用する必要があ
る。また、内部回路に信号を供給するにあたって、信号
の電圧を変える必要がある。
【０００５】ここで、従来の半導体集積回路における要
部の構成について、図８を用いて説明する。なお、以下
の説明では、入力段の電源電圧が３．３Ｖ、内部回路の
電源電圧が１．８ＶであるＣＭＯＳ・ＬＳＩ（ＣＭＯ
Ｓ：complementary metal-oxide semiconductor）を一
例に説明する。内部回路の入出力信号は、ＣＭＯＳレベ
ルとする。
部の構成について、図８を用いて説明する。なお、以下
の説明では、入力段の電源電圧が３．３Ｖ、内部回路の
電源電圧が１．８ＶであるＣＭＯＳ・ＬＳＩ（ＣＭＯ
Ｓ：complementary metal-oxide semiconductor）を一
例に説明する。内部回路の入出力信号は、ＣＭＯＳレベ
ルとする。
【０００６】図８に示す従来の半導体集積回路は、外部
から入力される互い相補な信号ＩＮ，／ＩＮを受ける電
圧変換回路９１０，９２０、ならびに電圧変換回路９１
０，９２０の出力を反転するＣＭＯＳインバータ９３
０，９４０、信号線Ｌ３，Ｌ４、およびインバータ９３
０，９４０の出力を反転するＣＭＯＳインバータ９５
０，９６０を含む信号伝送回路９００を備える。信号伝
送回路９００の出力は、図示しない１．８Ｖ電源の内部
回路に供給される。
から入力される互い相補な信号ＩＮ，／ＩＮを受ける電
圧変換回路９１０，９２０、ならびに電圧変換回路９１
０，９２０の出力を反転するＣＭＯＳインバータ９３
０，９４０、信号線Ｌ３，Ｌ４、およびインバータ９３
０，９４０の出力を反転するＣＭＯＳインバータ９５
０，９６０を含む信号伝送回路９００を備える。信号伝
送回路９００の出力は、図示しない１．８Ｖ電源の内部
回路に供給される。
【０００７】電圧変換回路９１０，９２０は、信号Ｉ
Ｎ，／ＩＮのＨレベルを１．８Ｖ付近にまで落とすよう
に動作する。インバータ９３０は、各々のゲートが電圧
変換回路９１０の出力ノード８０１と接続されるＰＭＯ
Ｓトランジスタ８０３とＮＭＯＳトランジスタ８０４と
を含む。トランジスタ８０３は、１．８Ｖの電源電圧と
ノード８０７との間に接続され、トランジスタ８０４
は、接地電圧とノード８０７（信号線Ｌ３）との間に接
続される。
Ｎ，／ＩＮのＨレベルを１．８Ｖ付近にまで落とすよう
に動作する。インバータ９３０は、各々のゲートが電圧
変換回路９１０の出力ノード８０１と接続されるＰＭＯ
Ｓトランジスタ８０３とＮＭＯＳトランジスタ８０４と
を含む。トランジスタ８０３は、１．８Ｖの電源電圧と
ノード８０７との間に接続され、トランジスタ８０４
は、接地電圧とノード８０７（信号線Ｌ３）との間に接
続される。
【０００８】インバータ９４０は、各々のゲートが電圧
変換回路９２０の出力ノード８０２と接続されるＰＭＯ
Ｓトランジスタ８０５とＮＭＯＳトランジスタ８０６と
を含む。トランジスタ８０５は、１．８Ｖの電源電圧と
ノード８０８との間に接続され、トランジスタ８０６
は、接地電圧とノード８０８（信号線Ｌ４）との間に接
続される。
変換回路９２０の出力ノード８０２と接続されるＰＭＯ
Ｓトランジスタ８０５とＮＭＯＳトランジスタ８０６と
を含む。トランジスタ８０５は、１．８Ｖの電源電圧と
ノード８０８との間に接続され、トランジスタ８０６
は、接地電圧とノード８０８（信号線Ｌ４）との間に接
続される。
【０００９】インバータ９５０は、各々のゲートが信号
線Ｌ３と接続されるＰＭＯＳトランジスタ８１１とＮＭ
ＯＳトランジスタ８１２とを含む。トランジスタ８１１
は、１．８Ｖの電源電圧とノード１１５との間に接続さ
れ、トランジスタ８１２は、接地電圧とノード１１５と
の間に接続される。
線Ｌ３と接続されるＰＭＯＳトランジスタ８１１とＮＭ
ＯＳトランジスタ８１２とを含む。トランジスタ８１１
は、１．８Ｖの電源電圧とノード１１５との間に接続さ
れ、トランジスタ８１２は、接地電圧とノード１１５と
の間に接続される。
【００１０】インバータ９６０は、各々のゲートが信号
線Ｌ４と接続されるＰＭＯＳトランジスタ８１３とＮＭ
ＯＳトランジスタ８１４とを含む。トランジスタ８１３
は、１．８Ｖの電源電圧とノード１１６との間に接続さ
れ、トランジスタ８１４は、接地電圧とノード１１６と
の間に接続される。
線Ｌ４と接続されるＰＭＯＳトランジスタ８１３とＮＭ
ＯＳトランジスタ８１４とを含む。トランジスタ８１３
は、１．８Ｖの電源電圧とノード１１６との間に接続さ
れ、トランジスタ８１４は、接地電圧とノード１１６と
の間に接続される。
【００１１】電圧変換回路９１０，９２０の出力のＨレ
ベルが１．８Ｖまで下がらない場合、ゲート酸化膜の薄
いトランジスタで当該出力を受けることができない。そ
こで、インバータ９３０は、３．３Ｖ対応のトランジス
タ８０３，８０４で構成し、電源電圧を１．８Ｖとす
る。同様に、インバータ９４０は、３．３Ｖ対応のトラ
ンジスタ８０５，８０６で構成し、電源電圧を１．８Ｖ
とする。一方、トランジスタ８１１〜８１４は、１．８
Ｖ対応のトランジスタで構成する。図示しない内部回路
には、ノード１１５および１１６の信号が与えられる。
ベルが１．８Ｖまで下がらない場合、ゲート酸化膜の薄
いトランジスタで当該出力を受けることができない。そ
こで、インバータ９３０は、３．３Ｖ対応のトランジス
タ８０３，８０４で構成し、電源電圧を１．８Ｖとす
る。同様に、インバータ９４０は、３．３Ｖ対応のトラ
ンジスタ８０５，８０６で構成し、電源電圧を１．８Ｖ
とする。一方、トランジスタ８１１〜８１４は、１．８
Ｖ対応のトランジスタで構成する。図示しない内部回路
には、ノード１１５および１１６の信号が与えられる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た回路構成であると、以下の問題がある。まず、相補信
号間にずれが生じている場合、上記したインバータの縦
列構成では当該ずれを補償することができない。
た回路構成であると、以下の問題がある。まず、相補信
号間にずれが生じている場合、上記したインバータの縦
列構成では当該ずれを補償することができない。
【００１３】また、３．３Ｖ用のトランジスタは駆動能
力が低い（特に、ＰＭＯＳトランジスタはＮＭＯＳトラ
ンジスタに比べて低い）。したがって、駆動能力を上げ
るためには、トランジスタのゲート幅を大きくする必要
がある。しかしながら、ゲート幅で駆動能力を補うとす
れば、トランジスタのゲート幅を大きくなる。これは、
レイアウト面積や寄生容量の増大につながってしまう。
力が低い（特に、ＰＭＯＳトランジスタはＮＭＯＳトラ
ンジスタに比べて低い）。したがって、駆動能力を上げ
るためには、トランジスタのゲート幅を大きくする必要
がある。しかしながら、ゲート幅で駆動能力を補うとす
れば、トランジスタのゲート幅を大きくなる。これは、
レイアウト面積や寄生容量の増大につながってしまう。
【００１４】一般的に、耐圧の高いトランジスタは、相
対的にそのしきい値電圧も高くなる。すなわち、３．３
Ｖ用のトランジスタは、１．８Ｖのトランジスタよりも
しきい値電圧が大きい。また、ＭＯＳトランジスタの動
作電流（ソース・ドレイン間電流）は、ゲート・ソース
間電圧Ｖｇｓと閾値電圧Ｖｔとの差、すなわち「Ｖｇｓ
−Ｖｎ」に依存する。
対的にそのしきい値電圧も高くなる。すなわち、３．３
Ｖ用のトランジスタは、１．８Ｖのトランジスタよりも
しきい値電圧が大きい。また、ＭＯＳトランジスタの動
作電流（ソース・ドレイン間電流）は、ゲート・ソース
間電圧Ｖｇｓと閾値電圧Ｖｔとの差、すなわち「Ｖｇｓ
−Ｖｎ」に依存する。
【００１５】したがって、３．３Ｖ用のトランジスタで
構成されるにもかかわらず、電源電圧１．８Ｖで駆動さ
れるインバータ９３０および９４０において、各ＭＯＳ
トランジスタの動作電流を十分得ることができない。こ
の結果、信号伝送回路９００の動作速度が遅くなってし
まう。
構成されるにもかかわらず、電源電圧１．８Ｖで駆動さ
れるインバータ９３０および９４０において、各ＭＯＳ
トランジスタの動作電流を十分得ることができない。こ
の結果、信号伝送回路９００の動作速度が遅くなってし
まう。
【００１６】信号伝送回路９００に要求される出力信号
の振幅、すなわち内部回路の電源電圧（１．８Ｖ）がよ
り低くなるにつれてこの問題は顕著になる。特に、内部
回路の電源電圧が、前段の電圧変換回路９１０および９
２０の出力を受けるための３．３Ｖ用のトランジスタの
しきい値電圧よりも低くなると、信号伝送回路９００が
動作不能となってしまう。
の振幅、すなわち内部回路の電源電圧（１．８Ｖ）がよ
り低くなるにつれてこの問題は顕著になる。特に、内部
回路の電源電圧が、前段の電圧変換回路９１０および９
２０の出力を受けるための３．３Ｖ用のトランジスタの
しきい値電圧よりも低くなると、信号伝送回路９００が
動作不能となってしまう。
【００１７】そこで、本発明はこのような問題を解決す
るためになされたものであり、その目的は、レイアウト
面積を抑えて、相補信号を最適なタイミングで伝送する
ことができる回路を備える半導体集積回路を提供するこ
とにある。
るためになされたものであり、その目的は、レイアウト
面積を抑えて、相補信号を最適なタイミングで伝送する
ことができる回路を備える半導体集積回路を提供するこ
とにある。
【００１８】本発明の他の目的は、入力信号の電圧振幅
を高速に変換する入力回路を備える半導体集積回路を提
供することにある。
を高速に変換する入力回路を備える半導体集積回路を提
供することにある。
【００１９】
【課題を解決するための手段】この発明による半導体集
積回路は、第１信号を伝送する第１信号線と、実質的に
第１信号線と相補な第２信号を伝送する第２信号線と、
第１信号線と第２信号線との間にクロスカップルされる
第１および第２ＭＯＳトランジスタと、第１信号線の信
号をゲートに受ける第３ＭＯＳトランジスタを含む第１
論理ゲートと、第２信号線の信号をゲートに受ける第４
ＭＯＳトランジスタを含む第２論理ゲートとを備える。
積回路は、第１信号を伝送する第１信号線と、実質的に
第１信号線と相補な第２信号を伝送する第２信号線と、
第１信号線と第２信号線との間にクロスカップルされる
第１および第２ＭＯＳトランジスタと、第１信号線の信
号をゲートに受ける第３ＭＯＳトランジスタを含む第１
論理ゲートと、第２信号線の信号をゲートに受ける第４
ＭＯＳトランジスタを含む第２論理ゲートとを備える。
【００２０】好ましくは、第１信号を受ける第１端子
と、第２信号を受ける第２端子と、第１端子と第１信号
線との間に接続される、第１ないし第４ＭＯＳトランジ
スタと異なるプロセス条件で形成される第５ＭＯＳトラ
ンジスタを含む第３論理ゲートと、第２端子と第２信号
線との間に接続される、第１ないし第４ＭＯＳトランジ
スタと異なるプロセス条件で形成される第６ＭＯＳトラ
ンジスタを含む第４論理ゲートとをさらに備える。
と、第２信号を受ける第２端子と、第１端子と第１信号
線との間に接続される、第１ないし第４ＭＯＳトランジ
スタと異なるプロセス条件で形成される第５ＭＯＳトラ
ンジスタを含む第３論理ゲートと、第２端子と第２信号
線との間に接続される、第１ないし第４ＭＯＳトランジ
スタと異なるプロセス条件で形成される第６ＭＯＳトラ
ンジスタを含む第４論理ゲートとをさらに備える。
【００２１】特に、第１および第２ＭＯＳトランジスタ
は、第５および第６ＭＯＳトランジスタとゲート酸化膜
の厚さが異なる。
は、第５および第６ＭＯＳトランジスタとゲート酸化膜
の厚さが異なる。
【００２２】特に、第１および第２ＭＯＳトランジスタ
は、第５および第６ＭＯＳトランジスタと耐圧が異な
る。
は、第５および第６ＭＯＳトランジスタと耐圧が異な
る。
【００２３】特に、第１および第２ＭＯＳトランジスタ
は、ＰＭＯＳトランジスタであり、第１ＭＯＳトランジ
スタは、電源電圧線と第１信号線との間に接続され、ゲ
ートが第２信号線と接続され、第２ＭＯＳトランジスタ
は、電源電圧線と第２信号線との間に接続され、ゲート
が第１信号線と接続される。
は、ＰＭＯＳトランジスタであり、第１ＭＯＳトランジ
スタは、電源電圧線と第１信号線との間に接続され、ゲ
ートが第２信号線と接続され、第２ＭＯＳトランジスタ
は、電源電圧線と第２信号線との間に接続され、ゲート
が第１信号線と接続される。
【００２４】特に、第１および第２ＭＯＳトランジスタ
は、ＮＭＯＳトランジスタであり、第１ＭＯＳトランジ
スタは、接地電圧線と第１信号線との間に接続され、ゲ
ートが第２信号線と接続され、第２ＭＯＳトランジスタ
は、接地電圧線と第２信号線との間に接続され、ゲート
が第１信号線と接続される。
は、ＮＭＯＳトランジスタであり、第１ＭＯＳトランジ
スタは、接地電圧線と第１信号線との間に接続され、ゲ
ートが第２信号線と接続され、第２ＭＯＳトランジスタ
は、接地電圧線と第２信号線との間に接続され、ゲート
が第１信号線と接続される。
【００２５】好ましくは、第１論理ゲートは、第３ＭＯ
Ｓトランジスタとともに第１ＣＭＯＳインバータを構成
する、第３ＭＯＳトランジスタとは逆導電型の第７ＭＯ
Ｓトランジスタを含み、第２論理ゲートは、第４ＭＯＳ
トランジスタとともに第２ＣＭＯＳインバータを構成す
る、第４ＭＯＳトランジスタとは逆導電型の第８ＭＯＳ
トランジスタを含む。第３論理ゲートは、第５ＭＯＳト
ランジスタとともに第３ＣＭＯＳインバータを構成す
る、第５ＭＯＳトランジスタとは逆導電型の第９ＭＯＳ
トランジスタを含み、第４論理ゲートは、第６ＭＯＳト
ランジスタとともに第４ＣＭＯＳインバータを構成す
る、第６ＭＯＳトランジスタとは逆導電型の第１０ＭＯ
Ｓトランジスタを含む。
Ｓトランジスタとともに第１ＣＭＯＳインバータを構成
する、第３ＭＯＳトランジスタとは逆導電型の第７ＭＯ
Ｓトランジスタを含み、第２論理ゲートは、第４ＭＯＳ
トランジスタとともに第２ＣＭＯＳインバータを構成す
る、第４ＭＯＳトランジスタとは逆導電型の第８ＭＯＳ
トランジスタを含む。第３論理ゲートは、第５ＭＯＳト
ランジスタとともに第３ＣＭＯＳインバータを構成す
る、第５ＭＯＳトランジスタとは逆導電型の第９ＭＯＳ
トランジスタを含み、第４論理ゲートは、第６ＭＯＳト
ランジスタとともに第４ＣＭＯＳインバータを構成す
る、第６ＭＯＳトランジスタとは逆導電型の第１０ＭＯ
Ｓトランジスタを含む。
【００２６】したがって、上記半導体集積回路によれ
ば、互いに相補な信号を伝送する信号線に配置されるク
ロスカップルされるＭＯＳトランジスタにより、信号線
の電位を高速に駆動することができる。これにより、相
補信号間のタイミングのずれを補正することができる。
ば、互いに相補な信号を伝送する信号線に配置されるク
ロスカップルされるＭＯＳトランジスタにより、信号線
の電位を高速に駆動することができる。これにより、相
補信号間のタイミングのずれを補正することができる。
【００２７】また、前段ゲートに関してはゲート酸化膜
の厚いトランジスタを使用し、後段ゲートおよびクロス
カップルされるＭＯＳトランジスタに関してはゲート酸
化膜の薄いトランジスタを使用する。または、前段ゲー
トには、後段ゲートおよびクロスカップルされるＭＯＳ
トランジスタより耐圧の高いトランジスタを用いる。こ
れにより、前段ゲートの駆動能力が低くても、クロスカ
ップルされるＭＯＳトランジスタにより当該駆動能力を
補うことができる。
の厚いトランジスタを使用し、後段ゲートおよびクロス
カップルされるＭＯＳトランジスタに関してはゲート酸
化膜の薄いトランジスタを使用する。または、前段ゲー
トには、後段ゲートおよびクロスカップルされるＭＯＳ
トランジスタより耐圧の高いトランジスタを用いる。こ
れにより、前段ゲートの駆動能力が低くても、クロスカ
ップルされるＭＯＳトランジスタにより当該駆動能力を
補うことができる。
【００２８】この発明の他の半導体集積回路は、第１電
圧および第２電圧の一方に設定される入力信号を伝達す
るための第１の信号線と、第２電圧および第３電圧の一
方に設定される、レベル変換された入力信号を伝達する
ための第２の信号線と、第２および第３電圧で駆動さ
れ、入力信号に応答して、第２および第３電圧の一方と
第１ノードとを接続するための第１論理ゲートと、反転
された入力信号に応答して動作し、第１論理ゲートによ
って第１ノードと第３電圧とが接続される場合に活性化
されて、第３電圧と第１ノードとを接続するためのレベ
ル変換補助部と、第２および第３電圧で駆動され、第１
ノードの電圧に応じて、第２および第３電圧の一方と第
２の信号線とを接続するための第２論理ゲートとを備え
る。
圧および第２電圧の一方に設定される入力信号を伝達す
るための第１の信号線と、第２電圧および第３電圧の一
方に設定される、レベル変換された入力信号を伝達する
ための第２の信号線と、第２および第３電圧で駆動さ
れ、入力信号に応答して、第２および第３電圧の一方と
第１ノードとを接続するための第１論理ゲートと、反転
された入力信号に応答して動作し、第１論理ゲートによ
って第１ノードと第３電圧とが接続される場合に活性化
されて、第３電圧と第１ノードとを接続するためのレベ
ル変換補助部と、第２および第３電圧で駆動され、第１
ノードの電圧に応じて、第２および第３電圧の一方と第
２の信号線とを接続するための第２論理ゲートとを備え
る。
【００２９】好ましくは、第１論理ゲートによって第１
ノードと第２電圧とが接続される場合に、レベル変換補
助部を非活性化して、第３電圧と第１ノードとを切離す
ためのリーク電流防止部をさらに備える。
ノードと第２電圧とが接続される場合に、レベル変換補
助部を非活性化して、第３電圧と第１ノードとを切離す
ためのリーク電流防止部をさらに備える。
【００３０】好ましくは、第１および第２電圧で駆動さ
れ、入力信号を反転するための第３論理ゲートをさらに
備える。
れ、入力信号を反転するための第３論理ゲートをさらに
備える。
【００３１】好もしくは、第１論理ゲートは、入力信号
をゲートに受ける第１ＭＯＳトランジスタを含み、第２
論理ゲートは、第１ノードと接続されたゲートを有する
第２ＭＯＳトランジスタを含み、レベル変換補助部は、
反転された入力信号に応じて、第３および第２電圧の一
方と第２ノードとを接続するための第３論理ゲートと、
第２ノードと接続されたゲートを有し、第３電圧と第１
ノードとの間に接続された第３ＭＯＳトランジスタとを
含み、第３論理ゲートは、反転された入力信号をゲート
に受ける第４ＭＯＳトランジスタを有し、第１および第
４ＭＯＳトランジスタと、第２および第３ＭＯＳトラン
ジスタとは、異なるプロセス条件で形成される。
をゲートに受ける第１ＭＯＳトランジスタを含み、第２
論理ゲートは、第１ノードと接続されたゲートを有する
第２ＭＯＳトランジスタを含み、レベル変換補助部は、
反転された入力信号に応じて、第３および第２電圧の一
方と第２ノードとを接続するための第３論理ゲートと、
第２ノードと接続されたゲートを有し、第３電圧と第１
ノードとの間に接続された第３ＭＯＳトランジスタとを
含み、第３論理ゲートは、反転された入力信号をゲート
に受ける第４ＭＯＳトランジスタを有し、第１および第
４ＭＯＳトランジスタと、第２および第３ＭＯＳトラン
ジスタとは、異なるプロセス条件で形成される。
【００３２】特に、第１および第４ＭＯＳトランジスタ
は、第２および第３ＭＯＳトランジスタとゲート酸化膜
の厚さが異なる。
は、第２および第３ＭＯＳトランジスタとゲート酸化膜
の厚さが異なる。
【００３３】特に、第１および第２ＭＯＳトランジスタ
は、第２および第３ＭＯＳトランジスタと耐圧が異な
る。
は、第２および第３ＭＯＳトランジスタと耐圧が異な
る。
【００３４】特に、第１ノードと接続されたゲートを有
し、第３電圧と第２ノードとの間に接続される第５ＭＯ
Ｓトランジスタをさらに備え、第３および第５ＭＯＳト
ランジスタは、相補的にオンおよびオフする。
し、第３電圧と第２ノードとの間に接続される第５ＭＯ
Ｓトランジスタをさらに備え、第３および第５ＭＯＳト
ランジスタは、相補的にオンおよびオフする。
【００３５】特に、第５ＭＯＳトランジスタは、第３Ｍ
ＯＳトランジスタと同様のプロセス条件で形成される。
ＯＳトランジスタと同様のプロセス条件で形成される。
【００３６】好ましくは、第１および第２の論理ゲート
は、インバータである。したがって、上記半導体集積回
路によれば、第１論理ゲートの動作速度が低下するよう
な電圧レベルの入力信号が入力された場合にも、反転さ
れた入力信号に応答して、レベル変換補助部を構成する
ＭＯＳトランジスタによって信号線の電位を駆動でき
る。これにより、入力信号を高速にレベル変換できる。
また、第１論理ゲートを構成するＭＯＳトランジスタの
駆動能力を補うことができるので、ＭＯＳトランジスタ
のゲート幅を小さくすることができ、レイアウト面積や
寄生容量を抑制できる。
は、インバータである。したがって、上記半導体集積回
路によれば、第１論理ゲートの動作速度が低下するよう
な電圧レベルの入力信号が入力された場合にも、反転さ
れた入力信号に応答して、レベル変換補助部を構成する
ＭＯＳトランジスタによって信号線の電位を駆動でき
る。これにより、入力信号を高速にレベル変換できる。
また、第１論理ゲートを構成するＭＯＳトランジスタの
駆動能力を補うことができるので、ＭＯＳトランジスタ
のゲート幅を小さくすることができ、レイアウト面積や
寄生容量を抑制できる。
【００３７】また、論理ゲートの動作速度が低下しない
電圧レベルの入力信号が入力された場合には、レベル変
換補助部を構成するＭＯＳトランジスタを速やかにター
ンオフできる。これにより、リーク電流の発生を防止で
きる。
電圧レベルの入力信号が入力された場合には、レベル変
換補助部を構成するＭＯＳトランジスタを速やかにター
ンオフできる。これにより、リーク電流の発生を防止で
きる。
【００３８】
【発明の実施の形態】以下、本発明の実施の形態を図を
参照して説明する。なお、図中同一または相当部分に
は、同一符号を付してその説明を繰返さない。
参照して説明する。なお、図中同一または相当部分に
は、同一符号を付してその説明を繰返さない。
【００３９】［第１の実施の形態］第１の実施の形態に
よる構成について、図１および図２を用いて説明する。
第１の実施の形態による半導体集積回路１０００は、ノ
ード１で受ける信号ＩＮの電圧を変換する電圧変換回路
１０、信号ＩＮと実質的に相補な信号／ＩＮの電圧を変
換する電圧変換回路２０、ならびに電圧変換回路１０の
出力ノード１０１の信号を反転するＣＭＯＳインバータ
３０および電圧変換回路２０の出力ノード１０２の信号
を反転するＣＭＯＳインバータ４０を含む信号伝送回路
１００を備える。
よる構成について、図１および図２を用いて説明する。
第１の実施の形態による半導体集積回路１０００は、ノ
ード１で受ける信号ＩＮの電圧を変換する電圧変換回路
１０、信号ＩＮと実質的に相補な信号／ＩＮの電圧を変
換する電圧変換回路２０、ならびに電圧変換回路１０の
出力ノード１０１の信号を反転するＣＭＯＳインバータ
３０および電圧変換回路２０の出力ノード１０２の信号
を反転するＣＭＯＳインバータ４０を含む信号伝送回路
１００を備える。
【００４０】ノード１，２には、チップの外部から入力
される信号ＩＮ，信号／ＩＮが供給される。電圧変換回
路１０，２０は、３．３Ｖ電源で動作する。
される信号ＩＮ，信号／ＩＮが供給される。電圧変換回
路１０，２０は、３．３Ｖ電源で動作する。
【００４１】信号伝送回路１００は、図２に示す半導体
集積回路１０００における入力回路６００に配置され
る。ＬＳＩの外部から端子ＩＮ，端子／ＩＮに入力され
る信号ＩＮおよび／ＩＮは、３．３Ｖ電源の電圧変換回
路１０，２０において電圧変換される。電圧変換回路１
０，２０の出力は、信号伝送回路１００を介して、１．
８Ｖ電源で動作する内部回路７００に供給される。内部
回路７００の入出力信号は、ＣＭＯＳレベルであるとす
る。
集積回路１０００における入力回路６００に配置され
る。ＬＳＩの外部から端子ＩＮ，端子／ＩＮに入力され
る信号ＩＮおよび／ＩＮは、３．３Ｖ電源の電圧変換回
路１０，２０において電圧変換される。電圧変換回路１
０，２０の出力は、信号伝送回路１００を介して、１．
８Ｖ電源で動作する内部回路７００に供給される。内部
回路７００の入出力信号は、ＣＭＯＳレベルであるとす
る。
【００４２】たとえば、内部回路７００では、入力信号
に基づき、内部に含まれるメモリセルアレイにデータが
書込まれる。また、内部回路７００に含まれるメモリセ
ルアレイから読出されたデータは、出力回路７５０を介
して外部に出力（ＯＵＴ）される。出力回路７５０が
３．３Ｖ電源で動作する場合には、出力回路７５０と内
部回路７００との間に、電圧変換回路を配置する。
に基づき、内部に含まれるメモリセルアレイにデータが
書込まれる。また、内部回路７００に含まれるメモリセ
ルアレイから読出されたデータは、出力回路７５０を介
して外部に出力（ＯＵＴ）される。出力回路７５０が
３．３Ｖ電源で動作する場合には、出力回路７５０と内
部回路７００との間に、電圧変換回路を配置する。
【００４３】図１を参照して、電圧変換回路１０，２０
は、ノード１，２で受ける信号ＩＮ，／ＩＮを１．８Ｖ
付近にまで落とすように動作する。なお、ノード１０１
の信号とノード１０２の信号とは互いに相補な関係にあ
る。
は、ノード１，２で受ける信号ＩＮ，／ＩＮを１．８Ｖ
付近にまで落とすように動作する。なお、ノード１０１
の信号とノード１０２の信号とは互いに相補な関係にあ
る。
【００４４】インバータ３０は、各々のゲートがノード
１０１と接続されるＰＭＯＳトランジスタ１０３とＮＭ
ＯＳトランジスタ１０４とを含む。トランジスタ１０３
は、１．８Ｖの電源電圧とノード１０７との間に接続さ
れ、トランジスタ１０４は、接地電圧とノード１０７と
の間に接続される。
１０１と接続されるＰＭＯＳトランジスタ１０３とＮＭ
ＯＳトランジスタ１０４とを含む。トランジスタ１０３
は、１．８Ｖの電源電圧とノード１０７との間に接続さ
れ、トランジスタ１０４は、接地電圧とノード１０７と
の間に接続される。
【００４５】インバータ４０は、各々のゲートがノード
１０２と接続されるＰＭＯＳトランジスタ１０５とＮＭ
ＯＳトランジスタ１０６とを含む。トランジスタ１０５
は、１．８Ｖの電源電圧とノード１０８との間に接続さ
れ、トランジスタ１０６は、接地電圧とノード１０８と
の間に接続される。
１０２と接続されるＰＭＯＳトランジスタ１０５とＮＭ
ＯＳトランジスタ１０６とを含む。トランジスタ１０５
は、１．８Ｖの電源電圧とノード１０８との間に接続さ
れ、トランジスタ１０６は、接地電圧とノード１０８と
の間に接続される。
【００４６】第１の実施の形態による信号伝送回路１０
０はさらに、ノード１０７に接続される信号線Ｌ１、ノ
ード１０８に接続される信号線Ｌ２、クロスカップル
（交差結合）されるＰＭＯＳトランジスタ１０９，１１
０、信号線Ｌ１の信号を反転するＣＭＯＳインバータ５
０、および信号線Ｌ２の信号を反転するＣＭＯＳインバ
ータ６０を備える。
０はさらに、ノード１０７に接続される信号線Ｌ１、ノ
ード１０８に接続される信号線Ｌ２、クロスカップル
（交差結合）されるＰＭＯＳトランジスタ１０９，１１
０、信号線Ｌ１の信号を反転するＣＭＯＳインバータ５
０、および信号線Ｌ２の信号を反転するＣＭＯＳインバ
ータ６０を備える。
【００４７】トランジスタ１０９は、１．８Ｖの電源電
圧と信号線Ｌ１との間に接続され、ゲートが信号線Ｌ２
と接続される、トランジスタ１１０は、１．８Ｖの電源
電圧と信号線Ｌ２との間に接続され、ゲートが信号線Ｌ
１と接続される。
圧と信号線Ｌ１との間に接続され、ゲートが信号線Ｌ２
と接続される、トランジスタ１１０は、１．８Ｖの電源
電圧と信号線Ｌ２との間に接続され、ゲートが信号線Ｌ
１と接続される。
【００４８】インバータ５０は、各々のゲートが信号線
Ｌ１と接続されるＰＭＯＳトランジスタ１１１とＮＭＯ
Ｓトランジスタ１１２とを含む。トランジスタ１１１
は、１．８Ｖの電源電圧とノード１１５との間に接続さ
れ、トランジスタ１１２は、接地電圧とノード１１５と
の間に接続される。
Ｌ１と接続されるＰＭＯＳトランジスタ１１１とＮＭＯ
Ｓトランジスタ１１２とを含む。トランジスタ１１１
は、１．８Ｖの電源電圧とノード１１５との間に接続さ
れ、トランジスタ１１２は、接地電圧とノード１１５と
の間に接続される。
【００４９】インバータ６０は、各々のゲートが信号線
Ｌ２と接続されるＰＭＯＳトランジスタ１１３とＮＭＯ
Ｓトランジスタ１１４とを含む。トランジスタ１１３
は、１．８Ｖの電源電圧とノード１１６との間に接続さ
れ、トランジスタ１１４は、接地電圧とノード１１６と
の間に接続される。
Ｌ２と接続されるＰＭＯＳトランジスタ１１３とＮＭＯ
Ｓトランジスタ１１４とを含む。トランジスタ１１３
は、１．８Ｖの電源電圧とノード１１６との間に接続さ
れ、トランジスタ１１４は、接地電圧とノード１１６と
の間に接続される。
【００５０】インバータ３０とインバータ５０とでは、
プロセス条件が異なるトランジスタを使用する。同じ
く、インバータ４０とインバータ６０とでは、プロセス
条件が異なるトランジスタを使用する。
プロセス条件が異なるトランジスタを使用する。同じ
く、インバータ４０とインバータ６０とでは、プロセス
条件が異なるトランジスタを使用する。
【００５１】そして、プロセス条件が互いに異なるイン
バータ３０，４０と５０，６０との間に、インバータ５
０，６０と実質的に同じプロセス条件で形成されるトラ
ンジスタ１０９，１１０を配置する。
バータ３０，４０と５０，６０との間に、インバータ５
０，６０と実質的に同じプロセス条件で形成されるトラ
ンジスタ１０９，１１０を配置する。
【００５２】より具体的には、トランジスタ１０３，１
０４，１０５および１０６として、３．３Ｖ用のゲート
酸化膜が相対的に厚い、または／および耐圧の高いトラ
ンジスタを使用し、トランジスタ１０９，１１０，１１
１，１１２，１１３および１１４として、１．８Ｖ用の
ゲート酸化膜が相対的に薄い、または／および耐圧の低
いトランジスタを使用する。
０４，１０５および１０６として、３．３Ｖ用のゲート
酸化膜が相対的に厚い、または／および耐圧の高いトラ
ンジスタを使用し、トランジスタ１０９，１１０，１１
１，１１２，１１３および１１４として、１．８Ｖ用の
ゲート酸化膜が相対的に薄い、または／および耐圧の低
いトランジスタを使用する。
【００５３】図１の構成からクロスカップル構成を除い
た場合、インバータ３０，４０を構成する３．３Ｖ用ト
ランジスタ（特にＰＭＯＳトランジスタ）の駆動能力が
低いため、当該トランジスタのゲート幅を大きくする必
要がある。
た場合、インバータ３０，４０を構成する３．３Ｖ用ト
ランジスタ（特にＰＭＯＳトランジスタ）の駆動能力が
低いため、当該トランジスタのゲート幅を大きくする必
要がある。
【００５４】しかしながら、第１の実施の形態による構
成を用いると、ノード１０１の信号とノード１０２の信
号とは互いに相補な関係にあるので、ノード１０１の信
号が“Ｈ”レベルから“Ｌ”レベルに変化するとき、同
時にノード１０２の信号が“Ｌ”レベルから“Ｈ”レベ
ルに変化する。これに伴い、ノード１０７の信号が
“Ｌ”レベルから“Ｈ”レベルに変化し、ノード１０８
の信号が“Ｈ”レベルから“Ｌレベル”に変化する。
成を用いると、ノード１０１の信号とノード１０２の信
号とは互いに相補な関係にあるので、ノード１０１の信
号が“Ｈ”レベルから“Ｌ”レベルに変化するとき、同
時にノード１０２の信号が“Ｌ”レベルから“Ｈ”レベ
ルに変化する。これに伴い、ノード１０７の信号が
“Ｌ”レベルから“Ｈ”レベルに変化し、ノード１０８
の信号が“Ｈ”レベルから“Ｌレベル”に変化する。
【００５５】そして、信号線Ｌ２の電圧レベルが降下す
ると、トランジスタ１０９により信号線Ｌ１の電圧がＨ
レベルにプルアップされる。同様に、信号線Ｌ１の電圧
レベルが降下すると、トランジスタ１１０により信号線
Ｌ２の電圧がＨレベルにプルアップされる。
ると、トランジスタ１０９により信号線Ｌ１の電圧がＨ
レベルにプルアップされる。同様に、信号線Ｌ１の電圧
レベルが降下すると、トランジスタ１１０により信号線
Ｌ２の電圧がＨレベルにプルアップされる。
【００５６】すなわち、第１の実施の形態による構成で
は、クロスカップルされるトランジスタによる電位駆動
により、前段のゲートを構成するトランジスタ（特に、
トランジスタ１０３，１０５）の駆動能力を補うことが
できる。したがって、前段のゲートを構成するトランジ
スタのゲート幅を小さくすることができ、レイアウト面
積や寄生容量を小さく抑えることができる。
は、クロスカップルされるトランジスタによる電位駆動
により、前段のゲートを構成するトランジスタ（特に、
トランジスタ１０３，１０５）の駆動能力を補うことが
できる。したがって、前段のゲートを構成するトランジ
スタのゲート幅を小さくすることができ、レイアウト面
積や寄生容量を小さく抑えることができる。
【００５７】また、インバータ３０，４０の電源電圧は
１．８Ｖであるため、ノード１０７，１０８の電圧レベ
ルは１．８Ｖを超えることはない。このため、トランジ
スタ１０９，１１０として、駆動能力の高い、ゲート酸
化膜の薄い１．８Ｖ用トランジスタを使用することがで
き、レイアウト面積を小さく抑えることができる。
１．８Ｖであるため、ノード１０７，１０８の電圧レベ
ルは１．８Ｖを超えることはない。このため、トランジ
スタ１０９，１１０として、駆動能力の高い、ゲート酸
化膜の薄い１．８Ｖ用トランジスタを使用することがで
き、レイアウト面積を小さく抑えることができる。
【００５８】一方、電圧変換回路１０，２０において十
分に入力信号の電圧を下げることができない場合であっ
ても、トランジスタ１０３，１０４，１０５，１０６の
耐圧を上げることで、当該トランジスタのゲート酸化膜
が保護される。
分に入力信号の電圧を下げることができない場合であっ
ても、トランジスタ１０３，１０４，１０５，１０６の
耐圧を上げることで、当該トランジスタのゲート酸化膜
が保護される。
【００５９】さらに、第１の実施の形態による構成を用
いた場合、相補信号間のずれを補正することができる。
相補信号間のずれの補正について、図３を用いて説明す
る。
いた場合、相補信号間のずれを補正することができる。
相補信号間のずれの補正について、図３を用いて説明す
る。
【００６０】図３は、ノード１０１およびノード１０２
に信号が印加されると、ノード１０７およびノード１０
８の信号波形がどのように変化するかを示している。
に信号が印加されると、ノード１０７およびノード１０
８の信号波形がどのように変化するかを示している。
【００６１】時刻ｔＡにおいて、ノード１０１がＬレベ
ルからＨレベルに立上がり、時刻ｔＤ（△ｔ０＝ｔＤ−
ｔＡ）において、ノード１０２がＨレベルからＬレベル
に立下がるものとする。すなわち、相補信号間のずれを
△ｔ０とする。
ルからＨレベルに立上がり、時刻ｔＤ（△ｔ０＝ｔＤ−
ｔＡ）において、ノード１０２がＨレベルからＬレベル
に立下がるものとする。すなわち、相補信号間のずれを
△ｔ０とする。
【００６２】図８に示す従来の信号伝送回路は、トラン
ジスタ１０９，１１０を含まない。したがって、入力さ
れる相補信号間のずれが△ｔ０であれば、相補信号間の
ずれ△ｔ０はそのまま保持される。したがって、内部回
路に供給される相補信号間のずれは△ｔ０である。
ジスタ１０９，１１０を含まない。したがって、入力さ
れる相補信号間のずれが△ｔ０であれば、相補信号間の
ずれ△ｔ０はそのまま保持される。したがって、内部回
路に供給される相補信号間のずれは△ｔ０である。
【００６３】一方、第１の実施の形態による信号伝送回
路１００によれば、時刻ｔＡより遅れて時刻ｔＢ（ｔＢ
＞ｔＡ）でノード１０７がＨレベルからＬレベルに変化
するが、ノード１０７がＬレベルに立下がるとトランジ
スタ１１０がオンする。この結果、時刻ｔＤより早い時
刻ｔＣ（ｔＣ＝ｔＢ＋△ｔ１）で、ノード１０８がＬレ
ベルからＨレベルに変化することになる。
路１００によれば、時刻ｔＡより遅れて時刻ｔＢ（ｔＢ
＞ｔＡ）でノード１０７がＨレベルからＬレベルに変化
するが、ノード１０７がＬレベルに立下がるとトランジ
スタ１１０がオンする。この結果、時刻ｔＤより早い時
刻ｔＣ（ｔＣ＝ｔＢ＋△ｔ１）で、ノード１０８がＬレ
ベルからＨレベルに変化することになる。
【００６４】したがって、ノード１０７のレベル変化の
時間とノード１０８のレベル変化の時間との差は、従来
よりも短く、△ｔ１になる。
時間とノード１０８のレベル変化の時間との差は、従来
よりも短く、△ｔ１になる。
【００６５】すなわち、信号伝送回路１００を通過する
ことにより、相補信号間のずれが補正され小さくなる。
この結果、内部回路において、最適な動作が保証され
る。
ことにより、相補信号間のずれが補正され小さくなる。
この結果、内部回路において、最適な動作が保証され
る。
【００６６】［第２の実施の形態］図４を参照して、第
２の実施の形態による信号伝送回路２００は、プロセス
条件の異なるインバータ３０，４０と５０，６０との間
に、インバータ５０，６０と実質的に同じプロセス条件
で形成されるＮＭＯＳトランジスタ２０９，２１０を配
置する。具体的には、インバータ５０，６０、およびＮ
ＭＯＳトランジスタ２０９，２１０には、１．８Ｖ用の
トランジスタを使用する。
２の実施の形態による信号伝送回路２００は、プロセス
条件の異なるインバータ３０，４０と５０，６０との間
に、インバータ５０，６０と実質的に同じプロセス条件
で形成されるＮＭＯＳトランジスタ２０９，２１０を配
置する。具体的には、インバータ５０，６０、およびＮ
ＭＯＳトランジスタ２０９，２１０には、１．８Ｖ用の
トランジスタを使用する。
【００６７】ＮＭＯＳトランジスタ２０９は、接地電圧
とノード１０７との間に接続され、ゲートにノード１０
８の信号を受ける。ＮＭＯＳトランジスタ２１０は、接
地電圧とノード１０８との間に接続され、ゲートにノー
ド１０７の信号を受ける。
とノード１０７との間に接続され、ゲートにノード１０
８の信号を受ける。ＮＭＯＳトランジスタ２１０は、接
地電圧とノード１０８との間に接続され、ゲートにノー
ド１０７の信号を受ける。
【００６８】信号線Ｌ２の電圧レベルが上昇すると、ト
ランジスタ２０９により信号線Ｌ１の電圧レベルがＬレ
ベルにプルダウンされる。信号線Ｌ１の電圧レベルが上
昇すると、トランジスタ２１０により信号線Ｌ２の電圧
レベルがＬレベルにプルダウンされる。
ランジスタ２０９により信号線Ｌ１の電圧レベルがＬレ
ベルにプルダウンされる。信号線Ｌ１の電圧レベルが上
昇すると、トランジスタ２１０により信号線Ｌ２の電圧
レベルがＬレベルにプルダウンされる。
【００６９】したがって、インバータ３０，４０におけ
るＮＭＯＳトランジスタの駆動能力が低い場合であって
も、トランジスタ１０４，１０６のゲート幅を広げるこ
となく、ＮＭＯＳトランジスタの駆動能力を補うことが
できる。これにより、レイアウト面積、寄生容量を小さ
くすることができる。
るＮＭＯＳトランジスタの駆動能力が低い場合であって
も、トランジスタ１０４，１０６のゲート幅を広げるこ
となく、ＮＭＯＳトランジスタの駆動能力を補うことが
できる。これにより、レイアウト面積、寄生容量を小さ
くすることができる。
【００７０】さらに、第２の実施の形態による構成を用
いた場合、相補信号間のずれを補正することができる。
相補信号間のずれの補正について、図５を用いて説明す
る。
いた場合、相補信号間のずれを補正することができる。
相補信号間のずれの補正について、図５を用いて説明す
る。
【００７１】図５は、ノード１０１およびノード１０２
に信号が印加されると、ノード１０７およびノード１０
８の信号波形がどのように変化するかを示している。
に信号が印加されると、ノード１０７およびノード１０
８の信号波形がどのように変化するかを示している。
【００７２】時刻ｔＡにおいて、ノード１０２がＨレベ
ルからＬレベルに立下がり、時刻ｔＤ（△ｔ０＝ｔＤ−
ｔＡ）において、ノード１０１がＬレベルからＨレベル
に立上がるものとする。すなわち、相補信号間のずれを
△ｔ０とする。
ルからＬレベルに立下がり、時刻ｔＤ（△ｔ０＝ｔＤ−
ｔＡ）において、ノード１０１がＬレベルからＨレベル
に立上がるものとする。すなわち、相補信号間のずれを
△ｔ０とする。
【００７３】図８に示す従来の信号伝送回路は、トラン
ジスタ２０９，２１０を含まない。したがって、入力さ
れる相補信号間のずれが△ｔ０であれば、相補信号間の
ずれ△ｔ０はそのまま保持される。したがって、内部回
路に供給される相補信号間のずれは△ｔ０である。
ジスタ２０９，２１０を含まない。したがって、入力さ
れる相補信号間のずれが△ｔ０であれば、相補信号間の
ずれ△ｔ０はそのまま保持される。したがって、内部回
路に供給される相補信号間のずれは△ｔ０である。
【００７４】一方、第２の実施の形態による信号伝送回
路２００によれば、時刻ｔＡより遅れて時刻ｔＢ（ｔＢ
＞ｔＡ）でノード１０８がＬレベルからＨレベルに変化
するが、ノード１０８がＨレベルに立上がるとトランジ
スタ２０９がオンする。この結果、時刻ｔＤより早い時
刻ｔＣ（ｔＣ＝ｔＢ＋△ｔ２）で、ノード１０７がＨレ
ベルからＬレベルに変化することになる。
路２００によれば、時刻ｔＡより遅れて時刻ｔＢ（ｔＢ
＞ｔＡ）でノード１０８がＬレベルからＨレベルに変化
するが、ノード１０８がＨレベルに立上がるとトランジ
スタ２０９がオンする。この結果、時刻ｔＤより早い時
刻ｔＣ（ｔＣ＝ｔＢ＋△ｔ２）で、ノード１０７がＨレ
ベルからＬレベルに変化することになる。
【００７５】したがって、ノード１０７のレベル変化の
時間とノード１０８のレベル変化の時間との差は、従来
よりも短く、△ｔ２になる。
時間とノード１０８のレベル変化の時間との差は、従来
よりも短く、△ｔ２になる。
【００７６】すなわち、信号伝送回路２００を通過する
ことにより、相補信号間のずれが補正され小さくなる。
この結果、内部回路において、最適な動作が保証され
る。
ことにより、相補信号間のずれが補正され小さくなる。
この結果、内部回路において、最適な動作が保証され
る。
【００７７】［第３の実施の形態］第３の実施の形態に
よる半導体集積回路の主要部の構成について説明する。
第３の実施の形態では、第１，第２の実施の形態の構成
を組合わせ、２種類のゲート間にＰＭＯＳクロスカップ
ルとＮＭＯＳクロスカップルとを配置する。
よる半導体集積回路の主要部の構成について説明する。
第３の実施の形態では、第１，第２の実施の形態の構成
を組合わせ、２種類のゲート間にＰＭＯＳクロスカップ
ルとＮＭＯＳクロスカップルとを配置する。
【００７８】図６を参照して、第３の実施の形態による
信号伝送回路３００は、プロセス条件の異なるインバー
タ３０，４０と５０，６０との間に、インバータ５０，
６０と実質的に同じプロセス条件で形成されるＰＭＯＳ
トランジスタ１０９，１１０およびＮＭＯＳトランジス
タ２０９，２１０を配置する。
信号伝送回路３００は、プロセス条件の異なるインバー
タ３０，４０と５０，６０との間に、インバータ５０，
６０と実質的に同じプロセス条件で形成されるＰＭＯＳ
トランジスタ１０９，１１０およびＮＭＯＳトランジス
タ２０９，２１０を配置する。
【００７９】ＰＭＯＳトランジスタ１０９は、１．８Ｖ
の電源電圧とノード１０７との間に接続され、ゲートに
ノード１０８の信号を受ける。ＰＭＯＳトランジスタ１
１０は、１．８Ｖの電源電圧とノード１０８との間に接
続され、ゲートにノード１０７の信号を受ける。
の電源電圧とノード１０７との間に接続され、ゲートに
ノード１０８の信号を受ける。ＰＭＯＳトランジスタ１
１０は、１．８Ｖの電源電圧とノード１０８との間に接
続され、ゲートにノード１０７の信号を受ける。
【００８０】さらに、ＮＭＯＳトランジスタ２０９は、
接地電圧とノード１０７との間に接続され、ゲートにノ
ード１０８の信号を受ける。ＮＭＯＳトランジスタ２０
９は、接地電圧とノード１０８との間に接続され、ゲー
トにノード１０７の信号を受ける。
接地電圧とノード１０７との間に接続され、ゲートにノ
ード１０８の信号を受ける。ＮＭＯＳトランジスタ２０
９は、接地電圧とノード１０８との間に接続され、ゲー
トにノード１０７の信号を受ける。
【００８１】信号線Ｌ２の電圧レベルが降下すると、ト
ランジスタ１０９により信号線Ｌ１の電圧レベルがＨレ
ベルにプルアップされる。信号線Ｌ１の電圧レベルが降
下すると、トランジスタ１１０により信号線Ｌ２の電圧
レベルがＨレベルにプルアップされる。
ランジスタ１０９により信号線Ｌ１の電圧レベルがＨレ
ベルにプルアップされる。信号線Ｌ１の電圧レベルが降
下すると、トランジスタ１１０により信号線Ｌ２の電圧
レベルがＨレベルにプルアップされる。
【００８２】信号線Ｌ２の電圧レベルが上昇すると、ト
ランジスタ２０９により信号線Ｌ１の電圧レベルがＬレ
ベルにプルダウンされる。信号線Ｌ１の電圧レベルが上
昇すると、トランジスタ２１０により信号線Ｌ２の電圧
レベルがＬレベルにプルダウンされる。
ランジスタ２０９により信号線Ｌ１の電圧レベルがＬレ
ベルにプルダウンされる。信号線Ｌ１の電圧レベルが上
昇すると、トランジスタ２１０により信号線Ｌ２の電圧
レベルがＬレベルにプルダウンされる。
【００８３】インバータ３０，４０におけるトランジス
タの駆動能力が低い場合であっても、トランジスタ１０
９，１１０により、信号線Ｌ１，Ｌ２の電圧レベルを高
速に駆動することができる。同じく、トランジスタ２０
９，２１０により、信号線Ｌ１，Ｌ２の電圧レベルを高
速に駆動することができる。
タの駆動能力が低い場合であっても、トランジスタ１０
９，１１０により、信号線Ｌ１，Ｌ２の電圧レベルを高
速に駆動することができる。同じく、トランジスタ２０
９，２１０により、信号線Ｌ１，Ｌ２の電圧レベルを高
速に駆動することができる。
【００８４】したがって、インバータ３０，４０におけ
るトランジスタの駆動能力が低い場合であっても、当該
トランジスタのゲート幅を広げることなく、駆動能力を
補うことができる。
るトランジスタの駆動能力が低い場合であっても、当該
トランジスタのゲート幅を広げることなく、駆動能力を
補うことができる。
【００８５】この結果、インバータ３０，４０を構成す
るトランジスタのサイズを小さくすることができる。し
たがって、レイアウト面積および寄生容量が小さくな
る。
るトランジスタのサイズを小さくすることができる。し
たがって、レイアウト面積および寄生容量が小さくな
る。
【００８６】また、第３の実施の形態による信号伝送回
路３００によれば、相補信号間のタイミングのずれを補
正することが可能になる。具体的には、図３，図５を用
いて説明した第１および第２の実施の形態による効果を
奏することができる。
路３００によれば、相補信号間のタイミングのずれを補
正することが可能になる。具体的には、図３，図５を用
いて説明した第１および第２の実施の形態による効果を
奏することができる。
【００８７】［第４の実施の形態］第４の実施の形態に
よる半導体集積回路の主要部の構成について説明する。
第４の実施の形態では、相補でない単一の入力信号にも
対応可能な、入力信号の電圧振幅を高速に変換する入力
回路の構成を説明する。
よる半導体集積回路の主要部の構成について説明する。
第４の実施の形態では、相補でない単一の入力信号にも
対応可能な、入力信号の電圧振幅を高速に変換する入力
回路の構成を説明する。
【００８８】図７を参照して、第４の実施の形態による
入力回路６１０は、図２に示される入力回路６００に代
えて用いることが可能である。入力回路６１０は、レベ
ル変換機能を有し、高電圧ＶＤＤＨ（たとえば３．３
Ｖ）振幅の入力信号ＩＮを、低電圧ＶＤＤＬ（たとえば
１．８Ｖ）振幅に変換して、低電圧ＶＤＤＬ（１．８
Ｖ）電源で動作する内部回路７００に供給する。
入力回路６１０は、図２に示される入力回路６００に代
えて用いることが可能である。入力回路６１０は、レベ
ル変換機能を有し、高電圧ＶＤＤＨ（たとえば３．３
Ｖ）振幅の入力信号ＩＮを、低電圧ＶＤＤＬ（たとえば
１．８Ｖ）振幅に変換して、低電圧ＶＤＤＬ（１．８
Ｖ）電源で動作する内部回路７００に供給する。
【００８９】入力回路６１０は、高電圧ＶＤＤＨ振幅の
入力信号ＩＮを伝達する信号線６１５と、インバータ６
２０，６３０，６４０，６５０と、ＰＭＯＳトランジス
タ６６０，６７０と、低電圧ＶＤＤＬ振幅に変換された
入力信号を伝達する信号線６８０とを含む。
入力信号ＩＮを伝達する信号線６１５と、インバータ６
２０，６３０，６４０，６５０と、ＰＭＯＳトランジス
タ６６０，６７０と、低電圧ＶＤＤＬ振幅に変換された
入力信号を伝達する信号線６８０とを含む。
【００９０】インバータ６２０は、接地電圧（ＧＮＤ）
および高電圧ＶＤＤＨで駆動される。インバータ６２０
は、各々のゲートが信号線６１５と接続されるＰＭＯＳ
トランジスタ６２２とＮＭＯＳトランジスタ６２４とを
含む。トランジスタ６２２は、高電圧ＶＤＤＨとノード
６２５との間に接続され、トランジスタ６２４は、接地
電圧とノード６２５との間に接続される。トランジスタ
６２２および６２４には、高電圧対応（３．３Ｖ用）の
トランジスタを使用する。
および高電圧ＶＤＤＨで駆動される。インバータ６２０
は、各々のゲートが信号線６１５と接続されるＰＭＯＳ
トランジスタ６２２とＮＭＯＳトランジスタ６２４とを
含む。トランジスタ６２２は、高電圧ＶＤＤＨとノード
６２５との間に接続され、トランジスタ６２４は、接地
電圧とノード６２５との間に接続される。トランジスタ
６２２および６２４には、高電圧対応（３．３Ｖ用）の
トランジスタを使用する。
【００９１】インバータ６３０は、接地電圧および低電
圧ＶＤＤＬで駆動される。インバータ６３０は、各々の
ゲートがノード６２５と接続されるＰＭＯＳトランジス
タ６３２とＮＭＯＳトランジスタ６３４とを含む。トラ
ンジスタ６３２は、低電圧ＶＤＤＬとノード６３５との
間に接続され、トランジスタ６３４は、接地電圧とノー
ド６３５との間に接続される。トランジスタ６３２およ
び６３４には、高電圧対応（３．３Ｖ用）のトランジス
タを使用する。
圧ＶＤＤＬで駆動される。インバータ６３０は、各々の
ゲートがノード６２５と接続されるＰＭＯＳトランジス
タ６３２とＮＭＯＳトランジスタ６３４とを含む。トラ
ンジスタ６３２は、低電圧ＶＤＤＬとノード６３５との
間に接続され、トランジスタ６３４は、接地電圧とノー
ド６３５との間に接続される。トランジスタ６３２およ
び６３４には、高電圧対応（３．３Ｖ用）のトランジス
タを使用する。
【００９２】インバータ６４０は、接地電圧および低電
圧ＶＤＤＬで駆動される。インバータ６４０は、各々の
ゲートが信号線６１５と接続されるＰＭＯＳトランジス
タ６４２とＮＭＯＳトランジスタ６４４とを含む。トラ
ンジスタ６４２は、低電圧ＶＤＤＬとノード６４５との
間に接続され、トランジスタ６４４は、接地電圧とノー
ド６４５との間に接続される。トランジスタ６４２およ
び６４４には、高電圧対応（３．３Ｖ用）のトランジス
タを使用する。
圧ＶＤＤＬで駆動される。インバータ６４０は、各々の
ゲートが信号線６１５と接続されるＰＭＯＳトランジス
タ６４２とＮＭＯＳトランジスタ６４４とを含む。トラ
ンジスタ６４２は、低電圧ＶＤＤＬとノード６４５との
間に接続され、トランジスタ６４４は、接地電圧とノー
ド６４５との間に接続される。トランジスタ６４２およ
び６４４には、高電圧対応（３．３Ｖ用）のトランジス
タを使用する。
【００９３】インバータ６５０は、接地電圧および低電
圧ＶＤＤＬで駆動される。インバータ６５０は、各々の
ゲートがノード６４５と接続されるＰＭＯＳトランジス
タ６５２とＮＭＯＳトランジスタ６５４とを含む。トラ
ンジスタ６５２は、低電圧ＶＤＤＬと信号線６８０との
間に接続され、トランジスタ６５４は、接地電圧と信号
線６８０との間に接続される。トランジスタ６３２およ
び６３４には、低電圧対応（１．８Ｖ用）のトランジス
タを使用する。
圧ＶＤＤＬで駆動される。インバータ６５０は、各々の
ゲートがノード６４５と接続されるＰＭＯＳトランジス
タ６５２とＮＭＯＳトランジスタ６５４とを含む。トラ
ンジスタ６５２は、低電圧ＶＤＤＬと信号線６８０との
間に接続され、トランジスタ６５４は、接地電圧と信号
線６８０との間に接続される。トランジスタ６３２およ
び６３４には、低電圧対応（１．８Ｖ用）のトランジス
タを使用する。
【００９４】ＰＭＯＳトランジスタ６６０は、ノード６
３５と接続されたゲートを有するとともに、低電圧ＶＤ
ＤＬとノード６４５との間に接続される。ＰＭＯＳトラ
ンジスタ６７０は、ノード６４５と接続されたゲートを
有するとともに、低電圧ＶＤＤＬとノード６３５との間
に接続される。トランジスタ６６０および６７０には、
低電圧対応（１．８Ｖ用）のトランジスタを使用する。
３５と接続されたゲートを有するとともに、低電圧ＶＤ
ＤＬとノード６４５との間に接続される。ＰＭＯＳトラ
ンジスタ６７０は、ノード６４５と接続されたゲートを
有するとともに、低電圧ＶＤＤＬとノード６３５との間
に接続される。トランジスタ６６０および６７０には、
低電圧対応（１．８Ｖ用）のトランジスタを使用する。
【００９５】インバータ６２０は、入力信号ＩＮを反転
して、高電圧ＶＤＤＨ振幅でノード６２５に出力する。
これに対して、インバータ６３０、６４０および６５０
は、低電圧ＶＤＤＬ振幅の信号を出力する。
して、高電圧ＶＤＤＨ振幅でノード６２５に出力する。
これに対して、インバータ６３０、６４０および６５０
は、低電圧ＶＤＤＬ振幅の信号を出力する。
【００９６】それぞれのインバータのプロセス条件およ
び動作条件を考慮すると、高電圧対応（３．３Ｖ用）の
トランジスタで構成され、かつ低電圧ＶＤＤＬで駆動さ
れるインバータ６３０および６４０において、ＰＭＯＳ
トランジスタのオンに応答してＨレベル（低電圧ＶＤＤ
Ｌ）信号を出力する際の動作速度が低下する。
び動作条件を考慮すると、高電圧対応（３．３Ｖ用）の
トランジスタで構成され、かつ低電圧ＶＤＤＬで駆動さ
れるインバータ６３０および６４０において、ＰＭＯＳ
トランジスタのオンに応答してＨレベル（低電圧ＶＤＤ
Ｌ）信号を出力する際の動作速度が低下する。
【００９７】一方、インバータ６３０および６４０にお
いても、ＮＭＯＳトランジスタのオンに応答してＬレベ
ル（接地電圧）信号を出力する際の動作速度は確保され
る。信号線６１５およびノード６２５には、高電圧ＶＤ
ＤＨ振幅の信号が伝達されているからである。
いても、ＮＭＯＳトランジスタのオンに応答してＬレベ
ル（接地電圧）信号を出力する際の動作速度は確保され
る。信号線６１５およびノード６２５には、高電圧ＶＤ
ＤＨ振幅の信号が伝達されているからである。
【００９８】入力回路６１０におけるレベル変換動作
は、基本的には、入力信号ＩＮの入力段として動作する
インバータ６４０と、インバータ６４０の出力に応じて
信号線６８０の電位を駆動するインバータ６５０によっ
て実行される。したがって、入力信号ＩＮがＬレベル
（接地電圧）である場合において、インバータ６４０の
動作速度が低下する点を補う必要がある。
は、基本的には、入力信号ＩＮの入力段として動作する
インバータ６４０と、インバータ６４０の出力に応じて
信号線６８０の電位を駆動するインバータ６５０によっ
て実行される。したがって、入力信号ＩＮがＬレベル
（接地電圧）である場合において、インバータ６４０の
動作速度が低下する点を補う必要がある。
【００９９】インバータ６３０は、インバータ６２０に
よって反転された入力信号（高電圧ＶＤＤＨ振幅）を、
さらに反転して、低電圧ＶＤＤＬ振幅の信号をノード６
３５に出力する。したがって、入力信号ＩＮがＬレベル
（接地電圧）である場合には、動作速度が低下すること
なく、ノード６３５はＬレベル（接地電圧）に設定され
る。
よって反転された入力信号（高電圧ＶＤＤＨ振幅）を、
さらに反転して、低電圧ＶＤＤＬ振幅の信号をノード６
３５に出力する。したがって、入力信号ＩＮがＬレベル
（接地電圧）である場合には、動作速度が低下すること
なく、ノード６３５はＬレベル（接地電圧）に設定され
る。
【０１００】ノード６３５が接地電圧になると、ＰＭＯ
Ｓトランジスタ６６０は、ターンオンして、低電圧ＶＤ
ＤＬとノード６４５との間を接続する。したがって、イ
ンバータ６４０の動作速度低下を補って、ノード６４５
を速やかに低電圧ＶＤＤＬに立ち上げることができる。
すなわち、インバータ６３０およびＰＭＯＳトランジス
タ６６０は、インバータ６４０がノード６４５をＨレベ
ル（低電圧ＶＤＤＬ）に設定する場合において、反転さ
れた入力信号に応答して、ノード６４５と低電圧ＶＤＤ
Ｌとを接続するためのレベル変換補助部として動作す
る。
Ｓトランジスタ６６０は、ターンオンして、低電圧ＶＤ
ＤＬとノード６４５との間を接続する。したがって、イ
ンバータ６４０の動作速度低下を補って、ノード６４５
を速やかに低電圧ＶＤＤＬに立ち上げることができる。
すなわち、インバータ６３０およびＰＭＯＳトランジス
タ６６０は、インバータ６４０がノード６４５をＨレベ
ル（低電圧ＶＤＤＬ）に設定する場合において、反転さ
れた入力信号に応答して、ノード６４５と低電圧ＶＤＤ
Ｌとを接続するためのレベル変換補助部として動作す
る。
【０１０１】このような構成とすることによって、イン
バータ６４０を構成する３．３Ｖ用トランジスタ（特に
ＰＭＯＳトランジスタ）の駆動能力を補うことができ
る。したがって、これらのトランジスタのゲート幅を小
さくすることができ、レイアウト面積や寄生容量を抑制
できる。
バータ６４０を構成する３．３Ｖ用トランジスタ（特に
ＰＭＯＳトランジスタ）の駆動能力を補うことができ
る。したがって、これらのトランジスタのゲート幅を小
さくすることができ、レイアウト面積や寄生容量を抑制
できる。
【０１０２】このように、入力信号およびその反転信号
を用いて、入力段のインバータの出力ノードの電位を駆
動することによって、入力信号の電圧レベル変換を高速
に行なうことができる。
を用いて、入力段のインバータの出力ノードの電位を駆
動することによって、入力信号の電圧レベル変換を高速
に行なうことができる。
【０１０３】一方、入力信号ＩＮがＨレベル（高電圧Ｖ
ＤＤＬ）である場合、すなわちインバータ６４０がノー
ド６４５をＬレベル（接地電圧）に設定する場合には、
ＰＭＯＳトランジスタ６３２がオンするので、インバー
タ６３０の動作速度が低下する。一方、インバータ６４
０内ではＮＭＯＳトランジスタ６４４が高速にオンする
ので、動作速度は低下しない。この結果、ＰＭＯＳトラ
ンジスタ６６０のターンオフが遅れると、リーク電流が
発生するおそれが生じる。
ＤＤＬ）である場合、すなわちインバータ６４０がノー
ド６４５をＬレベル（接地電圧）に設定する場合には、
ＰＭＯＳトランジスタ６３２がオンするので、インバー
タ６３０の動作速度が低下する。一方、インバータ６４
０内ではＮＭＯＳトランジスタ６４４が高速にオンする
ので、動作速度は低下しない。この結果、ＰＭＯＳトラ
ンジスタ６６０のターンオフが遅れると、リーク電流が
発生するおそれが生じる。
【０１０４】ＰＭＯＳトランジスタ６７０は、インバー
タ６４０がノード６４５をＬレベル（接地電圧）に設定
する場合にターンオンして、ノード６３５すなわちＰＭ
ＯＳトランジスタ６６０のゲートを、低電圧ＶＤＤＬと
接続する。これに応答して、ＰＭＯＳトランジスタ６６
０は、ターンオフされる。
タ６４０がノード６４５をＬレベル（接地電圧）に設定
する場合にターンオンして、ノード６３５すなわちＰＭ
ＯＳトランジスタ６６０のゲートを、低電圧ＶＤＤＬと
接続する。これに応答して、ＰＭＯＳトランジスタ６６
０は、ターンオフされる。
【０１０５】したがって、インバータ６４０の動作速度
が低下しないケースである、入力信号ＩＮがＨレベル
（高電圧ＶＤＤＬ）である場合において、ノード６４５
におけるＨレベル（低電圧ＶＤＤＬ）への立ち上げを高
速化するためのＰＭＯＳトランジスタ６６０を速やかに
オフさせて、リーク電流の発生を防止できる。
が低下しないケースである、入力信号ＩＮがＨレベル
（高電圧ＶＤＤＬ）である場合において、ノード６４５
におけるＨレベル（低電圧ＶＤＤＬ）への立ち上げを高
速化するためのＰＭＯＳトランジスタ６６０を速やかに
オフさせて、リーク電流の発生を防止できる。
【０１０６】以上説明したように、第４の実施の形態に
従う入力回路によれば、内部でリーク電流を生じさせる
ことなく、高電圧振幅の入力信号を低電圧振幅に高速に
変換することができる。さらに、入力信号は、相補信号
である必要はなく、単一の入力信号に対してもレベル変
換を高速に実行できる。
従う入力回路によれば、内部でリーク電流を生じさせる
ことなく、高電圧振幅の入力信号を低電圧振幅に高速に
変換することができる。さらに、入力信号は、相補信号
である必要はなく、単一の入力信号に対してもレベル変
換を高速に実行できる。
【０１０７】あるいは、相補信号を入力信号に用いる場
合には、信号線６１５およびノード６２５に相補信号の
それぞれを入力すれば、インバータ６２０の配置を省略
できる。この場合には、相補信号のそれぞれ対応させて
入力回路６１０を配置し、入力回路６１０のそれぞれに
おいて、信号線６１５およびノード６２５と、相補信号
との対応関係を反対に設定すればよい。
合には、信号線６１５およびノード６２５に相補信号の
それぞれを入力すれば、インバータ６２０の配置を省略
できる。この場合には、相補信号のそれぞれ対応させて
入力回路６１０を配置し、入力回路６１０のそれぞれに
おいて、信号線６１５およびノード６２５と、相補信号
との対応関係を反対に設定すればよい。
【０１０８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１０９】
【発明の効果】以上のように、本発明に係る半導体集積
回路によれば、互いに相補な信号を伝送する信号線Ｌ
１，Ｌ２に対し、クロスカップルされるＭＯＳトランジ
スタを配置する。これにより、信号線Ｌ１，Ｌ２の電位
を高速に駆動することができる。
回路によれば、互いに相補な信号を伝送する信号線Ｌ
１，Ｌ２に対し、クロスカップルされるＭＯＳトランジ
スタを配置する。これにより、信号線Ｌ１，Ｌ２の電位
を高速に駆動することができる。
【０１１０】また、相補信号間にタイミングのずれが生
じている場合であっても、クロスカップルされるＭＯＳ
トランジスタにより一方の信号線の電位変化に応答して
他方の信号線の電位を変化させることができるため、相
補信号間のタイミングのずれを補正することができる。
じている場合であっても、クロスカップルされるＭＯＳ
トランジスタにより一方の信号線の電位変化に応答して
他方の信号線の電位を変化させることができるため、相
補信号間のタイミングのずれを補正することができる。
【０１１１】さらに、信号線Ｌ１，Ｌ２の前段に接続さ
れる前段ゲートと、信号線Ｌ１，Ｌ２の後段に接続され
る後段ゲートおよびクロスカップルされるＭＯＳトラン
ジスタとで、互いにプロセス条件の違うものを使用す
る。
れる前段ゲートと、信号線Ｌ１，Ｌ２の後段に接続され
る後段ゲートおよびクロスカップルされるＭＯＳトラン
ジスタとで、互いにプロセス条件の違うものを使用す
る。
【０１１２】たとえば、前段ゲートに関してはゲート酸
化膜の厚いトランジスタを使用し、後段ゲートおよびク
ロスカップルされるＭＯＳトランジスタに関してはゲー
ト酸化膜の薄いトランジスタを使用する。または、前段
ゲートには、後段ゲートおよびクロスカップルされるＭ
ＯＳトランジスタより耐圧の高いトランジスタを用い
る。前段ゲートの駆動能力が低くても、クロスカップル
されるＭＯＳトランジスタにより駆動能力を補うことが
できる。したがって、前段ゲートを構成するトランジス
タのゲート幅を薄くすることができ、レイアウト面積お
よび寄生容量を小さくすることができる。また、レイア
ウト面積を広げることなく、電圧レベルを落としながら
確実に信号を伝送することができる。
化膜の厚いトランジスタを使用し、後段ゲートおよびク
ロスカップルされるＭＯＳトランジスタに関してはゲー
ト酸化膜の薄いトランジスタを使用する。または、前段
ゲートには、後段ゲートおよびクロスカップルされるＭ
ＯＳトランジスタより耐圧の高いトランジスタを用い
る。前段ゲートの駆動能力が低くても、クロスカップル
されるＭＯＳトランジスタにより駆動能力を補うことが
できる。したがって、前段ゲートを構成するトランジス
タのゲート幅を薄くすることができ、レイアウト面積お
よび寄生容量を小さくすることができる。また、レイア
ウト面積を広げることなく、電圧レベルを落としながら
確実に信号を伝送することができる。
【０１１３】さらに、クロスカップルされるトランジス
タとして、ＰＭＯＳまたはＮＭＯＳ、もしくはＰＭＯＳ
およびＮＭＯＳトランジスタを使用することができる。
この結果、ＭＯＳトランジスタの特性を活かして、相補
信号を伝送する２つの信号線の電位を駆動することがで
きる。
タとして、ＰＭＯＳまたはＮＭＯＳ、もしくはＰＭＯＳ
およびＮＭＯＳトランジスタを使用することができる。
この結果、ＭＯＳトランジスタの特性を活かして、相補
信号を伝送する２つの信号線の電位を駆動することがで
きる。
【０１１４】本発明の他の構成に係る半導体集積回路に
よれば、入力段のインバータの動作速度が低下するよう
な電圧レベルの入力信号ＩＮが入力された場合にも、反
転された入力信号に応答して、ＭＯＳトランジスタによ
って、入力段のインバータの出力ノードの電位を駆動で
きる。これにより、入力信号を高速にレベル変換でき
る。また、入力段を構成するＭＯＳトランジスタの駆動
能力を補うことができるので、ＭＯＳトランジスタのゲ
ート幅を小さくすることができ、レイアウト面積や寄生
容量を抑制できる。また、入力信号が相補信号でない場
合にも適用できる。
よれば、入力段のインバータの動作速度が低下するよう
な電圧レベルの入力信号ＩＮが入力された場合にも、反
転された入力信号に応答して、ＭＯＳトランジスタによ
って、入力段のインバータの出力ノードの電位を駆動で
きる。これにより、入力信号を高速にレベル変換でき
る。また、入力段を構成するＭＯＳトランジスタの駆動
能力を補うことができるので、ＭＯＳトランジスタのゲ
ート幅を小さくすることができ、レイアウト面積や寄生
容量を抑制できる。また、入力信号が相補信号でない場
合にも適用できる。
【０１１５】さらに、入力段のインバータの動作速度が
低下しないような電圧レベルの入力信号ＩＮが入力され
た場合には、入力段のインバータの出力ノードの電位を
駆動するためのＭＯＳトランジスタを速やかにターンオ
フできる。これにより、リーク電流の発生を防止でき
る。
低下しないような電圧レベルの入力信号ＩＮが入力され
た場合には、入力段のインバータの出力ノードの電位を
駆動するためのＭＯＳトランジスタを速やかにターンオ
フできる。これにより、リーク電流の発生を防止でき
る。
【図１】 本発明の実施の形態による信号伝送回路１０
０の構成を示す図である。
０の構成を示す図である。
【図２】 第１の実施の形態による半導体集積回路１０
００の構成の概要を示すブロック図である。
００の構成の概要を示すブロック図である。
【図３】 第１の実施の形態による構成に基づく動作を
説明するための図である。
説明するための図である。
【図４】 第２の実施の形態による信号伝送回路２００
の要部の構成を示す図である。
の要部の構成を示す図である。
【図５】 第２の実施の形態による構成に基づく動作を
説明するための図である。
説明するための図である。
【図６】 第３の実施の形態による信号伝送回路３００
の要部の構成を示す図である。
の要部の構成を示す図である。
【図７】 第３の実施の形態による入力回路６１０の構
成を示す図である。
成を示す図である。
【図８】 従来の信号伝送回路９００の構成を示す図で
ある。
ある。
１０，２０ 電圧変換回路、３０，４０，５０，６０，
６２０，６３０，６４０，６５０ インバータ、１０
０，２００，３００ 信号伝送回路、１０３，１０５，
１０９，１１０，１１１，１１３，６２２，６３２，６
４２，６５２，６６０，６７０ ＰＭＯＳトランジス
タ、１０４，１０６，１１２，１１４，２０９，２１
０，６２４，６３４，６４４，６５４ ＮＭＯＳトラン
ジスタ、６００，６１０ 入力回路、７００ 内部回
路、７５０ 出力バッファ、１０００ 半導体集積回
路。
６２０，６３０，６４０，６５０ インバータ、１０
０，２００，３００ 信号伝送回路、１０３，１０５，
１０９，１１０，１１１，１１３，６２２，６３２，６
４２，６５２，６６０，６７０ ＰＭＯＳトランジス
タ、１０４，１０６，１１２，１１４，２０９，２１
０，６２４，６３４，６４４，６５４ ＮＭＯＳトラン
ジスタ、６００，６１０ 入力回路、７００ 内部回
路、７５０ 出力バッファ、１０００ 半導体集積回
路。
Claims (16)
- 【請求項１】 第１信号を伝送する第１信号線と、 前記第１信号と実質的に相補な第２信号を伝送する第２
信号線と、 前記第１信号線と前記第２信号線との間にクロスカップ
ルされる第１および第２ＭＯＳトランジスタと、 前記第１信号線の信号をゲートに受ける第３ＭＯＳトラ
ンジスタを含む第１論理ゲートと、 前記第２信号線の信号をゲートに受ける第４ＭＯＳトラ
ンジスタを含む第２論理ゲートとを備える、半導体集積
回路。 - 【請求項２】 前記第１信号を受ける第１端子と、 前記第２信号を受ける第２端子と、 前記第１端子と前記第１信号線との間に接続される、前
記第１および第２ＭＯＳトランジスタ、ならびに前記第
３および第４ＭＯＳトランジスタと異なるプロセス条件
で形成される第５ＭＯＳトランジスタを含む第３論理ゲ
ートと、 前記第２端子と前記第２信号線との間に接続される、前
記第１および第２ＭＯＳトランジスタ、ならびに前記第
３および第４ＭＯＳトランジスタと異なるプロセス条件
で形成される第６ＭＯＳトランジスタを含む第４論理ゲ
ートとをさらに備える、請求項１に記載の半導体集積回
路。 - 【請求項３】 前記第１および第２ＭＯＳトランジスタ
は、 前記第５および第６ＭＯＳトランジスタとゲート酸化膜
の厚さが異なる、請求項２に記載の半導体集積回路。 - 【請求項４】 前記第１および第２ＭＯＳトランジスタ
は、 前記第５および第６ＭＯＳトランジスタと耐圧が異な
る、請求項２に記載の半導体集積回路。 - 【請求項５】 前記第１および第２ＭＯＳトランジスタ
は、 ＰＭＯＳトランジスタであり、 前記第１ＭＯＳトランジスタは、 電源電圧線と前記第１信号線との間に接続され、ゲート
が前記第２信号線と接続され、 前記第２ＭＯＳトランジスタは、 前記電源電圧線と前記第２信号線との間に接続され、ゲ
ートが前記第１信号線と接続される、請求項２に記載の
半導体集積回路。 - 【請求項６】 前記第１および第２ＭＯＳトランジスタ
は、 ＮＭＯＳトランジスタであり、 前記第１ＭＯＳトランジスタは、 接地電圧線と前記第１信号線との間に接続され、ゲート
が前記第２信号線と接続され、 前記第２ＭＯＳトランジスタは、 前記接地電圧線と前記第２信号線との間に接続され、ゲ
ートが前記第１信号線と接続される、請求項２に記載の
半導体集積回路。 - 【請求項７】 前記第１論理ゲートは、 前記第３ＭＯＳトランジスタとともに第１ＣＭＯＳイン
バータを構成する、前記第３ＭＯＳトランジスタとは逆
導電型の第７ＭＯＳトランジスタを含み、 前記第２論理ゲートは、 前記第４ＭＯＳトランジスタとともに第２ＣＭＯＳイン
バータを構成する、前記第４ＭＯＳトランジスタとは逆
導電型の第８ＭＯＳトランジスタを含み、 前記第３論理ゲートは、 前記第５ＭＯＳトランジスタとともに第３ＣＭＯＳイン
バータを構成する、前記第５ＭＯＳトランジスタとは逆
導電型の第９ＭＯＳトランジスタを含み、 前記第４論理ゲートは、 前記第６ＭＯＳトランジスタとともに第４ＣＭＯＳイン
バータを構成する、前記第６ＭＯＳトランジスタとは逆
導電型の第１０ＭＯＳトランジスタを含む、請求項２に
記載の半導体集積回路。 - 【請求項８】 第１電圧および第２電圧の一方に設定さ
れる入力信号を伝達するための第１の信号線と、 前記第２電圧および第３電圧の一方に設定される、レベ
ル変換された入力信号を伝達するための第２の信号線
と、 前記第２および第３電圧で駆動され、前記入力信号に応
答して、前記第２および第３電圧の一方と第１ノードと
を接続するための第１論理ゲートと、 反転された前記入力信号に応答して動作し、前記第１論
理ゲートによって前記第１ノードと前記第３電圧とが接
続される場合に活性化されて、前記第３電圧と前記第１
ノードとを接続するためのレベル変換補助部と、 前記第２および第３電圧で駆動され、前記第１ノードの
電圧に応じて、前記第２および第３電圧の一方と前記第
２の信号線とを接続するための第２論理ゲートとを備え
る、半導体集積回路。 - 【請求項９】 前記第１論理ゲートによって前記第１ノ
ードと前記第２電圧とが接続される場合に、前記レベル
変換補助部を非活性化して、前記第３電圧と前記第１ノ
ードとを切離すためのリーク電流防止部をさらに備え
る、請求項８に記載の半導体集積回路。 - 【請求項１０】 前記第１および第２電圧で駆動され、
前記入力信号を反転するための第３論理ゲートをさらに
備える、請求項８に記載の半導体集積回路。 - 【請求項１１】 前記第１論理ゲートは、前記入力信号
をゲートに受ける第１ＭＯＳトランジスタを含み、 前記第２論理ゲートは、前記第１ノードと接続されたゲ
ートを有する第２ＭＯＳトランジスタを含み、 前記レベル変換補助部は、 前記反転された入力信号に応じて、前記第３および第２
電圧の一方と第２ノードとを接続するための第３論理ゲ
ートと、 前記第２ノードと接続されたゲートを有し、前記第３電
圧と前記第１ノードとの間に接続された第３ＭＯＳトラ
ンジスタとを含み、 前記第３論理ゲートは、前記反転された入力信号をゲー
トに受ける第４ＭＯＳトランジスタを有し、 前記第１および第４ＭＯＳトランジスタと、前記第２お
よび第３ＭＯＳトランジスタとは、異なるプロセス条件
で形成される、請求項８に記載の半導体集積回路。 - 【請求項１２】 前記第１および第４ＭＯＳトランジス
タは、 前記第２および第３ＭＯＳトランジスタとゲート酸化膜
の厚さが異なる、請求項１１に記載の半導体集積回路。 - 【請求項１３】 前記第１および第２ＭＯＳトランジス
タは、 前記第２および第３ＭＯＳトランジスタと耐圧が異な
る、請求項１１に記載の半導体集積回路。 - 【請求項１４】 前記第１ノードと接続されたゲートを
有し、前記第３電圧と前記第２ノードとの間に接続され
る前記第５ＭＯＳトランジスタをさらに備え、 前記第３および第５ＭＯＳトランジスタは、相補的にオ
ンおよびオフする、請求項１１に記載の半導体集積回
路。 - 【請求項１５】 前記第５ＭＯＳトランジスタは、前記
第３ＭＯＳトランジスタと同様のプロセス条件で形成さ
れる、請求項１４に記載の半導体集積回路。 - 【請求項１６】 前記第１および第２の論理ゲートは、
インバータである、請求項８に記載の半導体集積回路。
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| JP2001200683A JP4731056B2 (ja) | 2000-08-31 | 2001-07-02 | 半導体集積回路 |
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| JP2000262444 | 2000-08-31 | ||
| JP2000-262444 | 2000-08-31 | ||
| JP2001200683A JP4731056B2 (ja) | 2000-08-31 | 2001-07-02 | 半導体集積回路 |
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|---|---|
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ID=26598901
Family Applications (1)
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|---|---|---|---|
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| WO2007129557A1 (ja) * | 2006-05-10 | 2007-11-15 | Thine Electronics, Inc. | 半導体集積回路 |
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| TWI306251B (en) * | 2004-06-18 | 2009-02-11 | Tian Holdings Llc | System of sampleing interface for pick-up head |
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-
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- 2001-07-02 JP JP2001200683A patent/JP4731056B2/ja not_active Expired - Lifetime
- 2001-08-29 US US09/940,622 patent/US6518790B2/en not_active Expired - Lifetime
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Also Published As
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