JPH05343980A - 高速レベルシフト回路 - Google Patents

Abstract

(57)【要約】 【目的】絶縁ゲート電界効果型トランジスタを用い、か
つ複数の電源系を持つ集積回路において、異なった電源
系の信号をやりとりするレベルシフト回路において、低
消費電流で応答性の高いレベルシフト回路を提供する。 【構成】立ち下がりは速いが、立ち上がりは遅いという
特徴を持った従来の基本のレベルシフト回路と、該レベ
ルシフト回路の立ち上がり時の加速用に並列付加した２
個のＭＯＳＦＥＴと、信号の立ち下がりを捉え、パルス
を発生する信号変化検出パルス発生回路からなり、一方
の出力信号の立ち下がりを検知し、他方の出力信号の立
ち上がりを加速するように一瞬、パルスを発生し、前記
加速用ＭＯＳＦＥＴを動作させる。 【効果】低消費電流でありながら、立ち下がりも立ち上
がりも応答の速く、かつ広い電圧変換範囲の高速レベル
シフト回路が提供できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は絶縁ゲート電界効果型ト
ランジスタ（以下ＭＯＳＦＥＴと略す）を用い、かつ複
数の電源系を持つ集積回路において、異なった電源系の
信号をやりとりするレベルシフト回路を高速に動作させ
る技術に関するものである。

【０００２】

【従来の技術】集積回路においては、例えば液晶を用い
た表示回路を駆動するときには昇圧回路を用いて高い電
圧を作る場合があり、また低消費電流の回路を得る為に
低い電圧の定電圧回路を用いる場合等があって集積回路
内部において異なった電圧で動作している回路が混在し
ていることが多々ある。そしてそれらの回路は互いに信
号が往き来していることが一般的であるが、低い電圧系
の回路の信号で高い電圧系の回路を動かす場合にはそれ
らを結合する回路が必要となる。そしてこの回路をレベ
ルシフト回路と呼ぶ。レベルシフト回路において主な問
題の特性は消費電流と高速応答特性であり、その観点か
らレベルシフト回路は次第に改良されてきた。図７〜図
９は従来のレベルシフト回路の例であり、古い順に並べ
てある。つまり順に改良の歴史でもある。図７は西独国
特許公開２１５４８７７（ＤＥ、Ａ）の回路であり、図
８は日本国特許公開昭５７−７８２２７の回路であり、
図９は日本国特許公告昭５７−５９６９０の回路であ
る。以上の図７〜図９の従来のレベルシフト回路を特に
用いない場合の問題を図６で簡単に説明する。

【０００３】図６において６０１、６０３はＰ型ＭＯＳ
ＦＥＴであり、６０２、６０４はＮ型ＭＯＳＦＥＴであ
る。Ｎ型ＭＯＳＦＥＴ６０２、６０４のソース電極は０
電位である負極に接続されている。Ｐ型ＭＯＳＦＥＴ６
０１のソース電極は電位Ｅ1である第１の正極に接続さ
れている。Ｐ型ＭＯＳＦＥＴ６０３のソース電極は電位
Ｅ2である第２の正極に接続されている。ここでＥ1＜Ｅ
2とする。入力信号６０５はＭＯＳＦＥＴ６０１、６０
２からなる反転回路を駆動して反転入力信号６０６とな
り、ＭＯＳＦＥＴ６０３、６０４からなる反転回路のゲ
ートに入力する。さて以上の回路で出力端子６０７は０
〜Ｅ2の間の電位をとるが、出力端子６０７の電位を０
にする場合にはＭＯＳＦＥＴ６０４をオン（ＯＮ）し
て、ＭＯＳＦＥＴ６０３をオフ（ＯＦＦ）するので反転
入力信号６０６の電位は高い方が良いが、反転入力信号
６０６の電位は０〜Ｅ1の間にしかとれないので反転入
力信号６０６の電位をＥ1とした場合でもＭＯＳＦＥＴ
６０３のスレッショルド電圧をＶTHとすれば Ｅ2−Ｅ1＞ＶTH の関係が成りたつとＭＯＳＦＥＴ６０３はオフしない。
したがって出力端子６０７の電位は必ずしも０電位には
ならないと同時に、ＭＯＳＦＥＴ６０３、６０４を通し
て電位Ｅ2の第２の正極から電位０の負極への貫通電流
が流れつづけてしまう。つまり正常な動作が必ずしも保
障できないとともに低消費電流をも特徴とする相補型Ｍ
ＯＳ集積回路の長所を大きく損なってしまう。

【０００４】レベルシフト回路は以上の様な問題点を除
く為に登場した回路であって図７の回路がＰ型ＭＯＳＦ
ＥＴ及びＮ型ＭＯＳＦＥＴを用いたいわゆる相補型回路
のレベルシフト回路としては最も基本的な回路である。

【０００５】図７においては７０、７２、７４はＰ型Ｍ
ＯＳＦＥＴであり、７１、７３、７５はＮ型ＭＯＳＦＥ
Ｔである。Ｎ型ＭＯＳＦＥＴ７１、７３、７５のソース
電極は０電位である負極に接続されている。Ｐ型ＭＯＳ
ＦＥＴ７０のソース電極は電位Ｅ1である第１の正極に
接続されている。Ｐ型ＭＯＳＦＥＴ７２、７４のソース
電極は電位Ｅ2である第２の正極に接続されている。ま
た端子７６より信号は入力し、信号７７は信号７６を反
転した信号である。ここで信号７６及び信号７７は０〜
Ｅ1の間の電位で動作する。信号７９はレベルシフト回
路としての出力信号であり、信号７８は信号７９の反転
した関係にある信号である。ここで信号７９及び信号７
８は０〜Ｅ2の間の電位で動作する。さて信号７６がＬ
ｏｗ（以下負と略す）の信号である０電位の時、信号７
７はＥ1電位、信号７９は０電位、信号７８はＥ2電位で
あり、ＭＯＳＦＥＴ７０、７２、７５はオンしており、
ＭＯＳＦＥＴ７１、７３、７４はオフしている。ここで
信号７６がＨｉｇｈ（以下正と略す）の信号であるＥ1
電位をとるとＭＯＳＦＥＴ７３はオンして信号７８は０
電位に向う、とともに信号７７はＭＯＳＦＥＴ７０、７
１からなる反転回路を経由するので０電位となってＭＯ
ＳＦＥＴ７５をオフさせる。ＭＯＳＦＥＴ７５はオフし
ＭＯＳＦＥＥＴ７３はオンするのでＭＯＳＦＥＴ７２は
オフの方向へ、ＭＯＳＦＥＴ７４はオンの方向へ向う
が、それによって信号７９はＥ2電位の方向へ、信号７
８は０電位に向うのでＭＯＳＦＥＴ７２は更にオフの方
向へ、ＭＯＳＦＥＴ７４はオンの方向へと加速され、つ
いに信号７６がＥ1電位で、信号７７は０電位、信号７
９はＥ2電位、信号７８は０電位であって、ＭＯＳＦＥ
Ｔ７０、７２、７５はオフ、ＭＯＳＦＥＴ７１、７３、
７４はオンの状態に落ちつく。

【０００６】次に信号７６が再び０電位に変るとＭＯＳ
ＦＥＴ７３はオフし、信号７７はＥ1電位となってＭＯ
ＳＦＥＴ７５をオンさせる。ＭＯＳＦＥＴ７５はオンす
るので信号７９は０電位に向かう。ＭＯＳＦＥＴ７３は
オフし、ＭＯＳＦＥＴ７５はオンするのでＭＯＳＦＥＴ
７２はオンの方向へ、ＭＯＳＦＥＴ７４はオフの方向へ
向うが、それによって信号７９は０電位の方向へ、信号
７８はＥ2電位に向かうのでＭＯＳＦＥＴ７２は更にオ
ンの方向へ、ＭＯＳＦＥＴ７４はオフの方向へと加速さ
れ、ついに信号７６が０電位、信号７７はＥ1電位、信
号７９は０電位、信号７８はＥ2電位であってＭＯＳＦ
ＥＴ７０、７２、７５はオン、ＭＯＳＦＥＴ７１、７
３、７４はオフの状態に落ちつく。

【０００７】以上の回路動作が良好に行なわれるのはソ
ース電位が０のＮ型ＭＯＳＦＥＴ７１、７３、７５が０
〜Ｅ1の電位でゲートを制御され、ソース電位がＥ1電位
のＰ型ＭＯＳＦＥＴ７０が０〜Ｅ1の電位でゲートを制
御され、ソース電位がＥ2電位のＰ型ＭＯＳＦＥＴ７
２、７４が０〜Ｅ2の電位でゲートを制御されるからで
ある。殊に図７の回路が図６の回路に比較して正常に動
作する理由はＭＯＳＦＥＴ７２、７４のゲート電位が０
〜Ｅ2で制御される回路構成になった為である。つまり
すべてのＭＯＳＦＥＴが完全にオン、オフするのに必要
なゲート電位が供給されるからである。

【０００８】図８の回路は図７の回路を若干、改良した
ものである。図８においてＭＯＳＦＥＴ８０〜８５まで
は図７のＭＯＳＦＥＴ７０〜７５までの構成と同じで、
かつ順にそれぞれ対応しており、図８の回路が図７の回
路と異なるのは抵抗８１０がＭＯＳＦＥＴ８２と８３の
間に、抵抗８１１がＭＯＳＦＥＴ８４と８５の間にそれ
ぞれ付加されたことである。抵抗８１０及び８１１を加
えた理由は信号が変わり、状態が遷移する途中で流れる
貫通電流を減少させるのが主な目的である。

【０００９】図９の回路は図８の回路を更に改良したも
のである。図９においてＭＯＳＦＥＴ９０〜９５までは
図８のＭＯＳＦＥＴ８０〜８５までの構成と同じで、か
つ順にそれぞれ対応している。図９の回路が図８の回路
と異なるのは図８の回路における抵抗８１０及び８１１
を図９の回路においてはＰ型ＭＯＳＦＥＴ９１０及び９
１１にそれぞれ置き換えたことにある。なおＭＯＳＦＥ
Ｔ９１０のゲート電極は入力信号９６に接続され、ＭＯ
ＳＦＥＴ９１１のゲート電極は反転入力信号９７に接続
されている。図８の回路における抵抗８１０、８１１は
貫通電流を制限はするものの出力信号８９やその反転出
力信号８８がＥ2電位になるときはかえって遅くするこ
ともある。図９の回路においては抵抗の代わりにＭＯＳ
ＦＥＴであるので貫通電流を制限する場合にはオフに近
い高抵抗となり、電位Ｅ2を出力信号９９、あるいは反
転出力信号９８に流しこむ場合にはオンして低抵抗にな
るという様に使い分けられており、貫通電流を制限する
とともに応答性が速くなっている。

【００１０】以上が従来のレベルシフト回路の例であ
り、かつ順に改良の歴史でもあった。

【００１１】

【発明が解決しようとする課題】さて、前述した従来の
回路においてはより高速の応答性を得ることと消費電流
の増加を抑えることの両立を図ることが難しいという問
題点がある。例えば図７の従来の回路例で説明すると、
図７においてＰ型ＭＯＳＦＥＴ７２と７４のコンダクタ
ンス定数βをβP、スレッショルド電圧をＶTPとし、ま
たＮ型ＭＯＳＦＥＴ７３と７５のβをβN、スレッショ
ルド電圧をＶTNをすれば入力信号７６が正となってＥ1
となり出力信号端子７８が負の０電位となる為には、信
号切り替え時においてＮ型ＭＯＳＦＥＴ７３の駆動能力
がＰ型ＭＯＳＦＥＴ７２の駆動能力を上まわる必要があ
る。したがって簡単化の為Ｐ型ＭＯＳＦＥＴ７２とＮ型
ＭＯＳＦＥＴ７３が共に飽和領域で動作するとすれば

【００１２】

【数１】

【００１３】の関係が必要となり

【００１４】

【数２】

【００１５】の関係式が得られる。例えばＥ1＝１．５
Ｖ、Ｅ2＝３Ｖ、ＶTP＝ＶTN＝０．５Ｖの場合では

【００１６】

【数３】

【００１７】が得られる。実際には更に余裕設計を必要
とするのでもっと小さい値となる。この関係は対称性の
為、Ｐ型ＭＯＳＦＥＴ７４とＮ型ＭＯＳＦＥＴ７５の関
係においても同様であり、寄生静電容量が同一の値であ
るのでＭＯＳＦＥＴの駆動能力で応答性が決まり、出力
端子７９から見た応答性はＮ型ＭＯＳＦＥＴ７５がオン
する場合とＰ型ＭＯＳＦＥＴ７４がオンする場合では応
答性において非常に差がでる。つまり立ち下がりは速
く、立ち上がりは非常に遅い。このとき立ち上がりを速
くする為にＰ型ＭＯＳＦＥＴの能力を高くすれば同時に
Ｎ型ＭＯＳＦＥＴの能力も高くする必要があり、この信
号の切り替る際の短絡電流が膨大になって消費電流が増
大するという課題があった。これは同じく従来の回路で
ある図９の場合には条件が少し緩和されるがＥ1の電圧
でＥ2のソース電位を持つＰ型ＭＯＳＦＥＴをオフする
ことは出来ないので本質的には同じ課題を有している。
この様に応答速度を決める要因としては前記の寄生静電
容量やＭＯＳＦＥＴの駆動能力等があるがレベルシフト
回路全体としてみた場合の最大の障害はＰ型側とＮ型側
のＭＯＳＦＥＴの不均衡にある。また前述した課題につ
いてはサブミクロンの時代を迎え、１００ＭＨｚ以上の
周波数に対応する必要性と、大規模ゲ−トにともないレ
ベル変換を要する信号の本数が増大し、消費電力による
発熱が大きな問題となる中で従来の回路の中ではもっと
も良いと考えられる図９の回路でも対応できない状況と
なっている。

【００１８】そこで本発明は前述した問題点を解決する
もので、その目的とするところは消費電流を増大させる
ことなく、より高い応答性のレベルシフト回路を提供す
ることにある。

【００１９】また同じ応答性ならばより低い消費電流で
すむレベルシフト回路を提供することにある。

【００２０】

【課題を解決するための手段】本発明の高速レベルシフ
ト回路はａ）第１の極性の第１の電位Ｅ1と第１の極性
の第２の電位Ｅ2と、第２の極性の基準電位０とを電源
として有する半導体集積回路において、ｂ）基準電位０
と電位Ｅ1との間で動作する入力信号端子と、基準電位
０と電位Ｅ1との間で動作する前記入力信号端子の反転
信号を作る反転回路と、ソース電極がＥ2の電源端子に
接続される第１の導電型の第１の絶縁ゲート電界効果型
トランジスタ（以下ＭＯＳＦＥＴと略す）と第１の導電
型の第２のＭＯＳＦＥＴと、ソース電極が基準電位０の
電源端子に接続される第２の導電型の第３のＭＯＳＦＥ
Ｔと第２の導電型の第４のＭＯＳＦＥＴとを少なくとも
有し、第１のＭＯＳＦＥＴと第３のＭＯＳＦＥＴのそれ
ぞれのドレイン電極は互いに接続され、かつ第２のＭＯ
ＳＦＥＴのゲート電極に接続され、かつ該接続点が第２
の出力信号端子となっており、第２のＭＯＳＦＥＴと第
４のＭＯＳＦＥＴのそれぞれのドレイン電極は互いに接
続され、かつ第１のＭＯＳＦＥＴのゲート電極に接続さ
れ、かつ該接続点が第１の出力信号端子となっており、
前記０とＥ1との間で動作する入力信号端子が第３のＭ
ＯＳＦＥＴのゲート電極に接続され、前記０とＥ1との
間で動作する反転回路の出力端子が第４のＭＯＳＦＥＴ
のゲート電極に接続されたことからなる基本レベルシフ
ト回路と、ｃ）ソース電極がＥ2の電源端子に、ドレイ
ン電極が前記基本レベルシフト回路の第２出力信号端子
に接続されている第１の導電型の第５のＭＯＳＦＥＴ
と、ソース電極がＥ2の電源端子に、ドレイン電極が前
記基本レベルシフト回路の第１出力信号端子に接続され
ている第１の導電型の第６のＭＯＳＦＥＴと、ｄ）前記
基本レベルシフト回路の第１、第２出力信号端子の変化
を検出し、パルス信号を前記第６のＭＯＳＦＥＴと第５
のＭＯＳＦＥＴのゲ−ト電極にそれぞれ供給する信号変
化検出パルス発生回路から構成されたことを特徴とす
る。

【００２１】

【作用】本発明の上記の構成によれば前記基本レベルシ
フト回路の第１出力信号端子と第２出力信号端子は共に
出力信号の立ち下がりが速く、立ち上がりが遅いが、各
出力信号端子の立ち下がりを信号変化検出パルス発生回
路で検出し、そのパルスで加速の為に反対側の対に並列
に付加した第５もしくは第６のＰ型ＭＯＳＦＥＴをオン
させるので立ち上がりが加速され、レベルシフト回路全
体としての応答性が立ち下がりも立ち上がりも高速とな
る。なお、このとき第５、もしくは第６のＭＯＳＦＥＴ
は信号変化の際のパルスが発生している間だけオンして
いるのみで、信号変化後、パルスが消えるとともにオフ
してしまうので次の信号の変化の際の障害とならず、ま
た貫通電流もしくは消費電流の増大をもたらさない。

【００２２】

【実施例】図１は本発明の第１の実施例を示す回路図で
ある。図１において破線１０１で囲まれた回路がレベル
シフト回路であり、破線１０２で囲まれた回路が高速信
号選択回路である。また一点鎖線１０３を境にして左側
が正極の電源電位Ｅ1を電源とするＥ1系の回路であり、
右側が正極の電源電位Ｅ2を電源とするＥ2系の回路であ
る。但し、Ｅ1＜Ｅ2の関係がある。破線１０１の中にお
いて１０５、１０６はＰ型ＭＯＳＦＥＴ、１０７、１０
８はＮ型ＭＯＳＦＥＴである。Ｐ型ＭＯＳＦＥＴ１０５
と１０６のソース電極は正極の電位Ｅ2の電源端子に接
続され、Ｎ型ＭＯＳＦＥＴ１０７と１０８のソース電極
は負極の電位０の電源端子に接続されている。Ｐ型ＭＯ
ＳＦＥＴ１０５とＮ型ＭＯＳＦＥＴ１０７のそれぞれの
ドレイン電極は互いに接続され、かつレベルシフト回路
１０１としての第２の出力信号端子１１１となってい
る。Ｐ型ＭＯＳＦＥＴ１０６とＮ型ＭＯＳＦＥＴ１０８
のそれぞれのドレイン電極は互いに接続され、かつレベ
ルシフト回路１０１としての第１の出力信号端子１１０
となっている。Ｐ型ＭＯＳＦＥＴ１０５のゲート電極は
第１の出力信号端子１１０に接続され、Ｐ型ＭＯＳＦＥ
Ｔ１０６のゲート電極は第２の出力信号端子１１１に接
続されている。Ｎ型ＭＯＳＦＥＴ１０７のゲート電極は
レベルシフト回路１０１としての入力信号端子１０９に
接続され、Ｎ型ＭＯＳＦＥＴ１０８のゲート電極は入力
信号端子１０９の反転信号を作る反転回路（以下インバ
ータ回路と称す）１０４の出力が接続されている。なお
入力信号端子１０９の信号、及びインバータ回路１０４
は０〜Ｅ1の電源間で動作する。以上の基本レベルシフ
ト回路１０１の構成は従来回路で説明した図７の回路と
全く同じであり、したがって動作も同じである。信号変
化検出パルス発生回路を示す破線１０２の中の回路は０
〜Ｅ2の電源間で動作する。さて破線１０２の中におい
て１１６、１１７、１１８、１１９、１２０、１２１、
１２２、１２３はインバータ回路であり、１１４、１１
５はノア回路（ＮＯＲ回路）である。第１出力端子１１
０はノア回路１１４の第１ゲ−トに接続されるとともに
インバータ回路１１８のゲ−トに接続されている。イン
バータ回路１１８の出力はインバータ回路１１９のゲ−
トに接続され、インバータ回路１１９の出力はインバー
タ回路１２０のゲ−トに接続され、インバータ回路１２
０の出力はノア回路１１４の第２ゲ−トに接続されてい
る。ノア回路１１４の出力はインバータ回路１１６のゲ
−トに接続され、インバータ回路１１６の出力は信号変
化検出パルス発生回路１０２としての第１パルス出力端
子１２４となっている。また第２出力信号端子１１１は
ノア回路１１５の第１ゲ−トに接続されているとともに
インバータ回路１２１のゲ−トに接続されている。イン
バータ回路１２１の出力はインバータ回路１２２のゲ−
トに接続され、インバータ回路１２２の出力はインバー
タ回路１２３のゲ−トに接続され、インバータ回路１２
３の出力はノア回路１１５の第２ゲ−トに接続されてい
る。ノア回路１１５の出力はインバータ回路１１７のゲ
−トに接続され、インバータ回路１１７の出力は信号変
化検出パルス発生回路１０２としての第２パルス出力端
子１２５となっている。Ｐ型ＭＯＳＦＥＴ１１２及び１
１３のそれぞれのソース電極はＥ2の電源端子に接続さ
れ、それぞれのドレイン電極は第２出力信号端子１１
１、第１出力信号端子１１０にそれぞれ接続されてい
る。またＰ型ＭＯＳＦＥＴ１１２及び１１３のそれぞれ
のゲ−ト電極は信号変化検出パルス発生回路１０２の第
１パルス出力端子１２４、第２パルス出力端子１２５に
それぞれ接続されている。

【００２３】さて、次に図１の回路の動作を説明する。
図１の回路動作をわかりやすくする為に、まず図１にお
いてＰ型ＭＯＳＦＥＴ１１２と１１３を取り除いた場合
のタイミングチャートを図２（Ａ）に示し、次に本発明
の通りにＰ型ＭＯＳＦＥＴ１１２と１１３を付け加えた
図１の回路の場合のタイミングチャートを図２（Ｂ）に
示す。

【００２４】図２（Ａ）はＰ型ＭＯＳＦＥＴ１１２、１
１３を取り除いており、このとき基本レベルシフト回路
１０１は図７と基本的に同じ構成をとっているので入力
信号端子１０９に図２（Ａ）の（１０９）に示すクロッ
ク信号が入ると第１出力信号端子１１０と第２出力信号
端子１１１は図２（Ａ）のそれぞれ（１１０）、（１１
１）に示すごとく動作する。なお図２（Ａ）において
（１０９）のみが０〜Ｅ1の電源範囲で（１１０）〜
（１２５）はすべて０〜Ｅ2の電源範囲で動作する。図
２（Ａ）の（１１０）、（１１１）の信号波形において
共に立ち下がり波形は鋭いが、立ち上がり波形は鈍り、
かつ（１０９）に示すクロック波形の変化から比較的大
きな遅延を持っている。これは図７の回路動作でも説明
したように正常な回路動作を行なう為に、Ｐ型ＭＯＳＦ
ＥＴ１０５、１０６はＮ型ＭＯＳＦＥＴ１０７、１０８
に比較して駆動能力を弱く設定しているからである。さ
て信号変化検出パルス発生回路を示す破線１０２の中の
インバータ回路１１８、１１９、１２０を直列に接続し
た回路は遅延時間を確保する為の遅延回路の役目をして
おり、図２（Ａ）の（１２０出力）の波形が示す如く
（１１０）の波形を整形し、かつ反転し、かつ若干の遅
延を持った信号波形となる。ノア回路１１４は（１１
０）と（１２０）の波形のノア論理をとることにより
（１１４出力）の信号波形となる。この波形（１１４出
力）は第１出力信号端子１１０の立ち下がり時において
一定のパルス幅を持った信号となっている。またインバ
ータ回路１１６はノア回路１１４の出力を反転して第１
パルス出力端子１２４から図２（Ａ）の（１２４）に示
す信号波形となっている。インバータ回路１２１、１２
２、１２３とノア回路１１５及びインバータ回路１１７
も前述したインバータ回路１１８、１１９、１２０とノ
ア回路１１４及びインバータ回路１１６とそれぞれ同様
の役目をしており、第２出力信号端子１１１の立ち下が
りを捉えて第２パルス出力端子１２５から図２（Ａ）の
（１２５）に示す信号波形を作り出している。なお図２
（Ａ）の（１２３出力）がインバータ回路１２３の出力
波形、（１１５出力）がノア回路１１５の出力波形を示
している。次にＰ型ＭＯＳＦＥＴ１１２、１１３を図１
に示す様に構成した場合の回路動作波形を図２（Ｂ）に
示す。Ｐ型ＭＯＳＦＥＴ１１２、１１３のコンダクタン
ス定数βP2はＰ型ＭＯＳＦＥＴ１０５、１０６のコンダ
クタンス定数βP1より大きく設計されている。したがっ
て例えば出力信号端子１１０が鋭く立ち下がると、第１
パルス出力端子１２４からパルス信号が発生し、Ｐ型Ｍ
ＯＳＦＥＴ１１２がオンし、かつβが大きく駆動能力が
高い為、第２出力信号端子１１１は鋭く立ち上がる。同
様に第２出力信号端子１１１が鋭く立ち下がると第２パ
ルス出力端子１２５からパルス信号が発生し、Ｐ型ＭＯ
ＳＦＥＴ１１３がオンし、第１出力信号端子１１０が鋭
く立ち上がる。つまりＰ型ＭＯＳＦＥＴ１１２、１１３
を付加したことにより図２（Ａ）では（１１０）、（１
１１）の立ち上がり波形は鈍っており、かつ遅延が大き
かったが図２（Ｂ）において（１１０）、（１１１）の
出力波形は立ち上がりも鋭くなり、かつ遅延も非常に少
なくなっている。なお第１パルス出力端子１２４、第２
パルス出力端子１２５からはインバータ回路１１８から
１２０までの遅延分もしくはインバータ回路１２１から
１２３までの遅延分がパルスの幅となってその間だけＰ
型ＭＯＳＦＥＴ１１２、もしくは１１３をオンさせるこ
とになるので、このパルス幅分の時間を経過した後はＰ
型ＭＯＳＦＥＴ１１２と１１３は共にオフしている。こ
のとき第１出力端子１１０、もしくは第２出力端子１１
１の電位をＥ2の電位に保つのはＰ型ＭＯＳＦＥＴ１１
２、１１３より駆動能力の弱いＰ型ＭＯＳＦＥＴ１０
６、もしくは１０５である。したがって次のクロックの
波形変化によって動作するときＮ型ＭＯＳＦＥＴ１０
７、もしくは１０８がオンするときの障害とならない。
以上によって図２（Ｂ）のタイミングチャートに示すよ
うに第１出力端子１１０、第２出力信号端子１１１は共
に立ち下がりも立ち上がりも鋭く、かつ遅延時間も少な
く動作することがわかる。また単に信号の変化に対し応
答が速くなったのみならず、レベルシフト回路としての
一連の動作の終了も速くなっており、高い周波数に対応
できることがわかる。なお、立ち上がりの動作を支配す
るのはＰ型ＭＯＳＦＥＴ１１２、１１３であるので、応
答性を低下させることなくＰ型ＭＯＳＦＥＴ１０５およ
び１０６のβP1を小さくすることが出来る。基本レベル
シフト回路１０１もしくは本発明の高速レベルシフト回
路の消費電流の大半をしめるのは信号変化の際のＰ型Ｍ
ＯＳＦＥＴ１０５、もしくは１０６とＮ型ＭＯＳＦＥＴ
１０７、もしくは１０８が共にオンしている間の貫通電
流であるのでＰ型ＭＯＳＦＥＴ１０５、１０６のβP1を
小さくすることが出来る。更にＰ型ＭＯＳＦＥＴ１１
２、１１３によって応答性が高くなっている為、貫通電
流の流れる過渡応答の期間が短くなり、それ故に更に消
費電流が低下する。また従来回路の図７の所で説明よう
にレベルシフト回路が正常に動作する為には

【００２５】

【数４】

【００２６】の関係式が必要であるが、ここでＰ型ＭＯ
ＳＦＥＴ１０５、１０６のβPを前述した理由で更に小
さくすることが出来るのでβP／βNの値を更に小さく設
定できる。これはＥ1／Ｅ2の値を更に小さく設定できる
ことを意味する。このＥ1／Ｅ2の値が小さいということ
はＥ1からＥ2へのレベル変換のレンジが拡大することを
意味している。したがって図１の本発明は高速レベルシ
フト回路は立ち上がりを含めた高速の応答性を持つのみ
ならず、低消費電流でかつ広い電圧変換範囲を持つこと
がわかる。

【００２７】図３は本発明の第２の実施例を示す回路図
である。図３（Ａ）において破線３０１で囲まれたのが
基本レベルシフト回路であり、図１における破線１０１
で囲まれた基本レベルシフト回路と全く同じ構成であ
る。したがってＰ型ＭＯＳＦＥＴ３０５、３０６、Ｎ型
ＭＯＳＦＥＴ３０７、３０８、インバータ回路３０４、
入力信号端子３０９、第１出力信号端子３１０、第２出
力信号端子３１１は図１のＰ型ＭＯＳＦＥＴ１０５、１
０６、Ｎ型ＭＯＳＦＥＴ１０７、１０８、インバータ回
路１０４、入力信号端子１０９、第１出力信号端子１１
０、第２出力信号端子１１１にそれぞれ対応しており同
一の役目をしている。図３（Ａ）のＰ型ＭＯＳＦＥＴ３
１２、３１３は図１におけるＰ型ＭＯＳＦＥＴ１１２、
１１３に対応しており、同一の構成、役目をしている。
図３（Ａ）の破線３０２に囲まれた回路が信号変化検出
パルス発生回路であり、第１の実施例を示す回路図の図
１と異なるのはこの回路構成である。破線３０２の中に
おいて３２０はアンド・アンド・ノア回路（ＡＮＤ・Ａ
ＮＤ・ＮＯＲ回路）であり、３１４、３１６、３１７、
３２１はインバータ回路であり、３１５はノア回路（Ｎ
ＯＲ回路）であり、３１８はラッチ回路（ＬＡＴＣＨ回
路）であり、３２２、３２３はナンド回路（ＮＡＮＤ回
路）である。基本レベルシフト回路３０１の第１出力信
号端子３１０はＡＮＤ・ＡＮＤ・ＮＯＲ回路３２０の第
１ＡＮＤの第１ゲートに接続され、第２出力信号端子３
１１はインバータ回路３１４を経てＡＮＤ・ＡＮＤ・Ｎ
ＯＲ回路３２０の第２ＡＮＤの第２ゲートに接続されて
いる。ＡＮＤ・ＡＮＤ・ＮＯＲ回路３２０の出力はイン
バータ回路３２１のゲートに接続され、インバータ回路
３２１の出力は信号合成出力端子３１９となっており、
かつラッチ回路３１８のデータ入力（Ｄ）に接続されて
いる。ラッチ回路３１８のマスター（Ｍ）出力はＡＮＤ
・ＡＮＤ・ＮＯＲ回路３２０の第１ＡＮＤの第２ゲート
に接続され、またインバータ回路３１７を経てＡＮＤ・
ＡＮＤ・ＮＯＲ回路３２０の第２ＡＮＤの第１ゲートに
接続されている。第１出力信号端子３１０と第２出力信
号端子３１１はノア回路３１５の第１ゲート、第２ゲー
トにそれぞれ接続され、ノア回路３１５の出力はインバ
ータ回路３１６を経て、ラッチ回路３１８のクロックド
ゲート（ＣＬ）に接続されている。またノア回路３１５
の出力はナンド回路３２２、３２３のそれぞれの第２ゲ
ートにそれぞれ接続されている。ラッチ回路３１８のマ
スター（Ｍ）出力はナンド回路３２２の第１ゲートに接
続され、インバータ回路３１７の出力はナンド回路３２
３の第１ゲートに接続されている。またナンド回路３２
２とナンド回路３２３のそれぞれの出力はそれぞれ第１
パルス出力端子３２４、第２パルス出力端子３２５とな
っている。なおラッチ回路３１８の具体的回路構成例を
図３（Ｂ）に示す。図３（Ｂ）において３３１、３３３
はクロックドゲートインバータ回路であり、３３１はク
ロック信号（ＣＬ）が正の時、信号を伝え、３３３はク
ロック信号が負の時、信号を伝える。３３２はインバー
タ回路である。クロックドゲートインバータ回路３３１
のゲート３３４にデータ（Ｄ）信号が入力し、出力３３
５はインバータ回路３３２のゲートに接続され、インバ
ータ回路３３２の出力３３６はクロックドゲートインバ
ータ回路３３３のゲートに接続され、クロックドゲート
インバータ回路３３３の出力はクロックドゲートインバ
ータ回路３３１の出力３３５と接続されている。このと
きインバータ回路３３２の出力３３６がラッチ回路とし
てのマスター（Ｍ）出力信号となっている。このときク
ロック（ＣＬ）信号が正の時はデータ（Ｄ）信号が入力
し、クロック信号の負の時は前状態のデータがインバー
タ回路３３２クロックドゲートインバータ回路３３３の
間で保持される。

【００２８】さて、このとき信号変化検出パルス発生回
路３０２の動作を次に説明していく。なお３０２の信号
変化検出パルス発生回路は単にレベルシフト回路の応答
を速くするのみならず、立ち下がり信号の応答が速いこ
とを利用して第１出力信号端子３１０と第２出力信号端
子３１１の応答の速い信号を選択して出力することによ
り更に高速レベルシフト回路を目的とした構成となって
いる。さて図３（Ａ）の回路動作をわかりやすくする為
に、まずＰ型ＭＯＳＦＥＴ３１２と３１３を取り除いた
場合のタイミングチャートを図４（Ａ）に示し、次に本
発明通りにＰ型ＭＯＳＦＥＴ３１２と３１３を付け加え
図３（Ａ）の回路通りのタイミングチャートを図４
（Ｂ）にしめす。図４（Ａ）はＰ型ＭＯＳＦＥＴ３１
２、３１３を取り除いており、このとき基本レベルシフ
ト回路３０１の入力信号端子３０９にクロック信号を入
れると第１出力信号端子３１０、第２出力信号端子３１
１は図４（Ａ）の（３０９）、（３１０）、（３１１）
に示す波形となる。図４（Ａ）の（３１０）、（３１
１）に示すように立ち下がりの応答は速く、立ち上がり
が遅い。クロックの入力信号波形（３０９）に対して素
速く応答するには（３１０）、（３１１）のそれぞれ応
答の速い立ち下がりの信号を利用すればＥ1系のクロッ
ク信号に対してＥ2系の出力信号を応答性良く変換した
ことになる。クロックの変化の前状態が負の時（３１
１）の信号は素速く応答しており、正の時は（３１０）
の信号が素速く応答しているのが図４（Ａ）のタイミン
グチャートからわかる。したがって前状態を記憶して、
それに応じて（３１０）、（３１１）の信号を振りわけ
れば良い。この前状態を記憶しているのがラッチ回路３
１８であり、振りわけるのがラッチ回路３１８のＭの信
号、及びインバータ回路３１７であり、かつ選択合成し
ているのが、ＡＮＤ・ＡＮＤ・ＮＯＲ回路３２０であ
る。なおノア回路３１５、及びインバータ回路３１６で
ラッチ回路３１８のデータの取り込みのタイミングを調
整している。これは信号合成出力端子３１９の信号が変
化した余端にラッチ回路３１８のＭの信号、及びインバ
ータ回路３１７の選択振り分け信号を変えてしまうと誤
動作するからである。またナンド回路３２２とナンド回
路３２３によって第１出力信号端子３１０と第２出力信
号端子３１１の立ち下がりを捉えたパルスを作り、第１
パルス出力端子３２４、第２パルス出力端子３２５から
出力している。以上の様子を示したのが図４（Ａ）のタ
イミングチャートである。次にＰ型ＭＯＳＦＥＴ３１
２、３１３を図３（Ａ）に示す様に構成した場合の回路
動作波形を図４（Ｂ）に示す。第１パルス出力端子２３
４、第２パルス出力端子３２５より、それぞれ第１出力
信号端子３１０、第２出力信号端子３１１の立ち下がり
を捉えたパルス信号が出力され、かつＰ型ＭＯＳＦＥＴ
３１２と３１３のそれぞれのゲート電極に供給している
ので第１出力信号端子３１０、第２出力信号端子３１１
の立ち上がり波形も鋭くなり、遅延時間も少なくなって
いる。以上によりインバータ回路３１４、ノア回路３１
５、ラッチ回路３１８のＭの信号、信号合成出力端子３
１９、第１パルス出力端子３２４、第２パルス出力端子
３２５の各信号波形が図４（Ｂ）のそれぞれ（３１４出
力）、（３１５出力）、（３１８Ｍ出力）、（３１
９）、（３２４）、（３２５）の様になっている。以
上、図３（Ａ）の回路は基本レベルシフト回路の立ち上
がりが改善されたのみならず、信号合成出力端子３１９
から、より高速で応答した出力信号が得られることがわ
かる。

【００２９】図５は基本レベルシフト回路の他の実施例
を示す回路図である。図５において破線５０１の中の回
路が基本レベルシフト回路であって、インバータ回路５
０４、ＭＯＳＦＥＴ５０５、５０６、５０７、５０８は
それぞれ図１におけるインバータ回路１０４、ＭＯＳＦ
ＥＴ１０５、１０６、１０７、１０８に順に対応してお
り、図５のＰ型ＭＯＳＦＥＴ５１４、５１５が新たに付
け加えられたものである。図５においてＰ型ＭＯＳＦＥ
Ｔ５１４、５１５は電源Ｅ2とＰ型ＭＯＳＦＥＴ５０
５、５０６の間にそれぞれ挿入され、ＭＯＳＦＥＴ５１
４のゲート電極は入力信号端子５０９に接続され、ＭＯ
ＳＦＥＴ５１５のゲート電極は入力信号端子５０９の信
号を反転するインバータ回路５０４の出力に接続されて
いる。以上の図５の回路は従来の回路例であげた図９の
回路とＭＯＳＦＥＴの順序が変更されているのみで本質
的には同じ動作をする。

【００３０】また基本レベルシフト回路部としては図５
のみならず、従来の回路例としてあげた図８、図９の回
路でも良い。

【００３１】また図１、及び図３（Ａ）の中で２種類の
信号変化検出パルス発生回路の例を示したが、基本レベ
ルシフト回路の出力信号の立ち下がりを捉えてパルスを
出力する回路であれば他の回路でも良い。

【００３２】また図１の回路の中で３個のインバータ回
路１１８〜１２０と、同じく１２１〜１２３はパルス幅
の時間を決める遅延回路であるので奇数段であれば３個
に限らず同様の役目をする。

【００３３】また基本レベルシフト回路の例として図
１、図５、図８、図９の中の回路例をあげ、また信号変
化検出パルス発生回路の例として図１、図３の中の回路
例をあげたが、これらのどの基本レベルシフト回路と信
号変化検出パルス発生回路の組み合せも本発明の高速レ
ベルシフト回路として有効な組み合せとなる。

【００３４】また以上のレベル変換において負極が０電
位で、Ｅ1、Ｅ2が正極の２電源の場合について説明した
が、正極が０電位。−Ｅ1、−Ｅ2が負極の２電源の場合
でもＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴを逆の構成に
すれば同様の回路ができる。

【００３５】

【発明の効果】以上、述べたように本発明によればレベ
ルシフト回路を構成する部分のＰ型ＭＯＳＦＥＴを駆動
能力の高いＭＯＳＦＥＴと弱いＭＯＳＦＥＴを設け、ク
ロック信号の変化時のみ駆動能力の高いＭＯＳＦＥＴを
オンさせる構成をとっているので信号の立ち下がりも立
ち上がりも共に高速の応答性を持って高速レベルシフト
回路が提供できるという効果がある。

【００３６】また、単に信号の変化に対し応答が速くな
るのみならず、レベルシフト回路としての一連の動作の
終了も速くなる、いわばサイクルタイムも速くなるとい
う効果がある。

【００３７】また前述した様に応答性が高くなっている
為、貫通電流の流れる過渡応答の期間が短くなり、消費
電流が低下するという効果がある。

【００３８】また前記の駆動能力の高い方のＭＯＳＦＥ
Ｔをそのままにして、弱い方のＭＯＳＦＥＴのβを更に
小さく設定することにより貫通電流の絶対値を小さくで
きるので、高速の応答性を保ちつつレベルシフト回路と
しての消費電流を更に小さくできるという効果がある。

【００３９】また上記の同様の構成とＭＯＳＦＥＴの駆
動能力を設定することによって高速の応答性を保ちつ
つ、広い電圧変換範囲を持つレベルシフト回路を提供で
きるという効果がある。

【図面の簡単な説明】

【図１】 本発明の第１の実施例を示す回路図である。

【図２】 本発明の図１の回路の動作を示すタイミング
チャートである。なお（Ａ）はＰ型ＭＯＳＦＥＴ１１
２、１１３を除いた場合のタイミングチャート、（Ｂ）
は図１の回路の場合のタイミングチャートである。

【図３】 本発明の第２の実施例を示す回路図である。
なお（Ａ）は全体の構成を示す回路図、（Ｂ）は（Ａ）
の中で用いられているラッチ回路の具体的構成を示す回
路図である。

【図４】 本発明の図３の回路の動作を示すタイミング
チャートである。なお（Ａ）はＰ型ＭＯＳＦＥＴ３１
２、３１３を除いた場合のタイミングチャート、（Ｂ）
は図３の回路の場合のタイミングチャートである。

【図５】 本発明の回路の中で用いられる基本レベルシ
フト回路の他の構成例を示す回路図である。

【図６】 レベルシフト回路を用いないで異なった電源
系の信号を伝える場合を示した回路図である。

【図７】 従来のレベルシフト回路の第１の例を示す回
路図である。

【図８】 従来のレベルシフト回路の第２の例を示す回
路図である。

【図９】 従来のレベルシフト回路の第３の例を示す回
路図である。

【符号の説明】

７０、７２、７４、８０、８２、８４、９０、９２、９
４、１０５、１０６、１１２、１１３、３０５、３０
６、３１２、３１３、５０５、５０６、５１２、５１
３、５１４、５１５、６０１、６０３、９１０、９１１
・・・Ｐ型ＭＯＳＦＥＴ ７１、７３、７５、８１、８３、８５、９１、９３、９
５、１０７、１０８、３０７、３０８、５０７、５０
８、６０２、６０４・・・Ｎ型ＭＯＳＦＥＴ ７６、７８、７９、８６、８８、８９、９６、９８、９
９、１０９、１１０、１１１、１２４、１２５、３０
９、３１０、３１１、３１９、３２４、３２５、５０
９、５１０、５１１、５２４、５２５、６０５、６０７
・・・端子 １０１、３０１、５０１・・・基本レベルシフト回路 １０２、３０２・・・信号変化検出パルス発生回路 １０３、３０３、５０３・・・Ｅ1系とＥ2系の電源の境
界線 １０４、１１６、１１７、１１８、１１９、１２０、１
２１、１２２、１２３、３０４、３１４、３１６、３１
７、３２１、３３２、５０４、・・・インバータ回路 １１４、１１５、３１５・・・ノア回路 ３１８・・・ラッチ回路 ３２０・・・アンド・アンド・ノア回路 ３２２、３２３・・・ナンド回路 ３３１、３３３・・・クロックドゲートインバータ回路 ３３４・・・ラッチ回路のＤ信号 ３３５・・・ラッチ回路のＭの反転信号 ３３６・・・ラッチ回路のＭ信号 ８１０、８１１・・・抵抗

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ａ）第１の極性の第１の電位Ｅ1と第１
   の極性の第２の電位Ｅ2と、第２の極性の基準電位０と
   を電源として有する半導体集積回路において、 ｂ）基準電位０と電位Ｅ1との間で動作する入力信号端
   子と、基準電位０と電位Ｅ1との間で動作する前記入力
   信号端子の反転信号を作る反転回路と、ソース電極がＥ
   2の電源端子に接続される第１の導電型の第１の絶縁ゲ
   ート電界効果型トランジスタ（以下ＭＯＳＦＥＴと略
   す）と第１の導電型の第２のＭＯＳＦＥＴと、ソース電
   極が基準電位０の電源端子に接続される第２の導電型の
   第３のＭＯＳＦＥＴと第２の導電型の第４のＭＯＳＦＥ
   Ｔとを少なくとも有し、第１のＭＯＳＦＥＴと第３のＭ
   ＯＳＦＥＴのそれぞれのドレイン電極は互いに接続さ
   れ、かつ第２のＭＯＳＦＥＴのゲート電極に接続され、
   かつ該接続点が第２の出力信号端子となっており、第２
   のＭＯＳＦＥＴと第４のＭＯＳＦＥＴのそれぞれのドレ
   イン電極は互いに接続され、かつ第１のＭＯＳＦＥＴの
   ゲート電極に接続され、かつ該接続点が第１の出力信号
   端子となっており、前記０とＥ1との間で動作する入力
   信号端子が第３のＭＯＳＦＥＴのゲート電極に接続さ
   れ、前記０とＥ1との間で動作する反転回路の出力端子
   が第４のＭＯＳＦＥＴのゲート電極に接続されたことか
   らなる基本レベルシフト回路と、 ｃ）ソース電極がＥ2の電源端子に、ドレイン電極が前
   記基本レベルシフト回路の第２出力信号端子に接続され
   ている第１の導電型の第５のＭＯＳＦＥＴと、ソース電
   極がＥ2の電源端子に、ドレイン電極が前記基本レベル
   シフト回路の第１出力信号端子に接続されている第１の
   導電型の第６のＭＯＳＦＥＴと、 ｄ）前記基本レベルシフト回路の第１、第２出力信号端
   子の変化を検出し、パルス信号を前記第６のＭＯＳＦＥ
   Ｔと第５のＭＯＳＦＥＴのゲ−ト電極にそれぞれ供給す
   る信号変化検出パルス発生回路から構成されたことを特
   徴とする高速レベルシフト回路。