JP5459412B2

JP5459412B2 - 半導体基板中の抵抗を利用するレベルシフト回路

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Description

本発明は、ハーフブリッジ電源に代表されるレベルシフト回路の誤動作防止方法と、遅延時間短縮方法と、消費電流削減方法と、回路面積削減方法に関する。

スイッチング素子が直列に接続され、高電位系電源で駆動されるハーフブリッジ回路などにおいては、高電位側のスイッチング素子を低電位系の信号により駆動するために、レベルシフト回路が用いられる。

図１は、従来のレベルシフト回路を用いたハーフブリッジ回路１００の構成図を示す。図１に示されるハーフブリッジ回路１００は、出力回路１１０と、高電位側駆動回路１２０と、低電位側駆動回路１３０から構成される。出力回路１１０は、高電位側駆動回路１２０及び低電位側駆動回路１３０に接続されている。また、高電位側駆動回路１２０と低電位側駆動回路１３０とには、同期された信号が外部からそれぞれ入力されている。

出力回路１１０は、スイッチング素子ＸＤ１と、スイッチング素子ＸＤ２と、電源Ｅと、負荷Ｌ１とで構成される。出力回路１１０において、スイッチング素子ＸＤ１は、負荷Ｌ１が並列に接続されたスイッチング素子ＸＤ２と直列に接続され、高電圧の電源Ｅがスイッチング素子ＸＤ１を介して負荷Ｌ１に電源を供給している。スイッチング素子ＸＤ１は、高電位側のスイッチング素子で、例えばＮチャネルまたはＰチャネルのＭＯＳトランジスタ、Ｐ型またはＮ型のＩＧＢＴ（Insulated Gate Bipolar Transistor）等とすることができる。スイッチング素子ＸＤ２は、低電位側のスイッチング素子で、例えばＮチャネルＭＯＳトランジスタ、Ｎ型のＩＧＢＴ等とすることができる。以下、スイッチング素子ＸＤ１及びスイッチング素子ＸＤ２は、ＮチャネルＭＯＳトランジスタとする。

高電位側駆動回路１２０は、レベルシフト回路と、ハイサイドドライバ１２３と、電源Ｅ１（以下、その出力電圧もＥ１で表す）とで構成される。レベルシフト回路は、高電位側駆動回路１２０のうち、ハイサイドドライバ１２３および電源Ｅ１を除く部分であり、ラッチ誤動作保護回路１２１と、ラッチ回路１２２と、第１の直列回路１２４と、第２の直列回路１２５と、フィードバック抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６（抵抗値もそれぞれ、Ｒ３、Ｒ４、Ｒ５、Ｒ６とする）と、ＰチャネルＭＯＳトランジスタ（以下、ＰＭとする）１及びＰＭ２と、ダイオードＤ１及びダイオードＤ２と、インバータＩＮＶで構成される。

第１の直列回路１２４は、レベルシフト抵抗Ｒ１（抵抗値もＲ１とする）と高耐圧ＮチャネルＭＯＳＦＥＴ（以下、ＨＶＮとする）１とが直列に接続されて構成され、第１接続点Ｖｓｅｔｂ（電位もＶｓｅｔｂとする）を介してラッチ誤動作保護回路１２１にレベルシフト出力信号setdrn（以下、setdrn信号とする）を出力する。ここで、第１の直列回路１２４は、ラッチ誤動作保護回路１２１にsetdrn信号を出力するための第１のレベルシフト出力端子（第１接続点Ｖｓｅｔｂに相当）を備えており、第１のレベルシフト端子は、ラッチ誤動作保護回路１２１に接続されているものとする。

第２の直列回路１２５は、レベルシフト抵抗Ｒ２（抵抗値もＲ２とする）とＨＶＮ２とが直列に接続されて構成され、ＨＶＮ２及び第２接続点Ｖｒｓｔｂ（電位もＶｒｓｔｂとする）を介してラッチ誤動作保護回路１２１にレベルシフト出力信号resdrn（以下、resdrn信号とする）を出力する。ここで、第２の直列回路１２５は、ラッチ誤動作保護回路１２１にresdrn信号を出力するための第２のレベルシフト出力端子（第２接続点Ｖｒｓｔｂに相当）を備えており、第２のレベルシフト端子は、ラッチ誤動作保護回路１２１に接続されているものとする。

ＰＭ１は、第１の直列回路１２４を構成する抵抗Ｒ１に並列に接続されている。ＰＭ２は、第２の直列回路１２５を構成する抵抗Ｒ２に並列に接続されている。

フィードバック抵抗Ｒ３、Ｒ５の接続点は、ＰＭ２のゲート端子に接続され、フィードバック抵抗Ｒ４、Ｒ６の接続点は、ＰＭ１のゲート端子に接続されている。インバータＩＮＶと、フィードバック抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６と、ＰＭ１及びＰＭ２とにより、フィードバック回路が構成される。また、レベルシフト抵抗Ｒ１、Ｒ２、及びフィードバック抵抗Ｒ３、Ｒ４、Ｒ５、Ｒ６の抵抗値については、Ｒ１＝Ｒ２、Ｒ３＝Ｒ４、Ｒ５＝Ｒ６としている。

ラッチ誤動作保護回路１２１は、setdrn信号及びresdrn信号が入力される。ラッチ誤動作保護回路１２１は、ＨＶＮ１、ＨＶＮ２のソース・ドレイン間の寄生容量Ｃｄｓ１、Ｃｄｓ２に起因するｄｖ／ｄｔノイズと呼ばれる誤信号が発生した場合、すなわち、電位Ｖｓｅｔｂ及び電位Ｖｒｓｔｂが共にＬ（Ｌｏｗ）レベルになる場合に、出力を高インピーダンスにしてラッチ回路１２２に影響を与えないようにする回路である。

ラッチ回路１２２は、ラッチ誤動作保護回路１２１及びハイサイドドライバ１２３に接続されている。ラッチ回路１２２は、ラッチ誤動作保護回路１２１からの出力を入力し、その入力がＬまたはＨであればその値を記憶して出力し、入力が高インピーダンスになると、入力が高インピーダンスになる直前に記憶した値を保持・出力する回路である。

ラッチ回路１２２の出力端子は、フィードバック抵抗Ｒ４及びＲ６を介して第２の直列回路１２５を構成するレベルシフト抵抗Ｒ２とＨＶＮ２の接続点である第２接続点Ｖｒｓｔｂに接続されている。また、ラッチ回路１２２の出力をインバータＩＮＶによって反転することにより、ラッチ回路１２２の出力の反転出力が得られる。当該反転出力を出力するインバータＩＮＶの出力端子は、フィードバック抵抗Ｒ３及びＲ５を介して第１の直列回路１２４を構成するレベルシフト抵抗Ｒ１とＨＶＮ１の接続点である第１接続点Ｖｓｅｔｂに接続されている。

ハイサイドドライバ１２３は、高電位側のスイッチング素子ＸＤ１及びラッチ回路１２２に接続され、ラッチ回路１２２の出力に応じて信号ＨＯを出力し、スイッチング素子ＸＤ１をオンオフ制御する。

ハイサイドドライバ１２３の出力端子は、スイッチング素子ＸＤ１のゲート端子に接続されている。ラッチ誤動作保護回路１２１、ラッチ回路１２２、ハイサイドドライバ１２３、及び電源Ｅ１の低電位側電源端子は、スイッチング素子ＸＤ１及びＸＤ２の接続点ｖｓ（以下、その電位もｖｓで表す）に接続されている。また、ラッチ誤動作保護回路１２１、ラッチ回路１２２、及びハイサイドドライバ１２３は、電源Ｅ１から電源の供給を受けている。図示されていないが、インバータＩＮＶも同様に低電位側電源端子が接続点ｖｓに接続されて、電源Ｅ１から電源の供給を受けている。

第１の直列回路１２４及び第２の直列回路１２５の一端は、それぞれ電源Ｅ１の高電位側端子に接続された電源ラインｖｂ（以下、その電位もｖｂで表す）に接続され、他端はそれぞれ接地電位（ＧＮＤ）に接続されている。ＨＶＮ１のゲートには、高電位側駆動回路１２０のレベルシフト回路への入力信号であるset信号が入力され、ＨＶＮ２のゲートには、高電位側駆動回路１２０のレベルシフト回路への入力信号であるreset信号が入力される。

ダイオードＤ１及びＤ２は、そのアノードがスイッチング素子ＸＤ１及びＸＤ２の接続点ｖｓに接続され、ダイオードＤ２のカソードが第１接続点Ｖｓｅｔｂに接続され、ダイオードＤ１のカソードが第２接続点Ｖｒｓｔｂに接続されている。ダイオードＤ１及びＤ２は、電圧Ｖｓｅｔｂ、Ｖｒｓｔｂが電位ｖｓ以下にならないようクランプし、ラッチ誤動作保護回路１２１に過電圧が入力されないよう保護するためのものである。

なお、フィードバック抵抗Ｒ５及びＲ６は、ラッチ回路１２２で使用されるＣＭＯＳ回路又は論理反転用ＣＭＯＳ回路（ＩＮＶ）のＰＭＯＳ又はＮＭＯＳを経由してｖｂ電位又はｖｓ電位に接続されるが、簡略化のため、ラッチ回路１２２においてＰＭＯＳ及びＮＭＯＳは図示せず、以降も同様に不図示とする。

低電位側駆動回路１３０は、低電位側のスイッチング素子ＸＤ２をオンオフ制御するローサイドドライバ１３１と、ローサイドドライバ１３１に電源を供給する電源Ｅ２（以下、その電位もＥ２で表す）で構成される。

ローサイドドライバ１３１は、電源Ｅ２から電源を供給され、ローサイドドライバ１３１に入力される信号Ｓを増幅してスイッチング素子ＸＤ２のゲート端子に入力する。この構成により、信号ＳがＨ（Ｈｉｇｈ）レベルのときスイッチング素子ＸＤ２がオン（導通）し、Ｌ（Ｌｏｗ）レベルのときスイッチング素子ＸＤ２がオフ（遮断）する。すなわち、信号Ｓは、スイッチング素子ＸＤ２のオンオフを直接指示する信号である。

高電位側駆動回路１２０に入力されるset信号及びreset信号において、set信号はスイッチング素子ＸＤ１のオン期間の開始（オフ期間の終了）タイミングを指示する信号であり、reset信号はスイッチング素子ＸＤ２のオフ期間の開始（オン期間の終了）タイミングを指示する信号である。

スイッチング素子ＸＤ１及びＸＤ２は、後述するデッドタイムを除いて、一方がオンのとき、他方がオフするように相補的にオンオフされ、スイッチング素子ＸＤ２がオンのとき接続点ｖｓの電位ｖｓは接地電位となり、スイッチング素子ＸＤ１がオンのとき接続点ｖｓの電位ｖｓは電源Ｅの出力電圧Ｅとなる。また、負荷Ｌ１は、ハーフブリッジ回路１００から電力の供給を受ける負荷であり、接続点ｖｓと接地電位の間に接続されている。

図１に示されるような従来のハーフブリッジ回路１００においては、低電位側の電源電圧Ｅ２と高電位側の電源電圧Ｅ１とで、数百ボルト程度の大きな電位差があることが多い。そのため、高電位側回路と低電位側回路との間を結ぶ配線とその下地である半導体との間に電位差が生じる場合がある。特に、配線の電位が高電位側回路に起因する高電圧になっており、その後段が低電位側回路の領域のときは、電圧の発生およびその影響が顕著である。半導体の金属配線を高電位側回路と低電位側回路との間を結ぶ配線に単純に適用すると、配線とその直下の半導体との間に高電界が生じ、レベルシフト回路に様々な問題が生じる。上述のような問題を解決するために、レベルシフト回路にワイヤボンディング方式を適用することができる。ワイヤボンディング方式とは、例えば図１において、ＨＶＮ１のドレインと第１接続点Ｖｓｅｔｂの間、及びＨＶＮ２のドレインと第２接続点Ｖｒｓｔｂの間をワイヤで接続する方式である。ワイヤボンディング方式を用いる場合、配線が半導体から離れて空中配線されるため、下地となる半導体領域に高電界が生じることを防ぐことができる。

しかしながら、ワイヤボンディング方式の適用は、例えば、工数が増える、ワイヤリングのスペースが必要である等、レベルシフト回路においてコスト及び製品の小型化に悪影響を及ぼす。従って、ワイヤボンディング方式を用いないレベルシフト回路が求められている。ワイヤボンディング方式を用いないレベルシフト回路として、特許文献１及び特許文献２に示される技術がある。

特許第３９４１２０６号公報特許第３２１４８１８号公報

特許文献１には、高耐圧分離部（以下、ＨＶＪＴとする）にＨＶＮを埋め込んだデバイス構成を有し、レベルシフト回路を構成するレベルシフト抵抗と並列に構成される寄生抵抗（特許文献１の図３のＲ１）を有する高耐圧ＩＣおよびレベルシフト回路に用いられる寄生抵抗の抵抗値を制御する技術が記載されている。図２は、特許文献１に示されているレベルシフト回路の構成を示す。図１と共通する部位には同じ符号を付し、詳細な説明は省略する。図２に示されるように、特許文献１に示されるレベルシフト回路は、レベルシフト抵抗ＬＳＲ１及びＬＳＲ２に加え、寄生抵抗ＬＳＲｐ１，ＬＳＲｐ２及びＬＳＲｐ３とを有する点が、図１に示されるレベルシフト回路と異なる。特許文献１に示されるレベルシフト回路においては、レベルシフト抵抗ＬＳＲ１及び寄生抵抗ＬＳＲｐ１の並列抵抗と、ＨＶＮ１とで第１の直列回路が構成され、レベルシフト抵抗ＬＳＲ２及び寄生抵抗ＬＳＲｐ２の並列抵抗と、ＨＶＮ２とで第２の直列回路が構成される。特許文献１に示されるレベルシフト回路においては、レベルシフト抵抗ＬＳＲ１に並列に構成される寄生抵抗ＬＳＲｐ１及び抵抗ＬＳＲ２に並列に構成される寄生抵抗ＬＳＲｐ２の抵抗値を制御可能である。

特許文献２には、ワイヤボンディングを使用せずに低電位信号を高電位信号にレベルシフトする特許文献１とは異なるデバイス構造を有し、レベルシフト操作が可能であり、金属クロスオーバを有しない高電圧電力用集積回路が記載されている。

特許文献１及び特許文献２に記載の技術は、いずれもＨＶＪＴ領域内にＨＶＮを埋め込むことで回路面積を小さくして、高耐圧ＩＣを実現するものである。また、特許文献１及び特許文献２に示されるようなワイヤボンディング方式を用いない方式は、デバイス構造的にレベルシフト抵抗に相当する寄生抵抗が付加される点と、２つの直列回路間に寄生抵抗が付加される点が、ワイヤボンディング方式と異なる。

しかしながら、特許文献１に記載の技術では、第１の直列回路と第２の直列回路とが同じ回路構成及びデバイス構成をとる。そのため、ｄＶ／ｄｔノイズの発生時にＨＶＮ１の寄生容量Ｃｄｓ１及びＨＶＮ２の寄生容量Ｃｄｓ２に流れ込む電流の影響により、オン信号側のＨＶＮ及びオフ信号側のＨＶＮのドレイン電位が共に後段のロジック回路のしきい値を超えることによる誤動作が発生してしまう。この誤動作を回避するためにレベルシフト抵抗の抵抗値を小さくすると、ＨＶＮがオンとなってｄＶ／ｄｔノイズが発生する場合に、レベルシフト抵抗に流れる電流が増加し、消費電流が増加してしまう。また、レベルシフト抵抗の抵抗値を小さくしない場合は、ｄＶ／ｄｔノイズの発生によるレベルシフト出力変動による誤動作を防止するために、ローパスフィルタ等のノイズ除去機能を強化することが必要となり、ノイズ除去機能の影響により遅延時間が増加してしまうという課題がある。

また、特許文献２に記載の技術でも、特許文献１に記載の技術と同様に、第１の直列回路と第２の直列回路とが同じ回路構成及びデバイス構成をとるため、ｄＶ／ｄｔノイズの発生時等の誤動作の問題、誤動作を回避するためのレベルシフト抵抗の抵抗値を小さくすることによる消費電流増加の問題、及びレベルシフト抵抗の抵抗値を小さくしない場合のノイズ除去機能強化による遅延時間の増加の問題がある。

ワイヤボンディングを避け、回路面積を小さくするために、従来のレベルシフト回路のレベルシフト抵抗を、特許文献１又は特許文献２に記載されている寄生抵抗に置き換える場合を考える。図３は、図１に示される従来のレベルシフト回路を特許文献１に記載されているＨＶＮ埋め込み型ＨＶＪＴを用いて構成した例を示す。図１と共通する部位には同じ符号を付し、詳細な説明は省略する。図３に示すハーフブリッジ回路２００の高電位側駆動回路２２０は、フィードバック抵抗Ｒ３及びＲ４を廃し、レベルシフト抵抗Ｒ１を半導体基板中の寄生抵抗Ｒｐａｒ１に置き換え、レベルシフト抵抗Ｒ２を半導体基板中の寄生抵抗Ｒｐａｒ２に置き換え、第１の直列回路２２１と第２の直列回路２２２との間に寄生抵抗Ｒｐａｒ３を接続する構成としたことが、図１に示されるハーフブリッジ回路１００の高電位側駆動回路１２０に対する主たる相違点となっている。ＰＭ１又は寄生抵抗Ｒｐａｒ１とＨＶＮ１とで第１の直列回路２２１が構成され、ＰＭ２又は寄生抵抗Ｒｐａｒ２とＨＶＮ２とで第２の直列回路２２２が構成される。このように、特許文献１や特許文献２等に記載されているデバイス構造を適用することにより、図３に示されるハーフブリッジ回路２００においては、ワイヤボンディングを使用せずにレベルシフト回路を構成することができる。

寄生抵抗の抵抗値は、温度、電源電圧等に依存して変化する。図４は、寄生抵抗の抵抗値の温度依存性を示す。図４に示されるように、温度が−５０℃の場合に寄生抵抗の抵抗値が３ｋΩのものが、温度が１５０℃の場合、抵抗値は１０ｋΩとなる。図５は、寄生抵抗の抵抗値の電源電圧依存性を示す。図５に示されるように、ｖｂ−ＧＮＤ間電圧が０Ｖの場合に寄生抵抗の抵抗値が３ｋΩのものが、ｖｂ−ＧＮＤ間電圧が８００Ｖの場合、抵抗値は３０ｋΩとなる。このように、半導体基板中の抵抗である寄生抵抗の抵抗値は、温度依存性及び電源電圧依存性を有する。そのため、温度や電源電圧の条件により、setdrn信号及びresdrn信号の立ち上がり時間が変動し、後述するようにレベルシフト回路の動作に影響を及ぼす場合がある。

また、第１の直列回路２２１と第２の直列回路２２２との間に設けられた寄生抵抗Ｒｐａｒ３の抵抗値は、ＨＶＮ１とＨＶＮ２との間の距離に依存して変化する。図６は、寄生抵抗Ｒｐａｒ３の抵抗値のＨＶＮ１とＨＶＮ２との間の距離依存性を示す。図６に示されるように、ＨＶＮ１とＨＶＮ２との間の距離が１０００μｍの場合、寄生抵抗Ｒｐａｒ３の抵抗値は５００ｋΩとなる。

図３に示されるレベルシフト回路においては、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値は１０ｋΩ前後となるように調整され、寄生抵抗Ｒｐａｒ３の抵抗値は５００ｋΩ前後となるように調整される。なお、寄生抵抗Ｒｐａｒ３の抵抗値が大きいほうが、レベルシフト回路が各々動作するときの影響を少なくすることができる。

図３に示されるハーフブリッジ回路２００は、ラッチ回路１２２の出力状態に応じてフィードバック抵抗Ｒ５及びＲ６の接続状態を変更することにより、ラッチ回路１２２の出力状態に応じてフィードバック抵抗Ｒ５及びＲ６の一端の電位をｖｂ電位又はｖｓ電位とすることができる。図７は、ハイサイドドライバ１２３の出力ＨＯがＬレベルのときの図３に示されるレベルシフト回路の等価回路図を示し、図８は、出力ＨＯがＨレベルのときの図３に示されるレベルシフト回路の等価回路図を示す。図７に示されるように、出力ＨＯがＬレベルのときは、寄生抵抗Ｒｐａｒ１とフィードバック抵抗Ｒ５とが並列接続状態となり、寄生抵抗Ｒｐａｒ２とフィードバック抵抗Ｒ６とが直列接続状態となる。従って、ＰＭ１のゲート電位が電位ｖｂより低くなってＰＭ１が遮断状態ではなくなることにより、第１の直列回路２２１の出力端子のインピーダンスは低くなり、ＰＭ２のゲート電位が電位ｖｂとなってＰＭ１が遮断状態となることにより、第２の直列回路２２２の出力端子のインピーダンスは高くなる。図８に示されるように、出力ＨＯがＨレベルのときは、寄生抵抗Ｒｐａｒ１とフィードバック抵抗Ｒ５とが直列状態となり、寄生抵抗Ｒｐａｒ２とフィードバック抵抗Ｒ６とが並列接続状態となる。従って、ＰＭ１のゲート電位が電位ｖｂとなってＰＭ１が遮断状態となることにより、第１の直列回路２２１の出力端子のインピーダンスは高くなり、ＰＭ２のゲート電位が電位ｖｂより低くなってＰＭ１が遮断状態ではなくなることにより、第２の直列回路２２２の出力端子のインピーダンスは低くなる。

図９は、図３に示されるレベルシフト回路の動作のタイムチャートを示す。時刻ｔ₁でset信号の入力パルスがＨレベルに切り替わると、setdrn信号がｖｓ電位に下がり、ラッチ出力がＨレベルへと立ち上がり始める。set信号の入力パルスがＨレベルの間、setdrn信号は継続してｖｓ電位レベルとなる。時刻ｔ₂でラッチ回路１２２の出力がＬレベルからＨレベルに切り替わると、フィードバック抵抗Ｒ５及びＲ６の並列／直列状態が切り替わる。時刻ｔ₃でset信号の入力パルスがＨレベルからＬレベルに切り替わると、setdrn信号が立ち上がる。時刻ｔ₄でreset信号の入力パルスがＨレベルに切り替わると、resdrn信号がｖｓ電位に下がり、ラッチ出力がＬレベルへと下がり始める。reset信号の入力パルスがＨレベルの間、resdrn信号は継続してｖｓ電位レベルとなる。時刻ｔ₅でラッチ回路１２２の出力がＨレベルからＬレベルに切り替わると、フィードバック抵抗Ｒ５及びＲ６の並列／直列状態が切り替わる。時刻ｔ₆でreset信号の入力パルスがＨレベルからＬレベルに切り替わると、resdrn信号が立ち上がる。

set信号の入力パルス幅よりもラッチ回路１２２の出力の反転（セットされる）タイミングが早いと、setdrn信号が立ち上がり始めるときの第１の直列回路２２１の出力端子のインピーダンスが上述のように高い状態となり、これと寄生容量Ｃｄｓ１とで構成される時定数回路の時定数が大きくなって、setdrn信号の立ち上がりが遅れる。

また、レベルシフト抵抗として寄生抵抗Ｒｐａｒ１及びＲｐａｒ２を利用すると、この立ち上がり時間は上述のように温度や電源電圧の影響により変動する。図４及び図５に示されるように、温度や電圧が高くなることにより、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が大きくなる。寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が大きくなると、setdrn信号及びresdrn信号の立ち上がりの遅延が大きくなるが、set信号及びreset信号のパルスが単発で発生するならば、setdrn信号及びresdrn信号の立ち上がりがいくら遅れても問題がない。しかしながら、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が大きい場合であって、set信号及びreset信号のパルス間隔が狭く、set信号及びreset信号のパルスが連続で発生し、且つ前のパルスが立ち上がりきらないうちに後のパルスが立ち下がる場合、setdrn信号及びresdrn信号の両方がＬレベルとなる。setdrn信号及びresdrn信号の両方がＬレベルとなる場合、ｄＶ／ｄｔノイズが発生するため、ｄＶ／ｄｔノイズの発生に対処するためにラッチ誤動作保護回路１２１がこの状態を後の回路に伝達しないようにする。従って、後のパルスが有効となるのは、前のパルスが立ち上がってからということになり、図９に示されるように遅延時間が増加し、応答性が悪化する。

図１０は、set信号−reset信号のパルス間隔が０．５μｓであるときの図３に示されるハーフブリッジ回路２００の回路シミュレーション結果を示す。図１１は、set信号−reset信号のパルス間隔が０．２μｓであるときの図３に示されるハーフブリッジ回路２００の回路シミュレーション結果を示す。図１０に示されるように、set信号−reset信号のパルス間隔が０．５μｓである場合、寄生抵抗の抵抗値が５ｋΩのときの破線で示される出力波形と、寄生抵抗の抵抗値が３５ｋΩのときの実線で示される出力波形とにおいて、ラッチ出力は同等の出力波形となる。

しかしながら、図１１に示されるように、set信号−reset信号のパルス間隔が０．２μｓである場合、寄生抵抗の抵抗値が５ｋΩのときの出力波形と、寄生抵抗の抵抗値が３５ｋΩのときの出力波形とを比較すると、寄生抵抗の抵抗値が３５ｋΩのときのラッチ出力の出力波形に遅延が生じていることがわかる。

本発明は、寄生抵抗の抵抗値の大小に関係なく、遅延時間に影響を与えないレベルシフト回路を提供する。

上述の課題を解決するために、請求項１に係る発明は、半導体基板中の第１の抵抗と、第１のレベルシフト入力信号を入力する入力端子に接続された第１のスイッチング素子と、第１のレベルシフト出力信号を出力するための第１のレベルシフト出力端子とが直列に接続された第１の直列回路と、半導体基板中の第２の抵抗と、第２のレベルシフト入力信号を入力する入力端子に接続された第２のスイッチング素子と、第２のレベルシフト出力信号を出力するための第２のレベルシフト出力端子とが直列に接続された第２の直列回路とを備えたレベルシフト回路であって、前記第１の直列回路及び前記第２の直列回路に接続され、前記第１の直列回路及び前記第２の直列回路からそれぞれ出力される前記第１のレベルシフト出力信号及び前記第２のレベルシフト信号を入力して、前記第１のレベルシフト出力信号及び前記第２のレベルシフト信号の立ち上がり電位を所定の閾値と比較し、閾値を超えた場合に一定期間のパルス出力である第１の出力信号及び第２の出力信号を出力する立ち上がり検出回路と、前記第１の抵抗と並列に接続された第３のスイッチング素子であって、前記第３のスイッチング素子のソース端子は、電源電位に接続され、前記第３のスイッチング素子のドレイン端子は、前記第１のレベルシフト出力端子に接続され、前記第３のスイッチング素子のゲート端子は、前記立ち上がり検出回路に接続されている、第３のスイッチング素子と、前記第２の抵抗と並列に接続された第４のスイッチング素子であって、前記第４のスイッチング素子のソース端子は、電源電位に接続され、前記第４のスイッチング素子のドレイン端子は、前記第２のレベルシフト出力端子に接続され、前記第４のスイッチング素子のゲート端子は、前記立ち上がり検出回路に接続されている、第４のスイッチング素子とを備え、前記立ち上がり検出回路からの前記第１の出力信号により、前記第３のスイッチング素子がオン状態となり、前記立ち上がり検出回路からの前記第２の出力信号により、前記第４のスイッチング素子がオン状態となることを特徴とするレベルシフト回路である。

請求項２に記載のレベルシフト回路は、請求項１に記載のレベルシフト回路であって、前記第１の抵抗及び前記第２の抵抗は、前記半導体基板中の寄生抵抗であることを特徴とする。

請求項３に記載のレベルシフト回路は、請求項１又は２に記載のレベルシフト回路であって、前記立ち上がり検出回路は、前記第１の出力信号及び前記第２の出力信号のいずれかが出力されると第３の出力信号を出力する論理回路を有し、前記第１のレベルシフト入力信号と前記第２のレベルシフト入力信号の入力タイミングにデッドタイムを設け、前記立ち上がり検出回路の出力パルス幅を前記デッドタイム以下とし、前記第３の出力信号が出力されると前記第３のスイッチング素子及び前記第４のスイッチング素子をオン状態にすることを特徴とする。

請求項４に記載のレベルシフト回路は、請求項１ないし３のいずれか１項に記載のレベルシフト回路であって、前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号を入力し、前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号が共にＬレベルになる場合に、高インピーダンスの信号を出力するラッチ誤動作保護回路と、前記ラッチ誤動作保護回路からの出力を入力し、前記ラッチ誤動作保護回路からの出力がＬまたはＨであればその値を記憶して出力し、前記ラッチ誤動作保護回路からの出力が高インピーダンスであると、入力が高インピーダンスになる直前に記憶した値を保持して前記記憶した値を前記記憶した値の反転信号とともに出力するラッチ回路とをさらに備え、前記ラッチ回路の一方の出力端子が第１のフィードバック抵抗を介して前記第１のレベルシフト出力端子に接続され、且つ他方の出力端子が第２のフィードバック抵抗を介して前記第２のレベルシフト出力端子に接続されていることを特徴とする。

請求項５に記載のレベルシフト回路は、請求項１ないし４のいずれか１項に記載のレベルシフト回路であって、前記第１の抵抗と並列に接続された第１のフィードバック用トランジスタと前記第２の抵抗と並列に接続された第２のフィードバック用トランジスタとをさらに有し、前記第１のフィードバック用トランジスタのゲートが前記第２のレベルシフト出力端子に接続され、前記第２のフィードバック用トランジスタのゲートが前記第１のレベルシフト出力端子に接続されていることを特徴とする。

請求項１に係る発明によれば、レベルシフト抵抗として温度特性や電源電圧特性が存在する抵抗を使用した場合であっても、遅延時間を最小にすることができる。また、セット側パルス入力とリセット側パルス入力のパルス入力間隔を短縮することが可能となる。

請求項２に係る発明によれば、レベルシフト抵抗として温度特性や電源電圧特性が存在する寄生抵抗を使用することができる。

請求項３に係る発明によれば、請求項１に記載のレベルシフト回路の動作時に貫通電流を防止することが可能となる。

請求項４，５に係る発明によれば、ｄＶ／ｄｔノイズによる誤動作を防止することができる。

従来のレベルシフト回路を用いたハーフブリッジ回路の構成図を示す。従来のレベルシフト回路の構成図を示す。従来のレベルシフト回路構成におけるレベルシフト抵抗を寄生抵抗に置き換えた場合の回路構成図を示す。寄生抵抗の抵抗値の温度依存性を示す図である。寄生抵抗の抵抗値の電圧依存性を示す図である。寄生抵抗の抵抗値のＨＶＮ間距離依存性を示す図である。図３に示される回路構成において、フィードバック抵抗Ｒ５と寄生抵抗Ｒｐａｒ１とが並列接続状態となり、フィードバック抵抗Ｒ６と寄生抵抗Ｒｐａｒ２とが直列接続状態となった場合の等価回路図を示す。図３に示される回路構成において、フィードバック抵抗Ｒ５と寄生抵抗Ｒｐａｒ１とが直列接続状態となり、フィードバック抵抗Ｒ６と寄生抵抗Ｒｐａｒ２とが並列接続状態となった場合の等価回路図を示す。図３に示されるレベルシフト回路の動作のタイムチャートを示す。 set信号−reset信号のパルス間隔が０．５μｓであるときの図３に示されるハーフブリッジ回路２００の回路シミュレーション結果を示す図である。 set信号−reset信号のパルス間隔が０．２μｓであるときの図３に示されるハーフブリッジ回路２００の回路シミュレーション結果を示す図である。本発明の実施例１に係る回路構成図を示す。立ち上がり検出回路の内部構成図を示す。図１３に示される立ち上がり検出回路の動作タイムチャートを示す。立ち上がり検出回路の他の回路構成を示す図である。図１５に示される立ち上がり検出回路の動作タイムチャートを示す。 set信号−reset信号のパルス間隔が０．５μｓのときの回路シミュレーションの結果を示す図である。 set信号−reset信号のパルス間隔が０．２μｓのときの回路シミュレーションの結果を示す図である。本願発明の実施例２に係るハーフブリッジ回路４００の回路構成を示す図である。実施例２に係る回路構成を利用するための立ち上がり検出回路の回路構成を示す図である。 set信号、reset信号、及びgen信号のパルス間隔と、setdrn信号及びresdrn信号の出力波形との関係を示す図である。 set信号とreset信号のパルス間隔が０．５μｓのときの回路シミュレーションの結果を示す図である。 set信号とreset信号のパルス間隔が０．２μｓのときの回路シミュレーションの結果を示す図である。本発明の実施例３に係るハーフブリッジ回路５００の回路構成を示す図である。 set信号とreset信号のパルス間隔が０．５μｓのときの回路シミュレーションの結果を示す図である。 set信号とreset信号のパルス間隔が０．２μｓのときの回路シミュレーションの結果を示す図である。

図１２は、本願発明の実施例１に係る回路構成図を示す。図３と共通する部位には同じ符号を付し、詳細な説明は省略する。図１２に示すように、本発明の実施例１に係るハーフブリッジ回路３００は、ＰＭ１１と、ＰＭ２１と、第１の立ち上がり検出回路３２１と、第２の立ち上がり検出回路３２２とをさらに備える点で、図３に示されるハーフブリッジ回路２００と異なる。図１２に示されるハーフブリッジ回路３００の高電位側駆動回路３２０において、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値は、特許文献１に記載されているように制御することができる。一例として、所定電源電圧、所定温度状態における寄生抵抗Ｒｐａｒ１及びＲｐａｒ２は、図４に示される温度特性及び図５に示される電源電圧特性を考慮して、１０ｋΩとした。所定電源電圧、所定温度における寄生抵抗Ｒｐａｒ３の抵抗値は、図６に示されるＨＶＮ１とＨＶＮ２との間の距離依存性に基づいて、ＨＶＮ１とＨＶＮ２との間の距離を１０００μｍとした場合の５００ｋΩとした。

第１の立ち上がり検出回路３２１は、第１の直列回路２２１とＰＭ１１のゲート端子に接続され、第１の直列回路２２１から出力されるsetdrn信号の立ち上がりを検出し、set-gen信号をＰＭ１１のゲート端子に入力する。第２の立ち上がり検出回路３２２は、第２の直列回路２２２とＰＭ２１のゲート端子に接続され、第２の直列回路２２２から出力されるresdrn信号の立ち上がりを検出し、reset-gen信号をＰＭ２１のゲート端子に入力する。

ＰＭ１１は、第１の直列回路２２１の寄生抵抗Ｒｐａｒ１に並列接続され、ＰＭ２１は、第２の直列回路２２２の寄生抵抗Ｒｐａｒ２に並列接続されている。ＰＭ１１のゲート端子は、第１の立ち上がり検出回路３２１の出力端子に接続され、ＰＭ２１のゲート端子は、第２の立ち上がり検出回路３２２の出力端子に接続されている。

図１３は、第１の立ち上がり検出回路３２１及び第２の立ち上がり検出回路３２２の内部構成図を示す。図１３に示されるように、第１の立ち上がり検出回路３２１及び第２の立ち上がり検出回路３２２は、遅延回路３３０と、コンパレータ３２５とＰＭＯＳゲート信号接続端子用論理回路３３５と、閾値電圧源Ｅ３とで構成される。なお、第１の立ち上がり検出回路３２１は、setdrn信号を入力してset-gen信号を出力する点のみが、resdrn信号を入力してreset-gen信号を出力する第２の立ち上がり検出回路３２２と異なる。以下、立ち上がり検出回路の構成を説明するために、第１の立ち上がり検出回路３２１を例に挙げて説明するが、第２の立ち上がり検出回路３２２においても、上記のように入力信号及び出力信号が異なる点を除いて、同様の動作をするものである。

第１の立ち上がり検出回路３２１にsetdrn信号が入力されると、setdrn信号はコンパレータ３２５及び遅延回路３３０に入力される。コンパレータ３２５は、一方の入力端子にsetdrn信号が入力され、他方の入力端子に閾値電圧源Ｅ３（その出力電圧もＥ３とする）からの閾値電圧Ｅ３が入力されて、setdrn信号と閾値電圧Ｅ３とを比較する。setdrn信号の信号レベルが閾値電圧よりも大きい場合は、比較信号ＣＭＯをＨレベルとし、setdrn信号の信号レベルが閾値電圧よりも小さい場合は、比較信号ＣＭＯをＬレベルとして、比較信号ＣＭＯをＰＭＯＳゲート信号接続端子用論理回路３３５に入力する。

遅延回路３３０は、入力されたsetdrn信号を遅延させ、遅延信号ＤＬＹとしてＰＭＯＳゲート信号接続端子用論理回路３３５に入力する。遅延回路３３０は、例えば、ＣＭＯＳロジックインバータの段数を変更する方法による遅延回路、抵抗素子と容量素子との組み合わせによる遅延回路、さらに抵抗素子又は容量素子のパラメータを変更する方法による遅延回路等により実現される。なお、遅延回路３３０にコンパレータ３２５からの比較信号ＣＭＯを入力することにより、setdrn信号ではなく信号ＣＭＯを遅延するように立ち上がり検出回路を構成してもよい。

ＰＭＯＳゲート信号接続端子用論理回路３３５において、遅延信号ＤＬＹを入力する入力端子は遅延信号ＤＬＹを反転させて入力する機能を有し、set-gen信号を出力する出力端子は比較信号ＣＭＯと反転した遅延信号ＤＬＹの論理積を反転させてset-gen信号を出力する機能を有するように設定されている。すなわち、ＰＭＯＳゲート信号接続端子用論理回路３３５は、比較信号ＣＭＯ及び遅延信号ＤＬＹを入力し、比較信号ＣＭＯがＨレベルであって、かつ遅延信号ＤＬＹがＬレベルのときにのみ、set-gen信号をＬレベルとし、その他の場合はＨレベルとして、set-gen信号をＰＭ１１のゲート端子に入力する。第２の立ち上がり検出回路３２２も同様に、resdrn信号を入力として、第１の立ち上がり検出回路３２１の場合と同様の動作を経て、reset-gen信号をＰＭ２１のゲート端子に入力する。

図１４は、図１３に示される立ち上がり検出回路の動作タイムチャートを示す。図１４に示されるように、setdrn信号又はresdrn信号が時刻ｔ₇でＨレベルからＬレベルへと切り替えられると、比較信号ＣＭＯもＨレベルからＬレベルへと切り替えられる。遅延信号ＤＬＹは、時刻ｔ₈でＨレベルからＬレベルへと切り替えられる。setdrn信号又はresdrn信号がＨレベルへと立ち上がり始め、時刻ｔ₉で閾値電圧Ｅ３よりも信号レベルが高くなって比較信号ＣＭＯがＨレベルに切り替えられると、set-gen信号又はreset-gen信号はＨレベルからＬレベルへと切り替えられる。すると、ＰＭ１又はＰＭ２がオン（導通）するため、set-gen信号又はreset-gen信号が急速に立ち上がり、立ち上がり時間が短縮される。時刻ｔ₁₀で遅延信号ＤＬＹがＨレベルに切り替わると、set-gen信号又はreset-gen信号もＨレベルに切り替えられる。

図１５は、立ち上がり検出回路の他の回路構成を示す。以下、第１の立ち上がり検出回路３２１を例に挙げて説明する。他の回路構成に係る第１の立ち上がり検出回路３２１は、遅延回路３３０及びＰＭＯＳゲート信号接続端子用論理回路３３５を備える。第１の立ち上がり検出回路３２１がsetdrn信号を入力すると、setdrn信号は遅延回路３３０及びＰＭＯＳゲート信号接続端子用論理回路３３５の一方の入力端子に入力される。遅延回路３３０は、入力したsetdrn信号を遅延して遅延信号ＤＬＹとしてＰＭＯＳゲート信号接続端子用論理回路３３５の他方の入力端子に入力する。ＰＭＯＳゲート信号接続端子用論理回路３３５の入力端子の閾値は、ｖｂとｖｓの中間の電位であり、setdrn信号の信号レベルがこの閾値よりも高く、且つ遅延信号ＤＬＹがＬレベルである場合にのみ、ＰＭＯＳゲート信号接続端子用論理回路３３５はＬレベルのset-gen信号を出力し、その他の場合はＨレベルのset-gen信号を出力する。ただし、ＰＭＯＳゲート信号接続端子用論理回路３３５の入力端子の閾値がｖｂとｖｓの中間の電位であるため、第１の立ち上がり検出回路３２１の出力パルスの変化する時間が遅れるという欠点があるが、ＰＭＯＳゲート信号接続端子用論理回路３３５のＨレベル側の入力端子の閾値を下げることで、この欠点は解消される。

図１６は、図１５に示される立ち上がり検出回路の動作タイムチャートを示す。図１６に示されるように、setdrn信号又はresdrn信号が時刻ｔ₇でＨレベルからＬレベルへと切り替えられる。遅延信号ＤＬＹは、時刻ｔ₈でＨレベルからＬレベルへと切り替えられる。setdrn信号又はresdrn信号がＨレベルへと立ち上がり始め、時刻ｔ₉でＰＭＯＳゲート信号接続端子用論理回路３３５の入力端子の閾値よりも信号レベルが高くなると、set-gen信号又はreset-gen信号はＨレベルからＬレベルへと切り替えられる。すると、ＰＭ１又はＰＭ２がオンするため、set-gen信号又はreset-gen信号が急速に立ち上がり、立ち上がり時間が短縮される。時刻ｔ₁₀で遅延信号ＤＬＹがＨレベルに切り替わると、set-gen信号又はreset-gen信号もＨレベルに切り替えられる。

図１７及び図１８は、図１２に示される実施例１に係るレベルシフト回路を回路シミュレーションにより検証した結果を示す。図１７は、set信号−reset信号のパルス間隔が０．５μｓのときの回路シミュレーションの結果を示す。図１７に示されるように、図１０に示される従来のレベルシフト回路のシミュレーション結果と同様に、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２の抵抗値が５ｋΩの場合と３５ｋΩの場合とを比較しても、ラッチ出力に遅延は発生していない。図１８は、set信号−reset信号のパルス間隔が０．２μｓのときの回路シミュレーションの結果を示す。図１１に示される従来のレベルシフト回路のシミュレーション結果では、ラッチ出力に遅延が発生していたにもかかわらず、図１８に示されるラッチ出力の波形には遅延が生じていない。

図１９は、本願発明の実施例２に係るハーフブリッジ回路４００の回路構成を示す。ハーフブリッジ回路４００の基本回路構成は、実施例１と同様である。実施例２は、実施例１に示された第１の立ち上がり検出回路３２１及び第２の立ち上がり検出回路３２２を廃し、替わりに１つの立ち上がり検出回路４２１を設け、この立ち上がり検出回路４２１に第１の直列回路２２１及び第２の直列回路２２２から出力されたsetdrn信号及びresdrn信号を入力して、この立ち上がり検出回路４２１から出力される１つのgen信号をＰＭ１１及びＰＭ２１に入力する構成とした点が実施例１と異なる。

図２０は、実施例２に係る回路構成を利用するための立ち上がり検出回路４２１の回路構成を示す。図２０に示されるように、高電位側駆動回路４２０の立ち上がり検出回路４２１は、閾値電圧源Ｅ３と、第１のコンパレータ４３５と、第１の遅延回路４３６と、第１の論理回路４３７と、第２のコンパレータ４３８と、第２の遅延回路４３９と、第２の論理回路４４０と、ＰＭＯＳゲート信号接続端子用論理回路４４１とを備える。

第１のコンパレータ４３５及び第１の遅延回路４３６は、第１の直列回路２２１に接続され、それぞれ、setdrn信号が入力される。第１のコンパレータ４３５は、一方の入力端子にsetdrn信号が入力され、他方の入力端子に閾値電圧Ｅ３が入力されて、setdrn信号と閾値電圧Ｅ３とを比較する。setdrn信号の信号レベルが閾値電圧Ｅ３よりも大きい場合は、比較信号ＣＭＯをＨレベルとし、setdrn信号の信号レベルが閾値電圧Ｅ３よりも小さい場合は、比較信号ＣＭＯをＬレベルとして、比較信号ＣＭＯを第１の論理回路４３７に入力する。

第１の遅延回路４３６は、入力されたsetdrn信号を遅延させ、遅延信号ＤＬＹとして第１の論理回路４３７に出力する。

第１の論理回路４３７は、比較信号ＣＭＯ及び遅延信号ＤＬＹが入力される。遅延信号ＤＬＹを入力する入力端子は、第１の遅延回路４３６からの遅延信号ＤＬＹを反転させて入力する機能を有し、第１の論理回路４３７の出力端子は、第１のコンパレータ４３５からの比較信号ＣＭＯと反転した遅延信号ＤＬＹの論理積を反転させて信号を出力する機能を有するように設定されている。

第２のコンパレータ４３８及び第２の遅延回路４３９は、第２の直列回路２２２に接続され、それぞれ、resdrn信号が入力される。第２のコンパレータ４３８は、一方の入力端子にresdrn信号が入力され、他方の入力端子に閾値電圧Ｅ３が入力されて、resdrn信号と閾値電圧Ｅ３とを比較する。resdrn信号の信号レベルが閾値電圧Ｅ３よりも大きい場合は、比較信号ＣＭＯをＨレベルとし、resdrn信号の信号レベルが閾値電圧Ｅ３よりも小さい場合は、比較信号ＣＭＯをＬレベルとして、比較信号ＣＭＯを第２の論理回路４４０に入力する。

第２の遅延回路４３９は、入力されたresdrn信号を遅延させ、遅延信号ＤＬＹとして第２の論理回路４４０に出力する。

第２の論理回路４４０は、比較信号ＣＭＯ及び遅延信号ＤＬＹが入力される。遅延信号ＤＬＹを入力する入力端子は、第２の遅延回路４３９からの遅延信号ＤＬＹを反転させて入力する機能を有し、第２の論理回路４４０の出力端子は、第２のコンパレータ４３８からの比較信号ＣＭＯと反転した遅延信号ＤＬＹの論理積を反転させて信号を出力する機能を有するように設定されている。

ＰＭＯＳゲート信号接続端子用論理回路４４１は、第１のコンパレータ４３５の比較信号ＣＭＯがＨレベルであって、かつ及び第２の遅延回路４３６の遅延信号ＤＬＹがＬレベルのときの出力を第１の論理回路４３７から入力した場合、及び第２のコンパレータ４３８の比較信号ＣＭＯがＨレベルであって、かつ第２の遅延回路４３９の遅延信号ＤＬＹがＬレベルのときの出力を第２の論理回路４４０から入力した場合に、gen信号をＬレベルとし、その他の場合はＨレベルとして、gen信号をＰＭ１１及びＰＭ２１に入力する。

図２０に示される立ち上がり検出回路を適用する場合は、set信号及びreset信号に時間的制約（デッドタイムＤＴ）を設けるものとする。

図２１は、set信号、reset信号、及びgen信号のパルス間隔と、setdrn信号及びresdrn信号の出力波形との関係を示す。図２１に示されるように、時刻ｔ_aでset信号がＬレベルからＨレベルに切り替えられると、setdrn信号がＬレベルに切り替えられる。時刻ｔ_bでset信号がＨレベルからＬレベルに切り替えられると、setdrn信号がＨレベルへと立ち上がり始め、時刻ｔ_cで閾値電圧Ｅ３よりもsetdrn信号の信号レベルが高くなると、gen信号はＨレベルからＬレベルに切り替えられる。時刻ｔ_dで第１の遅延回路の遅延信号ＤＬＹがＨレベルに切り替わると、set-gen信号又はreset-gen信号もＨレベルに切り替えられる。時刻ｔ_eでreset信号がＬレベルからＨレベルに切り替えられると、resdrn信号がＬレベルに切り替えられる。時刻ｔ_fでreset信号がＨレベルからＬレベルに切り替えられると、resdrn信号がＨレベルへと立ち上がり始め、時刻ｔ_gで閾値電圧Ｅ３よりもresdrn信号の信号レベルが高くなると、gen信号はＨレベルからＬレベルに切り替えられる。時刻ｔ_hで第１の遅延回路の遅延信号ＤＬＹがＨレベルに切り替わると、gen信号もＨレベルに切り替えられる。

set信号及びreset信号には、両者のパルスが重ならないようにデッドタイム期間ＤＴが設けられている。すなわち、set信号及びreset信号の一方の信号が立ち下がってからデッドタイム期間ＤＴが経過しないと、他方の信号を立ち上げないようにする。そして、立ち上がり検出回路４２１のgen信号のパルス幅ＰＷは、ＤＴ以下となるように調整する。なお、gen信号のパルス幅ＰＷは、図２０に示す遅延回路により調整可能である。gen信号の出力振幅は、ＰＭ１１及びＰＭ２１のオン／オフが可能となる電圧レベルであるものとする。

図２２及び図２３に図１９のレベルシフト回路の回路シミュレーション結果を示す。図２２は、set信号とreset信号のパルス間隔が０．５μｓのときの検証結果であり、図２３はset信号とreset信号のパルス間隔が０．２μｓのときの検証結果である。図２２及び図２３に示されるように、パルス間隔が異なる場合でも、寄生抵抗の違いによるラッチ出力の遅延は生じていない。

図２０に示される立ち上がり検出回路４２１を適用することで、setdrn信号又はresdrn信号の立ち上がりを検出した場合でも、ＰＭ１１及びＰＭ２１がオンになることになり、set-gen信号又はreset-gen信号が急速に立ち上がり、立ち上がり時間を短縮する効果がある。なお、寄生抵抗Ｒｐａｒ１及びＲｐａｒ２とフィードバック抵抗Ｒ５及びＲ６との関係動作により、一方の直列回路が並列接続、他方の直列回路が直列接続となる動作は変わらないため、第１の直列回路２２１及び第２の直列回路２２２のインピーダンスは一方が低く、他方が高い関係を維持することとなり、誤動作が起きない関係が維持される。

図２４は、本発明の実施例３に係るハーフブリッジ回路５００の回路構成を示す。図１９と共通する部位には同じ符号を付し、詳細な説明は省略する。図２４に示されるハーフブリッジ回路５００の高電位側駆動回路５２０は、第１の直列回路５２１を寄生抵抗Ｒｐａｒ１及び寄生抵抗Ｒｐａｒ４の直列回路を用いて構成し、第２の直列回路５２２を寄生抵抗Ｒｐａｒ２及び寄生抵抗Ｒｐａｒ５の直列回路を用いて構成している。寄生抵抗Ｒｐａｒ１及び寄生抵抗Ｒｐａｒ２に対し、ＰＭ１１及びＰＭ２１がそれぞれ並列に接続されている。ＰＭ１は、ソース端子が電源ラインＶｂに接続され、ドレイン端子が第１接続点Ｖｓｅｔｂに接続され、ゲート端子が第２接続点Ｖｒｓｔｂおよびフィードバック抵抗Ｒ６を介してラッチ回路１２２の出力端子に接続されている。ＰＭ２は、ソース端子が電源ラインＶｂに接続され、ドレイン端子が第２接続点Ｖｒｓｔｂに接続され、ゲート端子が第１接続点Ｖｓｅｔｂおよびフィードバック抵抗Ｒ５を介してインバータＩＮＶの出力端子に接続されている。

図２５及び図２６に、図２４に示されるレベルシフト回路の回路シミュレーション結果を示す。図２５は、set信号とreset信号のパルス間隔が０．５μｓのときの検証結果であり、図２６はset信号とreset信号のパルス間隔が０．２μｓのときの検証結果である。図２５及び図２６に示されるように、パルス間隔が異なる場合でも、寄生抵抗の違いによるラッチ出力の遅延は生じていない。

なお、今までの説明においてＲｐａｒ１，Ｒｐａｒ２，Ｒｐａｒ４，Ｒｐａｒ５を半導体基板中の寄生抵抗としてきたが、本発明は寄生抵抗に限定するものではなく、寄生抵抗Ｒｐａｒ１、Ｒｐａｒ２、Ｒｐａｒ４の替わりに半導体基板中の通常の抵抗を適用するものであってもよい。これらの抵抗が図４〜６に準じた性質を有していても、本発明によりその影響を抑制することができる。

Claims

半導体基板中の第１の抵抗と、第１のレベルシフト入力信号を入力する入力端子に接続された第１のスイッチング素子と、第１のレベルシフト出力信号を出力するための第１のレベルシフト出力端子とが直列に接続された第１の直列回路と、
半導体基板中の第２の抵抗と、第２のレベルシフト入力信号を入力する入力端子に接続された第２のスイッチング素子と、第２のレベルシフト出力信号を出力するための第２のレベルシフト出力端子とが直列に接続された第２の直列回路とを備えたレベルシフト回路であって、
前記第１の直列回路及び前記第２の直列回路に接続され、前記第１の直列回路及び前記第２の直列回路からそれぞれ出力される前記第１のレベルシフト出力信号及び前記第２のレベルシフト信号を入力して、前記第１のレベルシフト出力信号及び前記第２のレベルシフト信号の立ち上がり電位を所定の閾値と比較し、閾値を超えた場合に一定期間のパルス出力である第１の出力信号及び第２の出力信号を出力する立ち上がり検出回路と、
前記第１の抵抗と並列に接続された第３のスイッチング素子であって、前記第３のスイッチング素子のソース端子は、電源電位に接続され、前記第３のスイッチング素子のドレイン端子は、前記第１のレベルシフト出力端子に接続され、前記第３のスイッチング素子のゲート端子は、前記立ち上がり検出回路に接続されている、第３のスイッチング素子と、
前記第２の抵抗と並列に接続された第４のスイッチング素子であって、前記第４のスイッチング素子のソース端子は、電源電位に接続され、前記第４のスイッチング素子のドレイン端子は、前記第２のレベルシフト出力端子に接続され、前記第４のスイッチング素子のゲート端子は、前記立ち上がり検出回路に接続されている、第４のスイッチング素子とを備え、
前記立ち上がり検出回路からの前記第１の出力信号により、前記第３のスイッチング素子がオン状態となり、前記立ち上がり検出回路からの前記第２の出力信号により、前記第４のスイッチング素子がオン状態となることを特徴とするレベルシフト回路。
前記第１の抵抗及び前記第２の抵抗は、前記半導体基板中の寄生抵抗であることを特徴とする請求項１に記載のレベルシフト回路。
前記立ち上がり検出回路は、前記第１の出力信号及び前記第２の出力信号のいずれかが出力されると第３の出力信号を出力する論理回路を有し、
前記第１のレベルシフト入力信号と前記第２のレベルシフト入力信号の入力タイミングにデッドタイムを設け、前記立ち上がり検出回路の出力パルス幅を前記デッドタイム以下とし、前記第３の出力信号が出力されると前記第３のスイッチング素子及び前記第４のスイッチング素子をオン状態にすることを特徴とする請求項１又は２に記載のレベルシフト回路。
前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号を入力し、前記第１のレベルシフト出力信号及び前記第２のレベルシフト出力信号が共にＬレベルになる場合に、高インピーダンスの信号を出力するラッチ誤動作保護回路と、
前記ラッチ誤動作保護回路からの出力を入力し、前記ラッチ誤動作保護回路からの出力がＬまたはＨであればその値を記憶して出力し、前記ラッチ誤動作保護回路からの出力が高インピーダンスであると、入力が高インピーダンスになる直前に記憶した値を保持して前記記憶した値を前記記憶した値の反転信号とともに出力するラッチ回路とをさらに備え、
前記ラッチ回路の一方の出力端子が第１のフィードバック抵抗を介して前記第１のレベルシフト出力端子に接続され、且つ他方の出力端子が第２のフィードバック抵抗を介して前記第２のレベルシフト出力端子に接続されていることを特徴とする請求項１ないし３のいずれか１項に記載のレベルシフト回路。
前記第１の抵抗と並列に接続された第１のフィードバック用トランジスタと前記第２の抵抗と並列に接続された第２のフィードバック用トランジスタとをさらに有し、前記第１のフィードバック用トランジスタのゲートが前記第２のレベルシフト出力端子に接続され、前記第２のフィードバック用トランジスタのゲートが前記第１のレベルシフト出力端子に接続されていることを特徴とする請求項１ないし４のいずれか１項に記載のレベルシフト回路。