JP2020061675A - スイッチング回路 - Google Patents

Abstract

【課題】放射ノイズの発生およびスイッチング素子の誤オンを抑制できるスイッチング回路を提供する。【解決手段】スイッチング回路１は、一端が第一制御信号１Ｓを出力する第一出力部Ｐ１に接続された第一抵抗部Ｒ１と、第一抵抗部の他端に接続された制御電極Ｇ１と、高電位側電極Ｄ１と、低電位側電極Ｓ１とを有し、第一制御信号によってオンオフ駆動されるスイッチング素子Ｑ１と、一端が第一出力部と第一抵抗部との間に接続され、他端が第一抵抗部と制御電極との間に接続されたスイッチング抵抗部ＳＲと、第二制御信号２Ｓを出力する第二出力部Ｐ２と、を含み、スイッチング抵抗部は、第二抵抗部と、第二制御信号によってオンオフ駆動され、オン状態において第二抵抗部を第一抵抗部と並列に接続し、かつオフ状態において第二抵抗部を第一抵抗部から遮断するスイッチング部Ｑ２と、を有する。【選択図】図１

Description

本発明は、スイッチング回路に関する。

コンバータやインバータなどに用いられるスイッチング回路において、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）や、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのスイッチング素子は、ゲート電極に入力される制御信号によってオンオフ駆動が制御されている。

例えば、特許文献１には、第１のスイッチング素子の制御電極と第１のスイッチング素子をスイッチング制御する制御回路との間に接続される抵抗と、第１のスイッチング素子の制御電極と第１のスイッチング素子の低電位側電極との間に接続される第１のコンデンサと、第１のコンデンサと直列に接続される第２のスイッチング素子とを備え、第２のスイッチング素子の高電位側電極は、第１のスイッチング素子の制御電極に電気的に接続され、第２のスイッチング素子の低電位側電極は第１のスイッチング素子の低電位側電力端子に電気的に接続され、第２のスイッチング素子の制御電極は、抵抗と制御回路の間に接続されていることを特徴とするスイッチング回路、についての技術が開示されている。特許文献１のスイッチング回路によれば、第１のスイッチング素子のスイッチング制御において、スイッチング毎に当該コンデンサを充放電させることなく、第１のスイッチング素子の誤点弧を防ぐことができるため、スイッチング制御する制御回路の負担を軽減することができる、とされている。

特開２０１２−２３９０６１号公報

ところで、スイッチング回路において、スイッチング素子のドレイン‐ソース間における単位時間当たりの電圧変化（ｄｖ／ｄｔ）や単位時間当たりの電流変化（ｄｉ／ｄｔ）が大きくなると容量性ノイズや誘導性ノイズなどの放射ノイズが発生することがある。また、ゲート電極に入力される制御信号にノイズが重畳すると、スイッチング素子の誤オンが誘発されることがある。スイッチング回路において、放射ノイズの発生およびスイッチング素子の誤オンを抑制できることが望まれている。

本発明の目的は、放射ノイズの発生およびスイッチング素子の誤オンを抑制できるスイッチング回路を提供することである。

本発明のスイッチング回路は、第一制御信号を出力する第一出力部と、一端が前記第一出力部に接続された第一抵抗部と、前記第一抵抗部の他端に接続された制御電極と、高電位側電極と、低電位側電極とを有し、前記第一制御信号によってオンオフ駆動されるスイッチング素子と、一端が前記第一出力部と前記第一抵抗部との間に接続され、他端が前記第一抵抗部と前記制御電極との間に接続されたスイッチング抵抗部と、第二制御信号を出力する第二出力部と、を含み、前記スイッチング抵抗部は、第二抵抗部と、前記第二制御信号によってオンオフ駆動され、オン状態において前記第二抵抗部を前記第一抵抗部と並列に接続し、かつオフ状態において前記第二抵抗部を前記第一抵抗部から遮断するスイッチング部と、を有し、前記第一出力部および前記第二出力部は、第一動作および第二動作を行い、前記第一動作は、前記第一出力部が前記スイッチング素子をオン状態からオフ状態に切り替える前後の期間において前記第二出力部が前記スイッチング部を一時的にオフ状態とする動作であり、前記第二動作は、前記第一出力部が前記スイッチング素子をオフ状態からオン状態に切り替える前後の期間において前記第二出力部が前記スイッチング部を一時的にオフ状態とする動作であることを特徴とする。

本発明に係るスイッチング回路は、第一出力部がスイッチング素子をオン状態からオフ状態に切り替える前後の期間、および、第一出力部がスイッチング素子をオフ状態からオン状態に切り替える前後の期間において第二出力部がスイッチング部を一時的にオフ状態とする。この動作により、第二抵抗部が一時的に第一抵抗部から遮断される。本発明に係るスイッチング回路によれば、放射ノイズの発生およびスイッチング素子の誤オンを抑制できるという効果を奏する。

図１は、実施形態に係るスイッチング回路を示す回路図である。 図２は、実施形態における第一駆動信号の波形および第二駆動信号の波形を示すタイミングチャートである。 図３は、第一出力部の一部を示す回路図である。

以下に、本発明の実施形態に係るスイッチング回路につき図面を参照しつつ詳細に説明する。なお、この実施形態によりこの発明が限定されるものではない。また、下記の実施形態における構成要素には、当業者が容易に想定できるものあるいは実質的に同一のものが含まれる。

［実施形態］
図１から図３を参照して、実施形態について説明する。実施形態は、スイッチング回路に関する。図１は、実施形態に係るスイッチング回路を示す回路図である。図２は、実施形態における第一駆動信号の波形および第二駆動信号の波形を示すタイミングチャートである。図３は、第一出力部の一部を示す回路図である。

図１に示すように、スイッチング回路１は、スイッチング素子Ｑ１（第一スイッチング素子）、第一出力部Ｐ１、第一抵抗部Ｒ１、スイッチング抵抗部ＳＲ、および第二出力部Ｐ２を含む。

スイッチング素子Ｑ１は、ワイドギャップ半導体素子である。ワイドギャップ半導体素子としては、例えば、炭化珪素、窒化ガリウム系材料、ダイヤモンドのうちの少なくとも一つを用いて形成された半導体素子を用いることができる。実施形態のスイッチング素子Ｑ１は、ＧａＮ−ＨＥＭＴ（GaN-high Electron Mobility Transistor）である。スイッチング素子Ｑ１は、第一ドレイン電極Ｄ１（高電位側電極）、第一ゲート電極Ｇ１（制御電極）、および第一ソース電極Ｓ１（低電位側電極）を有している。

第一出力部Ｐ１は、第一抵抗部Ｒ１の一端に接続されている。第一抵抗部Ｒ１の他端は、スイッチング素子Ｑ１の第一ゲート電極Ｇ１に接続されている。第一出力部Ｐ１は、スイッチング素子Ｑ１をオンオフ駆動させるための駆動制御信号である第一制御信号１Ｓ（図２参照）を生成する。第一制御信号１Ｓは、スイッチング素子Ｑ１の第一ゲート電極Ｇ１に対して出力される。スイッチング素子Ｑ１は、第一ゲート電極Ｇ１に入力された第一制御信号１Ｓによってオンオフ駆動される。スイッチング素子Ｑ１のオンオフ駆動に基づいて、スイッチング素子Ｑ１のドレイン電極Ｄ１とソース電極Ｓ１との間の電流の流れが制御される。

第一抵抗部Ｒ１は、ゲート抵抗として機能する部材である。ゲート抵抗は、第一ゲート電極Ｇ１に突入電流が流れることを抑制する。例えば、第一抵抗部Ｒ１の抵抗値は、第一ゲート電極Ｇ１への突入電流の電流値が許容値を超えないように設定される。ここで、第一ゲート電極Ｇ１のゲート抵抗の抵抗値が低いほど、スイッチング素子Ｑ１のスイッチング速度が速くなり、ドレイン‐ソース間の単位時間当たりの電圧変化（ｄｖ／ｄｔ）や単位時間当たりの電流変化（ｄｉ／ｄｔ）は大きくなる。第一抵抗部Ｒ１の抵抗値は、スイッチング素子Ｑ１のオンオフ状態の切り替え時におけるドレイン‐ソース間の単位時間当たりの電圧変化（ｄｖ／ｄｔ）や単位時間当たりの電流変化（ｄｉ／ｄｔ）を考慮して決定される。例えば、第一抵抗部Ｒ１の抵抗値は、スイッチング素子Ｑ１におけるドレイン‐ソース間のｄｖ／ｄｔおよびｄｉ／ｄｔに起因して発生する放射ノイズの強度が所定の許容範囲を超えないように設定される。

スイッチング抵抗部ＳＲは、スイッチング部Ｑ２（第二スイッチング素子）および第二抵抗部Ｒ２を有する。実施形態のスイッチング部Ｑ２は、Ｓｉ−ＭＯＳＦＥＴである。スイッチング部Ｑ２は、第二ドレイン電極Ｄ２、第二ゲート電極Ｇ２、および第二ソース電極Ｓ２を有している。実施形態において第二抵抗部Ｒ２の抵抗値は、第一抵抗部Ｒ１の抵抗値よりも小さい。なお、例えば、第二抵抗部Ｒ２の抵抗値は、第一抵抗部Ｒ１の抵抗値以上であってもよい。

実施形態のスイッチング抵抗部ＳＲにおいて、第二抵抗部Ｒ２の一端は、第二ソース電極Ｓ２に接続されている。また、第二ドレイン電極Ｄ２は、第一出力部Ｐ１と第一抵抗部Ｒ１との間に接続されており、第二抵抗部Ｒ２の他端は、第一抵抗部Ｒ１と第一ゲート電極Ｇ１との間に接続されている。ここで、第二ドレイン電極Ｄ２は、第一出力部Ｐ１と第一抵抗部Ｒ１との間の第一接続ノード１１を介して、第一出力部Ｐ１および第一抵抗部Ｒ１に接続されている。また、第二抵抗部Ｒ２は、第一抵抗部Ｒ１と第一ゲート電極Ｇ１との間の第二接続ノード１２を介して、第一抵抗部Ｒ１および第一ゲート電極Ｇ１に接続されている。

第二出力部Ｐ２は、スイッチング部Ｑ２の第二ゲート電極Ｇ２に接続されている。第二出力部Ｐ２は、スイッチング部Ｑ２をオンオフ駆動させるための駆動制御信号である第二制御信号２Ｓ（図２参照）を生成する。第二制御信号２Ｓは、第二ゲート電極Ｇ２に対して出力される。スイッチング部Ｑ２は、第二ゲート電極Ｇ２に入力された第二制御信号２Ｓによってオンオフ駆動される。なお、第二出力部Ｐ２は、第三抵抗部を介して第二ゲート電極Ｇ２に接続されてもよい。第三抵抗部は、第二ゲート電極Ｇ２のゲート抵抗として機能する。

第一出力部Ｐ１と第一ゲート電極Ｇ１との間において、スイッチング部Ｑ２は、オン状態において第二抵抗部Ｒ２を第一抵抗部Ｒ１と並列に接続し、かつオフ状態において、第二抵抗部Ｒ２を第一抵抗部Ｒ１から遮断する。つまり、第二抵抗部Ｒ２は、スイッチング部Ｑ２がオン状態のときに、第一出力部Ｐ１と第一ゲート電極Ｇ１との間において導通状態とされ、スイッチング部Ｑ２がオフ状態のときに第一出力部Ｐ１と第一ゲート電極Ｇ１との間において非導通状態とされる。

実施形態に係るスイッチング回路１には、第一出力部Ｐ１および第二出力部Ｐ２に接続された制御部ＣＲが設けられている。制御部ＣＲは、第一出力部Ｐ１および第二出力部Ｐ２から出力される制御信号（第一制御信号１Ｓ、第二制御信号２Ｓ）のタイミングを対応させて制御している。なお、例えば、第一出力部Ｐ１と第二出力部Ｐ２とが相互に通信することで制御信号のタイミングを対応させて制御することができる場合は、制御部ＣＲは、設けられていなくてもよい。

図２に示すタイミングチャートを参照して、実施形態に係るスイッチング回路１の動作について説明する。図２に示すように、第一制御信号１Ｓは、一定の周期Ｔ１でハイレベル（ＨＬ）とローレベル（ＬＯ）とを交互に繰り返す矩形波である。第一制御信号１Ｓの周期Ｔ１は、第一制御信号１Ｓがハイレベルで出力される期間Ｈ１と、第一制御信号１Ｓがローレベルで出力される期間Ｌ１とを含む。また、第二制御信号２Ｓは、一定の周期Ｔ２でハイレベル（ＨＬ）とローレベル（ＬＯ）とを交互に繰り返す矩形波である。第二制御信号２Ｓの周期Ｔ２は、第二制御信号２Ｓがローレベルで出力される期間Ｌ２と、第二制御信号２Ｓがハイレベルで出力される期間Ｈ２とを含む。周期Ｔ１の長さは、周期Ｔ２の長さの実質的に２倍の長さである。

期間Ｈ１の長さ、および期間Ｌ１の長さは、スイッチング素子Ｑ１のオンオフ駆動における所望のタイミングなどを考慮して決定される。また、期間Ｌ２の長さおよび期間Ｈ２の長さは、スイッチング部Ｑ２のオンオフ駆動における所望のタイミングなどを考慮して決定される。

第一ゲート電極Ｇ１に入力された第一制御信号１Ｓがハイレベルのとき、スイッチング素子Ｑ１は、オン状態となる。つまり、第一ゲート電極Ｇ１に入力された第一制御信号１Ｓがハイレベルのとき、スイッチング素子Ｑ１における第一ドレイン電極Ｄ１と第一ソース電極Ｓ１との間が電気的に導通する。第一ゲート電極Ｇ１に入力された第一制御信号１Ｓがローレベルのとき、スイッチング素子Ｑ１は、オフ状態となる。つまり、第一ゲート電極Ｇ１に入力された第一制御信号１Ｓがローレベルのとき、スイッチング素子Ｑ１における第一ドレイン電極Ｄ１と第二ソース電極Ｓ２との間の電気的な導通が遮断される。

また、第二ゲート電極Ｇ２に入力された第二制御信号２Ｓがハイレベルのとき、スイッチング部Ｑ２は、オン状態となる。つまり、第二ゲート電極Ｇ２に入力された第二制御信号２Ｓがハイレベルのとき、スイッチング部Ｑ２における第二ドレイン電極Ｄ２と第二ソース電極Ｓ２との間が電気的に導通する。第二ゲート電極Ｇ２に入力された第二制御信号２Ｓがローレベルのとき、スイッチング部Ｑ２は、オフ状態となる。つまり、第二ゲート電極Ｇ２に入力された第二制御信号２Ｓがローレベルのとき、スイッチング部Ｑ２における第二ドレイン電極Ｄ２と第二ソース電極Ｓ２との間の電気的な導通が遮断される。

図２に示す第一制御信号１Ｓおよび第二制御信号２Ｓは、第一出力部Ｐ１および第二出力部Ｐ２が行う第一動作および第二動作によって出力される。

第一動作は、第一出力部Ｐ１がスイッチング素子Ｑ１をオン状態からオフ状態に切り替える前後の期間において第二出力部Ｐ２がスイッチング部Ｑ２を一時的にオフ状態とする動作である。つまり、第一動作は、第一出力部Ｐ１から出力される第一制御信号１Ｓをハイレベルからローレベルに切り替える前後の期間において、第二出力部Ｐ２から出力される第二制御信号２Ｓを一時的にローレベルとする動作である。第一動作において、スイッチング素子Ｑ１は、第二抵抗部Ｒ２が第一抵抗部Ｒ１から遮断された上で、オン状態からオフ状態とされる。

第二動作は、第一出力部Ｐ１がスイッチング素子Ｑ１をオフ状態からオン状態に切り替える前後の期間において第二出力部Ｐ２がスイッチング部Ｑ２を一時的にオフ状態とする動作である。つまり、第二動作は、第一出力部Ｐ１から出力される第一制御信号１Ｓをローレベルからハイレベルに切り替える前後の期間において、第二出力部Ｐ２から出力される第二制御信号２Ｓを一時的にローレベルとする動作である。第二動作において、スイッチング素子Ｑ１は、第二抵抗部Ｒ２が第一抵抗部Ｒ１から遮断された上で、オフ状態からオン状態とされる。

実施形態において、第二出力部Ｐ２は、第一動作が終了してから第二動作が開始されるまでスイッチング部Ｑ２をオン状態に維持する。また、第二出力部Ｐ２は、第二動作が終了してから第一動作が開始されるまでスイッチング部Ｑ２をオン状態に維持する。

ここで、実施形態の第一動作において、第二出力部Ｐ２がスイッチング部Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１がスイッチング素子Ｑ１をオン状態からオフ状態とする直前である。実施形態の第一動作において、第二出力部Ｐ２は、スイッチング部Ｑ２を一時的にオフ状態とした後、オン状態に戻す。このとき、第二出力部Ｐ２がスイッチング部Ｑ２をオフ状態からオン状態に戻すタイミングは、第一出力部Ｐ１がスイッチング素子Ｑ１をオン状態からオフ状態とした直後である。

また、実施形態の第二動作において、第二出力部Ｐ２がスイッチング部Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１がスイッチング素子Ｑ１をオフ状態からオン状態とする直前である。実施形態の第一動作において、第二出力部Ｐ２は、スイッチング部Ｑ２を一時的にオン状態とした後、オフ状態に戻す。第二動作において、第二出力部Ｐ２がスイッチング部Ｑ２をオフ状態からオン状態に戻すタイミングは、第一出力部Ｐ１がスイッチング素子Ｑ１をオフ状態からオン状態とした直後である。

ここで、第一動作において、「第一出力部Ｐ１がスイッチング素子Ｑ１をオン状態からオフ状態とする直前」とは、スイッチング部Ｑ２がオフ状態となってからスイッチング素子Ｑ１がオフ状態となる間隔が、スイッチング素子Ｑ１がオン状態に維持されている期間に対して十分に短い時間であることを指す。また、「第一出力部Ｐ１がスイッチング素子Ｑ１をオン状態からオフ状態とした直後」とは、スイッチング素子Ｑ１がオフ状態となった時から、スイッチング素子Ｑ１がオフ状態に維持されている期間に対して十分に短い時間が経過した時を指す。

また同様に、第二動作において、「第一出力部Ｐ１がスイッチング素子Ｑ１をオフ状態からオン状態とする直前」とは、スイッチング部Ｑ２がオフ状態となってからスイッチング素子Ｑ１がオン状態となる間隔が、スイッチング素子Ｑ１がオフ状態に維持されている間隔に対して十分に短い時間であることを指す。また、「第一出力部Ｐ１がスイッチング素子Ｑ１をオフ状態からオン状態とした直後」とは、スイッチング素子Ｑ１がオン状態となった時から、スイッチング素子Ｑ１がオン状態に維持されている期間に対して十分に短い時間が経過した時を指す。

つまり、実施形態における第一動作および第二動作において、スイッチング素子Ｑ１のオンオフ状態の切り替えは、期間Ｌ２の第二制御信号２Ｓが第二ゲート電極Ｇ２に入力されているときに行われる。つまり、期間Ｌ２の第二制御信号２Ｓが第二ゲート電極Ｇ２に入力されているときに、第一ゲート電極Ｇ１に入力される第一制御信号１Ｓにおける期間Ｈ１と期間Ｌ１とが切り替わる。そして、期間Ｈ２の第二制御信号２Ｓが第二ゲート電極Ｇ２に入力されているとき、第一ゲート電極Ｇ１には、期間Ｈ１または期間Ｌ１の第一制御信号１Ｓが入力される。実施形態の第二制御信号２Ｓにおいて、期間Ｌ２は、期間Ｈ２よりも短い。

炭化珪素、窒化ガリウム系材料、およびダイヤモンドなどのワイドギャップ半導体を用いて形成されるスイッチング素子（例えば、ＧａＮ−ＨＥＭＴ）は、シリコンを用いて形成されたスイッチング素子（例えば、Ｓｉ−ＭＯＳＦＥＴ）よりもゲート閾値電圧およびゲート容量が小さいため、ノイズによって誤オンなどの誤動作が発生しやすい。したがって、制御信号にわずかなノイズが含まれるだけで、誤オンなどの誤動作が誘発される。

ここで、第一出力部Ｐ１と第一ゲート電極Ｇ１との間に接続されたゲート抵抗の抵抗値が低いほどスイッチング素子Ｑ１に対するノイズの影響は、抑制される。しかし、スイッチング素子Ｑ１におけるオンオフ状態の切り替え時において、ゲート抵抗の抵抗値が低いほど、スイッチング素子Ｑ１のドレイン‐ソース間におけるｄｖ／ｄｔ、およびｄｉ／ｄｔが大きくなる。したがって、放射ノイズが発生しやすくなる。例えば、スイッチング素子Ｑ１のドレイン‐ソース間におけるｄｖ／ｄｔに起因して、容量性ノイズが発生したり、スイッチング素子Ｑ１のドレイン‐ソース間におけるｄｉ／ｄｔに起因して、誘導性ノイズが発生したりする。

実施形態に係るスイッチング回路１は、スイッチング部Ｑ２のオンオフ状態を制御することで、第一抵抗部Ｒ１に対して第二抵抗部Ｒ２を並列に接続させたり、第二抵抗部Ｒ２を第一抵抗部Ｒ１から遮断したりする。

実施形態に係るスイッチング回路１は、スイッチング素子Ｑ１をオン状態に維持する期間と、スイッチング素子Ｑ１をオフ状態に維持する期間とにおいて、スイッチング部Ｑ２をオン状態とすることで、第一抵抗部Ｒ１に対して第二抵抗部Ｒ２を並列に接続する。このとき、第一ゲート電極Ｇ１のゲート抵抗の抵抗値は、互いに並列に接続された第一抵抗部Ｒ１と第二抵抗部Ｒ２との合成抵抗値である。したがって、第一抵抗部Ｒ１のみが第一ゲート電極Ｇ１のゲート抵抗として機能する場合と比較して、第一ゲート電極Ｇ１のゲート抵抗の抵抗値は低くなる。つまり、スイッチング回路１において、第一抵抗部Ｒ１に対して第二抵抗部Ｒ２を並列に接続することで、第一ゲート電極Ｇ１に接続されたゲート抵抗の抵抗値は低下する。なお、後に説明するが、第一出力部Ｐ１の第一制御信号１Ｓがローレベルのとき、第一ゲート電極Ｇ１は、第一抵抗部Ｒ１およびスイッチング抵抗部ＳＲを介して、第一出力部Ｐ１において接地される（図１および図３参照）。スイッチング回路１は、スイッチング素子Ｑ１をオン状態に維持する期間と、スイッチング素子Ｑ１をオフ状態に維持する期間とにおいて、ゲート抵抗の抵抗値を一時的に低下させることで、第一ゲート電極Ｇ１へノイズが入力されることを抑制することができる。

実施形態に係るスイッチング回路１は、スイッチング素子Ｑ１をオン状態からオフ状態に切り替える前後の期間と、スイッチング素子Ｑ１をオフ状態からオン状態に切り替える前後の期間とにおいて、第二抵抗部Ｒ２を第一抵抗部Ｒ１から遮断する。このとき、第一ゲート電極Ｇ１のゲート抵抗は、第一抵抗部Ｒ１のみとなる。第一ゲート電極Ｇ１のゲート抵抗の抵抗値は、第一抵抗部Ｒ１と第二抵抗部Ｒ２とが並列に接続されている場合におけるゲート抵抗の抵抗値と比較して高くなる。スイッチング回路１において、スイッチング素子Ｑ１のオンオフ状態を切り替える際に、第一ゲート電極Ｇ１のゲート抵抗の抵抗値を高くすることで、ドレイン‐ソース間におけるｄｖ／ｄｔやｄｉ／ｄｔが大きくなりすぎることを抑制することができる。したがって、放射ノイズの発生を抑制することができる。

図３に示すように、第一出力部Ｐ１の出力段は、第三スイッチング素子Ｑ３および第四スイッチング素子Ｑ４を含んで構成されている。第三スイッチング素子Ｑ３は、ＰＮＰ型のバイポーラトランジスタである。第四スイッチング素子Ｑ４は、ＮＰＮ型のバイポーラトランジスタである。第三スイッチング素子Ｑ３および第四スイッチング素子Ｑ４は、プッシュプル回路を構成している。なお、第三スイッチング素子Ｑ３および第四スイッチング素子Ｑ４は、ＭＯＳＦＥＴやＣＭＯＳ等のスイッチング素子でもよい。

第三スイッチング素子Ｑ３は、第一エミッタ電極Ｅ１、第一コレクタ電極Ｃ１、および第一ベース電極Ｂ１を有している。第四スイッチング素子Ｑ４は、第二エミッタ電極Ｅ２、第二コレクタ電極Ｃ２、および第二ベース電極Ｂ２を有している。第一コレクタ電極Ｃ１は、第二コレクタ電極Ｃ２と接続されている。第二エミッタ電極Ｅ２は接地されている。第一ベース電極Ｂ１および第二ベース電極Ｂ２には交流電力が入力される。第一エミッタ電極Ｅ１には不図示の直流電源と接続されている。第一ベース電極Ｂ１および第二ベース電極Ｂ２に入力される交流電力に応じて、第三スイッチング素子Ｑ３および第四スイッチング素子Ｑ４は、オンオフ駆動される。第一ベース電極Ｂ１および第二ベース電極Ｂ２にハイレベルの電力が入力されたとき、第三スイッチング素子Ｑ３がオフ状態となり、第四スイッチング素子Ｑ４がオン状態となる。これにより、第一ゲート電極Ｇ１への出力（第一制御信号１Ｓ）は、ローレベルとなる。このとき、第一ゲート電極Ｇ１は、第一抵抗部Ｒ１および第四スイッチング素子Ｑ４を介して接地された状態となる。

このとき、第一ゲート電極Ｇ１と接地との間のゲート抵抗の値が小さいほど、第一ゲート電極Ｇ１へのノイズが抑制される。実施形態においては、第一制御信号１Ｓがローレベルのとき、すなわちスイッチング素子Ｑ１がオフ状態で保たれているとき、第一抵抗部Ｒ１に対して第二抵抗部Ｒ２が並列に接続されている。つまり、第一ゲート電極Ｇ１と接地との間におけるゲート抵抗の抵抗値が低くなっている。したがって、ノイズに起因するスイッチング素子Ｑ１の誤オンが抑制される。

第一ベース電極Ｂ１および第二ベース電極Ｂ２にローレベルの電力が入力されたときは、第三スイッチング素子Ｑ３がオン状態となり、第四スイッチング素子Ｑ４がオフ状態となる。これにより、第一ゲート電極Ｇ１へは、ハイレベルの第一制御信号１Ｓが出力される。

なお、実施形態においては、スイッチング素子Ｑ１がＧａＮ−ＨＥＭＴなどのワイドギャップ半導体素子である例を用いて説明したが、これに限られない。例えば、スイッチング素子Ｑ１は、Ｓｉ‐ＭＯＳＦＥＴ、ＩＧＢＴ、または、バイポーラトランジスタであってもよい。

なお、実施形態においては、スイッチング部Ｑ２がＳｉ‐ＭＯＳＦＥＴである例を用いて説明したが、これに限られない。例えば、スイッチング部Ｑ２は、ＣＭＯＳのアナログスイッチ、またはバイポーラトランジスタであってもよい。

なお、実施形態において、第二ドレイン電極Ｄ２が、第一出力部Ｐ１と第一抵抗部Ｒ１との間に接続されており、第二抵抗部Ｒ２の他端が、第一抵抗部Ｒ１と第一ゲート電極Ｇ１との間に接続されている例を用いて説明した。しかし、スイッチング抵抗部ＳＲの接続態様はこれに限られない。例えば、第二ソース電極Ｓ２が、第一抵抗部Ｒ１と第一ゲート電極Ｇ１との間に接続され、第二抵抗部Ｒ２の一端が、第一出力部Ｐ１と第一抵抗部Ｒ１との間に接続されていてもよい。この場合、第二抵抗部Ｒ２の他端は、第二ドレイン電極Ｄ２に接続される。

以上説明したように、実施形態に係るスイッチング回路１は、第一制御信号１Ｓを出力する第一出力部Ｐ１と、一端が第一出力部Ｐ１に接続された第一抵抗部Ｒ１と、第一抵抗部Ｒ１の他端に接続された制御電極Ｇ１と、高電位側電極Ｄ１と、低電位側電極Ｓ１とを有し、第一制御信号１Ｓによってオンオフ駆動されるスイッチング素子Ｑ１と、一端が第一出力部Ｐ１と第一抵抗部Ｒ１との間に接続され、他端が第一抵抗部Ｒ１と制御電極Ｇ１との間に接続されたスイッチング抵抗部ＳＲと、第二制御信号２Ｓを出力する第二出力部Ｐ２と、を含み、スイッチング抵抗部ＳＲは、第二抵抗部Ｒ２と、第二制御信号２Ｓによってオンオフ駆動され、オン状態において第二抵抗部Ｒ２を第一抵抗部Ｒ１と並列に接続し、かつオフ状態において第二抵抗部Ｒ２を第一抵抗部Ｒ１から遮断するスイッチング部Ｑ２と、を有し、第一出力部Ｐ１および第二出力部Ｐ２は、第一動作および第二動作を行い、第一動作は、第一出力部Ｐ１がスイッチング素子Ｑ１をオン状態からオフ状態に切り替える前後の期間において第二出力部Ｐ２がスイッチング部Ｑ２を一時的にオフ状態とする動作であり、第二動作は、第一出力部Ｐ１がスイッチング素子Ｑ１をオフ状態からオン状態に切り替える前後の期間において第二出力部Ｐ２がスイッチング部Ｑ２を一時的にオフ状態とする動作であることを特徴とする。

実施形態に係るスイッチング回路１は、スイッチング素子Ｑ１のオンオフ状態を切り替える前後の期間にスイッチング部Ｑ２を一時的にオフ状態として、第二抵抗部Ｒ２を第一抵抗部Ｒ１から遮断する。第二抵抗部Ｒ２が第一抵抗部Ｒ１から遮断されることで、第一出力部Ｐ１とスイッチング素子Ｑ１との間で導通しているゲート抵抗は、第一抵抗部Ｒ１のみとなる。したがって、第一抵抗部Ｒ１に対して第二抵抗部Ｒ２が並列に接続されている場合と比較して、第一出力部Ｐ１とスイッチング素子Ｑ１との間で導通しているゲート抵抗の抵抗値は高くなる。第一出力部Ｐ１とスイッチング素子Ｑ１との間で導通しているゲート抵抗の抵抗値が高くなることで、スイッチング素子Ｑ１のドレイン‐ソース間におけるｄｖ／ｄｔおよびｄｉ／ｄｔに起因する放射ノイズの発生を抑制できる。また、スイッチング部Ｑ２のオフ状態を一時的とすることで、スイッチング素子Ｑ１のオンオフ状態を切り替える前後の期間以外の期間においては、第一抵抗部Ｒ１に対して第二抵抗部Ｒ２を接続させて、第一出力部Ｐ１とスイッチング素子Ｑ１との間で導通しているゲート抵抗の抵抗値は低くできる。したがって、ノイズに起因したスイッチング素子Ｑ１における誤オンなどの誤動作を抑制することができる。

また、実施形態に係るスイッチング回路１において、第二抵抗部Ｒ２の抵抗値は、第一抵抗部Ｒ１の抵抗値よりも低い。第二抵抗部Ｒ２の抵抗値を、第一抵抗部Ｒ１の抵抗値よりも低くすることで、互いに並列に接続された第一抵抗部Ｒ１および第二抵抗部Ｒ２の合成抵抗値と、第一抵抗部Ｒ１のみの抵抗値との差を大きくすることができる。この構成によって、より効果的にスイッチング素子Ｑ１における誤オンなどの誤動作を抑制しつつ、放射ノイズの発生を抑制することができる。

また、実施形態に係るスイッチング回路１においては、第一動作において、第二出力部Ｐ２がスイッチング部Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１がスイッチング素子Ｑ１をオン状態からオフ状態とする直前である。また、第二動作において、第二出力部Ｐ２がスイッチング部Ｑ２をオン状態からオフ状態とするタイミングは、第一出力部Ｐ１がスイッチング素子Ｑ１をオフ状態からオン状態とする直前である。これらのタイミングにより、スイッチング素子Ｑ１における誤オンなどの誤動作を抑制できる期間をできるだけ長くしつつ、スイッチング素子Ｑ１のオンオフ状態の切り替え時においては、放射ノイズの発生を抑制できる。

実施形態に係るスイッチング回路１においては、第二出力部Ｐ２は、第一動作が終了してから第二動作が開始されるまでスイッチング部Ｑ２をオン状態に維持する。また、第二出力部Ｐ２は、第二動作が終了してから第一動作が開始されるまでスイッチング部Ｑ２をオン状態に維持する。スイッチング部Ｑ２がオン状態に維持される期間、スイッチング素子Ｑ１における誤オンなどの誤動作を抑制できる。

実施形態に係るスイッチング回路１において、スイッチング素子Ｑ１は、制御電極が第一ゲート電極Ｇ１であり、高電位側電極が第一ドレイン電極Ｄ１であり、低電位側電極が第一ソース電極Ｓ１であり、炭化珪素、窒化ガリウム系材料、およびダイヤモンドのうちの少なくとも一つを用いて形成されたＭＯＳＦＥＴである。

実施形態に係るスイッチング回路１において、スイッチング部Ｑ２は、バイポーラトランジスタ、ＭＯＳＦＥＴ、またはＣＭＯＳアナログスイッチである。

１ スイッチング回路
１Ｓ 第一制御信号
２Ｓ 第二制御信号
１１ 第一接続ノード
１２ 第二接続ノード
Ｄ１ 第一ドレイン電極（高電位側電極）
Ｄ２ 第二ドレイン電極
Ｇ１ 第一ゲート電極（制御電極）
Ｇ２ 第二ゲート電極
Ｐ１ 第一出力部
Ｐ２ 第二出力部
Ｑ１ スイッチング素子（第一スイッチング素子）
Ｑ２ スイッチング部（第二スイッチング素子）
Ｒ１ 第一抵抗部
Ｒ２ 第二抵抗部
Ｓ１ 第一ソース電極（低電位側電極）
Ｓ２ 第二ソース電極

Claims (6)

1. 第一制御信号を出力する第一出力部と、
   一端が前記第一出力部に接続された第一抵抗部と、
   前記第一抵抗部の他端に接続された制御電極と、高電位側電極と、低電位側電極とを有し、前記第一制御信号によってオンオフ駆動されるスイッチング素子と、
   一端が前記第一出力部と前記第一抵抗部との間に接続され、他端が前記第一抵抗部と前記制御電極との間に接続されたスイッチング抵抗部と、
   第二制御信号を出力する第二出力部と、
   を備え、
   前記スイッチング抵抗部は、
   第二抵抗部と、
   前記第二制御信号によってオンオフ駆動され、オン状態において前記第二抵抗部を前記第一抵抗部と並列に接続し、かつオフ状態において前記第二抵抗部を前記第一抵抗部から遮断するスイッチング部と、
   を有し、
   前記第一出力部および前記第二出力部は、第一動作および第二動作を行い、
   前記第一動作は、前記第一出力部が前記スイッチング素子をオン状態からオフ状態に切り替える前後の期間において前記第二出力部が前記スイッチング部を一時的にオフ状態とする動作であり、
   前記第二動作は、前記第一出力部が前記スイッチング素子をオフ状態からオン状態に切り替える前後の期間において前記第二出力部が前記スイッチング部を一時的にオフ状態とする動作である
   ことを特徴とするスイッチング回路。
2. 前記第二抵抗部の抵抗値は、前記第一抵抗部の抵抗値よりも低い
   請求項１に記載のスイッチング回路。
3. 前記第一動作において、前記第二出力部が前記スイッチング部をオン状態からオフ状態とするタイミングは、前記第一出力部が前記スイッチング素子をオン状態からオフ状態とする直前である
   請求項１または２に記載のスイッチング回路。
4. 前記第二動作において、前記第二出力部が前記スイッチング部をオン状態からオフ状態とするタイミングは、前記第一出力部が前記スイッチング素子をオフ状態からオン状態とする直前である
   請求項１から３の何れか１項に記載のスイッチング回路。
5. 前記スイッチング素子は、前記制御電極がゲート電極であり、前記高電位側電極がドレイン電極であり、前記低電位側電極がソース電極であり、炭化珪素、窒化ガリウム系材料、およびダイヤモンドのうちの少なくとも一つを用いて形成されたＭＯＳＦＥＴである
   請求項１から４の何れか１項に記載のスイッチング回路。
6. 前記スイッチング部は、バイポーラトランジスタ、ＭＯＳＦＥＴ、またはＣＭＯＳアナログスイッチである
   請求項１から５の何れか１項に記載のスイッチング回路。

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