JP5619673B2 - スイッチング回路及び半導体モジュール - Google Patents

Description

本発明は、スイッチング回路及び半導体モジュールに関するものである。

ＳｉＣデバイスを用いたインバータ回路において、主スイッチング素子である接合電界効果トランジスタのゲートとソース間にコンデンサを挿入し、ドレイン−ソース間電圧上昇時におけるゲート-ソース間の電圧上昇変化を抑制し、誤点弧を防止するものが知られている(非特許文献１)。

Robin Kelley, SemiSouth, USA、「Optimized Gate Driver for Enhancement-Mode SiC JFET Used in 480VAV SMPS and 1kV PV-Inverters」PCIM Europe 2009 12-14 May 2009, Nuremberg

しかしながら、主スイッチング素子をスイッチング制御する際に、当該コンデンサを充放電する充放電電流をゲート駆動回路から供給しなければならないため、ゲート駆動回路の負担が大きくなる、という問題があった。

本発明が解決しようとする課題は、スイッチング制御する制御回路の負担を軽減するスイッチング回路を提供することである。

本発明は、第１のスイッチング素子の制御電極と第１のスイッチング素子の低電位側電極との間に、第２のスイッチング素子とコンデンサとを直列に接続し、第２のスイッチング素子の高電位側電極を第１スイッチング素子の制御電極に、第２のスイッチング素子の低電位側電極を第１スイッチング素子の低電位電極端子に電気的に接続することによって上記課題を解決する。

本発明によれば、第１のスイッチング素子のスイッチング制御において、スイッチング毎に当該コンデンサを充放電させることなく、第１のスイッチング素子の誤点弧を防ぐことができるため、スイッチング制御する制御回路の負担を軽減することができる。

本発明の実施形態に係るスイッチング回路を含む直流−三相交流変換装置を示すブロック図である。 図１の上アーム回路及び下アーム回路の回路図である。 比較例の上アーム回路及び下アーム回路の回路図である。 比較例の上アーム回路及び下アーム回路における、電圧及び電流の時間特性を示すグラフである。 図２の上アーム回路及び下アーム回路における、電圧及び電流の時間特性を示すグラフである。 図２の上アーム回路のうち、ゲート駆動回路及びゲートインピーダンスを省略した回路図である。 図６のゲート抵抗、スイッチング素子及びコンデンサをモジュール化した半導体モジュールの平面図である。 本発明の実施形態に係るスイッチング回路である、上アーム回路及び下アーム回路の回路図である。 図８の上アーム回路のうち、ゲート駆動回路及びゲートインピーダンスを省略した回路図である。 図９のゲート抵抗、スイッチング素子及びコンデンサをモジュール化した半導体モジュールの平面図である。

以下、本発明の実施形態を図面に基づいて説明する。

《第１実施形態》
図１は、本発明の実施形態に係るスイッチング回路を含む直流−三相交流変換装置を示すブロック図である。詳細な図示は省略するが、本例のスイッチング回路を含む電力変換器は、交流無停電電源装置や誘導機を回転させる汎用インバータ装置等に適用される。

本例のスイッチング回路を含む直流−三相交流変換装置は、三相の交流負荷１０３と、直流電源１０１と、当該直流電源１０１の直流電力を交流電力に変換するインバータ１００とを備える。

直流電源１０１は、例えば太陽電池、燃料電池、ＰＦＣコンバータ、またはリチウムイオン電池などの二次電池で構成されている。なお、交流負荷１０３が回生作用する場合、交流負荷１０３の交流電力が、インバータ１００により直流に変換され、直流電源１０１に入力される。

インバータ１００は、上アーム回路１０４１、１０４３、１０４５と、下アーム回路１０４２、１０４４、１０４６と、平滑用のコンデンサ１０２と、コントローラ１０５とを有し、直流電源１０１の直流電力を交流電力に変換して、交流負荷１０３に供給する。上アーム回路１０４１、１０４３、１０４５は、パワーデバイスとしてのスイッチング素子Ｑ１、Ｑ３、Ｑ５とダイオードＤ１、Ｄ３、Ｄ５とをそれぞれ並列に接続した回路を主要な構成とし、下アーム回路１０４２、１０４４、１０４６は、同じくパワーデバイスとしてのスイッチング素子Ｑ２、Ｑ４、Ｑ６とダイオードＤ２、Ｄ４、Ｄ６とをそれぞれ並列に接続した回路を主要な構成とする。本例では、２つのスイッチング素子Ｑ１〜Ｑ６を直列に接続した３対の回路が、電源線Ｐ及び電源線Ｎとの間に接続されることにより、直流電源１０１に並列に接続され、各対のスイッチング素子を接続する各接続点と交流負荷１０３の三相入力部とがそれぞれ電気的に接続されている。スイッチング素子Ｑ１〜Ｑ６には、ワイドギャップ半導体デバイス（ＳｉＣデバイス、ＧａＮデバイス、ダイヤモンドデバイス）またはＳｉデバイスであって、例えば、接合型電界効果トランジスタ（ＪＦＥＴ）、ＭＯＳＦＥＴ、又は、絶縁ゲートパイポーラトランジスタ（ＩＧＢＴ）が用いられる。各ダイオードＤ１〜Ｄ６には、例えばＦＲＤ（Ｆａｓｔ Ｒｅｃｏｖｅｒｙ Ｄｉｏｄｅ）、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）などが用いられる。

図１に示す例でいえば、上アーム回路１０４１と下アーム回路１０４２、上アーム回路１０４３と下アーム回路１０４４、上アーム回路１０４５と下アーム回路１０４６がそれぞれ対になって直列に接続され、上アーム回路１０４１と下アーム回路１０４２との接続点と交流負荷１０３のＵ相、上アーム回路１０４３と下アーム回路１０４４との接続点と交流負荷１０３のＶ相、上アーム回路１０４５と下アーム回路１０４６との接続点と交流負荷１０３のＷ相がそれぞれ接続されている。上アーム回路及び下アーム回路１０４１〜１０４６は、コントローラ１０５により制御され、高周波でスイッチングされる。コントローラ１０５は、上アーム回路１０４１及び下アーム回路１０４２を交互にオン及びオフにして、オン時間比率を増減させて、インバータ１００からの出力を制御する。

上アーム回路１０４１はスイッチング素子Ｑ１、ダイオードＤ１、後述するゲート駆動回路で構成され、スイッチング素子Ｑ１のドレイン電極はダイオードＤ１のカソード端子に接続され、スイッチング素子Ｑ１のソース電極はダイオードＤ１のアノード端子に接続されている。スイッチング素子Ｑ１のゲート電極は後述するゲート駆動回路を介してコントローラ１０５に接続されている。他の上アーム回路及び下アーム回路１０４２〜１０４６の各端子も同様にコントローラ１０５に接続されている。

次に、図２を用いて、本例のスイッチング回路に相当する上アーム回路１０４１と下アーム回路１０４２の詳細な回路構成を説明する。図２は、図１のインバータ１００からＵ相を抜き出した回路の回路図である。なお、上アーム回路１０４３と下アーム回路１０４４の回路構成、及び、上アーム回路１０４５及び下アーム回路１０４６の回路構成は、上アーム回路１０４１と下アーム回路１０４２の回路構成と同様であるため、説明を省略する。

上アーム回路１０４１は、スイッチング素子Ｑ１と、ダイオードＤ１と、ゲート抵抗１１と、ゲートインピーダンス１２と、ゲート駆動回路１３と、スイッチング素子１４と、コンデンサ１５とを備えている。下アーム回路１０４２は、スイッチング素子Ｑ２と、ダイオードＤ２と、ゲート抵抗２１と、ゲートインピーダンス２２と、ゲート駆動回路２３と、スイッチング素子２４と、コンデンサ２５とを備える。スイッチング素子Ｑ１は、ドレイン−ゲート間に帰還容量１６と、ゲート−ソース間に入力容量１７とを有する。スイッチング素子Ｑ２は、ドレイン−ゲート間に帰還容量２６と、ゲート−ソース間に入力容量２７とを有する。帰還容量１６、２６及び入力容量１７、２７は、スイッチング素子Ｑ１及びスイッチング素子Ｑ２のそれぞれの内部に存在する寄生容量である。

陽極端子１は直流電源１０１の正極側に接続され、陰極端子２は直流電源１０１の負極側に接続されている。交流端子３は、スイッチング素子Ｑ１のソース電極とスイッチング素子Ｑ２のドレイン電極との接続点から引き出され、交流負荷１０３のＵ相に接続されている。

スイッチング素子Ｑ１の三端子のうち、高電位側電極であるドレイン電極は陽極端子１に接続され、低電位側電極であるソース電極は交流端子３及びスイッチング素子Ｑ２のドレイン電極に接続され、制御電極であるゲート電極はゲート抵抗１１に接続されている。ゲート抵抗１１は、スイッチング素子Ｑ１における寄生振動を防止するための抵抗であり、一端をスイッチング素子Ｑ１のゲート電極に接続されている。ゲートインピーダンス１２は、ゲート駆動回路１３の内部インピーダンス及び配線のインピーダンスに相当し、インダクタンスを主成分とするインピーダンスである。ゲートインピーダンス１２は、一端をゲート抵抗１１の他端に、他端をゲート駆動回路１３に接続されている。

ゲート駆動回路１３は、コントローラ１０５からの制御信号に基づき、ゲート電圧をゲート電極に入力し、スイッチング素子Ｑ１をスイッチング制御する駆動回路である。ゲート駆動回路１３は、ゲートインピーダンス１２及び交流端子３に接続されている。

スイッチング素子１４は、ＰＮＰトランジスタであり、エミッタ電極をスイッチング素子Ｑ１のゲート電極とゲート抵抗１１の一端との間に接続され、コレクタ電極をコンデンサ１５の一端に接続され、ベース電極をゲート抵抗１１の他端とゲートインピーダンス１２の一端との間に接続されている。コンデンサ１５は、一端をスイッチング素子１４のコレクタ電極に接続され、他端をスイッチング素子Ｑ１のソース電極に接続されている。すなわち、スイッチング素子１４及びコンデンサ１５は直列に接続され、スイッチング素子１４とコンデンサ１５との直列回路が、スイッチング素子のゲート−ソース間に電気的に接続されている。

スイッチング素子Ｑ２の三端子のうち、高電位側電極であるドレイン電極はスイッチング素子Ｑ１のソース電極及び交流端子に接続され、低電位側電極であるソース電極は陰極電極２に接続され、制御電極であるゲート電極はゲート抵抗２１に接続されている。ゲート抵抗２１は、スイッチング素子Ｑ２における寄生振動を防止するための抵抗であり、一端をスイッチング素子Ｑ２のゲート電極に接続されている。ゲートインピーダンス２２は、ゲート駆動回路２３の内部インピーダンス及び配線のインピーダンスに相当し、インダクタンスを主成分とするインピーダンスである。ゲートインピーダンス２２は、一端をゲート抵抗２１の他端に、他端をゲート駆動回路に接続されている。

ゲート駆動回路２３は、コントローラ１０５からの制御信号に基づき、ゲート電圧をゲート電極に入力し、スイッチング素子Ｑ２をスイッチング制御する駆動回路である。ゲート駆動回路２３は、ゲートインピーダンス２２及び陰極端子２に接続されている。

スイッチング素子２４は、ＰＮＰトランジスタであり、エミッタ電極をスイッチング素子Ｑ２のゲート電極とゲート抵抗２１の一端との間に接続され、コレクタ電極をコンデンサ２５の一端に接続され、ベース電極をゲート抵抗２１の他端とゲートインピーダンス２２の一端との間に接続されている。コンデンサ２５は、一端をスイッチング素子２４のコレクタ電極に接続され、他端をスイッチング素子Ｑ２のソース電極に接続されている。すなわち、スイッチング素子２４及びコンデンサ２５は直列に接続され、スイッチング素子２４とコンデンサ２５との直列回路が、スイッチング素子のゲート−ソース間に接続されている。

ゲート駆動回路１３、２３は、図１のコントローラ１０５からの制御信号がＯＮ指令のときに陽極電圧、ＯＦＦ指令のときに陰極電圧を出力する。

スイッチング素子Ｑ１、Ｑ２は、ゲート−ソース間の電圧が閾値電圧以上になるとオンの状態になり、ドレイン−ソース間が通電され、ゲート−ソース間の電圧が当該閾値電圧未満であればオフの状態で、ドレイン−ソース間は遮断される。閾値電圧は、スイッチング素子Ｑ１、Ｑ２のオン及びオフを切り替える、デバイスの固有の電圧であり、ゲート駆動回路１３、２３からは、ＯＮ指令のとき閾値電圧よりも十分高い陽極電圧、ＯＦＦ指令のとき閾値電圧よりも十分低い陰極電圧が供給される。すなわち、スイッチング素子Ｑ１、Ｑ２のゲート−ソース間が、閾値電圧よりも高い電圧から低い電圧に切り替わると、スイッチング素子Ｑ１、Ｑ２はオンからオフに反転（ターンオフ）する。

ここで、スイッチング素子Ｑ１〜Ｑ６における誤点弧について、図３及び図４を用いて説明する。図３は比較例のスイッチング回路の回路図を示し、図４は比較例のスイッチング回路における、ゲート駆動回路１３の出力電圧、ゲート駆動回路２３の出力電圧、スイッチング素子Ｑ１のゲート−ソース間の電圧、スイッチング素子Ｑ２のゲート−ソース間の電圧、スイッチング素子Ｑ１のドレイン−ソース間の電圧、スイッチング素子Ｑ１のドレイン電流、スイッチング素子Ｑ２のドレイン−ソース間の電圧、及び、スイッチング素子Ｑ２のドレイン電流のタイムチャートを示している。なお、交流端子３に出力される負荷電流は正（交流端子から電流が出力される方向）とする。

図３に示すように、比較例に係るスイッチング回路では、本例のようなスイッチング素子１４及びコンデンサ１５の直列回路が、スイッチング素子Ｑ１、Ｑ２のゲート−ソース間に接続されていない。図４に示すように、ゲート駆動回路１３は時間Ｔ１から時間Ｔ２までをオン期間とする陽極パルスを出力し、ゲート駆動回路２３は時間Ｔ３までと時間Ｔ４以降をオン期間とする陽極パルスを出力する。時間Ｔ１で陽極パルスがゲート駆動回路１３から出力されると、入力容量１７の充電に伴って、スイッチング素子Ｑ１のゲート−ソース間の電圧は徐々に上昇する。このとき、ゲート駆動回路２３の出力およびスイッチング素子Ｑ２のゲート−ソース間電圧は陰極になっている。

スイッチング素子Ｑ１のゲート−ソース間の電圧は、時間Ｔａの時点で閾値電圧に達するため、スイッチング素子Ｑ１がオフからオン（ターンオン）になり、スイッチング素子Ｑ１のドレイン電流が流れ始め、スイッチング素子Ｑ１のドレイン−ソース間電圧は下がる。またスイッチング素子Ｑ１のドレイン−ソース間の電圧下降に伴い、スイッチング素子Ｑ２のドレイン−ソース間電圧が上昇する。

時間Ｔａの時点で、スイッチング素子Ｑ２のドレイン−ソース間の電圧上昇（ｄｖ/ｄｔ）による電流は、帰還容量２６及び入力容量２７を接続する経路に流れ出す。そのため、スイッチング素子Ｑ２のゲート−ソース間の電圧が上昇する。このスイッチング素子Ｑ２のゲート−ソース間の上昇電圧は、スイッチング素子Ｑ２のドレイン−ソース間の電圧の上昇速度（ｄｖ/ｄｔ）が大きいほど高くなり、帰還容量２６の容量を入力容量２７の容量で除した値（帰還容量２６の容量／入力容量２７の容量）が大きいほど、高くなる。そして時間Ｔｂの時点で、スイッチング素子Ｑ２のゲート−ソース間の電圧が閾値電圧より高くなり、スイッチング素子Ｑ２が誤ってターンオンされる。この時、スイッチング素子Ｑ１はオンであるため、陽極端子１と陰極端子２との間が短絡し、スイッチング素子Ｑ１及びスイッチング素子Ｑ２に過大な電気的ストレスが加わる。特に、スイッチング素子Ｑ１〜Ｑ６に、ＳｉＣデバイスを用いた場合には、他の半導体デバイス（Ｓｉデバイスなど）を用いた場合と比較して、動作が高速であり電圧の上昇速度（ｄｖ/ｄｔ）が大きく、また帰還容量１６、２６の容量も大きい。そのため、上記のような誤点弧が起こりやすい。

誤点弧を防ぐための回路構成として、スイッチング素子Ｑ１〜Ｑ６のゲート−ソース間にコンデンサを追加接続することで、見かけ上のゲート−ソース間の容量（入力容量）を増やす回路構成が知られている。帰還容量２６の容量を入力容量２７の容量で除した値（帰還容量２６の容量/入力容量２７の容量)が小さくなり、誤点弧が生じにくくなる。しかし、当該回路構成では、スイッチング毎に追加されたコンデンサを充放電する必要があるため、ゲート駆動回路１３、２３の負担が増加する、という課題がある。また、コンデンサを追加することで、スイッチング制御時のゲート信号の波形の変化が鈍くなり、スイッチング素子Ｑ１〜Ｑ６のスイッチング速度が遅くなるため、スイッチング動作の時間遅れが大きくなったり、スイッチング損失が増加したりする、という課題もある。

また、誤点弧を防ぐための他の回路構成として、スイッチング素子Ｑ１〜Ｑ６のゲート−ソース間に、ＰＮＰトランジスタのみを接続し、スイッチング素子Ｑ１〜Ｑ６のゲート−ソース間の電圧が上昇した時に、当該ＰＮＰトランジスタをオンにすることで、ゲート−ソース間の電圧をゼロ相当にして、スイッチング素子Ｑ１〜Ｑ６の誤点弧を防ぐ回路構成が知られている（特開２００３−３２４９６６号公報を参照）。しかし、当該回路構成において、スイッチング素子Ｑ１〜Ｑ６に、閾値電圧が低いまたは負電圧である半導体デバイスを用いた場合には、ＰＮＰトランジスタがオンであっても、ＰＮＰトランジスタの電圧降下分だけゲート−ソース間電圧が上昇し、スイッチング素子Ｑ１〜Ｑ６が誤ってターンオンしてしまう。すなわち、当該回路構成は、閾値電圧が低い、または負電圧とするワイドギャップ半導体のスイッチング回路には適用することができない。

本例は、上記のように、スイッチング素子Ｑ１〜Ｑ６のゲート−ソース間に、ＰＮＰトランジスタであるスイッチング素子１４、２４とコンデンサ１５、２５との直列回路を接続し、スイッチング素子１４、２４のベース電極を、ゲート抵抗１１、２１とゲート駆動回路１３、２３との間に接続している。これにより、スイッチング素子Ｑ１のターンオンに伴い、スイッチング素子Ｑ２のゲート−ソース間の電圧が上昇した場合、スイッチング素子２４がオンになり、コンデンサ２５がスイッチング素子Ｑ２のゲート−ソース間に接続される。コンデンサ２５の充電電圧により、スイッチング素子Ｑ２のゲート−ソース間の電圧上昇を抑えつつ、スイッチング素子Ｑ２のゲート−ソース間に負バイアスをかけることができるため、スイッチング素子Ｑ２が誤ってターンオンすることを防ぐことができる。

次に、図５を用いて、本例のスイッチング回路の動作を説明する。図５は本例のスイッチング回路における、ゲート駆動回路１３の出力電圧、ゲート駆動回路２３の出力電圧、スイッチング素子Ｑ１のゲート−ソース間の電圧、スイッチング素子Ｑ２のゲート−ソース間の電圧、スイッチング素子Ｑ１のドレイン−ソース間の電圧、上アーム回路１０４１の電流、スイッチング素子Ｑ２のドレイン−ソース間の電圧、及び、下アーム回路１０４２の電流のタイムチャートを示し、図４のタイムチャートと対応している。ゲート駆動回路１３、２３から出力される陽極パルスのタイミングは、図４に示すタイミングと同じため、説明を省略する。

時間Ｔ１でゲート駆動回路１３より陽極パルスが出力されると、スイッチング素子Ｑ１のゲート−ソース間の電圧は上昇する。時間Ｔａの時点で、スイッチング素子Ｑ１のゲート−ソース間の電圧は閾値電圧に達し、スイッチング素子Ｑ１はターンオンする。このとき、スイッチング素子Ｑ１のドレイン電流が流れ始め、スイッチング素子Ｑ１のドレイン−ソース間電圧は下がる。スイッチング素子Ｑ１のドレイン−ソース間の電圧下降に伴い、スイッチング素子Ｑ２のドレイン−ソース間電圧が上昇する。このとき、ゲート駆動回路２３からは、負バイアスの電圧が出力されている。

時間Ｔａ以降、スイッチング素子Ｑ２のドレイン−ソース間の電圧上昇（ｄｖ/ｄｔ）による電流は、帰還容量２６及び入力容量２７を接続する経路に流れ出し、これによりスイッチング素子Ｑ２のゲート−ソース間電圧が上昇する。また本例では、スイッチング素子Ｑ２のゲート電極から、スイッチング素子２４のエミッタ電極及びベース電極を介して、ゲートインピーダンス２２までの経路が形成されており、Ｑ２のゲート−ソース間電圧上昇による電流が当該経路に流れ、スイッチング素子２４がオンになる。スイッチング素子２４がオンになると、スイッチング素子Ｑ２のゲート−ソース間には、コンデンサ２５が並列に接続されることになる。そのため、スイッチング素子Ｑ２のゲート−ソース間の電圧上昇は抑制され、時間Ｔｂの時点でピークになるスイッチング素子Ｑ２のゲート−ソース間の電圧は閾値電圧より低く維持され、スイッチング素子Ｑ２の誤点弧を防ぐことができる。一連の動作において、コンデンサ２５の端子電圧変化は小さいため、コンデンサ２５の電流がゲート駆動回路２３の負担になることはほとんどない。

次に、図６及び図７を用いて、本例のスイッチング回路を組み込んだ半導体モジュール２００を説明する。図６は上アーム回路１０４１から、ゲート駆動回路１３及びゲートインピーダンス１２を除いた回路図であり、図７は半導体モジュール２００の平面図である。なお、他の上アーム回路１０４３、１０４５及び下アーム回路１０４２、１０４４、１０４６に含まれる素子も、同様にモジュール化されているが、上アーム回路１０４１のモジュール化と同様であるため、説明を省略する。

本例の半導体モジュール２００は、ゲート抵抗１１、スイッチング素子１４及びコンデンサ１５をモジュール化したものである。スイッチング素子Ｑ１及びダイオードＤ１は、基板（図示しない）上に形成された、電極Ａを含む配線上に実装されている。また、スイッチング素子Ｑ１及びダイオードＤ１は、電極Ｂを含む配線と電気的に接続されている。半導体モジュール２００において、ゲート抵抗１１、スイッチング素子１４及びコンデンサ１５は、電極Ｃ及び電極Ｄをそれぞれ含む配線上に実装され、また各素子間を接続する配線に実装されることで、モジュール化されている。また、半導体モジュール２００と、スイッチング素子Ｑ１のゲート電極及びソース電極が、接続されている。これにより、本例のスイッチング回路を有さないインバータに接続する際には、インバータ回路基板に、本例の半導体モジュール２００を実装し、回路を構成する素子と接続すれば、本例のスイッチング回路を含むインバータを実現することができる。

上記のように、本例は、スイッチング素子Ｑ１〜Ｑ６のゲート電極とソース電極との間に、コンデンサ１５、２５とスイッチング素子１４、２４とを直列にして接続し、スイッチング素子１４、２５のエミッタ電極をスイッチング素子Ｑ１〜Ｑ６のゲート電極に、スイッチング素子１４、２４のコレクタ電極をスイッチング素子Ｑ１〜Ｑ６のソース電極に、スイッチング素子１４、２４のベース電極をゲート抵抗１１、２１とゲート駆動回路１３、２３との間に、それぞれ電気的に接続する。これにより、一方のスイッチング素子Ｑ１〜Ｑ６のターンオンに伴う、他方のスイッチング素子Ｑ１〜Ｑ６のゲート−ソース間の電圧上昇において、ゲート電極からの電流が、スイッチング素子１４、２４のエミッタ−ベース間を通り、ゲート駆動回路１３、２３に流れる。そして、スイッチング素子１４、２４がオンになり、コンデンサ１５、２５と導通させることで、入力容量が大きくなるため、スイッチング素子Ｑ１〜Ｑ６のゲート−ソース間の電圧上昇を抑制し、スイッチング素子Ｑ１〜Ｑ６の誤点弧を防ぐことができる。

また本例において、コンデンサ１５、２５は、スイッチング素子Ｑ１〜Ｑ６のゲート−ソース間にバイアス電圧をかけることで誤点弧を防ぐように接続されているため、ゲート駆動回路１３、２３によるスイッチング制御毎に、コンデンサ１５、２５を放電させる必要がない。そのため、本例は、スイッチング制御毎に、コンデンサ１５、２５を充放電しなくてもよいため、ゲート駆動回路１３、２３の負担を軽減し、ゲート駆動回路１３、２３の出力波形も鈍らず、スイッチング動作の遅れが発生することを防ぎ、スイッチング速度の低下を防ぐことができる。

また本例は、スイッチング素子Ｑ１〜Ｑ６に、ゲート−ソース間の閾値電圧を負電圧とするワイドギャップ半導体デバイスを用いた場合において、一方のスイッチング素子Ｑ１〜Ｑ６のターンオンに伴い、他方のスイッチング素子Ｑ１〜Ｑ６のゲート−ソース間の電圧が上昇し、スイッチング素子１４、２４がオンになる。かかる場合に、本例は、コンデンサ１５、２５をスイッチング素子１４、２５に直列に接続しているため、コンデンサ１５、２５により負側へバイアス電圧が加わり、スイッチング素子Ｑ１〜Ｑ６のゲート−ソース間の電圧を、閾値電圧未満に維持することができる。これにより、ゲート−ソース間の閾値電圧が低い、または閾値電圧を負電圧とするワイドギャップ半導体デバイスを用いた場合でも、スイッチング素子Ｑ１〜Ｑ６の誤点弧を防ぐことができる。

また本例は、スイッチング回路を半導体モジュール２００に組み込むことでモジュール化されている。これにより、追加部品を設けることなく、本例のスイッチング回路を、従来の電力変換器へ実装することができる。

なお本例は、スイッチング素子Ｑ１〜Ｑ６にバイポーラトランジスタを用いて、コレクタ電極を高電位側電極に、エミッタ電極を低電位側電極に、ベース電極を制御電極になるよう接続してもよい。また、スイッチング素子１４、２４に、Ｐチャネル電界効果トランジスタを用いて、ソース電極を高電位側電極に、ドレイン電極を低電位側電極に、ゲート電極を制御電極になるよう接続してもよい。

言い換えると、本例は、スイッチング素子Ｑ１〜Ｑ６のゲート電極又はベース電極と当該スイッチング素子Ｑ１〜Ｑ６を制御する駆動回路との間に接続される抵抗と、当該スイッチング素子Ｑ１〜Ｑ６のゲート電極又はベース電極と当該スイッチング素子Ｑ１〜Ｑ６のソース電極又はエミッタ電極との間に接続されるコンデンサ１５、２５と、コンデンサ１５、２５に直列に接続されるスイッチング素子１４、２４とを備え、スイッチング素子１４、２４のエミッタ端子又はソース端子はスイッチング素子Ｑ１〜Ｑ６のゲート電極又はベース電極に電気的に接続され、スイッチング素子１４、２４のコレクタ端子又はドレイン端子はスイッチング素子Ｑ１〜Ｑ６のソース電極又はエミッタ電極に電気的に接続され、スイッチング素子１４、２４のベース電極又はゲート電極は、当該抵抗と当該制御回路の間に接続され、スイッチング素子１４、２４は、ＰＮＰトランジスタ又はＰチャネル電界効果トランジスタとしてもよい。

また本例は、スイッチング素子１４、２４のベース電極を、ゲート抵抗１１、２１の他端とゲートインピーダンス１２、２２の一端との間に接続したが、ゲートインピーダンス１２、２２の他端とゲート駆動回路１３、２３との間に接続してもよく、ゲート抵抗１１、２１の他端とゲート駆動回路１３、２３との間に接続すればよい。

また、本例は、コンデンサ１５、２５をスイッチング素子１４、２４のコレクタ電極に接続するが、コンデンサ１５、２５の一端をスイッチング素子１４、２４のエミッタ端子に接続し、コンデンサ１５、２５の他端をスイッチング素子Ｑ１〜Ｑ６のゲート端子に接続してもよい。

また本例において、半導体モジュール２００に含まれるゲート抵抗１１、２１、スイッチング素子１４、２４及びコンデンサ１５、２５の全ての回路素子、又は、一部の回路素子をＩＣとして集積化してもよく、あるいは、スイッチング素子Ｑ１〜Ｑ６の中に組み込んでもよい。

上記スイッチング素子Ｑ１〜Ｑ６が本発明の「第１のスイッチング素子」に相当し、スイッチング素子１４、２４が「第２のスイッチング素子」に、コンデンサ１５、２５が「第１のコンデンサ」に、ゲート駆動回路１３、２３が「制御回路」に相当し、ゲート抵抗１１が「抵抗」に相当する。

《第２実施形態》
図８は、発明の他の実施形態に係るスイッチング回路を含むインバータからＵ相を抜き出した回路の回路図である。本例では上述した第１実施形態に対して、コンデンサ１８及びコンデンサ２８を接続する点が異なる。これ以外の構成は上述した第１実施形態と同じであるため、その記載を援用する。

本例のスイッチング回路は、スイッチング素子１４のベース−コレクタ間にコンデンサ１８を接続し、スイッチング素子２４のベース−コレクタ間にコンデンサ２８を接続している。コンデンサ１８の容量はコンデンサ１５の容量より小さく、コンデンサ２８の容量はコンデンサ２５の容量より小さい。

スイッチング素子Ｑ１がオンになり、スイッチング素子Ｑ２のゲート−ソース間の電圧が上昇すると、ゲート電極からの電流が、スイッチング素子２４のエミッタ−ベース間を通り、コンデンサ２８に流れる。そして、スイッチング素子２４がオンになり、スイッチング素子Ｑ２のゲート−ソース間で、スイッチング素子２４とコンデンサ２５との直列回路が通電し、スイッチング素子Ｑ２のゲート−ソース間の電圧上昇が抑制される。本例では、スイッチング素子２４のベース電流を、ゲートインピーダンス２２ではなく、コンデンサ２８に流すため、ベース電流に対するゲートインピーダンス２２からの影響を受けにくくすることができる。

次に、図９及び図１０を用いて、本例のスイッチング回路を組み込んだ半導体モジュール２００を説明する。図９は上アーム回路１０４１から、ゲート駆動回路１３及びゲートインピーダンス１２を除いた回路図であり、図１０は半導体モジュールの平面図である。なお、他の上アーム回路１０４３、１０４５及び下アーム回路１０４２、１０４４、１０４６に含まれる素子も、同様にモジュール化されているが、上アーム回路１０４１のモジュール化と同様であるため、説明を省略する。

本例の半導体モジュール２００は、ゲート抵抗１１、スイッチング素子１４、コンデンサ１５及びコンデンサ１８をモジュール化したものである。半導体モジュール２００において、ゲート抵抗１１、スイッチング素子１４、コンデンサ１５及びコンデンサ１８は、電極Ｃ及び電極Ｄをそれぞれ含む配線上に実装され、また各素子間を接続する配線に実装されることで、モジュール化されている。これにより、本例のスイッチング回路を有さないインバータに接続する際には、インバータ回路基板に、本例の半導体モジュール２００を実装し、回路を構成する素子と接続すれば、本例のスイッチング回路を含むインバータを実現することができる。

上記のように、本例は、スイッチング素子１４、２４のベース電極とコレクタ電極との間に、コンデンサ１５、２５の容量より小さい容量であるコンデンサ１８、２８を接続する。これにより、スイッチング素子１４、２４のベース電流が、ゲートインピーダンス１２、２２により影響を受けることを防ぐことができる。

上記コンデンサ１８、２８が「第２のコンデンサ」に相当する。

１００…インバータ
１０１…直流電源
１０２…コンデンサ
１０３…交流負荷
１０４１、１０４３、１０４５…上アーム回路
１０４２、１０４４、１０４６…下アーム回路
１０５…コントローラ
Ｑ１〜Ｑ６…スイッチング素子
Ｄ１〜Ｄ６…ダイオード
１１、２１…ゲート抵抗
１２、２２…ゲートインピーダンス
１３、２３…ゲート駆動回路
１４、２４…スイッチング素子
１５、１８、２５、２８…コンデンサ
１…陽極端子
２…陰極端子
３…交流端子
２００…半導体モジュール

Claims (6)

1. 第１のスイッチング素子と、
   前記第１のスイッチング素子の制御電極と前記第１のスイッチング素子をスイッチング制御する制御回路の出力端子との間に接続される抵抗と、
   前記第１のスイッチング素子の制御電極と前記第１のスイッチング素子の低電位側電極との間に接続される第１のコンデンサと第２のスイッチング素子とを備え、
   前記第２のスイッチング素子の高電位側電極は、前記第１のスイッチング素子の制御電極に電気的に接続され、
   前記第２のスイッチング素子の低電位側電極は、前記第１のコンデンサの一方の電極に接続され、
   前記第１のコンデンサの他方の電極は、前記第１のスイッチング素子の低電位側電力端子に接続され、
   前記第２のスイッチング素子の制御電極は、前記抵抗の前記制御回路と接続する側の電極に接続されている
   ことを特徴とするスイッチング回路。
2. 前記第２のスイッチング素子の制御電極と、前記第１のスイッチング素子の低電位側電極との間に接続され、前記第１のコンデンサの容量より小さい容量である第２のコンデンサをさらに備える
   ことを特徴とする請求項１記載のスイッチング回路。
3. 前記第１のスイッチング素子は、
   高電位側電極をドレイン電極とし低電位側電極をソース電極とするワイドギャップ半導体デバイス、又は、高電位側電極をコレクタ電極とし低電位側電極をエミッタ電極とするワイドギャップ半導体デバイスであり、
   前記第２のスイッチング素子は、
   高電位側電極をエミッタ電極とし低電位側電極をコレクタ電極とするＰＮＰトランジスタ、又は、高電位側電極をソース電極とし低電位側電極をドレイン電極とするＰチャネル電界効果トランジスタである
   ことを特徴とする請求項１又は２記載のスイッチング回路。
4. 前記第１のスイッチング素子のオン及びオフを切り替える閾値電圧が負電圧である
   ことを特徴とする請求項１〜３のいずれか一項に記載のスイッチング回路。
5. 前記第１のスイッチング素子は、パワーデバイスである
   ことを特徴とする請求項１〜４のいずれか一項に記載のスイッチング回路。
6. 請求項１〜５のいずれか一項に記載のスイッチング回路を組み込んだ半導体モジュール。

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