JP6425380B2 - パワー回路およびパワーモジュール - Google Patents
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Description
(パワー回路)
第1の実施の形態に係るパワー回路1であって、ハーフフブリッジ回路の模式的回路構成は、図1に示すように表される。また、第1の実施の形態に係るパワー回路1を搭載したパワーモジュール2であって、ツーインワンモジュール(ハーフブリッジ内蔵モジュール)において、樹脂層120を形成前の模式的平面パターン構成は、図15に示すように表される。なお、第1の実施の形態に係るパワー回路1は、ハーフフブリッジ回路に限定されず、フルブリッジ回路、或いは3相ブリッジ回路などにおいても適用可能である。
―SiC DIMISFET―
第1の実施の形態に係るパワー回路1に適用可能な半導体デバイス100の例であって、SiC DI(Double Implanted)MISFETの模式的断面構造は、図2に示すように表される。
第1の実施の形態に係るパワー回路1に適用可能な半導体デバイス100の例であって、SiC TMISFETの模式的断面構造は、図3に示すように表される。
SiCデバイスは、高絶縁破壊電界(例えば、約3MV/cmであり、Siの約3倍)であることから、Siに比べてドリフト層の膜厚を薄くし、かつ不純物密度を高く設定しても耐圧が確保できる。SiデバイスとSiCデバイスの比較であって、Si MISFETのpボディ領域28とn-ドリフト層26の模式図は、図4(a)に示すように表され、SiC MISFETのpボディ領域28とnドリフト層26Nの模式図は、図4(b)に示すように表される。また、図4(a)および図4(b)に対応する電界強度分布は、図4(c)に示すように模式的に表される。
第1の実施の形態に係るパワー回路1に適用可能な半導体デバイスQの寄生効果の説明図は、図5(a)に示すように表され、ドレイン・ソース間電圧Vdsの振動波形の説明図は、図5(b)に示すように表される。
SiC MISFETを使用した第1の実施の形態に係るパワー回路1において、発生している発振現象を説明する回路図は、図7に示すように表される。
第1の実施の形態に係るパワー回路1を搭載するパワーモジュールとしては、ハーフブリッジ回路、フルブリッジ回路、或いは3相ブリッジ回路などのブリッジ構造を内蔵させた電源回路向けモジュールに適用可能である。フルブリッジ回路では、2相インバータを構成可能であり、3相ブリッジ回路では、3相交流インバータを構成可能であり、ハーフブリッジ回路を複数使用することでも同様の構成が可能である。
SiC MISFETを使用した第1の実施の形態に係るパワー回路において、発振現象における発振のトリガを説明する回路図は、図10(a)に示すように表され、発振中のエネルギー供給源を説明する回路図は、図10(b)に示すように表される。
第1の実施の形態に係るパワー回路1において、制御回路としてのゲートダイオードを接続しない場合の動作シミュレーションを説明する回路図は、図11(a)に示すように表される。
第1の実施の形態に係るパワー回路1を搭載したパワーモジュール2であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層120を形成前の模式的平面パターン構成は、図15に示すように表され、樹脂層120を形成後の模式的鳥瞰構成は、図16に示すように表される。第1の実施の形態に係るパワーモジュール2は、ハーフブリッジ内蔵モジュールの構成を備える。すなわち、2個のMISFETQ1・Q4が1つのモジュールに内蔵されている。
第1の実施の形態の変形例に係るパワーモジュール2において、樹脂層120を形成前の模式的平面パターン構成は、図18に示すように表され、樹脂層120を形成後の模式的鳥瞰構成は、図19に示すように表される。第1の実施の形態の変形例に係るパワーモジュール2においては、上面板電極221・224の代わりに、ボンディングワイヤBWS1・BWS4を用いている。すなわち、図18に示すように、MISFETQ1のソースパッド電極SP1と電極パターン124間は、ボンディングワイヤBWS1を介して接続されており、MISFETQ4のソースパッド電極SP4と電極パターン12n(EP)は、ボンディングワイヤBWS1を介して接続されている。ボンディングワイヤBWS1・BWS4は、例えば、Al、AlCuなどで形成可能である。
(パワー回路およびパワーモジュール)
第2の実施の形態に係るパワー回路1であって、ハーフフブリッジ回路の模式的回路構成は、図20に示すように表される。なお、第2の実施の形態に係るパワー回路1は、ハーフフブリッジ回路に限定されず、フルブリッジ回路、或いは3相ブリッジ回路などにおいても適用可能である。
第2の実施の形態の変形例に係るパワー回路1であって、ハーフフブリッジ回路の模式的回路構成は、図22に示すように表される。
(パワー回路およびパワーモジュール)
第3の実施の形態に係るパワー回路1であって、ハーフフブリッジ回路の模式的回路構成は、図24に示すように表される。
第3の実施の形態の変形例1に係るパワーモジュール2であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の上面図は図26に示すように表される。
第3の実施の形態の変形例2に係るパワーモジュール2であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の上面図は図28に示すように表される。
第1〜第3の実施の形態に係るパワーモジュール2に適用される基板構造であって、主基板(セラミック基板)10、およびセラミック基板10上に配置される信号基板14の模式的断面構造は、図30に示すように表される。信号基板14もセラミック基板で形成可能である。この図においてセラミック基板10と信号基板14を接続するためのはんだ層等は省略されている。
第4の実施の形態に係るパワー回路であって、ディスクリートデバイスで構成した回路構成例は、図33(a)に示すように表され、図33(a)に対応するパワーモジュール3の平面構成例は、図33(b)に示すように表される。
第4の実施の形態の変形例に係るパワーモジュール3あって、ハイブリッドデバイスで構成した模式的鳥瞰構成は、図34(a)に示すように表され、図34(a)において、MISFETQ1上にダイオードを搭載した構造部分の模式的断面構造は、図34(b)に示すように表される。回路構成は、図33(a)と同様に表される。MISFETQ1は、図34では、詳細構造を省略しているが、図2および図3に示されたSiC系MISFETの構造が適用可能である。
上記のように、第1〜第4の実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、この発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。また、主基板を使わずにパターンのみを金属板や金属フレームで用意し、樹脂封止や絶縁シートなどで主基板の役割であるパターン同士の配置関係保持、絶縁保持を実現したパワー回路、パワーモジュールについても同様の対策によって同様の効果が得られる。
2、3…パワーモジュール
10…セラミック基板(主基板)
12、120、121、124、12n…主配線導体(電極パターン)
10a、10b、14a、14b…銅プレート層
14、141、144…信号基板
14BR…シールド層
15…シールド金属板
181…柱状接続電極
22、221、224…上面板電極
24…n+ドレイン領域
254…延長電極
26、26N…半導体基板(ドリフト層)
28…pボディ領域
30…ソース領域
32…ゲート絶縁膜
34…ソース電極
36…ドレイン電極
38、38TG…ゲート電極
44、44U、44B…層間絶縁膜
50…ゲートドライバ
52…パワーモジュール部
54…三相交流モータ
100、Q、Q1〜Q6…半導体デバイス(SiC MISFET、半導体チップ)
120…樹脂層
QM1、QM4…アクティブミラークランプ用トランジスタ
DG1、DG4…ゲートダイオード
BD…ボディダイオード
DS1、DS4…スナバダイオード
P…正側電力端子
N…負側電力端子
O、U、V、W…出力端子
GT、GT1、GT4…ゲート端子(信号端子)
MGT1、MGT4…アクティブミラークランプ用ゲート端子
MST1、MST4…アクティブミラークランプ用ソース端子
SST1、SST4…ソースセンス端子(信号端子)
D、D1、D4…ドレイン(電極パターン)
SS1、SS4…ソースセンス
S1、S4…ソース(電極パターン)
GW1、GW4…ゲート用ワイヤ
SSW1、SSW4…ソースセンス用ワイヤ
SL1、SL4…ソースセンス用信号配線パターン
GL1、GL4…ゲート用信号配線パターン
BWS1、BWS4、BWR1、BWR44、BWG1、BWGS、BWGK…ボンディングワイヤ
SP…ソースパッド電極
SSP…ソースセンスパッド電極
GP…ゲートパッド電極
A…アノード電極
K…カソード電極
EP…接地パターン
TP1、TP4…隣接パターン電極
Cgs…ゲート・ソース間キャパシタンス
Cgd…ゲート・ドレイン間キャパシタンス
Cds…ドレイン・ソース間キャパシタンス
CGP…寄生ゲートキャパシタンス
Cgp…分布ゲートキャパシタンス
C1、CE…キャパシタ
CB、CPN、CPN1、CPN2、CPN3、CS1、CS4…スナバキャパシタ
CG1、CG4…ゲート負バイアス印加用キャパシタ
LGP、LGP1、LGP4…寄生ゲートインダクタンス
LSP、LSP1、LSP4…寄生ソースインダクタンス
lgp…分布ゲートインダクタンス
L1、LG、LE、LCE、LC1…インダクタンス
LS1、LP1…電力端子インダクタンス
RS1、RS4…スナバ抵抗
Vgs、Vgs,H、Vgs,L…ゲート・ソースセンス間電圧
Vds、Vds,H、Vds,L…ドレイン・ソース間電圧
Vgd…ゲート・ドレイン間電圧
E…電源電圧
Ii…流入電流
Id,H、Id,L…ドレイン電流。
Claims (28)
- 主基板と、
前記主基板上に配置され、正側電力端子に接続された第1電極パターンと、
前記主基板上に配置され、負側電力端子に接続された第2電極パターンと、
前記主基板上に配置され、出力端子に接続された第3電極パターンと、
前記第1電極パターン上に第1ドレインが配置された第1MISFETと、
前記第3電極パターン上に第2ドレインが配置された第2MISFETと、
前記第1MISFETの第1ゲートおよび第1ソース間に接続され、前記第1ソースから前記第1ゲートに向けて導通する電流の経路を制御する第1制御回路と、
前記主基板上に配置され、前記第1ゲートに接続された第1ゲート用信号配線パターン、および前記第1ソースに接続された第1ソースセンス用信号配線パターンを搭載する第1信号基板と
を備え、
前記第1制御回路は、前記第1ゲート用信号配線パターンと前記第1ソースセンス用信号配線パターンとの間に接続された第1ゲートダイオードを備え、
前記第1ゲート用信号配線パターンおよび前記第1ソースセンス用信号配線パターンは、前記正側電力端子および前記出力端子の延伸方向と同じ方向に延伸し、
前記第1ゲートダイオードは、前記第1ゲート用信号配線パターンと前記第1ソースセンス用信号配線パターンとを跨ぐように配置されることを特徴とするパワー回路。 - 前記第2MISFETの第2ゲートおよび第2ソース間に接続され、前記第2ソースから前記第2ゲートに向けて導通する電流の経路を制御する第2制御回路と、
前記主基板上に配置され、前記第2ゲートに接続された第2ゲート用信号配線パターン、および前記第2ソースに接続された第2ソースセンス用信号配線パターンを搭載する第2信号基板とを備え、
前記第2制御回路は、前記第2ゲート用信号配線パターンと前記第2ソースセンス用信号配線パターンとの間に接続された第2ゲートダイオードを備え、
前記第2ゲート用信号配線パターンおよび前記第2ソースセンス用信号配線パターンは、前記正側電力端子および前記出力端子の延伸方向と同じ方向に延伸し、
前記第2ゲートダイオードは、前記第2ゲート用信号配線パターンと前記第2ソースセンス用信号配線パターンとを跨ぐように配置されることを特徴とする請求項1に記載のパワー回路。 - 前記第1ゲートダイオードは、前記第1ゲートに第1カソードが接続され、前記第1ソースに第1アノードが接続されたことを特徴とする請求項1に記載のパワー回路。
- 前記第2ゲートダイオードは、前記第2ゲートに第2カソードが接続され、前記第2ソースに第2アノードが接続されたことを特徴とする請求項1に記載のパワー回路。
- 前記第1制御回路は、前記第1ゲートに第3ドレインが接続され、前記第1ソースに第3ソースが接続された第3MISFETを備えることを特徴とする請求項1に記載のパワー回路。
- 前記第2制御回路は、前記第2ゲートに第4ドレインが接続され、前記第2ソースに第4ソースが接続された第4MISFETを備えることを特徴とする請求項1に記載のパワー回路。
- 前記第1MISFETは、前記第1ゲートダイオードが前記第1ソースセンス用信号配線パターンの延伸方向と直行する方向から見て重なって配置されていることを特徴とする請求項1に記載のパワー回路。
- 前記第2MISFETは、前記第2ゲートダイオードが前記第2ソースセンス用信号配線パターンの延伸方向と直行する方向から見て重なって配置されていることを特徴とする請求項2に記載のパワー回路。
- 前記第1ソースセンス用信号配線パターンは、前記第1ゲート用信号配線パターンよりも外側に配置されていることを特徴とする請求項1に記載のパワー回路。
- 前記第2ソースセンス用信号配線パターンは、前記第2ゲート用信号配線パターンよりも外側に配置されていることを特徴とする請求項2に記載のパワー回路。
- 前記第1制御回路は、前記第1ゲート用信号配線パターンと前記第1ソースセンス用信号配線パターンとの間に接続された第3MISFETを備えることを特徴とする請求項1に記載のパワー回路。
- 前記第2制御回路は、前記第2ゲート用信号配線パターンと前記第2ソースセンス用信号配線パターンとの間に接続された第4MISFETを備えることを特徴とする請求項2に記載のパワー回路。
- 前記第3MISFETのソースと前記第1MISFETのソースセンスとの間に接続され、ゲート負バイアス印加用の第1ゲートキャパシタを備えることを特徴とする請求項11に記載のパワー回路。
- 前記第4MISFETのソースと前記第2MISFETのソースセンスとの間に接続され、ゲート負バイアス印加用の第2ゲートキャパシタを備えることを特徴とする請求項12に記載のパワー回路。
- 前記第1ゲートダイオードが導通したときの順方向電圧は、前記第1MISFETのゲート・ソース間電圧の負側絶対最大定格よりも低くなるように回路定数を設定したことを特徴とする請求項1に記載のパワー回路。
- 前記第2ゲートダイオードが導通したときの順方向電圧は、前記第2MISFETのゲート・ソース間電圧の負側絶対最大定格よりも低くなるように回路定数を設定したことを特徴とする請求項2に記載のパワー回路。
- 前記第1ゲートダイオードは、ツェナーダイオードもしくはショットキーバリアダイオードであることを特徴とする請求項15に載のパワー回路。
- 前記第2ゲートダイオードは、ツェナーダイオードもしくはショットキーバリアダイオードであることを特徴とする請求項16に記載のパワー回路。
- 前記第1信号基板の内部または前記主基板と前記第1信号基板の間に放射ノイズを遮蔽するシールドを備えることを特徴とする請求項1に記載のパワー回路。
- 前記第2信号基板の内部または前記主基板と前記第2信号基板の間に放射ノイズを遮蔽するシールドを備えることを特徴とする請求項2に記載のパワー回路。
- 主基板と、
前記主基板上に配置され、正側電力端子に接続された第1電極パターンと、
前記主基板上に配置され、負側電力端子に接続された第2電極パターンと、
前記主基板上に配置され、出力端子に接続された第3電極パターンと、
前記第1電極パターン上に第1ドレインが配置された第1MISFETと、
前記第3電極パターン上に第2ドレインが配置された第2MISFETと、
前記第1MISFETの第1ゲートおよび第1ソース間に接続され、前記第1ソースから前記第1ゲートに向けて導通する電流の経路を制御する第1制御回路と、
前記主基板上に配置され、前記第1ゲートに接続された第1ゲート用信号配線パターン、および前記第1ソースに接続された第1ソースセンス用信号配線パターンを搭載する第1信号基板と
を備えるパワー回路であって、
前記第1制御回路は、前記第1ゲート用信号配線パターンと前記第1ソースセンス用信号配線パターンとの間に接続された第3MISFETを備え、
前記パワー回路は、前記第3MISFETのソースと前記第1MISFETのソースセンスとの間に接続され、ゲート負バイアス印加用の第1ゲートキャパシタを備えることを特徴とするパワー回路。 - 主基板と、
前記主基板上に配置され、正側電力端子に接続された第1電極パターンと、
前記主基板上に配置され、負側電力端子に接続された第2電極パターンと、
前記主基板上に配置され、出力端子に接続された第3電極パターンと、
前記第1電極パターン上に第1ドレインが配置された第1MISFETと、
前記第3電極パターン上に第2ドレインが配置された第2MISFETと、
前記第1MISFETの第1ゲートおよび第1ソース間に接続され、前記第1ソースから前記第1ゲートに向けて導通する電流の経路を制御する第1制御回路と、
前記第2MISFETの第2ゲートおよび第2ソース間に接続され、前記第2ソースから前記第2ゲートに向けて導通する電流の経路を制御する第2制御回路と、
前記主基板上に配置され、前記第2ゲートに接続された第2ゲート用信号配線パターン、および前記第2ソースに接続された第2ソースセンス用信号配線パターンを搭載する第2信号基板と
を備えるパワー回路であって、
前記第2制御回路は、前記第2ゲート用信号配線パターンと前記第2ソースセンス用信号配線パターンとの間に接続された第4MISFETを備え、
前記パワー回路は、前記第4MISFETのソースと前記第2MISFETのソースセンスとの間に接続され、ゲート負バイアス印加用の第2ゲートキャパシタを備えることを特徴とするパワー回路。 - 主基板と、
前記主基板上に配置され、正側電力端子に接続された第1電極パターンと、
前記主基板上に配置され、負側電力端子に接続された第2電極パターンと、
前記主基板上に配置され、出力端子に接続された第3電極パターンと、
前記第1電極パターン上に第1ドレインが配置された第1MISFETと、
前記第3電極パターン上に第2ドレインが配置された第2MISFETと、
前記第1MISFETの第1ゲートおよび第1ソース間に接続され、前記第1ソースから前記第1ゲートに向けて導通する電流の経路を制御する第1制御回路と、
前記主基板上に配置され、前記第1ゲートに接続された第1ゲート用信号配線パターン、および前記第1ソースに接続された第1ソースセンス用信号配線パターンを搭載する第1信号基板と
前記第1信号基板の内部または前記主基板と前記第1信号基板の間に放射ノイズを遮蔽するシールドと
を備えることを特徴とするパワー回路。 - 主基板と、
前記主基板上に配置され、正側電力端子に接続された第1電極パターンと、
前記主基板上に配置され、負側電力端子に接続された第2電極パターンと、
前記主基板上に配置され、出力端子に接続された第3電極パターンと、
前記第1電極パターン上に第1ドレインが配置された第1MISFETと、
前記第3電極パターン上に第2ドレインが配置された第2MISFETと、
前記第1MISFETの第1ゲートおよび第1ソース間に接続され、前記第1ソースから前記第1ゲートに向けて導通する電流の経路を制御する第1制御回路と、
前記第2MISFETの第2ゲートおよび第2ソース間に接続され、前記第2ソースから前記第2ゲートに向けて導通する電流の経路を制御する第2制御回路と、
前記主基板上に配置され、前記第2ゲートに接続された第2ゲート用信号配線パターン、および前記第2ソースに接続された第2ソースセンス用信号配線パターンを搭載する第2信号基板と、
前記第2信号基板の内部または前記主基板と前記第2信号基板の間に放射ノイズを遮蔽するシールドと
を備えることを特徴とするパワー回路。 - 前記第1MISFET、前記第2MISFETのいずれか一方は、SiC MISFETであることを特徴とする請求項1〜24のいずれか1項に記載のパワー回路。
- 前記第1MISFET、前記第2MISFETのいずれか一方は、SiC トレンチMISFETであることを特徴とする請求項1〜24のいずれか1項に記載のパワー回路。
- 請求項1〜26のいずれか1項に記載のパワー回路を備えることを特徴とするパワーモジュール。
- 前記パワーモジュールは、少なくとも一部が熱硬化樹脂によって封止されていることを特徴とする請求項27に記載のパワーモジュール。
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