JP4875380B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置技術に関し、特に、電源回路を有する半導体装置に適用して有効な技術に関するものである。

電源回路を有する半導体装置の一例として、ＤＣ−ＤＣコンバータがある。例えば特表２００３−５２８４４９号公報（特許文献１）には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）ゲートドライバと、2つのパワーＭＯＳＦＥＴと、入力コンデンサを含む関連受動素子とを含み、すべてボールグリッドアレイ基板上に装着され、単一のチップにパッケージされたマルチチップモジュール（以下、ＭＣＭと記す。ＭＣＭ：Multi-Chip Module ）が開示されている。

また、例えば特開２００４−３４２７３５号公報（特許文献２）では非絶縁型ＤＣ−ＤＣコンバータに用いられるパワーＩＣとしてハイサイドスイッチ用のパワーＭＯＳ−ＦＥＴ、ローサイドスイッチ用のパワーＭＯＳ−ＦＥＴ、およびパワーＭＯＳ−ＦＥＴを駆動するドライバＩＣが１つのパッケージに設けられた半導体装置が開示されている。

また、例えば特開２００５−２１７０７２号公報（特許文献３）では、制御用パワーＭＯＳＦＥＴチップと、この制御用パワーＭＯＳＦＥＴチップと板状導体部材によって電気的に直列に接続された同期用パワーＭＯＳＦＥＴチップと、これらのチップの動作をＯＮ／ＯＦＦするドライバＩＣチップが封止体に封止されているＭＣＭが開示されている。
特表２００３−５２８４４９号公報 特開２００４−３４２７３５号公報 特開２００５−２１７０７２号公報

電源回路を有する半導体装置の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドパワーＭＯＳＦＥＴとローサイドパワーＭＯＳＦＥＴとが直列に接続された構成を有する。ハイサイドパワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ローサイドパワーＭＯＳＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。

ところで、デスクトップ型のパーソナルコンピュータ、サーバおよびゲーム機等の電源回路に用いられる非絶縁型のＤＣ−ＤＣコンバータは、駆動するＣＰＵ（Central Processing Unit）等の低電圧・大電流化や、チョークコイルおよび入力・出力コンデンサ等のような受動部品の小型化の要求に伴い、大電流化および高周波化する傾向にある。

しかし大電流の下では、ハイサイドパワーＭＯＳＦＥＴがターンオンする際に、ＭＣＭの出力端子Ｌｘの電圧が急激に上昇する。これに伴いローサイドパワーＭＯＳＦＥＴのゲート電圧が容量結合によって跳ね上り、誤ってオン状態になる‘セルフターンオン’が起きる。ハイサイドとローサイドのパワーＭＯＳＦＥＴが同時にオンとなるので、入力電源とグランド間に貫通電流が流れ損失が発生する。高周波の条件ではその頻度が増し、大きな損失を招くという問題がある。

本発明者が検討した所によれば、セルフターンオンの抑制には、ローサイド用のパワーＭＯＳＦＥＴの帰還容量Ｃｒｓｓとゲート・ソース間容量Ｃｇｓの比、Ｃｒｓｓ／Ｃｇｓの低減が有効である。しかし、大電流化によりdi／dtが大きくなり、これに伴いターンオン時の跳ね上り電圧が増大するので、デバイス構造だけによる対策のみでは不十分になる。

ところが、上記のようなこれまでのＭＣＭにおいては、セルフターンオンの抑制よりも、むしろスイッチング損失の低減が重視されていたため、ドライバＩＣの出力端子とハイサイドパワーＭＯＳＦＥＴのゲート端子を接続する配線のインダクタンスを減らすことはあっても、ドライバＩＣの出力端子とローサイドパワーＭＯＳＦＥＴの端子を接続する配線の配線インダクタンスを低減するための実装上の検討は十分にされていなかった。

本願発明の目的は、大電流・高周波の電源を低損失化できる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

すなわち、本発明は、ハイサイドパワーＭＯＳＦＥＴチップおよびローサイドパワーＭＯＳＦＥＴチップとそれらを駆動するドライバＩＣチップとを有する半導体装置であって、ドライバＩＣチップの出力端子とローサイドパワーＭＯＳＦＥＴの端子を接続する第１導電性部材の長さを、ドライバＩＣチップの出力端子とハイサイドパワーＭＯＳＦＥＴチップの端子を接続する第２導電性部材の長さより短くするものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

すなわち、本発明によれば、第１導電性部材の長さを短くすることにより、第１導電性部材の寄生インダクタンスが減り、セルフターンオンを抑制できるので、大電流・高周波の電源を低損失化できる。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。

また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付すようにし、その繰り返しの説明は原則として省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は本発明の実施の形態１の半導体装置であるＭＣＭ（ＭＣＭ：Multi-Chip Module ）１を、表面の封止体を透過して示す平面図、図２は図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図３は図１に示すＭＣＭ１の裏面の構造を示す平面図、図４はＭＣＭ１のハイサイドパワーＭＯＳＦＥＴチップに使われるｎチャネル型の縦型電界効果トランジスタの単位セル構造を示す略断面図、図５はＭＣＭ１の外観斜視図、図６は図１に示すＭＣＭ１を用いた非絶縁型ＤＣ−ＤＣコンバータの等価回路の一例を示す回路図である。

図１から図６に示す本実施の形態１の半導体装置は、複数の半導体チップが１つの封止体（封入用絶縁樹脂）２に封入されたものであり、本実施の形態１では、前記半導体装置の一例として、非絶縁型ＤＣ／ＤＣコンバータ用のＭＣＭ１を取り上げて説明する。

なお、本実施の形態のＭＣＭ１は、図３および図５に示すように、封止体２の裏面２ｂの周縁部に複数の外部接続端子１０１が配置されたノンリード型のＱＦＮ（Quad Flat Non-leaded Package） 構造のものである。

本実施の形態１のＭＣＭ１の基本的な特徴について説明すると、図１および図２において、ＭＣＭ１は、第１の半導体チップである制御用のハイサイドパワーＭＯＳＦＥＴチップ１０（ハイサイドスイッチング素子）と、第２の半導体チップである同期用のローサイドパワーＭＯＳＦＥＴチップ２０（ローサイドスイッチング素子）と、ハイサイドパワーＭＯＳＦＥＴチップ１０とローサイドパワーＭＯＳＦＥＴチップ２０のオン、オフ動作を制御するドライバＩＣチップ３０とを有しており、これら３つの半導体チップ（１０、２０、３０）が封止体２に封止（封入）されている。

ハイサイドパワーＭＯＳＦＥＴチップ１０とドライバＩＣチップ３０は、ともにローサイドパワーＭＯＳＦＥＴチップ２０と対向する側面を有するように配置されている。

また、ドライバＩＣチップ３０の出力端子３ｌａは、ローサイドパワーＭＯＳＦＥＴチップ２０のゲート端子２１に配線ＤＬａ（第１配線）を介して接続され、ドライバＩＣチップ３０の出力端子３ｌｂは、ローサイドパワーＭＯＳＦＥＴチップ２０のソース端子２２に配線ＤＬｂ（第２配線）を介して接続されている。

また、ドライバＩＣチップ３０の出力端子３ｈａは、ハイサイドパワーＭＯＳＦＥＴチップ１０のゲート端子１１に配線ＤＨａを介して接続され、ドライバＩＣチップ３０の出力端子３ｈｂは、ハイサイドパワーＭＯＳＦＥＴチップ１０のソース端子１２に配線ＤＨｂを介して接続されている。そして、ＭＣＭ１の配線ＤＬ（第１導電性部材）の配線長が配線ＤＨ（第２導電性部材）の配線長よりも短くなるように配置されている。

ここで、本実施の形態では、配線ＤＬａおよび配線ＤＬｂの総称を配線ＤＬと、配線ＤＨａおよび配線ＤＨｂの総称を配線ＤＨとして説明する。したがって、原則として、配線ＤＬと表現したときは配線ＤＬａ、配線ＤＬｂのいずれか一方あるいは両方を意味し、配線ＤＨと表現したときは配線ＤＨａ、配線ＤＨｂのいずれか一方あるいは両方を意味する。

例えば、配線ＤＬａ、配線ＤＬｂのいずれか一方あるいは両方の配線長が、配線ＤＨａ、配線ＤＨｂのいずれか一方あるいは両方の配線長よりも短い場合、「配線ＤＬが配線ＤＨよりも短い」、と説明する。この表現方法は、特に明示した場合を除き、本実施の形態１以後、全ての説明に適用する。

ここで、図１に示すＭＣＭ１を電源に実装した時の非絶縁型ＤＣ−ＤＣコンバータ５０の等価回路を示す図６を参照して、電源回路に用いるＭＣＭ１に発生する主な損失について本発明者らが検討した結果を説明する。

非絶縁型ＤＣ−ＤＣコンバータ５０は、制御回路５１、ＭＣＭ１、入力コンデンサ４２、出力コンデンサ４３およびコイル４０等の素子を有する。

制御回路５１は、例えばパルス幅変調（Pulse Width Modulation：ＰＷＭ）回路であり、パワーＭＯＳＦＥＴチップ１０、２０の電圧スイッチオンの幅（オン時間）を制御する信号を供給する。この制御回路５１の出力（制御信号用の端子）は、ドライバＩＣチップ３０の入力に電気的に接続されている。

ドライバＩＣチップ３０の出力（図１の出力端子３ｈａ，３ｈｂ，３ｌａ，３ｌｂ）はハイサイドパワーＭＯＳＦＥＴチップ１０のゲート端子１１とソース端子１２、およびローサイドパワーＭＯＳＦＥＴチップ２０のゲート端子２１とソース端子２２にそれぞれ電気的に接続されている。

ドライバＩＣチップ３０は、制御回路５１から供給された制御信号によって、それぞれパワーＭＯＳＦＥＴチップ１０，２０のゲート端子１１、２１の電位を制御し、パワーＭＯＳＦＥＴチップ１０，２０の動作をＯＮ/ＯＦＦする回路である。なお、ＶＤＩＮは、ドライバ回路の入力電源を示す。

ハイサイドパワーＭＯＳＦＥＴチップ１０は、ハイサイドスイッチ用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ５０の出力（負荷回路４４の入力）に電力を供給するコイル４０にエネルギーを蓄えるためのスイッチ機能を有する。

ローサイドパワーＭＯＳＦＥＴチップ２０は、ローサイドスイッチ用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ５０の整流用のトランジスタであって、制御回路５１の出力信号に従ってターンオフ動作に同期してトランジスタの抵抗を低くして整流を行う機能を有する。

上記パワーＭＯＳＦＥＴチップ１０，２０は、入力電源ＶＩＮの高電位（第１電源電位）ＶＤＤ供給用の端子ＥＴ１（第１電源端子）と、基準電位（第２電源電位）ＧＮＤ供給用の端子ＥＴ２（第２電源端子）との間に直列に接続されている。

すなわち、ハイサイドパワーＭＯＳＦＥＴチップ１０は、そのソース・ドレイン経路が、入力電源ＶＩＮの高電位ＶＤＤ供給用の端子ＥＴ１と出力ノードＬｘとの間に直列に接続され、ローサイドパワーＭＯＳＦＥＴチップ２０は、そのソース・ドレイン経路が出力ノードＬｘと基準電位ＧＮＤ供給用の端子ＥＴ２との間に直列に接続されている。

ここで、図６の出力ノードＬｘは、図１における、出力側板状リード部１２０および出力側板状リード部１２０に接続されるワイヤ１５に相当する。

なお、入力電源ＶＩＮの入力用電源電位ＶＤＤは、例えば５〜１２Ｖ程度である。また、基準電位ＧＮＤは入力用電源電位よりも低く、例えば接地電位で０（零）Ｖである。また、非絶縁型ＤＣ−ＤＣコンバータ５０の動作周波数（パワーＭＯＳＦＥＴチップ１０、２０をオン、オフするときの周期）は、例えば１ＭＨｚである。負荷回路４４としてはサーバやパーソナルコンピュータ、ゲーム機など電子機器のＣＰＵ（Central Processing Unit）またはＭＰＵ(Micro Processing Unit)等を例示できる。

符号Ｉｏｕｔ、Ｖｏｕｔは、おのおの非絶縁型ＤＣ−ＤＣコンバータ５０の出力電流、出力電圧を示し、例えば１〜３０Ａ、０.６〜１.３Ｖ程度である。

また、図６には、ハイサイドパワーＭＯＳＦＥＴチップ１０の寄生ダイオードＤｐ１（内部ダイオード）、ローサイドパワーＭＯＳＦＥＴチップ２０の寄生ダイオードＤｐ２（内部ダイオード）、ローサイドパワーＭＯＳＦＥＴの寄生容量である帰還容量Ｃｒｓｓ、およびゲート・ソース間容量Ｃｇｓを図示する。

ＭＣＭ１に発生する損失としては、１）スイッチング損失、２）リカバリ損失、３）パワーＭＯＳＦＥＴ導通損失、４）ダイオード導通損失、５）ドライバ損失、６）配線抵抗部の損失がある。

スイッチング損失は、ハイサイドパワーＭＯＳＦＥＴがターンオン、ターンオフする際の損失であり、電流、電圧がターンオン前から定常のオン状態へ、またはターンオフ前の状態から定常のオフ状態へ変わるまでの〔電流×電圧〕の積分値となる。このため、スイッチング損失を減らすには、電流、電圧の遷移時間が短い高速スイッチング動作のハイサイドパワーＭＯＳＦＥＴを用いる。

また、スイッチング時の電流変化により、電源回路の配線部にある寄生インダクタンスに誘起電圧＝〔配線の寄生インダクタンス×電流の時間変化率〕が発生する。この誘起電圧により、ターンオン時にはローサイドパワーＭＯＳＦＥＴのソース・ドレイン間電圧が増加し、ターンオフ時にはハイサイドパワーＭＯＳＦＥＴのソース・ドレイン間電圧が増加するのでスイッチング損失が大きくなる。

そこで、ノード４２１とＶＤＤ供給用の端子ＥＴ１間の寄生インダクタンスＬ１や、ノード４２２とＧＮＤ供給用の端子ＥＴ２間の寄生インダクタンスＬ２、および、端子ＥＴ１と端子ＥＴ２間にある寄生インダクタンス（図示せず）を小さくすることにより、スイッチング損失を減らすことができる。

ＭＣＭ１ではハイサイドパワーＭＳＦＥＴチップ１０とローサイドパワーＭＯＳＦＥＴチップ２０を１つのパッケージ内に集積するので、ハイサイドとローサイドのパワーＭＯＳＦＥＴ間や、ハイサイドパワーＭＯＳＦＥＴと端子ＥＴ１間、ローサイドパワーＭＯＳＦＥＴとＥＴ２間の配線長を短くできる。このため、寄生の配線インダクタンスと寄生の配線抵抗が小さく、ディスクリート部品で電源回路を組むよりも低損失となる。

リカバリ損失は、ハイサイドパワーＭＯＳＦＥＴがターンオンした直後に、それまで順方向に電流を流していた寄生ダイオードＤｐ２の逆回復特性により、電圧が逆方向に印加された状態でも導通状態がしばらく継続し、電流（リカバリ電流）が流れ続けることで生じる損失である。

リカバリ電流が減少し始めると、出力ノードＬｘの電圧が上昇し始める。出力ノードＬｘの電圧が上昇すると、ローサイドパワーＭＯＳＦＥＴの寄生容量である帰還容量Ｃｒｓｓを介して、容量結合によりローサイドパワーＭＯＳＦＥＴのゲート電圧（ノード２１の電圧）が上昇する。そして、上昇したゲート電圧がローサイドパワーＭＯＳＦＥＴのしきい電圧を越えると、今までオフ状態にあったローサイドパワーＭＯＳＦＥＴがオンする、いわゆる‘セルフターンオン’状態になる。

‘セルフターンオン’が起きると、ハイサイドとローサイドパワーＭＯＳＦＥＴが同時にオンとなるので、高電位ＶＤＤ供給用の端子ＥＴ１から基準電位ＧＮＤ供給用の端子ＥＴへ貫通電流が流れるので大きな損失が発生する。この貫通電流は上記リカバリ電流の減少途中に流れ始め、両者により発生する損失は分離し難い。そこで、後から説明する図８では両方の損失を合わせてリカバリ損失として扱った。

パワーＭＯＳＦＥＴ導通損失は、ハイサイドパワーＭＯＳＦＥＴ、ローサイドパワーＭＯＳＦＥＴがおのおの定常オン状態にある時のパワーＭＯＳＦＥＴのオン抵抗により生じる損失である。本発明で述べる降圧型のスイッチング電源では、ローサイドパワーＭＯＳＦＥＴのオン期間がハイサイドパワーＭＯＳＦＥＴのそれより長く損失への影響が大きいので、ローサイドパワーＭＯＳＦＥＴでは特に低オン抵抗化が要求されている。

上記以外の損失についても簡単に述べると、ダイオード導通損失は、ローサイドパワーＭＯＳＦＥＴをオフしてからハイサイドパワーＭＯＳＦＥＴをターンオンするまでの期間（デッドタイム１）と、ハイサイドパワーＭＯＳＦＥＴをオフしてからローサイドパワーＭＯＳＦＥＴをオンするまでの期間（デッドタイム２）に、ローサイドパワーＭＯＳＦＥＴの寄生ダイオードＤｐ２に流れる還流電流とダイオードの順方向電圧の積により生じる損失である。

ドライバ損失はドライバＩＣの損失で、主にパワーＭＯＳＦＥＴをオン、オフするためにパワーＭＯＳＦＥＴのゲートを充放電する際の損失。配線抵抗部の損失は、端子ＥＴ１と端子ＥＴ２間にある配線部の寄生抵抗（図示せず）で生じる導通損失である。

次に、図７から図９を参照して、本発明者らが検討し、見出した、配線ＤＨの寄生インダクタンス、配線ＤＬの寄生インダクタンス、およびドライバＩＣチップ３０のオン抵抗が上記損失に与える影響について説明する。

図７は配線ＤＨの寄生インダクタンスとスイッチング損失の関係を示す線図、図８は配線ＤＬの寄生インダクタンスとリカバリ損失の関係を示す線図であり、それぞれ、ドライバＩＣチップ３０のオン抵抗が大きい場合（Ｒ大）と小さい場合（Ｒ小：Ｒ大の４０％減）について示した。図９はローサイドパワーＭＯＳＦＥＴチップ２０のゲート跳ね上り電圧と配線ＤＬの寄生インダクタンスの関係を示す線図である。なお、図７、図８、および図９は、おのおの、本発明者らが計算により求めたものであり、配線ＤＨｂ、ＤＬｂの寄生インダクタンスは配線ＤＨａ、ＤＬａの寄生インダクタンスと同じとして扱った。

図７において、配線ＤＨの寄生インダクタンスを６ｎＨから減らすと、Ｒ大の場合は２ｎＨまでスイッチング損失はほとんど変わらず、それ以下で損失は増加する。Ｒ小の場合も２ｎＨまで損失は数％下がるが、それ以下では増加する。スイッチング損失は、ハイサイドパワーＭＯＳＦＥＴチップ１０のゲート端子１１を駆動するドライバＩＣチップ３０のオン抵抗の大小によって１０％〜２０％と大きく変わる。

これに対して、配線ＤＬの寄生インダクタンスを６ｎＨから減らすと、ローサイドパワーＭＯＳＦＥＴチップ２０のゲート端子２１を駆動するドライバＩＣチップ３０のオン抵抗が大きい場合（Ｒ大）、小さい場合（Ｒ小）ともにリカバリ時の損失は減少し、その減少率はＲ小の方が大きい。インダクタンスを０.４ｎＨまで下げると、リカバリ損失はＲ大で２７％、Ｒ小で４４％減少する。

このように、本発明者が検討を行った結果、ハイサイド側では損失はドライバＩＣチップ３０のオン抵抗に依存し、配線ＤＨの寄生インダクタンスにはあまり影響を受けないことが分った。

一方、図８においては、ローサイド側では損失は配線ＤＬの寄生インダクタンスに影響され、配線ＤＬの寄生インダクタンスを減らすと、損失の低減効果が得られることが分った。そして、配線ＤＬの寄生インダクタンスを減らした際に、ドライバＩＣチップ３０のオン抵抗も減らせば（Ｒ小）、更に大きな損失の低減効果が得られることも分った。

このリカバリ時の損失減少の原因は、図９に示すように、配線インダクタンスを下げるとターンオン時のローサイドパワーＭＯＳＦＥＴチップ２０のゲート跳ね上がり電圧が減り、セルフターンオンが抑制されたことに依る。

なお、図９において、配線ＤＬの寄生インダクタンスが０.４ｎＨから３ｎＨの場合に比べ、３ｎＨから６ｎＨの場合にはゲート跳ね上がり電圧の増加割合が減る。これは、寄生インダクタンスが大きい条件ではセルフターンオンの度合いが増し、ＶＤＤ供給用の端子ＥＴ１からＧＮＤ供給用の端子ＥＴ２へ流れ込む貫通電流が増大したために、ターンオン時におけるＭＣＭ１の出力ノードＬｘの電圧上昇を抑制し、それに伴ってゲート電圧の跳ね上りが抑えられたことに依る。

図８によると、寄生インダクタンスが約３ｎＨ以下で、損失はＲ小の方が低くなる。ワイヤ配線の寄生インダクタンスは配線１本で１ｍｍ当り約１ｎＨであるので、配線ＤＬの配線長を１.５ｍｍ（＝３ｍｍ÷２本）以下とすれば、ドライバＩＣチップ３０の低オン抵抗化による損失の低減効果が現れる。

また、ワイヤ配線を２本とすれば約１/２に、３本とすれば約１/３に寄生インダクタンスは減るので、配線ＤＬａ、配線ＤＬｂの配線本数をそれぞれ２本以上にすれば配線ＤＬａの合成寄生インダクタンス、および配線ＤＬｂの合成寄生インダクタンスをサブｎＨに減らせ、セルフターンオンの抑制効果を高められる。

なお、配線本数を２本以上にするのは配線ＤＬａ、配線ＤＬｂのいずれか一方でも良いし、両方でも良い。本数に応じてセルフターンオンの抑制効果を高めることができる。

上記の通り、本発明者は、ＭＣＭ１の損失低減には、配線ＤＨの寄生インダクタンスはあまり影響しないこと、ドライバＩＣチップ３０のオン抵抗と配線ＤＬの寄生インダクタンスは大きな影響があること、ドライバＩＣチップ３０のオン抵抗の低減と配線ＤＬの寄生インダクタンスの低減を組み合わせることにより、より大きな影響があること、を見出した。

そして、本実施の形態１によれば、上記の通り配線ＤＬの配線長を配線ＤＨの配線長よりも短くすることにより、配線ＤＬの寄生インダクタンスを低減させることができので、セルフターンオンの抑制効果を高め、大電流・高周波の電源を低損失化することができる。

なお、本実施の形態１では配線ＤＬをワイヤ配線として説明したが、例えば銅またはアルミニウムなどの金属板を配線ＤＬとして用いても良い。金属板を用いることにより、配線ＤＬの寄生インダクタンスや抵抗を低減することができるため、より低損失化することができる。

また、例えば銅またはアルミニウムなどの金属板を配線ＤＨに用いても良いことは言うまでもない。

本実施の形態１のＭＣＭ１のその他の特徴について説明すると、図１、図２に示すように、第１の板状導体部材である入力側板状リード部１１０上に制御用のハイサイドパワーＭＯＳＦＥＴチップ１０が電気的に接続されている。すなわち、制御用のハイサイドパワーＭＯＳＦＥＴチップ１０の裏面１０ｂには、制御用のハイサイドパワーＭＯＳＦＥＴのドレイン端子１４となる端子部（図示せず）が形成されており、このドレイン端子１４に入力側板状リード部１１０が、例えば、銀ペーストなどのダイボンディング材を介して接続されている。

一方、制御用のハイサイドパワーＭＯＳＦＥＴチップ１０のゲート端子を有する主面１０ａ（表面）には、制御用のハイサイドパワーＭＯＳＦＥＴのソース端子１２、ゲート端子１１となる端子部、およびゲートフィンガ１３が形成されている。

また、第２の板状導体部材である出力側板状リード部１２０上には同期用のローサイドパワーＭＯＳＦＥＴチップ２０が電気的に接続されている。すなわち、同期用のローサイドパワーＭＯＳＦＥＴチップ２０の裏面２０ｂには、同期用のパワーＭＯＳＦＥＴのドレイン端子２４となる端子部（図示せず）が形成されており、このドレイン端子２４に出力側板状リード部１２０が、例えば、銀ペーストなどのダイボンディング材を介して接続されている。

一方、同期用ローサイドパワーＭＯＳＦＥＴチップ２０のゲート端子を有する主面２０ａには、同期用のローサイドパワーＭＯＳＦＥＴのソース端子２２、ゲート端子２１となる端子部、およびゲートフィンガ２３が形成されている。

また、ＭＣＭ１は、第３の板状導体部材であるドライバ側板状リード部１３０と第４の板状導体部材である接地側板状リード部１００を有しており、ドライバ側板状リード部１３０上には、ドライバＩＣチップ３０が電気的に接続されている。すなわち、ドライバＩＣチップ３０の裏面には電極が形成されており（図示せず）、この電極とドライバ側板状リード部１３０とが、例えば、銀ペーストなどのダイボンディング材を介して接続されている。

ドライバＩＣチップ３０では、その主面３０ａに複数の端子３が存在する。そして、端子３のうち、端子３ｌａと同期用のローサイドパワーＭＯＳＦＥＴチップ２０のゲート端子２１、端子３ｌｂと同期用のローサイドパワーＭＯＳＦＥＴチップ２０のソース端子２２、端子３ｈａと制御用のハイサイドパワーＭＯＳＦＥＴチップ１０のゲート端子１１、および、端子３ｈｂと制御用のハイサイドパワーＭＯＳＦＥＴチップ１０のソース端子１２とが、例えば、金線などの金属細線である配線ＤＬａ、ＤＬｂ、ＤＨａ、およびＤＨｂによってそれぞれ電気的に接続され、各パワーＭＯＳＦＥＴのＯＮ／ＯＦＦの制御に用いられる。

ドライバＩＣチップ３０の主面３０ａのその他の端子３は、それぞれ電源電圧端子、ブート端子、電圧確認用端子および制御信号入力端子などであり、これらに対応する外部接続端子１０１とワイヤ３５によって接続される。

図３に示すように、各半導体チップがそれぞれ搭載された入力側板状リード部１１０、出力側板状リード部１２０、およびドライバ側板状リード部１３０は、ＭＣＭ１の封止体２の裏面２ｂにおいて、それぞれ一部あるいは全部が封止体２から露出しており、プリント実装基板と電気的に接続するための外部接続用端子としてだけでなく、前記プリント実装基板に熱を放出する放熱部品としての役割も果たす。

また、図１に示すように、ローサイドパワーＭＯＳＦＥＴチップ２０はその長辺である第１の辺２２０（ドライバＩＣの平面の一辺と対向する第１の辺）側に、ハイサイドパワーＭＯＳＦＥＴチップ１０およびドライバＩＣチップ３０の一辺と対向する側面を有するように配置される。そして、ローサイドパワーＭＯＳＦＥＴチップ２０を搭載する出力側板状リード部１２０も、ハイサイドパワーＭＯＳＦＥＴチップ１０およびドライバＩＣチップ３０の一辺と対向するように配置される。

ここで、出力側板状リード部１２０において、ハイサイドパワーＭＯＳＦＥＴチップ１０と対向する領域（第１対向領域）を、ドライバＩＣチップ３０と対抗する領域（第２対向領域）よりもハイサイドパワーＭＯＳＦＥＴチップ１０側に向けて突出させて凸領域１２１（第３対向領域）を設ける。そして、図２に示すように、この凸領域１２１に、ハイサイドパワーＭＯＳＦＥＴチップ１０の主面１０ａ（表面）側のソース端子１２と出力側板状リード部１２０を、ワイヤ１５を介して電気的に接続する。

凸領域１２１を設けることにより、ハイサイドパワーＭＯＳＦＥＴチップ１０のソース端子１２と出力側板状リード部１２０との接続領域の制約を受けずに、ローサイドパワーＭＯＳＦＥＴチップ２０をドライバＩＣチップ３０に近づけることができる。すなわち、ローサイドパワーＭＯＳＦＥＴチップ２０とドライバＩＣチップ３０のチップ間の距離を凸領域１２１を設けない場合と比較して、短くすることができるので、配線ＤＬの配線長を短くすることができる。

そして、ドライバＩＣチップ３０と対向するローサイドパワーＭＯＳＦＥＴチップ２０の第１の辺２２０側にゲート端子２１を設ける。上記の構成をとることにより、ドライバＩＣチップ３０の出力端子３ｌａとローサイドパワーＭＯＳＦＥＴチップ２０のゲート端子２１の端子間距離を、第１の辺２２０側以外の辺にゲート端子２１を設ける場合と比較して、より短くすることができるので、配線ＤＬａの配線長を短くすることができる。

本実施の形態１によれば、配線ＤＬの配線長を短くすることができるので、配線ＤＬの寄生インダクタンスを低減させることができる。

なお、凸領域１２１を設けることによりドライバＩＣチップ３０の出力端子３ｈａ、３ｈｂからハイサイドパワーＭＯＳＦＥＴチップ１０のゲート端子１１、ソース端子１２にそれぞれ接続される配線ＤＨａ、ＤＨｂの配線長が長くなっても良い。これは、先に述べたように、配線ＤＨの配線インダクタンスは配線ＤＬのインダクタンスほど損失に影響しないからである。

また、ローサイドパワーＭＯＳＦＥＴチップ２０のソース端子２２と、接地側板状リード部１００を、ワイヤ２５を介して電気的に接続する。

ここで、図１に示すように、出力側板状リード部１２０において、ドライバＩＣチップ３０と対向する領域（第２対向領域）のドライバＩＣチップ３０方向の長さＬ１２０が、接地側板状リード部１００の、ローサイドパワーＭＯＳＦＥＴチップ２０方向の長さＬ１００よりも短くなるようにする。

Ｌ１２０の長さを、Ｌ１００よりも短くすることより、ローサイドパワーＭＯＳＦＥＴチップ２０をドライバＩＣチップ３０側に寄せてもワイヤ２５が長くならず、寄生インダクタンスがほとんど増えないのでスイッチング損失の増加を抑制できる。

図４は本実施の形態１のＭＣＭ１のハイサイドパワーＭＯＳＦＥＴチップ１０に使われるｎチャネル型の縦型電界効果トランジスタの単位セル構造を示す略断面図である。

ハイサイドパワーＭＯＳＦＥＴチップ１０は、ハイサイドスイッチ用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ５０の出力（負荷回路４４の入力）に電力を供給するコイル４０にエネルギーを蓄えるためのスイッチ機能を有する。このハイサイドパワーＭＯＳＦＥＴチップ１０は、ｎチャネル型の縦型電界効果トランジスタにより形成される。

Ｃ１０は単位セル、Ｃ１１はｎ^＋型半導体領域、Ｃ１２はｐ型半導体領域、Ｃ１３はｎ⁻型半導体領域、Ｃ１４はｎ^＋型半導体領域、Ｃ１５はゲート電極となるｎ^＋型多結晶半導体領域、Ｃ１６はゲート酸化膜、Ｃ１７は絶縁膜、Ｃ１８はソース電極となる金属薄膜（例えばアルイミニウム薄膜）、Ｃ１９はドレイン電極となる金属薄膜である。単位セルＣ１０の幅は１〜２マイクロメートル程度で、この単位セルが数千個並ぶことによりハイサイドパワーＭＯＳＦＥＴチップ１０のトランジスタ部が形成される。例えば、Ｃ１８の集合がソース端子１２となる。

なお、図４では単位セルの電極構造を分り易くするために、電極となる領域から端子線を引き出してそれぞれＳ（ソース）、Ｇ（ゲート）、Ｄ（ドレイン）の様に模式的に示した。

単位セルＣ１０において、電流はドレイン電極側（Ｃ１９側）からソース電極側（Ｃ１８側）へと縦方向に流れる。縦型の電界効果トランジスタは、チャネルが半導体チップの厚さ方向に形成される素子であり、横型の電界効果トランジスタに比べて単位面積あたりのチャネル幅を増やせ、オン抵抗を減らすことができるので、素子を小さくしてパッケージを小型化できる。また、同じチップサイズではｐチャネル型よりもｎチャネル型の縦型電界効果トランジスタの方が、オン抵抗が小さいため、素子を小さくすることができる。

一方、ローサイドパワーＭＯＳＦＥＴチップ２０は、ローサイドスイッチ用のパワートランジスタであり、非絶縁型ＤＣ−ＤＣコンバータ５０の整流用のトランジスタであって、制御回路５１の出力信号に従ってターンオフ動作に同期してトランジスタの抵抗を低くして整流を行う機能を有する。このローサイドパワーＭＯＳＦＥＴチップ２０は、上記ハイサイドパワーＭＯＳＦＥＴチップ１０と同様に、ｎチャネル型の縦型電界効果トランジスタにより形成される。

縦型を使用する理由は、ローサイドパワーＭＯＳＦＥＴチップ２０のオン時間（電圧を印加している間の時間）が、ハイサイドパワーＭＯＳＦＥＴチップ１０のオン時間よりも長いので、スイッチング損失よりもオン抵抗による導通損失が大きくなるため、横型の電界効果トランジスタに比べて単位面積当たりのチャネル幅を増やすことができる縦型の電界効果トランジスタを用いるのが有利だからである。また、ｎチャネル型を使用する理由は、同じチップサイズではｐチャネル型よりもｎチャネル型の縦型電界効果トランジスタの方が、オン抵抗が小さいためである。

すなわち、ローサイドパワーＭＯＳＦＥＴチップ２０をｎチャネル型で縦型の電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、省スペースの非絶縁型ＤＣ−ＤＣコンバータ５０において、流れる電流が増大しても電圧変換効率を向上させることができる。

図１０および図１１に、本実施の形態１のＭＣＭ１の変形例であるＭＣＭ１ａを示す。図１０はＭＣＭ１ａのワイヤ接続の一部を板状導電性部材に置き換えた場合の封止体を透過して示す平面図、図１１は図１０に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。

図１０に示すＭＣＭ１ａと図１に示すＭＣＭ１の相違点は、図１のＭＣＭ１においてワイヤ１５、２５による接続部をおのおの板状導電性部材１５０、２５０に置き換えた点である。図１１に図１０のＡ−Ａ線に沿って切断した断面の構造を示す。なお、この板状導電性部材１０、２５０としては、例えば、銅やアルミニウムを用いることができる。

ワイヤから板状導電性部材に置き換えたことにより、ＭＣＭ１の特徴を有しつつ、板状導電性部材１５０、２５０の抵抗を低減させることができるので、電源をより低損失化することができる。

図１２に、本実施の形態１のＭＣＭ１の変形例であるＭＣＭ１ｂを示す。図１２はＭＣＭ１のローサイドパワーＭＯＳＦＥＴを接地側板状リード部の外部接続端子側に寄せて設置した場合の封止体２を透過して示す平面図である。

図１２に示すＭＣＭ１ｂと図１に示すＭＣＭ１の相違点は、ＭＣＭ１ｂはＭＣＭ１のように、ローサイドパワーＭＯＳＦＥＴチップ２０をドライバＩＣチップ３０に寄せるのではなく、ドライバＩＣチップ３０およびハイサイドパワーＭＯＳＦＥＴチップ１０をローサイドパワーＭＯＳＦＥＴチップ２０に寄せた点である。

すなわち、接地側板状リード部１００の、ローサイドパワーＭＯＳＦＥＴチップ２０方向の長さＬ１００を長くしていない点がＭＣＭ１と異なる。上記のような態様であってもワイヤ２５が長くならないため、スイッチング損失が増加することは無く、ＭＣＭ１の説明で述べた全ての効果を得ることができる。

なお、上記のような態様をとることにより、ワイヤ３５の配線長がＭＣＭ１と比較して長くなるが、ワイヤ３５の寄生インダクタンスは電源の損失にそれ程影響を与えないので問題はない。

（実施の形態２）
図１３は本発明の実施の形態２のＭＣＭ１ｃを、表面の封止体を透過して示す平面図である。図１３において、図１と同一の符号の説明は省略する。

図１３に示すＭＣＭ１ｃと図１に示すＭＣＭ１との相違点は、図１における凸領域１２１を出力側板状リード部１００内に設けていない点と、配線ＤＬの本数が配線ＤＨの本数より多い（配線ＤＬａが３本、配線ＤＬｂが３本、配線ＤＨａが２本、配線ＤＨｂが２本）点である。

本実施の形態２のＭＣＭ１ｃでは、図１に示した凸領域１２１を設けないため、既存のリードフレームを活用できるが、ハイサイドパワーＭＯＳＦＥＴチップ１０のソース端子１２と出力側板状リード部１２０との接続領域の制約を受けることとなるため、Ｌ１２０はＭＣＭ１と比較すると長くなる。しかし、ＭＣＭ１ｃでは配線ＤＬａ、ＤＬｂの本数をそれぞれ２本から３本に増やしていることにより、配線ＤＬａ、ＤＬｂの合成寄生インダクタンスを低減することができる。

すなわち、本実施の形態２では、配線ＤＬの本数を配線ＤＨの本数よりも多くすることにより、配線ＤＬの寄生インダクタンスが低減するので、既存のリードフレームを活用しつつ、ＭＣＭ１と同等の効果を得ることが可能となる。

なお、ＭＣＭ１ｃでは、配線ＤＬａ、ＤＬｂそれぞれの本数を増やしたが、配線ＤＬａのみ、あるいは配線ＤＬｂのみを増やしても良い。この場合、両方の配線を増やした場合の約半分のインダクタンス低減効果を得ることができる。

（実施の形態３）
図１４は本発明の実施の形態３のＭＣＭ１ｄを、表面の封止体を透過して示す平面図である。図１４において、図１と同一の符号の説明は省略する。

図１４に示すＭＣＭ１ｄと図１に示すＭＣＭ１との相違点は、配線ＤＬの本数が配線ＤＨの本数より多い（配線ＤＬａが３本、配線ＤＬｂが３本、配線ＤＨａが２本、配線ＤＨｂが２本）点である。凸領域１２１を設けているので配線ＤＬが短く、さらに配線ＤＬａ、ＤＬｂの本数をそれぞれ２本から３本に増やしていることにより、配線ＤＬａ、ＤＬｂの合成寄生インダクタンスをＭＣＭ１の配線ＤＬａ、ＤＬｂの合成寄生インダクタンスの約２／３に低減することができる。

ところで、実施の形態２で配線ＤＬの本数を増加させることによる効果について説明したが、配線ＤＬの本数を増加させる場合、ローサイドパワーＭＯＳＦＥＴチップ２０のゲート端子２１、またはソース端子２２の面積を広げる必要がある。

しかし、端子パットの面積を広げすぎると、ローサイドパワーＭＯＳＦＥＴチップ２０の有効面積が減少し、抵抗が増加してしまう可能性がある。そして、ローサイドパワーＭＯＳＦＥＴチップ２０の抵抗が増大すると損失が増加するため、配線本数の増加には限界がある。

本実施の形態３では、配線ＤＬの配線長を短くし、かつ配線ＤＬの本数を増加させることにより、実施の形態１または２よりも配線ＤＬの寄生インダクタンスを低減させることができるので、セルフターンオンの抑制効果を高め、大電流・高周波の電源をより低損失化することができる。

（実施の形態４）
図１５は本発明の実施の形態４のＭＣＭ１ｅを、表面の封止体を透過して示す平面図である。図１５において、図１と同一の符号の説明は省略する。

図１５に示すＭＣＭ１ｅと図１に示すＭＣＭ１との相違点を説明する。

第１の相違点として、ローサイドパワーＭＯＳＦＥＴチップ２０が、ハイサイドパワーＭＯＳＦＥＴチップ１０とドライバＩＣチップ３０と対向する側面を有しておらず、ハイサイドパワーＭＯＳＦＥＴチップ１０とドライバＩＣチップ３０とが、ローサイドパワーＭＯＳＦＥＴチップ２０方向を向く側面を有するように配置されている点がある。

第２の相違点として、図１に示した凸領域１２１を設けておらず、ローサイドパワーＭＯＳＦＥＴチップ２０とドライバＩＣチップ３０とのチップ間の最短距離が、ハイサイドパワーＭＯＳＦＥＴチップ１０とドライバＩＣチップ３０とのチップ間の最短距離よりも短くなるようにローサイドパワーＭＯＳＦＥＴチップ２０を出力側板状リード部のハイサイドパワーＭＯＳＦＥＴチップ１０と対向する辺に対して傾けて配置した点がある。

本実施の形態４のＭＣＭ１ｅでは、図１に示した凸領域１２１を設けないため、既存のリードフレームを活用できる。

また、ローサイドパワーＭＯＳＦＥＴチップ２０をハイサイドパワーＭＯＳＦＥＴチップ１０と対向する出力側板状リード部の辺に対して傾けて配置したことにより、ハイサイドパワーＭＯＳＦＥＴチップ１０のソース端子１２と出力側板状リード部１２０との接続領域を確保しつつ、ローサイドパワーＭＯＳＦＥＴチップ２０とドライバＩＣチップ３０とのチップ間の最短距離をローサイドパワーＭＯＳＦＥＴチップ２０とドライバＩＣチップ３０とのチップ間の最短距離よりも短くすることができる。

そして、ローサイドパワーＭＯＳＦＥＴチップ２０とドライバＩＣチップ３０とのチップ間の最短距離をハイサイドパワーＭＯＳＦＥＴチップ１０とドライバＩＣチップ３０とのチップ間の最短距離よりも短くしたことにより、配線ＤＬの配線長を配線ＤＨの配線長よりも短くすることができる。

すなわち本実施の形態４によれば、ローサイドパワーＭＯＳＦＥＴチップ２０を出力側板状リード部のハイサイドパワーＭＯＳＦＥＴチップ１０と対向する辺に対して傾けて配置することにより、配線ＤＬの寄生インダクタンスが低減するので、既存のリードフレームを活用しつつ、ＭＣＭ１と同等の効果を得ることが可能となる。

なお、本実施の形態４では、ワイヤ１５の本数を減らさずに、傾けたローサイドパワーＭＯＳＦＥＴチップ２０がドライバＩＣチップ３０に極力近づくように、ハイサイドパワーＭＯＳＦＥＴチップ１０を入力側板状リード部１１０の “図面に向かって左端”に配置することになる。このため、ハイサイドパワーＭＯＳＦＥＴチップ２０の配線ＤＨが長くなる可能性がある。

しかし、前述のように配線ＤＨの寄生インダクタンスは損失にあまり影響しないので問題はない。

（実施の形態５）
図１６は本発明の実施の形態５のＭＣＭ１ｆを、表面の封止体を透過して示す平面図である。図１６において、図１と同一の符号の説明は省略する。

図１６に示すＭＣＭ１ｆと図１に示すＭＣＭ１との相違点を説明する。

第１の相違点は、凸領域１２１を設けない代わりに、出力側板状リード部１２０のハイサイドパワーＭＯＳＦＥＴチップ１０と対向する領域であって、ローサイドパワーＭＯＳＦＥＴチップ２０の短辺の側に、ハイサイドパワーＭＯＳＦＥＴチップ１０のソース端子１２と出力側板状リード部１２０を接続する領域（第４領域）を設けた点である。

第２の相違点は、接地側板状リード部１００の、ローサイドパワーＭＯＳＦＥＴチップ２０方向の長さＬ１００'が、出力側板状リード部１２０のドライバＩＣチップ３０と対向する領域（第２対向領域）のドライバＩＣチップ３０方向の長さＬ１２０よりも長くなるようにした（Ｌ１００'を長くした）点である。

第３の相違点は、ＭＣＭ１においてワイヤ１５、２５による接続部をおのおの板状導電性部材部材１５０、２５０に置き換えた点である。

すなわち、ローサイドパワーＭＯＳＦＥＴチップ２０を出力側板状リード部１２０の“図面に向かって右端”に配置して、ローサイドパワーＭＯＳＦＥＴチップ２０の“図面に向かって左側”にできた領域を利用してハイサイドパワーＭＯＳＦＥＴチップ１０のソース端子１２と出力側板状リード部１２０を板状導電性部材１５０で接続し、接地側板状リード部１００とローサイドパワーＭＯＳＦＥＴチップ２０のソース端子２１を板状導電性部材２５０で接続し、更に接地側板状リード部１００をローサイドパワーＭＯＳＦＥＴチップ２０側へ広げた（Ｌ１００'を長くした）点である。

本実施の形態５では、出力側板状リード部１２０と板状導電性部材１５０の接続領域は凸領域１２１を設けた場合に比べて狭くなるが、ワイヤ１５の替わりに板状導電性部材１５０を用いることで、図１に比べて配線インダクタンスは若干増えるが配線抵抗は小さくできる。

（実施の形態６）
図１７は本発明の実施の形態６のＭＣＭ１ｇを、表面の封止体を透過して示す平面図である。図１７において、図１と同一の符号の説明は省略する。

図１７に示すＭＣＭ１ｇと図１に示すＭＣＭ１との相違点を説明する。

第１の相違点は、ハイサイドパワーＭＯＳＦＥＴチップ６０にｎチャネル型の横型電界効果トランジスタを用いたことであり、その単位セル構造を示す略断面図を図１８（ａ）、図１８（ｂ）に示す。

図１８（ａ）はソース端子１２の領域にあるトランジスタの単体セルＣ６０ａを、図１８（ｂ）はドレイン端子１４の領域にあるトランジスタの単体セルＣ６０ｂを示す。図１８（ａ）、図１８（ｂ）において、Ｃ６０ａ、Ｃ６０ｂは単位セル、Ｃ６１、Ｃ６１ａ、Ｃ６１ｂはｎ^＋型半導体領域、Ｃ６２はｐ型半導体領域、Ｃ６３はｎ⁻型半導体領域、Ｃ６４はｎ^＋型半導体領域、Ｃ６５はゲート電極となるｎ^＋型多結晶半導体領域、Ｃ６６はゲート酸化膜、Ｃ６７は絶縁膜、Ｃ６８ａ、Ｃ６８ｂはソース電極となる金属薄膜（例えばアルイミニウム薄膜）、Ｃ６９はドレイン電極となる金属薄膜である。

単位セルＣ６０ａ、Ｃ６０ｂの幅は１〜２マイクロメートル程度で、この単位セルが数千個並ぶことによりハイサイドパワーＭＯＳＦＥＴチップ１０のトランジスタ部が形成される。例えば、Ｃ６８ａの集合がソース端子１２となり、Ｃ６９の集合がドレイン端子１４となる。図では単位セルの電極構造を分り易くするために、電極となる領域から端子線を引き出しておのおのＳ（ソース）、Ｇ（ゲート）、Ｄ（ドレイン）の様に模式的に示した。

単位セルＣ６０ａ、Ｃ６０ｂにおいて、電流はドレイン（Ｃ６４）からソース（Ｃ６１）へと横方向に流れるとともに、Ｃ６１ａを経てもう一つのソース（Ｃ６１ｂ）へと流れる。

第２の相違点はハイサイドパワーＭＯＳＦＥＴチップ６０およびローサイドパワーＭＯＳＦＥＴチップ２０がともに出力側板状リード部１２２上に搭載されている点である。

図１８に示したｎチャネル型の横型電界効果トランジスタの場合、ソース端子１２がチップの表面と裏面にあるので、ハイサイドパワーＭＯＳＦＥＴチップ６０の配線ＤＨｂを図１と同様にチップ６０の表面側で接続するとともに、ハイサイドパワーＭＯＳＦＥＴチップ６０を載せる板状リード部を、ローサイドパワーＭＯＳＦＥＴチップ２０を載せる出力側板状リード部と共用することができる。なお、ドレイン端子１４と入力側板状リード部１１１をワイヤ１６にて接続する。

本実施の形態６では、ハイサイドパワーＭＯＳＦＥＴチップ６０を出力側板状リード部に載せることにより、ハイサイドパワーＭＯＳＦＥＴチップ６０のソース端子と出力側板状リード部１２２との接続領域の制約を受けることなく、ローサイドパワーＭＯＳＦＥＴチップ２０をドライバＩＣチップ３０に近づけることができる。

なお、本実施の形態６ではハイサイドパワーＭＯＳＦＥＴチップ６０に横型の電界効果トランジスタを用いるため、実施の形態１から５と比較すると、ハイサイドパワーＭＯＳＦＥＴチップ６０のオン抵抗が高くなることとなるが、前述した通り、ハイサイドパワーＭＯＳＦＥＴチップ６０のオン時間（電圧を印加している間の時間）は、ローサイドパワーＭＯＳＦＥＴチップ２０のオン時間よりも短く、オン抵抗による導通損失がスイッチング損失よりも大きいため、大きな問題とはならない。

（実施の形態７）
図１９は本発明の実施の形態７のＭＣＭ１ｈを、表面の封止体を透過して示す平面図である。図１９において、図１と同一の符号の説明は省略する。

図１９に示すＭＣＭ１ｈと図１に示すＭＣＭ１との相違点を説明する。

第１の相違点は、ハイサイドパワーＭＯＳＦＥＴチップ７０にｐチャネル型の縦型電界効果トランジスタを用いたことであり、その単位セル構造を示す略断面図を図２０に示す。

図２０において、Ｃ７０は単位セル、Ｃ７１はｐ^＋型半導体領域、Ｃ７２はｎ型半導体領域、Ｃ７３はｐ⁻型半導体領域、Ｃ７４はｐ^＋型半導体領域、Ｃ７５はゲート電極となるｎ^＋型多結晶半導体領域、Ｃ７６はゲート酸化膜、Ｃ７７は絶縁膜、Ｃ７８はソース電極となる金属薄膜（例えばアルミニウム薄膜）、Ｃ７９はドレイン電極となる金属薄膜である。

単位セルＣ７０の幅は１〜２マイクロメートル程度で、この単位セルが数千個並ぶことによりハイサイドパワーＭＯＳＦＥＴチップ７０のトランジスタ部が形成される。例えば、Ｃ７８の集合がソース端子１２となる。図では単位セルの電極構造を分り易くするために、電極となる領域から端子線を引き出しておのおのＳ（ソース）、Ｇ（ゲート）、Ｄ（ドレイン）の様に模式的に示した。
単位セルＣ７０において、電流はソース電極側（Ｃ７８側）からドレイン電極側（Ｃ７９側）へと縦方向に流れる。

第２の相違点はハイサイドパワーＭＯＳＦＥＴチップ７０およびローサイドパワーＭＯＳＦＥＴチップ２０がともに出力側板状リード部１２２上に搭載されている点である。

ｐチャネル型の縦型電界効果トランジスタの場合、出力側板状リード部と接続するのはチップの裏面にあるドレイン端子（図示せず）であるため、ハイサイドパワーＭＯＳＦＥＴチップ７０を載せる板状リード部を、ローサイドパワーＭＯＳＦＥＴチップ２０を載せる出力側板状リード部と共用することができる。

本実施の形態７では、ハイサイドパワーＭＯＳＦＥＴチップ７０を出力側板状リード部に載せることにより、ハイサイドパワーＭＯＳＦＥＴチップ７０のソース端子と出力側板状リード部１２２との接続領域の制約を受けることなく、ローサイドパワーＭＯＳＦＥＴチップ２０をドライバＩＣチップ３０に近づけることができる。

なお、本実施の形態７でもハイサイドパワーＭＯＳＦＥＴチップ７０にｐチャネル型の電界効果トランジスタを用いるため、実施の形態１から５と比較すると、ハイサイドパワーＭＯＳＦＥＴチップ７０のオン抵抗が高くなることとなるが、前述した通り、ハイサイドパワーＭＯＳＦＥＴチップ７０のオン時間（電圧を印加している間の時間）は、ローサイドパワーＭＯＳＦＥＴチップ２０のオン時間よりも短く、オン抵抗による導通損失がスイッチング損失よりも大きいため、大きな問題とはならない。

（実施の形態８）
本発明の実施の形態１〜７で説明したＭＣＭ１〜ＭＣＭ１ｈに搭載されるドライバＩＣチップ３０は、ハイサイドパワーＭＯＳＦＥＴチップ１０のゲートを駆動する出力段のｐチャネル型パワーＭＯＳＦＥＴおよびｎチャネル型パワーＭＯＳＦＥＴ（２つのパワーＭＯＳＦＥＴでインバータを形成する）、ローサイドパワーＭＯＳＦＥＴチップ２０のゲートを駆動する出力段のｐチャネル型パワーＭＯＳＦＥＴおよびｎチャネル型パワーＭＯＳＦＥＴ等により構成される。

ここで、ドライバＩＣチップ３０のオン抵抗について述べる。ドライバＩＣチップ３０のオン抵抗は出力段のパワーＭＯＳＦＥＴのオン抵抗である。そして、出力段のパワーＭＯＳＦＥＴのオン抵抗は、シリコン基板内に形成されたデバイス自体の抵抗、およびシリコン基板内のドレイン、ソース部とドライバＩＣの出力端子とを接続する配線層の配線抵抗とからなる。

本実施の形態８では、実施の形態１〜７で説明したＭＣＭ１〜ＭＣＭ１ｈに搭載されるドライバＩＣチップ３０を、よりオン抵抗の低いドライバＩＣチップ３０に置き換えることにより、大電流・高周波の電源をさらに低損失化することができる技術を提供する。

図２１（ａ）は本発明の実施の形態８であるＭＣＭに搭載されるドライバＩＣチップ３０の出力段ｎチャネル型パワーＭＯＳＦＥＴを上面から見た略平面図、図２１（ｂ）は図２１（ａ）に示すＳ−Ｓ’線に沿って切断した略断面図、図２１（ｃ）は図２１（ａ）に示すＤ−Ｄ’線に沿って切断した略断面図である。

本実施の形態８で使用されるドライバＩＣチップ３０の出力段ｎチャネル型パワーＭＯＳＦＥＴは図２１（ａ）、（ｂ）、（ｃ）に示すように、例えばシリコン基板である基板ＳＵＢと、基板ＳＵＢ上に形成された１層目のメタル配線Ｍ１、２層目のメタル配線Ｍ２、３層目のメタル配線Ｍ３、基板ＳＵＢとメタル配線Ｍ１とを接続するスルーホールＴＨ１、メタル配線Ｍ１とメタル配線Ｍ２とを接続するスルーホールＴＨ２、メタル配線Ｍ２とメタル配線Ｍ３とを接続するスルーホールＴＨ３により構成される。

ソース配線Ｓはメタル配線Ｍ１、Ｍ２、Ｍ３およびスルーホールＴＨ１、ＴＨ２、ＴＨ３により構成され、基板ＳＵＢのソース部に接続される。また、ドレイン配線Ｄはメタル配線Ｍ１、Ｍ２、Ｍ３およびスルーホールＴＨ１、ＴＨ２、ＴＨ３により構成され、基板ＳＵＢのドレイン部に接続される。

なお、図２１（ｂ）、（ｃ）では、メタル配線Ｍ１、Ｍ２、Ｍ３の接続関係を分かりやすく説明するため、Ｓ−Ｓ’断面、Ｄ−Ｄ’断面上にスルーホールＴＨ１、ＴＨ２、ＴＨ３が揃って配置されているように示したが、実際には、図２１（ａ）に示すように配置されている。例えば、図２１（ｂ）において、ＴＨ２がＳ−Ｓ’断面上にあるとすると、ＴＨ３は紙面に対して奥側、ＴＨ１は紙面に対して手前側に配置されている。

図２２は図２１（ａ）に示す出力段ｎチャネル型パワーＭＯＳＦＥＴにおいて、メタル配線Ｍ３およびメタル配線用スルーホールＴＨ３を除いて示す略平面図、図２３はローサイドパワーＭＯＳＦＥＴチップ２０のゲートを駆動する出力段ｎチャネル型パワーＭＯＳＦＥＴチップとドライバＩＣチップ３０上の出力端子３ｌｂとの接続状態を示す略平面図である。図２２から図２３において、図２１と同一の符号の説明は省略する。

図２２において、２層目のメタル配線Ｍ２はソース配線Ｓおよびドレイン配線Ｄの一部であり、それぞれ櫛型の形状をなし、互いに対向して配置されている。

図２３において、ローサイドパワーＭＯＳＦＥＴチップ２０のゲートを駆動するｎチャネル型パワーＭＯＳＦＥＴは、３層目のメタル配線Ｍ３が、ドライバＩＣチップ３０の出力端子３ｌｂに接続されている。

なお、図示していないが、ローサイドパワーＭＯＳＦＥＴチップ２０のゲートを駆動する出力段ｎチャネル型パワーＭＯＳＦＥＴのドレイン側メタル配線Ｍ３は、ローサイドパワーＭＯＳＦＥＴチップ２０のゲートを駆動する出力段ｐチャネル型パワーＭＯＳＦＥＴのドレイン側メタル配線Ｍ３と接続されると共に、ドライバＩＣチップ３０の出力端子3ｌａにメタル配線Ｍ３を使って接続されている。

同様に、図示していないが、ハイサイドパワーＭＯＳＦＥＴチップ１０のゲートを駆動する出力段ｎチャネル型パワーＭＯＳＦＥＴのソース側メタル配線Ｍ３は、ドライバＩＣチップ３０の出力端子3ｈｂに接続され、ドレイン側メタル配線Ｍ３は、ハイサイドパワーＭＯＳＦＥＴチップ１０のゲートを駆動する出力段ｐチャネル型パワーＭＯＳＦＥＴのドレイン側メタル配線Ｍ３と接続されると共に、ドライバＩＣチップ３０の出力端子3ｈａにメタル配線Ｍ３を使って接続されている。

図２４（ａ）（ｂ）は図２１（ａ）に示す出力段ｎチャネル型パワーＭＯＳＦＥＴチップの単位セル構造を示す断面図である。図２４（ａ）は図２１（ａ）に示すメタル配線Ｍ３のドレイン側（図の右側のＤ）の下にあるメタル配線Ｍ２の内、ドレイン配線Ｄに沿って切断した断面図、図２４（ｂ）は図２１（ａ）に示すメタル配線Ｍ３のソース側（図の左側のＳ）の下にあるメタル配線Ｍ２の内、ソース配線Ｓに沿って切断した断面図である。図２１では単位セルの電極構造を分り易くするために、電極となる領域から端子線を引き出しておのおのＳ（ソース）、Ｇ（ゲート）、Ｄ（ドレイン）の様に模式的に示した。図２４（ａ）（ｂ）において、図２１と同一の符号の説明は省略する。

図２４（ａ）、（ｂ）において、Ｃ８０ａ、Ｃ８０ｂは単位セル、Ｃ８１はｎ^＋型半導体領域、Ｃ８２はｐ型半導体領域、Ｃ８３はｎ⁻型半導体領域、Ｃ８４はｎ^＋型半導体領域、Ｃ８２０はｐ型シリコン基板領域、Ｃ８５はゲート電極となるｎ^＋型多結晶半導体領域、Ｃ８６はゲート酸化膜、Ｃ８７は絶縁膜、Ｃ８８はソース電極となる金属薄膜（例えばアルイミニウム薄膜）、Ｃ８９はドレイン電極となる金属薄膜を示す。単位セルＣ８０ａ、Ｃ８０ｂの幅は数マイクロメートル程度で、この単位セルが数十個並ぶことにより出力段ｎチャネル型パワーＭＯＳＦＥＴが形成される。

実施の形態１〜７で説明したＭＣＭ１〜１ｈと本実施の形態８であるＭＣＭとを比較すると、ドライバＩＣチップ３０の配線層の構造が相違する。すなわち、実施の形態１〜７で説明したＭＣＭ１〜１ｈでは、ドライバＩＣチップ３０の配線層を２層構造としているが、本実施の形態８のＭＣＭでは、図２１〜図２４に示すように３層構造としている。そして、微細配線ルールが要求されない３層目のメタル配線Ｍ３の膜厚を、図２４（ａ）（ｂ）に示すように例えば２μｍ以上とし、１層目のメタル配線Ｍ１、２層目のメタル配線Ｍ２よりも厚くすることを特徴としている。

電源回路に用いるドライバＩＣ内の論理回路は論理の規模が小さく、動作周波数も数ＭＨｚ程度と比較的低い周波数で動作すれば良いので、微細配線はメタル２層配線までで基本的には良い。従って、ドライバＩＣチップ３０の配線層を３層構造とすれば、３層目のメタル配線Ｍ３の膜厚を、１層目のメタル配線Ｍ１および２層目のメタル配線Ｍ２よりも厚くすることができる。
そして、３層目のメタル配線Ｍ３の膜厚を、１層目のメタル配線Ｍ１および２層目のメタル配線Ｍ２よりも厚くすることができるので、オン抵抗の約４０％を占める配線抵抗を２層構造の場合と比較して半分以下にすることができる。

なお、配線抵抗を低減させるその他の方法としては、配線材料をアルミニウム薄膜から銅薄膜とすることもできる。

本実施の形態８によれば、配線ＤＬのインダクタンスを低減させ、かつ、ドライバＩＣチップ３０のオン抵抗を低減させることができるため、前述した組合せの効果を得ることが可能となり、大電流・高周波の電源をさらに低損失化することができる。

なお、ローサイドパワーＭＯＳＦＥＴチップ２０のゲート電極抵抗を小さくすると、ドライバＩＣのオン抵抗を下げたのと同等の損失低減効果が得られる。

ゲート電極抵抗を小さくするには、多結晶半導体（多結晶シリコン）の代わりに、白金やコバルトなどの金属材料と多結晶シリコンの合金構造（ポリサイド構造）とするか、タングステンなどの金属材料をゲートに用いればよい。

ここで、ポリサイド構造は、多結晶シリコン膜上にシリコンと金属元素との化合物であるシリサイドを形成した２層構造である。ポリサイド構造のゲート電極を形成するには、多結晶シリコン膜の上に高融点の金属薄膜を形成した後、８００℃程度で熱処理してシリサイド薄膜を作り、未反応の金属薄膜を除去した後、再度安定化のための熱処理をして低抵抗化する。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。

例えば、図１５、図１６、図１７、図１９において、配線ＤＬの本数と配線ＤＨの本数が同じ場合を示したが、配線ＤＬの本数を配線ＤＨの本数より多くすることも勿論できる。その場合はセルフターンオンをより抑制できることは言うまでもない。

また、図１３、図１４、図１５、図１７、図１９において、ワイヤ１５、１６、２５を用いてパワーＭＯＳＦＥＴの電極端子と板状リード部を接続する場合を示したが、ワイヤの替わりに、例えば銅やアルミニウムによる金属板を用いることも勿論できる。その場合は配線抵抗が減るので電源損失が減ることは言うまでもない。

本発明は、半導体装置、特に電源回路を有する半導体装置に適用できる。

本発明の実施の形態１のマルチチップモジュールを封止体を透過して示す平面図である。 図１のＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図１に示すマルチチップモジュールの裏面の構造を示す平面図である。 マルチチップモジュールのハイサイドパワーＭＯＳＦＥＴに使われるｎチャネル型の縦型電界効果トランジスタの単位セル構造を示す略断面図である。 図１に示すマルチチップモジュールの構造を示す外観斜視図である。 図１に示すマルチチップモジュールを用いた非絶縁型ＤＣ／ＤＣコンバータの等価回路の一例を示す回路図である。 配線ＤＨの寄生インダクタンスとスイッチング損失の関係を示す線図である。 配線ＤＬの寄生インダクタンスとリカバリ時の損失との関係を示す線図である。 配線ＤＬの寄生インダクタンスとローサイドパワーＭＯＳＦＥＴのゲート跳ね上り電圧の関係を示す線図である。 本発明の実施の形態１においてワイヤ接続の一部を板状導電性部材に置換えた場合のマルチチップモジュールを、封止体を透過して示す平面図である。 図１０に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 本発明の実施の形態１においてローサイドパワーＭＯＳＦＥＴを接地側板状リード部の外部接続端子側に寄せて設置した場合のマルチチップモジュールを、封止体を透過して示す平面図である。 本発明の実施の形態２のマルチチップモジュールを封止体を透過して示す平面図である。 本発明の実施の形態３のマルチチップモジュールを封止体を透過して示す平面図である。 本発明の実施の形態４のマルチチップモジュールを封止体を透過して示す平面図である。 本発明の実施の形態５のマルチチップモジュールを封止体を透過して示す平面図である。 本発明の実施の形態６のマルチチップモジュールを封止体を透過して示す平面図である。 （ａ）（ｂ）は本発明の実施の形態６においてハイサイドパワーＭＯＳＦＥＴに使われるｎチャネル型の横型電界効果トランジスタの単位セル構造を示す略断面図である。 本発明の実施の形態７のマルチチップモジュールを封止体を透過して示す平面図である。 本発明の実施の形態７においてハイサイドパワーＭＯＳＦＥＴに使われるｐチャネル型の縦型電界効果トランジスタの単位セル構造を示す略断面図である。 （ａ）は本発明の実施の形態８のマルチチップモジュールに搭載されるドライバＩＣチップ３０の出力段ｎチャネル型パワーＭＯＳＦＥＴを上面から見た略平面図、（ｂ）は（ａ）に示すＳ−Ｓ’線に沿って切断した略断面図、（ｃ）は（ａ）に示すＤ−Ｄ’線に沿って切断した略断面図である。 図２１に示す出力段ｎチャネル型パワーＭＯＳＦＥＴにおいて、メタル配線Ｍ３およびメタル配線用スルーホールＴＨ３を除いて示す略平面図である。 ローサイドパワーＭＯＳＦＥＴチップ３０のゲートを駆動する出力段ｎチャネル型パワーＭＯＳＦＥＴとドライバＩＣチップ３０上の出力端子３ｌｂとの接続状態を示す略平面図である。 （ａ）（ｂ）は図２１（ａ）に示す出力段ｎチャネル型パワーＭＯＳＦＥＴの単位セル構造を示す断面図である。

符号の説明

１、１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆ、１ｇ、１ｈ マルチチップモジュール（ＭＣＭ）（半導体装置）
２ 封止体（封入用絶縁樹脂）
３ 電源電圧端子、ブート端子、電圧確認用端子、制御信号入力端子
３ｈａ、３ｈｂ 出力端子
３ｌａ 出力端子（第１出力端子）
３ｌｂ 出力端子（第２出力端子）
１０ ハイサイドパワーＭＯＳＦＥＴチップ（ハイサイドスイッチング素子）
１１、２１ ゲート端子
１２、２２ ソース端子
１３、２３ ゲートフィンガ
１４、２４ ドレイン端子
１５、１６、２５、３５ ワイヤ
２０ ローサイドパワーＭＯＳＦＥＴチップ（ローサイドスイッチング素子）
３０ ドライバＩＣチップ
４０ コイルＬ
４２ 入力コンデンサ（Ｃｉｎ）
４３ 出力コンデンサ（Ｃｏｕｔ）
４４ 負荷回路
５０ 非絶縁型ＤＣ−ＤＣコンバータ
５１ 制御回路
６０ ハイサイドパワーＭＯＳＦＥＴチップ（ハイサイド横型スイッチング素子）
７０ ハイサイドパワーＭＯＳＦＥＴチップ（ｐチャネル型ハイサイド縦型スイッチング素子）
１００、１１０、１１１、１２０、１２２、１３０ 板状リード部
１０１ 外部接続端子
１２１ 出力側板状リード部を広げた凸領域
１５０、２５０ 板状導電性部材
ＤＬａ 配線（第１配線）
ＤＬｂ 配線（第２配線）
ＤＬ 配線（ＤＬａ、ＤＬｂの総称）（第１導電性部材）
ＤＨａ 配線
ＤＨｂ 配線
ＤＨ 配線（ＤＨａ、ＤＨｂの総称）（第２導電性部材）
Ｄｐ１，Ｄｐ２ 寄生ダイオード
ＥＴ１，ＥＴ２ 電源端子
ＧＮＤ 基準電位
Ｌｘ 出力ノード
Ｌ１００
Ｌ１００'
ＶＩＮ 入力電源
ＶＤＩＮ 入力電源
Ｓ、Ｄ 配線
Ｍ１、Ｍ２、Ｍ３ メタル配線
ＴＨ１、ＴＨ２、ＴＨ３ スルーホール
ＳＵＢ 基板

Claims (10)

1. 第１電源端子と出力ノードとの間に接続されたハイサイドスイッチング素子と、
   前記出力ノードと第２電源端子との間に接続されたローサイドスイッチング素子と、
   前記ハイサイドスイッチング素子と前記ローサイドスイッチング素子のオン、オフを制御するドライバＩＣとを有する半導体装置であって、
   前記ハイサイドスイッチング素子と前記ドライバＩＣとが、ともに前記ローサイドスイッチング素子と対向する側面を有するように配置され、
   前記ドライバＩＣの出力端子と前記ローサイドスイッチング素子の端子とを接続する第１導電性部材の長さが、前記ドライバＩＣの出力端子と前記ハイサイドスイッチング素子の端子とを接続する第２導電性部材の長さよりも短いことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１導電性部材がワイヤであり、
   前記第２導電性部材がワイヤであり、
   前記第１導電性部材の配線本数が前記第２導電性部材の配線本数よりも多いことを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、
   前記第１導電性部材は、
   前記ドライバＩＣの第１出力端子と前記ローサイドスイッチング素子のゲート端子とを接続し、かつワイヤである第１配線と、
   前記ドライバＩＣの第２出力端子と前記ローサイドスイッチング素子のソース端子とを接続し、かつワイヤである第２配線とを有し、
   前記第１配線または前記第２配線のうち、少なくともいずれか一方の配線長が１.５ｍｍ以下であり、
   前記第１配線または前記第２配線のうち、少なくともいずれか一方の配線本数が２本以上であることを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、
   前記ハイサイドスイッチング素子がハイサイド縦型スイッチング素子であり、
   前記ローサイドスイッチング素子が、前記ハイサイド縦型スイッチング素子と同導電型のチャネルを有するローサイド縦型スイッチング素子であり、
   前記半導体装置は、
   前記ハイサイド縦型スイッチング素子の裏面側の電極と接続し、かつ前記ハイサイド縦型スイッチング素子を搭載する入力側板状リード部と、
   前記ローサイド縦型スイッチング素子の裏面側の電極と接続し、かつ前記ローサイド縦型スイッチング素子を搭載する出力側板状リード部と、
   前記ドライバＩＣを搭載するドライバ側板状リード部と、
   接地側板状リード部とを有することを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、
   前記ローサイド縦型スイッチング素子のゲート端子を、前記ローサイド縦型スイッチング素子の平面の辺のうち、前記ドライバＩＣの平面の一辺と対向する第１の辺側に設け、
   前記出力側板状リード部の形状を、
   前記ハイサイド縦型スイッチング素子と対向する第１対向領域を、前記ドライバＩＣと対向する第２対向領域よりも前記ハイサイド縦型スイッチング素子側に突出させて第３対向領域を設け、
   前記第３対向領域に前記ハイサイド縦型スイッチング素子の表面側のソース端子と前記出力側板状リード部とを電気的に接続する導電性部材を設けることを特徴とする半導体装置。
6. 請求項５記載の半導体装置において、
   前記第１導電性部材がワイヤであり、
   前記第２導電性部材がワイヤであり、
   前記第１導電性部材の配線本数が前記第２導電性部材の配線本数よりも多いことを特徴とする半導体装置。
7. 請求項５記載の半導体装置において、
   前記第１導電性部材は、
   前記ドライバＩＣの第１出力端子と前記ローサイド縦型スイッチング素子のゲート端子とを接続し、かつワイヤである第１配線と、
   前記ドライバＩＣの第２出力端子と前記ローサイド縦型スイッチング素子のソース端子とを接続し、かつワイヤである第２配線とからなり、
   前記第１配線または前記第２配線のうち、少なくともいずれか一方の配線長が１.５ｍｍ以下であり、
   前記第１配線または前記第２配線のうち、少なくともいずれか一方の配線本数が２本以上であることを特徴とする半導体装置。
8. 請求項４記載の半導体装置において、
   前記ローサイド縦型スイッチング素子のゲート端子を、前記ローサイド縦型スイッチング素子の平面の辺のうち、前記ドライバＩＣの平面の一辺と対向する第１の辺側に設け、
   前記出力側板状リード部の前記ハイサイド縦型スイッチング素子と対向する領域であり、かつ前記ローサイド縦型スイッチング素子の短辺の側に第４領域を設け、
   前記第４領域と前記ハイサイド縦型スイッチング素子の表面側のソース端子とを電気的に接続する板状の導電性部材を設けることを特徴とする半導体装置。
9. 請求項１記載の半導体装置において、
   前記ハイサイドスイッチング素子がハイサイド横型スイッチング素子であり、
   前記ローサイドスイッチング素子が、前記ハイサイド横型スイッチング素子と同導電型のチャネルを有するローサイド縦型スイッチング素子であり、
   前記半導体装置は、
   前記ハイサイド横型スイッチング素子の裏面側の電極、および前記ローサイド縦型スイッチング素子の裏面側の電極と接続し、かつ前記ハイサイド横型スイッチング素子と前記ローサイド縦型スイッチング素子とを搭載する出力側板状リード部と、
   入力側板状リード部と、
   前記ドライバＩＣを搭載するドライバ側板状リード部と、
   接地側板状リード部とを有することを特徴とする半導体装置。
10. 請求項１記載の半導体装置において、
    前記ハイサイドスイッチング素子がｐチャネル型ハイサイド縦型スイッチング素子であり、
    前記ローサイドスイッチング素子がローサイド縦型スイッチング素子であり、
    前記半導体装置は、
    前記ｐチャネル型ハイサイド縦型スイッチング素子の裏面側の電極、および前記ローサイド縦型スイッチング素子の裏面側の電極と接続し、かつ前記ｐチャネル型ハイサイド縦型スイッチング素子と前記ローサイド縦型スイッチング素子とを搭載する出力側板状リード部と、
    入力側板状リード部と、
    前記ドライバＩＣを搭載するドライバ側板状リード部と、
    接地側板状リード部とを有することを特徴とする半導体装置。

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