JP4705945B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP4705945B2
JP4705945B2 JP2007287545A JP2007287545A JP4705945B2 JP 4705945 B2 JP4705945 B2 JP 4705945B2 JP 2007287545 A JP2007287545 A JP 2007287545A JP 2007287545 A JP2007287545 A JP 2007287545A JP 4705945 B2 JP4705945 B2 JP 4705945B2
Authority
JP
Japan
Prior art keywords
terminal
chip
side plate
conductor member
plate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2007287545A
Other languages
English (en)
Other versions
JP2008053748A (ja
Inventor
徹也 川島
彰 三島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2007287545A priority Critical patent/JP4705945B2/ja
Publication of JP2008053748A publication Critical patent/JP2008053748A/ja
Application granted granted Critical
Publication of JP4705945B2 publication Critical patent/JP4705945B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/33—Structure, shape, material or disposition of the layer connectors after the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/40137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Description

本発明は、半導体装置に関し、特に、複数の半導体チップが封止体に封入された半導体装置に適用して有効な技術に関する。
従来の半導体装置では、各半導体チップの表面にはヒートシンク（第１の導体部材）の裏面が半田を介して接合されており、各半導体チップの裏面には半田を介して第２の導体部材の表面が接合されている。また、ヒートシンクの表面には半田を介して第３の導体部材の裏面が接合されており、さらに、所定の半導体チップのランドと制御用端子とがボンディングワイヤを介して電気的に接続されている。各半導体チップ、ヒートシンク、第２の導体部材の表面、第３の導体部材の裏面、ボンディングワイヤおよび制御用端子の一部は樹脂により封止されている（例えば、特許文献１参照）。
また、前記半導体装置では、第２の導体部材の裏面に、平板状の絶縁部材を介して、外部冷却部材を当接させて、さらに放熱を促すようにしている（例えば、特許文献２参照）。
特開２００２−１１０８９３号公報（図１） 特開２００３−４６０３６号公報（図１）
近年、半導体装置の高集積化や小型化が進められており、特に複数の半導体チップを絶縁材料により封止した半導体装置は、ＭＣＭ（Multi-Chip-Module)と呼ばれ、開発が行われている。
前記ＭＣＭの適用例の１つに、電源回路などに用いられるスイッチング回路がある。その中でも絶縁型ＤＣ／ＤＣコンバータはパーソナルコンピュータなどの情報機器に広く用いられており、これらの製品は、ＣＰＵ（Central Processing Unit)などの大電流化や高周波数化に伴い、高効率化および小型化が求められる。
ＤＣ／ＤＣコンバータは、制御用と同期用のパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor)と、これらのＯＮ／ＯＦＦを行うドライバＩＣ（Integrated Circuit）と、その他チョークコイルやコンデンサなどによって構成されるが、一般にＤＣ／ＤＣコンバータ用ＭＣＭでは、２つのパワーＭＯＳＦＥＴと１つのドライバＩＣが１つのパッケージに封入されている。
このように複数の半導体チップを１つのパッケージ（封止体）に封入する目的は、実装面積の低減に加えて、回路上の寄生インダクタンスや寄生抵抗成分を低減することにある。
なお、電源回路の大電流化や高周波数化のため、これらの寄生成分が原因となる損失は大きく、それを抑えるためには、各チップ間、ドライバＩＣ−ＭＯＳＦＥＴ間、出力端子−負荷間の配線パターンを短くする必要がある。そのため、ドライバＩＣとＭＯＳＦＥＴが近い位置に封入され、電源回路を構成する半導体素子を１パッケージとすることで負荷の直近に実装できる電源用ＭＣＭは、今後の電源装置の主流になると期待されている。
つまり、ＭＣＭによる実装では、従来の個別にパッケージした各素子をプリント基板上に配置する実装に比べて配線距離が短くなり、寄生インダクタンスや寄生抵抗は大幅に減少しており、低損失な回路が実現できる。
しかしながら、ＭＣＭでは、複数の半導体チップが１パッケージ化されることにより、実装面積は低減されるが、それと引き換えに放熱性が減少することが問題となる。
また、本発明者が検討した図１６の比較例に示すように、ＭＣＭでは、チップ−フレーム間の主要な電流経路をワイヤで電気的に接続しているため、全体の寄生成分の中でワイヤ部分は大きな割合を占めており、このワイヤ部分での抵抗やインダクタンスの寄生成分の増加が問題となる。
本発明の目的は、電気的特性の向上を図る半導体装置を提供することにある。
また、本発明のその他の目的は、放熱性の向上を図る半導体装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明は、それぞれの主面に端子が形成されトランジスタ回路を有する第１の半導体チップと、第２の半導体チップと、該第１の半導体チップと、第２の半導体チップのゲートを駆動するドライバチップを備えて、入力電力を変換する半導体装置において、前記第２の半導体チップのドレイン電極と、前記第１の半導体チップのソース電極を電気的に接続する導体部材と、前記第１の半導体チップと、前記第２の半導体チップをパッケージに封止する封止体とを備え、前記導体部材と接続されていない前記第１の半導体チップのソース電極と、前記ドライバチップを接続したものである。
また、本発明は、それぞれの主面に端子が形成されトランジスタ回路を有する第１の半導体チップと、第２の半導体チップと、該第１の半導体チップと、第２の半導体チップのゲートを駆動するドライバチップを備えて、入力電力を変換する半導体装置において、前記第１の半導体チップと、該第１の半導体チップに対して表裏面反対の向きで搭載された前記第２の半導体チップとを電気的に接続する板状導体部材と、前記第１の半導体チップと、前記第２の半導体チップをパッケージに封止する封止体と、前記第２の半導体チップのソース電極と電気的に接続し、前記パッケージの裏面に配置された接続端子とを備え、該接続端子と前記ドライバチップを接続したものである。
さらに、本発明は、一つのパッケージに形成される半導体装置であって、第１、第２および第３の外部端子と、前記第１の外部端子の上部に形成された第１の半導体チップと、前記第２の外部端子の上部に形成された第２の半導体チップと、前記第１および第２の半導体チップを制御するドライバチップとを有し、前記第１の半導体チップの主面にソース端子が形成され、前記第１の半導体チップの裏面にドレイン端子が形成され、前記第２の半導体チップの主面にドレイン端子が形成され、前記第２の半導体チップの裏面にソース端子が形成され、前記ドライバチップの主面に第１端子が形成され、前記第１の半導体チップのソース端子、前記第２の半導体チップのドレイン端子および前記第３の外部端子の上部に一つの導体部材が形成され、前記導体部材は、前記第１の半導体チップのソース端子、前記第２の半導体チップのドレイン端子および前記第３の外部端子に電気的に接続され、前記第１の半導体チップのソース端子の前記導体部材と接続されていない領域に、前記ドライバチップの第１端子に電気的に接続されるワイヤが接続され、前記第１、第２および第３の外部端子は、前記パッケージの裏面に形成され、前記第１の外部端子は、前記第１の半導体チップのドレイン端子に電気的に接続され、前記第２の外部端子は、前記第２の半導体チップのソース端子に電気的に接続されるものである。
一例として、ＤＣ／ＤＣコンバータ用ＭＣＭをあげると、制御用パワーＭＯＳＦＥＴのドレイン端子は板状の導体を介して外部接続端子である入力端子と電気的に接続されているか、あるいは、入力端子の一部である板状の導体に直接接続されており、同期用パワーＭＯＳＦＥＴのソース部も同様に、板状の導体を介して外部接続端子である接地端子と電気的に接続されているか、あるいは、接地端子の一部である板状の導体に直接接続されている。
また、制御用パワーＭＯＳＦＥＴのソース端子と同期用パワーＭＯＳＦＥＴのドレイン端子は、それぞれ板状の導体に接続され、それらが何らかの導体で接続されているか、あるいは、制御用パワーＭＯＳＦＥＴのソース端子と同期用パワーＭＯＳＦＥＴチップのドレイン端子は、共通の導体の一部にそれぞれ接続されているものである。
また、その導体は外部接続端子である出力端子と電気的に接続されているか、あるいは、出力端子の一部である。
さらに、入力端子、接地端子、出力端子とそれぞれ接続されている、あるいはその一部である板状の導体は、半導体装置を封入している絶縁材料の外部にその一部、あるいは全体が露出しているものである。
また、制御用パワーＭＯＳＦＥＴのソース端子と同期用パワーＭＯＳＦＥＴチップのドレイン端子の接続に、共通の板状の導体を用いており、同期用パワーＭＯＳＦＥＴの天地を逆転させて導体の共通の面に接続するものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
２つの半導体チップの端子を接続する板状導体部材を有することにより、ワイヤ接続に比べて寄生抵抗および寄生インダクタンスの低減化を図ることができ、半導体装置における電気的特性の向上を図ることができる。さらに、前記板状導体部材が封止体から露出していることにより、半導体装置における放熱性の向上を図ることができる。
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明などの関係にある。
また、以下の実施の形態において、要素の数など（個数、数値、量、範囲などを含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合などを除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良いものとする。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は本発明の実施の形態１の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用マルチチップモジュール）の構造の一例を封止体を透過して示す平面図、図１７は図１に示す半導体装置の内部を透過して示す斜視図、図２は図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図、図３は図１に示す半導体装置の構造を示す裏面図、図４は図１に示す半導体装置の構造を示す外観斜視図、図５〜図７はそれぞれ本発明の実施の形態１の変形例の半導体装置の構造を示す断面図、図８は図１に示す半導体装置（非絶縁型ＤＣ／ＤＣコンバータ）における実装時の等価回路の一例を示す回路図、図１６は比較例の電源用マルチチップモジュールの構造を封止体を透過して示す平面図である。
図１〜図４、図１７に示す本実施の形態１の半導体装置は、複数の半導体チップが１つの封止体（封入用絶縁樹脂）１７に封入されたものであり、本実施の形態１では、前記半導体装置の一例として、非絶縁型ＤＣ／ＤＣコンバータ用のＭＣＭ（マルチチップモジュール）１を取り上げて説明する。
なお、ＭＣＭ１は、図３に示すように、封止体１７の裏面１７ｂの周縁部に複数の外部接続端子１１が配置されたノンリード型のＱＦＮ（Quad Flat Non-leaded Package) 構造のものである。
本実施の形態１のＭＣＭ１の基本構造は、複数の半導体チップと、この複数の半導体チップのうちの少なくとも２つの半導体チップの端子部と電気的に接続する板状導体部材と、前記複数の半導体チップを封止する封止体１７と、封止体１７の裏面１７ｂの周縁部に配置された複数の外部接続端子１１とからなり、前記板状導体部材によって接続された少なくとも２つの半導体チップがそれぞれトランジスタ回路を有しているとともに、前記板状導体部材が封止体１７から露出している。
なお、ＭＣＭ１は、第１の半導体チップである制御用パワーＭＯＳＦＥＴチップ２と、この制御用パワーＭＯＳＦＥＴチップ２と板状導体部材によって電気的に直列に接続された第２の半導体チップである同期用パワーＭＯＳＦＥＴチップ３と、これらのチップの動作をＯＮ／ＯＦＦする第３の半導体チップであるドライバＩＣチップ４とを有しており、これら３つの半導体チップが封止体１７に封止（封入）されている。
つまり、ＭＣＭ１には、それぞれに電源用のトランジスタ回路を有した２つの半導体チップ（第１および第２の半導体チップ）と、これらの２つの半導体チップを制御するドライバ回路を有した１つの半導体チップ（第３の半導体チップ）が搭載されている。
本実施の形態１のＭＣＭ１の詳細の構造について説明すると、図１、図２に示すように、入力側板状リード部（第１の板状導体部材）５上に制御用パワーＭＯＳＦＥＴチップ（第１のトランジスタ）２が配置されている。すなわち、制御用パワーＭＯＳＦＥＴチップ２の裏面２ｂには、制御用パワーＭＯＳＦＥＴのドレイン端子ＤＴ１（第１の出力電極）となる端子部が形成されており、このドレイン端子ＤＴ１に第１の板状導体部材である入力側板状リード部５が接続されている。
一方、制御用パワーＭＯＳＦＥＴチップ２の主面２ａには、制御用パワーＭＯＳＦＥＴのソース端子（第２の出力電極）ＳＴ１、およびゲート端子（入力電極）ＧＴ１となる端子部が形成されており、制御用パワーＭＯＳＦＥＴチップ２の主面２ａのソース端子ＳＴ１と、第２の板状導体部材であるソース用板状リード部１２とが接続されている。
また、出力側板状リード部６上には同期用パワーＭＯＳＦＥＴチップ（第２のトランジスタ）３が配置されている。すなわち、同期用パワーＭＯＳＦＥＴチップ３の裏面３ｂには、同期用パワーＭＯＳＦＥＴのドレイン端子（第１の出力端子）ＤＴ２となる端子部が形成されており、このドレイン端子ＤＴ２に第３の板状導体部材である出力側板状リード部６が接続されている。一方、同期用パワーＭＯＳＦＥＴチップ３の主面３ａには、同期用パワーＭＯＳＦＥＴのソース端子ＳＴ２、およびゲート端子（入力電極）ＧＴ２となる端子部が形成されており、同期用パワーＭＯＳＦＥＴチップ３の主面３ａのソース端子ＳＴ２と、第４の板状導体部材であるソース用板状リード部１３とが接続されている。
また、ＭＣＭ１は、接地側板状リード部７とドライバ側板状リード部８を有しており、ドライバ側板状リード部８上には、ドライバＩＣチップ４が配置されている。すなわち、ドライバＩＣチップ４とドライバ側板状リード部８とが接続されている。ドライバＩＣチップ４では、その主面４ａの複数の端子９のうちの一部の端子９と、パワーＭＯＳＦＥＴチップのゲート端子ＧＴ１、ソース端子ＳＴ１、ゲート端子ＧＴ２およびソース端子ＳＴ２とが、それぞれ金線などの金属細線であるワイヤ１０によって電気的に接続されており、各パワーＭＯＳＦＥＴのＯＮ／ＯＦＦの制御に用いられる。
ドライバＩＣチップ４の主面４ａのその他の端子９は、それぞれ電源電圧端子、ブート端子、電圧確認用端子および制御信号入力端子などであり、これらに対応する外部接続端子１１とワイヤ１０によって接続されている。
図３に示すように、各半導体チップが搭載された入力側板状リード部５、出力側板状リード部６およびドライバ側板状リード部８は、ＭＣＭ１の封止体１７の裏面１７ｂにおいて、それぞれ一部あるいは全部が露出しており、プリント実装基板と電気的に接続するための外部接続用端子としてだけでなく、前記プリント実装基板に熱を放出する放熱部品としての役割も果たしている。
また、図１、図２に示すように、ソース用板状リード部１２は、制御用パワーＭＯＳＦＥＴチップ２のソース端子ＳＴ１と、出力側板状リード部６とを電気的に接続しており、同様にソース用板状リード部１３は、同期用パワーＭＯＳＦＥＴチップ３のソース端子ＳＴ２と、接地側板状リード部７とを電気的に接続している。
なお、図４に示すように、ソース用板状リード部１２およびソース用板状リード部１３は、それぞれその一部をＭＣＭ１の封止体１７の表面１７ａに露出している。
また、図２に示すように、制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３におけるそれぞれ裏面２ｂ，３ｂのドレイン端子ＤＴ１，ＤＴ２は、例えば、銀ペースト１４などのダイボンディング材を介してそれぞれ入力側板状リード部５、出力側板状リード部６に接合されている。
一方、制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３におけるそれぞれ主面２ａ，３ａのソース端子ＳＴ１，ＳＴ２は、例えば、金バンプ１５などの複数の導電性の突起電極を介してソース用板状リード部１２，１３にそれぞれ接合されている。
ただし、制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３における主面２ａ，３ａのソース端子ＳＴ１，ＳＴ２それぞれとソース用板状リード部１２，１３との接合は、半田からなる突起電極や、あるいはペースト状の導電性の接着剤などを用いて行ってもよい。
ここで、図２、図５、図６および図７は、第２の板状導体部材と第３の板状導体部材、および第４の板状導体部材と接地側板状リード部７における種々の接続状態を示すものである。
図２に示すように、ソース用板状リード部１２と出力側板状リード部６、およびソース用板状リード部１３と接地側板状リード部７は、それぞれ導体１６を介して電気的に接続されている。また、図５の変形例に示すように、ソース用板状リード部１２ａ，１３ａをそれぞれ出力側板状リード部６、接地側板状リード部７と接続する部分まで同一の導体部材となるように加工して、はんだ１８などを用いて接続しても良い。ソース用板状リード部１２、導体１６、出力側板状リード部６から構成される導体部材（第２導体部材または第３導体部材）は２箇所の屈折部を有し、略Ｓ字形状となっている。
また、図６や図７の変形例に示すように、ソース用板状リード部（第２の板状導体部材）１２と出力側板状リード部（第３の板状導体部材）６とが、さらに、ソース用板状リード部１３と接地側板状リード部７とが一体に形成されていてもよい。図６に示す変形例は、プレス加工によって一体に形成されている場合であり、また、図７に示す変形例は、曲げ加工によって一体に形成されている場合である。
このように本実施の形態１のＭＣＭ１では、封止体１７の表面１７ａ側に配置されたソース用板状リード部１２と、封止体１７の裏面１７ｂ側に配置された出力側板状リード部６とが、封止体１７の内部における制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３それぞれの外側で連結して電気的に接続されている。
次に、図８は、ＭＣＭ１の実装時の等価回路の一例を示すものである。ＭＣＭ１がコイル２０、コンデンサ２２，２３、さらに負荷２４、入力電源２１などと配線で接続されている。非絶縁型ＤＣ／ＤＣコンバータ回路１９において、生じる発熱のうち大部分は制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３で発生する。
本実施の形態１のＭＣＭ１によれば、電流経路である板状導体部材が、その一方の面で半導体チップに接続されており、かつ他方の面が封止体１７の外部に露出していることから、放熱性を高めることができる。封止体１７の裏面１７ｂに露出した板状導体部材は、外部接続用の端子部として用いられるのと同時に、ＭＣＭ１を実装するプリント配線基板に熱を逃がすことができる。さらに、封止体１７の表面１７ａに露出した板状導体部材は、直接外気への熱の排出、あるいはＭＣＭ１に取り付ける放熱フィン２７（図１３、図１４参照）やヒートシンクなどの放熱部材への伝熱効果を高める役割を有している。
すなわち、制御用パワーＭＯＳＦＥＴチップ２および同期用パワーＭＯＳＦＥＴチップ３で発生した熱を、封止体１７の裏面１７ｂに露出した入力側板状リード部５および出力側板状リード部６からプリント実装基板に伝えて放熱することができ、さらに、封止体１７の表面１７ａに露出したソース用板状リード部１２およびソース用板状リード部１３から外部に放出することができるため、より高い放熱効果を得ることができる。
したがって、ＭＣＭ１における放熱性の向上を図ることができる。さらに、ＭＣＭ１の電圧変換効率を向上させることができる。
また、制御用パワーＭＯＳＦＥＴチップ２のソース端子ＳＴ１と出力側板状リード部６とを、さらに、同期用パワーＭＯＳＦＥＴチップ３のソース端子ＳＴ２と接地側板状リード部７とをソース用板状リード部１２，１３によってそれぞれ接続することにより、図１６に示す比較例のマルチチップモジュールのような一般的に用いられる金線などのワイヤ２５を用いたワイヤ接続に比べて、本実施の形態１のＭＣＭ１は電流が流れる経路の断面積を大きくすることができるため、抵抗やインダクタンスの寄生成分が小さくなり、変換効率の向上に寄与することが可能になる。
すなわち、ワイヤ接続に比べて寄生抵抗および寄生インダクタンスの低減化を図ることができ、ＭＣＭ１における電気的特性の向上を図ることができる。
また、第１のトランジスタの第１の出力電極と第２の出力電極との電流経路と第２のトランジスタの第１の出力電極と前記第２の出力電極との電流経路とを直列接続し、第１導体部材、第２導体部材、第３導体部材、第１のトランジスタ、第２のトランジスタを機械的に一体化して構成することにより、信頼性が高い半導体装置を容易に製造することが可能となる。
（実施の形態２）
図９は本発明の実施の形態２の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用マルチチップモジュール）の構造の一例を封止体を透過して示す平面図、図１０は図９に示すＢ−Ｂ線に沿って切断した断面の構造を示す断面図、図１１は図９に示す半導体装置の構造を示す裏面図、図１２は図９に示す半導体装置の構造を示す外観斜視図である。
本実施の形態２の半導体装置は、実施の形態１と同様に、非絶縁型ＤＣ／ＤＣコンバータ用のＭＣＭ（マルチチップモジュール）１であり、制御用パワーＭＯＳＦＥＴチップ２と、同期用パワーＭＯＳＦＥＴチップ３と、これらをＯＮ／ＯＦＦさせるドライバＩＣチップ４とが封入された半導体パッケージである。
本実施の形態２のＭＣＭ１の構造について説明すると、図９，１０に示すように、入力側板状リード部５上に制御用パワーＭＯＳＦＥＴチップ２が配置されている。さらに、制御用パワーＭＯＳＦＥＴチップ２の主面２ａには、制御用パワーＭＯＳＦＥＴのソース端子ＳＴ１、およびゲート端子ＧＴ１となる端子部が形成されており、また、制御用パワーＭＯＳＦＥＴチップ２の裏面２ｂには、制御用パワーＭＯＳＦＥＴのドレイン端子ＤＴ１となる端子部が形成されている。
一方、実施の形態１とは異なり、接地側板状リード部７上に同期用パワーＭＯＳＦＥＴチップ３が配置されている。すなわち、図１０に示すように、第２の半導体チップである同期用パワーＭＯＳＦＥＴチップ３が、第１の半導体チップである制御用パワーＭＯＳＦＥＴチップ２と表裏面反対の向きで（天地を逆にして）配置されている。なお、同期用パワーＭＯＳＦＥＴチップ３の主面３ａには、同期用パワーＭＯＳＦＥＴのドレイン端子ＤＴ２となる端子部が形成されており、また、同期用パワーＭＯＳＦＥＴチップ３の裏面３ｂには、同期用パワーＭＯＳＦＥＴのソース端子ＳＴ２、およびゲート端子ＧＴ２となる端子部が形成されている。
さらに、このＤＣ／ＤＣコンバータ用ＭＣＭ１は図９に示すように、出力側板状リード部６を有している。
また、ドライバ側板状リード部８上には、ドライバＩＣチップ４が配置されており、このドライバＩＣチップ４の主面４ａの複数の端子９の一部と、制御用パワーＭＯＳＦＥＴチップ２のゲート端子ＧＴ１、ソース端子ＳＴ１、同期用パワーＭＯＳＦＥＴチップ３のソース端子ＳＴ２、ゲート端子ＧＴ２とが、それぞれ電気的に接続されており、各パワーＭＯＳＦＥＴのＯＮ／ＯＦＦの制御に用いられる。なお、ゲート端子ＧＴ２が下方を向いた主面３ａに形成されているため、図９に示すように、ドライバＩＣチップ４の複数の端子９の一部と、同期用パワーＭＯＳＦＥＴチップ３のゲート端子ＧＴ２とが金属板２６を介してワイヤ１０によって接続されている。ゲート端子ＧＴ２と金属板２６とは、例えば、バンプ電極などを介して電気的に接続されている。その他の端子は、それぞれ電源電圧端子、ブート端子、電圧確認用端子、および制御信号入力端子などであり、対応する外部接続端子１１とワイヤ１０を介して接続されている。
また、入力側板状リード部５、出力側板状リード部６、接地側板状リード部７およびドライバ側板状リード部８それぞれは、図１１に示すように、封止体１７の裏面１７ｂにそれぞれの一部もしくは全部を露出しており、プリント実装基板と電気的に接続するための外部接続用の端子部としてだけでなく、プリント実装基板に熱を排出する放熱部品としての役割も果たしている。
ただし、必ずしも全ての板状リード部を露出させる必要は無く、例えば、出力側板状リード部６のみが露出していない構造などであっても良い。
また、ソース用板状リード部１２は、制御用パワーＭＯＳＦＥＴチップ２のソース端子ＳＴ１と、同期用パワーＭＯＳＦＥＴチップ３のドレイン端子ＤＴ２を電気的に接続している。さらに、図１２に示すようにこのソース用板状リード部１２は、その一部が封止体１７の表面１７ａに露出している。
したがって、本実施の形態２のＭＣＭ１では、図９に示すように、第２の板状導体部材であるソース用板状リード部１２における制御用パワーＭＯＳＦＥＴチップ２（一方の半導体チップ）との接続箇所と、同期用パワーＭＯＳＦＥＴチップ３（他方の半導体チップ）との接続箇所とが、封止体１７の表面１７ａで連結している。
なお、制御用パワーＭＯＳＦＥＴチップ２では、そのドレイン端子ＤＴ１が形成された面は、例えば、銀ペースト１４などのダイボンディング材を介して入力側板状リード部５に圧着されており、その反対側の面のソース端子ＳＴ１は、例えば、金バンプ１５などの導電性材料を介してソース用板状リード部１２に接続されている。
一方、同期用パワーＭＯＳＦＥＴチップ３では、そのドレイン端子ＤＴ２が形成された面は、例えば、銀ペースト１４などのダイボンディング材を介してソース用板状リード部１２に圧着され、その反対側の面のソース端子ＳＴ２は、例えば、金バンプ１５などの導電性材料を介して接地側板状リード部７に接続されている。
本実施の形態２のＭＣＭ１では、少なくとも１つの半導体チップを表裏反対の向きで搭載することにより、実施の形態１のＭＣＭ１に比較してソース用板状リード部１２の加工を容易にすることができる。すなわち、図１０に示すように、平板状の１枚のソース用板状リード部１２のみを用いて制御用パワーＭＯＳＦＥＴチップ２のソース端子ＳＴ１と、同期用パワーＭＯＳＦＥＴチップ３のドレイン端子ＤＴ２とをソース用板状リード部１２の同一面に接続することができるため、ソース用板状リード部１２の異なった面に複数の半導体チップが接続されることによる加工の煩雑さを避けることができ、したがって、リード部間の接続や加工に要する手間を低減することができる。
これにより、ＭＣＭ１の構造を単純化することができる。
また、実施の形態のＭＣＭ１に比較して、ソース用板状リード部１２を１枚の平板状で形成することが可能なため、ソース用板状リード部１２の面積をさらに大きくすることができ、放熱効果をさらに向上させることができるとともに、電圧変換効率をさらに向上させることができる。
（実施の形態３）
図１３は本発明の実施の形態３の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用マルチチップモジュール）の構造の一例を示す断面図、図１４は本発明の実施の形態３の変形例の半導体装置の構造を示す断面図である。
本実施の形態３の半導体装置は、実施の形態１，２と同様に、非絶縁型ＤＣ／ＤＣコンバータ用のＭＣＭ（マルチチップモジュール）１であり、さらに放熱性を向上させる構造について説明するものである。
図１３に示すＭＣＭ１は、実施の形態１で説明したＭＣＭ１に放熱部材である放熱フィン２７を取り付けたものである。すなわち、実施の形態１のＭＣＭ１は、封止体１７の表面１７ａに露出する２つの板状リード部（ソース用板状リード部１２，１３）が異なる電位を有しているため、放熱フィン２７などの放熱部材が、絶縁シート２８を介して取り付けられている。
このように、ＭＣＭ１の表面１７ａにおいて、これに露出した板状リード部に放熱フィン２７を取り付けることにより、ＭＣＭ１の放熱性をさらに高めることができる。
また、図１４に示すＭＣＭ１は、実施の形態２のＭＣＭ１に放熱部材である放熱フィン２７を取り付けたものである。このＭＣＭ１では、封止体１７の表面１７ａに露出する板状リード部は、ソース用板状リード部１２の１つだけである。したがって、ソース用板状リード部１２と放熱フィン２７とを絶縁シート２８などを介在させることなく直接接続することができ、図１３に示すＭＣＭ１に比較してさらに放熱性を高めることができる。
また、ソース用板状リード部１２と放熱フィン２７とを一体化させることも可能となり、その場合、より高い放熱効果を得ることができる。
（実施の形態４）
図１５は本発明の実施の形態４の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用マルチチップモジュール）の構造の一例を封止体を透過して示す平面図である。
本実施の形態４の半導体装置は、実施の形態１，２と同様に非絶縁型ＤＣ／ＤＣコンバータ用のＭＣＭ（マルチチップモジュール）１であるが、実施の形態１および実施の形態２のＭＣＭ１が、制御用パワーＭＯＳＦＥＴチップ２のソース端子ＳＴ１、ゲート端子ＧＴ１とドライバＩＣチップ４の端子９との接続において、あるいは同期用パワーＭＯＳＦＥＴチップ３のソース端子ＳＴ２、ゲート端子ＧＴ２とドライバＩＣチップ４の端子９との接続において、それぞれワイヤ１０を用いているのに対して、本実施の形態４のＭＣＭ１は、これらのゲートドライブ回路、またはその他の接続において金属板（他の板状導体部材）２９を用いていることである。
すなわち、図１５に示す一例では、制御用パワーＭＯＳＦＥＴチップ２の端子部とこれに対応するドライバＩＣチップ４の端子９とが、かつ同期用パワーＭＯＳＦＥＴチップ３の端子部とこれに対応するドライバＩＣチップ４の端子９とがそれぞれ金属板２９によって電気的に接続されている。さらに、各端子と金属板２９との電気的な接続は、例えば、金バンプ１５などを用いて行う。
ＭＣＭ１では、高速スイッチング時には、ゲートドライブ回路など主電流経路以外の寄生抵抗、寄生インダクタンスが効率低下の原因となることがあるため、このようにドライバＩＣチップ４と、制御用パワーＭＯＳＦＥＴチップ２や同期用パワーＭＯＳＦＥＴチップ３の電極間を金属板２９で接続することにより、ワイヤ接続に比較して寄生抵抗、寄生インダクタンスを低減することができる。
なお、同様に、図１５に示すその他のワイヤ１０についても金属板２９に置き換えが可能である。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
例えば、前記実施の形態１〜４では、ＭＣＭ１の構造として、ＱＦＮ型の半導体装置の場合を取り上げて説明したが、ＭＣＭ１は、ＱＦＮ型に限ることなく、複数の半導体チップが封止体に封入された構造であれば、ＱＦＰ（Quad Flat Package)型などの他の構造の半導体装置であってもよい。さらに、封入される半導体チップの数も３つに限定されるものではなく、４つ以上であってもよい。
本発明は、半導体装置および電子装置に好適である。
本発明の実施の形態１の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用マルチチップモジュール）の構造の一例を封止体を透過して示す平面図である。 図１に示すＡ−Ａ線に沿って切断した断面の構造を示す断面図である。 図１に示す半導体装置の構造を示す裏面図である。 図１に示す半導体装置の構造を示す外観斜視図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態１の変形例の半導体装置の構造を示す断面図である。 図１に示す半導体装置（非絶縁型ＤＣ／ＤＣコンバータ）における実装時の等価回路の一例を示す回路図である。 本発明の実施の形態２の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用マルチチップモジュール）の構造の一例を封止体を透過して示す平面図である。 図９に示すＢ−Ｂ線に沿って切断した断面の構造を示す断面図である。 図９に示す半導体装置の構造を示す裏面図である。 図９に示す半導体装置の構造を示す外観斜視図である。 本発明の実施の形態３の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用マルチチップモジュール）の構造の一例を示す断面図である。 本発明の実施の形態３の変形例の半導体装置の構造を示す断面図である。 本発明の実施の形態４の半導体装置（非絶縁型ＤＣ／ＤＣコンバータ用マルチチップモジュール）の構造の一例を封止体を透過して示す平面図である。 比較例の電源用マルチチップモジュールの構造を封止体を透過して示す平面図である。 図１に示す半導体装置の内部を透過して示す斜視図である。
符号の説明
１ ＭＣＭ（半導体装置）
２ 制御用パワーＭＯＳＦＥＴチップ（第１の半導体チップ）
２ａ 主面
２ｂ 裏面
３ 同期用パワーＭＯＳＦＥＴチップ（第２の半導体チップ）
３ａ 主面
３ｂ 裏面
４ ドライバＩＣチップ（第３の半導体チップ）
４ａ 主面
５ 入力側板状リード部（第１の板状導体部材）
６ 出力側板状リード部（第３の板状導体部材）
７ 接地側板状リード部
８ ドライバ側板状リード部
９ 端子
１０ ワイヤ
１１ 外部接続端子
１２，１２ａ ソース用板状リード部（第２の板状導体部材）
１３，１３ａ ソース用板状リード部（第４の板状導体部材）
１４ 銀ペースト
１５ 金バンプ
１６ 導体
１７ 封止体（封止用絶縁樹脂）
１７ａ 表面
１７ｂ 裏面
１８ はんだ
１９ 非絶縁型ＤＣ／ＤＣコンバータ回路
２０ コイル
２１ 入力電源
２２，２３ コンデンサ
２４ 負荷
２５ ワイヤ
２６ 金属板
２７ 放熱フィン（放熱部材）
２８ 絶縁シート
２９ 金属板（他の板状導体部材）
ＳＴ１ 制御用パワーＭＯＳＦＥＴのソース端子
ＤＴ１ 制御用パワーＭＯＳＦＥＴのドレイン端子
ＧＴ１ 制御用パワーＭＯＳＦＥＴのゲート端子
ＳＴ２ 同期用パワーＭＯＳＦＥＴのソース端子
ＤＴ２ 同期用パワーＭＯＳＦＥＴのドレイン端子
ＧＴ２ 同期用パワーＭＯＳＦＥＴのゲート端子

Claims (4)

  1. 一つのパッケージに形成される半導体装置であって、
    入力側板状導体部材、接地側板状導体部材および出力側板状導体部材と、
    制御用ＭＯＳＦＥＴチップと、
    同期用ＭＯＳＦＥＴチップと、
    前記制御用ＭＯＳＦＥＴチップおよび前記同期用ＭＯＳＦＥＴチップを制御するドライバチップとを備え、
    前記制御用ＭＯＳＦＥＴチップのソース端子は前記出力側板状導体部材と電気的に接続され、
    前記制御用ＭＯＳＦＥＴチップのドレイン端子は前記入力側板状導体部材と電気的に接続され、
    前記同期用ＭＯＳＦＥＴチップのソース端子は前記接地側板状導体部材と電気的に接続され、
    前記同期用ＭＯＳＦＥＴチップのドレイン端子は前記出力側板状導体部材と電気的に接続され、
    前記入力側板状導体部材、前記接地側板状導体部材および前記出力側板状導体部材は、前記パッケージの裏面に形成され、
    前記接地側板状導体部材の上部に前記同期用ＭＯＳＦＥＴチップは配置され、
    前記同期用ＭＯＳＦＥＴチップの裏面にはソース端子と、ゲート端子が形成され、かつ、主面にはドレイン端子が形成され、前記同期用ＭＯＳＦＥＴチップのソース端子とゲート端子は前記パッケージの裏面側を向いており、
    前記同期用ＭＯＳＦＥＴチップのドレイン端子は前記出力側板状導体部材と導体部材により電気的に接続され、
    前記ドライバチップは第１端子、第２端子、第３端子及び第４端子を有し、
    前記ドライバチップの前記第１端子は前記制御用ＭＯＳＦＥＴチップのゲート端子と電気的に接続され、かつ、前記ドライバチップの前記第２端子は前記制御用ＭＯＳＦＥＴチップのソース端子と電気的に接続され、
    前記ドライバチップの前記第３端子は前記同期用ＭＯＳＦＥＴチップのゲート端子と電気的に接続され、かつ、前記ドライバチップの前記第４端子は前記同期用ＭＯＳＦＥＴチップのソース端子と電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記パッケージの裏面において、前記接地側板状導体部材と前記出力側板状導体部材とは隣接して配置されることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記半導体装置はＤＣ／ＤＣコンバータ用の半導体装置であることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記制御用ＭＯＳＦＥＴチップおよび前記同期用ＭＯＳＦＥＴチップは、パワートランジスタチップであることを特徴とする半導体装置。
JP2007287545A 2007-11-05 2007-11-05 半導体装置 Expired - Fee Related JP4705945B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007287545A JP4705945B2 (ja) 2007-11-05 2007-11-05 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007287545A JP4705945B2 (ja) 2007-11-05 2007-11-05 半導体装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2004020474A Division JP2005217072A (ja) 2004-01-28 2004-01-28 半導体装置

Publications (2)

Publication Number Publication Date
JP2008053748A JP2008053748A (ja) 2008-03-06
JP4705945B2 true JP4705945B2 (ja) 2011-06-22

Family

ID=39237412

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007287545A Expired - Fee Related JP4705945B2 (ja) 2007-11-05 2007-11-05 半導体装置

Country Status (1)

Country Link
JP (1) JP4705945B2 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013183061A (ja) 2012-03-02 2013-09-12 Toshiba Corp 半導体装置
JP5970316B2 (ja) 2012-09-26 2016-08-17 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
WO2018096573A1 (ja) * 2016-11-22 2018-05-31 三菱電機株式会社 半導体モジュール

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04299849A (ja) * 1991-03-28 1992-10-23 Toshiba Corp 半導体装置
JPH088395A (ja) * 1994-06-21 1996-01-12 Nissan Motor Co Ltd パワーデバイスチップの実装構造
JPH1056131A (ja) * 1996-08-12 1998-02-24 Denso Corp 半導体装置
JP2000049281A (ja) * 1998-07-31 2000-02-18 Toshiba Corp 半導体装置
JP2001308263A (ja) * 2000-04-19 2001-11-02 Denso Corp 半導体スイッチングモジュ−ル及びそれを用いた半導体装置
JP2002057282A (ja) * 2000-08-11 2002-02-22 Matsushita Electric Ind Co Ltd 半導体装置およびそれを用いたインバータ回路
JP2002083927A (ja) * 2000-09-07 2002-03-22 Matsushita Electric Ind Co Ltd 半導体装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04299849A (ja) * 1991-03-28 1992-10-23 Toshiba Corp 半導体装置
JPH088395A (ja) * 1994-06-21 1996-01-12 Nissan Motor Co Ltd パワーデバイスチップの実装構造
JPH1056131A (ja) * 1996-08-12 1998-02-24 Denso Corp 半導体装置
JP2000049281A (ja) * 1998-07-31 2000-02-18 Toshiba Corp 半導体装置
JP2001308263A (ja) * 2000-04-19 2001-11-02 Denso Corp 半導体スイッチングモジュ−ル及びそれを用いた半導体装置
JP2002057282A (ja) * 2000-08-11 2002-02-22 Matsushita Electric Ind Co Ltd 半導体装置およびそれを用いたインバータ回路
JP2002083927A (ja) * 2000-09-07 2002-03-22 Matsushita Electric Ind Co Ltd 半導体装置

Also Published As

Publication number Publication date
JP2008053748A (ja) 2008-03-06

Similar Documents

Publication Publication Date Title
KR101168973B1 (ko) 반도체장치
US7109577B2 (en) Semiconductor device and power supply system
US9281306B2 (en) Multi-transistor exposed conductive clip for semiconductor packages
US8044520B2 (en) Semiconductor device
US20120228696A1 (en) Stacked die power converter
US9468087B1 (en) Power module with improved cooling and method for making
JP4250191B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置
JP4769784B2 (ja) 半導体装置
JP4705945B2 (ja) 半導体装置
JP2013141035A (ja) 半導体装置
JP4800290B2 (ja) 半導体装置
JP2011181970A (ja) 半導体装置
JP4250193B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置
JP5292388B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071205

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20071205

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20101008

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20101019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20101220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110215

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110314

R150 Certificate of patent or registration of utility model

Ref document number: 4705945

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

LAPS Cancellation because of no payment of annual fees