JP5970316B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明は、半導体装置の製造技術に関し、例えば、樹脂封止型の半導体装置の製造技術に適用して有効な技術に関する。
特開２００１−２５７２９１号公報（特許文献１）には、一方の導電路と一方の回路素子の接続に半田等のロウ材を使用し、他方の導電路と他方の回路素子の接続にＡｇペースト等の導電ペーストを使用する技術が記載されている。
特開２０１０−１１４４５４号公報（特許文献２）には、配線基板上に一方の半導体チップが搭載されており、配線基板と一方の半導体チップとは、第１半田を使用して接続されている。この第１半田は、例えば、２８０℃以上の温度で液状となる高融点半田（例えば、Ｐｂ（鉛）を含むＰｂ（鉛）−Ｓｎ（すず）半田）から構成されている。さらに、配線基板上に他方の半導体チップも搭載されており、配線基板と他方の半導体チップとは、第２半田を使用して接続されている。この第２半田は、例えば、２００℃以上の温度で液状となるＰｂ（鉛）を含まないＰｂフリー半田（例えば、Ｓｎ（すず）−銀（Ａｇ）−銅（Ｃｕ）半田）から構成されている。
特開２００８−５３７４８号公報（特許文献３）には、制御用パワーＭＯＳＦＥＴチップおよび同期用パワーＭＯＳＦＥＴチップが設けられている技術が記載されている。そして、制御用パワーＭＯＳＦＥＴチップおよび同期用パワーＭＯＳＦＥＴチップにおけるそれぞれ裏面のドレイン端子は、例えば、銀ペーストなどのダイボンディング材を介して、それぞれ入力側板状リード部や出力側板状リード部に接合されている。
特開２００１−２５７２９１号公報 特開２０１０−１１４４５４号公報 特開２００８−５３７４８号公報
例えば、半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。このような半導体装置のパッケージ構造には、例えば、ＢＧＡ（Ball Grid Array）パッケージや、ＱＦＰ（Quad Flat Package）パッケージや、ＱＦＮ（Quad Flat Non-leaded Package）パッケージなどのように様々な種類がある。
ここで、例えば、ＱＦＮパッケージに着目し、ＭＡＰモールド技術でＱＦＮパッケージを製造する技術では、基材の裏面にテープを貼り付けることにより、裏面端子への樹脂漏れを抑制する技術が採用されている。
ここで、例えば、基材に形成されているチップ搭載部と半導体チップとを接続する接着材を第１温度で加熱する加熱工程が存在する場合がある。この場合、この加熱工程の前に予め基材の裏面にテープを貼り付けていると、上述した第１温度がテープの耐熱温度よりも高い場合、テープが第１温度による加熱処理に耐えられなくなる可能性がある。
そこで、上述した加熱工程を実施した後に、基材の裏面にテープを貼り付けることが考えられる。しかし、この場合、基材の表面側には、既に半導体チップが搭載されており、基材の表面側を支持した状態で基材の裏面にテープを安定して貼り付けることが困難になる可能性が顕在化する。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、第１導電性接着材および第２導電性接着材を第１温度で加熱する加熱工程を実施した後、第１リードフレームの第１半導体チップが搭載された面とは反対側の面にテープを貼り付けるテープ貼付工程を実施する。ここで、テープ貼付工程では、第１金属板を支持した状態で第１リードフレームにテープを貼り付けるものである。
また、一実施の形態によれば、第１導電性接着材および第２導電性接着材を第１温度で加熱する加熱工程を実施した後、第１リードフレームの第１半導体チップが搭載された面とは反対側の面にテープを貼り付けるテープ貼付工程を実施する。その後、第２チップ搭載部上に第３導電性接着材を介して第２半導体チップを搭載した後、第３導電性接着材を第２温度で加熱する。ここで、第２温度は、第１温度よりも低いものである。
一実施の形態によれば、基材の裏面に貼り付けるテープの耐熱性を確保しながら、基材の裏面へのテープの貼付信頼性を向上させることができる。
降圧型ＤＣ／ＤＣコンバータの回路構成を示す図である。 実施の形態１における半導体装置の実装構成を示す図である。 実施の形態１における半導体装置を下面（裏面）から見た平面図である。 実施の形態１における半導体装置の内部構成を示す図である。 個片モールド技術を使用して、一般的なＱＦＮパッケージを形成する場合の樹脂封止工程の一例を示す断面図である。 ＭＡＰモールド技術を使用して、一般的なＱＦＮパッケージを形成する場合の樹脂封止工程の一例を示す断面図である。 予めリードフレームの裏面にテープを貼り付ける構成を示す断面図である。 リードフレームの裏面にテープを貼り付けた状態で、チップ搭載部上に半導体チップを搭載する構成を示す断面図である。 予め準備するリードフレームの裏面にテープを貼り付けずに、チップ搭載部上に高融点半田を介して半導体チップを搭載する構成を示す断面図である。 チップ搭載部上に高融点半田を介して半導体チップを搭載した状態で、リードフレームの裏面にテープを貼り付ける構成を示す断面図である。 実施の形態１における半導体装置の製造フローを示すフローチャートである。 実施の形態１における半導体装置の製造フローを示すフローチャートである。 実施の形態１における半導体装置の製造フローを示すフローチャートである。 （Ａ）は、リードフレームの模式的な全体構成を示す図であり、（Ｂ）は、（Ａ）に示すリードフレームの一部分を拡大して示す図であり、（Ｃ）は、図１４（Ｂ）に示すリードフレームの一部分をさらに拡大して示す図である。 （Ａ）は、クリップ集合体の模式的な全体構成を示す図であり、（Ｂ）は、クリップ集合体の一部分を拡大して示す図である。 実施の形態１における半導体装置の製造工程を示す平面図である。 図１６に続く半導体装置の製造工程を示す平面図である。 図１７に続く半導体装置の製造工程を示す平面図である。 図１８に続く半導体装置の製造工程を示す平面図である。 図１９に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、その工程を示す断面図である。 図２０に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、（Ａ）の一部領域を拡大して示す平面図である。 図２１に続く半導体装置の製造工程を示す図である。 図２２の裏面から見た平面図である。 図２２および図２３に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、その工程を示す側面図である。 図２４に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、その工程を示す側面図であり、（Ｃ）は、その工程により個片化された半導体装置を示す平面図である。 （Ａ）は、リードフレームの裏面にテープを貼り付ける直前のリードフレームの構成を示す図であり、（Ｂ）は、（Ａ）の一部を拡大して示す図である。 （Ａ）は、実施の形態１で使用する支持部材の模式的な全体構成を示す平面図であり、（Ｂ）は、（Ａ）の一部を拡大した図である。 リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 実施の形態１の変形例１において、リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 実施の形態１の変形例２において、リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 様々な物質の縦弾性係数、ショアＡ硬度およびビッカース硬度を示す図である。 実施の形態２における半導体装置の実装構成を示す図である。 実施の形態２における半導体装置を下面（裏面）から見た平面図である。 実施の形態２における半導体装置の内部構成を示す図である。 実施の形態２における半導体装置の製造フローを示すフローチャートである。 実施の形態２における半導体装置の製造フローを示すフローチャートである。 実施の形態２における半導体装置の製造フローを示すフローチャートである。 （Ａ）は、クリップフレームの模式的な全体構成を示す図であり、（Ｂ）は、クリップフレームの一部分を拡大して示す図である。 実施の形態２における半導体装置の製造工程を示す平面図である。 図３９に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、その工程を示す断面図である。 図４０に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、（Ａ）の一部領域を拡大して示す平面図である。 （Ａ）は、リードフレームの裏面にテープを貼り付ける直前のリードフレームの構成を示す図であり、（Ｂ）は、（Ａ）の一部を拡大して示す図である。 （Ａ）は、実施の形態２で使用する支持部材の模式的な全体構成を示す平面図であり、（Ｂ）は、（Ａ）の一部を拡大した図である。 リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 実施の形態２の変形例１において、リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 実施の形態２の変形例２において、リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 実施の形態３における半導体装置の内部構成を示す図である。 実施の形態３における半導体装置の製造フローを示すフローチャートである。 実施の形態３における半導体装置の製造フローを示すフローチャートである。 実施の形態３における半導体装置の製造フローを示すフローチャートである。 実施の形態３における半導体装置の製造工程を示す平面図である。 図５１に続く半導体装置の製造工程を示す平面図である。 図５２に続く半導体装置の製造工程を示す平面図である。 図５３に続く半導体装置の製造工程を示す平面図である。 図５４に続く半導体装置の製造工程であって、（Ａ）は、その工程を示す平面図であり、（Ｂ）は、その工程を示す断面図である。 図５５に続く半導体装置の製造工程を示す平面図である。 図５６に続く半導体装置の製造工程を示す平面図である。 （Ａ）は、リードフレームの裏面にテープを貼り付ける直前のリードフレームの構成を示す図であり、（Ｂ）は、（Ａ）の一部を拡大して示す図である。 （Ａ）は、実施の形態３で使用する支持部材の模式的な全体構成を示す平面図であり、（Ｂ）は、（Ａ）の一部を拡大した図である。 リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 実施の形態３の変形例において、リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 実施の形態４におけるリードフレームの裏面にテープを貼り付ける直前のリードフレームの構成を示す図である。 実施の形態４におけるリードフレームの裏面にテープを貼り付けた様子を示す図である。 実施の形態４で使用する支持部材の模式的な全体構成を示す平面図である。 実施の形態４において、リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 実施の形態４において、ワイヤボンディング工程を説明する図である。 実施の形態４の変形例１において、リードフレームの裏面にテープを貼り付ける直前のリードフレームの構成を示す図である。 変形例１におけるリードフレームの裏面にテープを貼り付けた様子を示す図である。 変形例１において、リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 変形例１において、Ｈｉｇｈ−ＭＯＳチップを搭載する様子を示す図である。 変形例１において、ワイヤボンディング工程を説明する図である。 実施の形態４の変形例２において、リードフレームの裏面にテープを貼り付ける直前のリードフレームの構成を示す図である。 変形例２におけるリードフレームの裏面にテープを貼り付けた様子を示す図である。 変形例２において、リードフレームの表面側を支持部材で支持した状態で、リードフレームの裏面にテープを貼り付ける様子を示す断面図である。 変形例２において、ワイヤボンディング工程を説明する図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
（実施の形態１）
＜ＤＣ／ＤＣコンバータの回路構成および動作＞
図１は、降圧型ＤＣ／ＤＣコンバータの回路構成を示す図である。図１に示すように、降圧型ＤＣ／ＤＣコンバータでは、入力端子ＴＥ１とグランドＧＮＤとの間にＨｉｇｈ−ＭＯＳトランジスタＱＨとＬｏｗ−ＭＯＳトランジスタＱＬが直列接続されている。そして、Ｈｉｇｈ−ＭＯＳトランジスタＱＨとＬｏｗ−ＭＯＳトランジスタＱＬとの間のノードＮＡとグランドＧＮＤとの間にインダクタＬと負荷ＲＬが直列接続されており、負荷ＲＬと並列にコンデンサＣが接続されている。
また、Ｈｉｇｈ−ＭＯＳトランジスタＱＨのゲート電極、および、Ｌｏｗ−ＭＯＳトランジスタＱＬのゲート電極は、制御回路ＣＣに接続されており、制御回路ＣＣによって、Ｈｉｇｈ−ＭＯＳトランジスタＱＨのオン／オフ、および、Ｌｏｗ−ＭＯＳトランジスタＱＬのオン／オフが制御される。具体的に、制御回路ＣＣは、Ｈｉｇｈ−ＭＯＳトランジスタＱＨをオンする際には、Ｌｏｗ−ＭＯＳトランジスタＱＬをオフし、Ｈｉｇｈ−ＭＯＳトランジスタＱＨをオフする際には、Ｌｏｗ−ＭＯＳトランジスタＱＬをオンするように制御する。
ここで、例えば、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオンし、Ｌｏｗ−ＭＯＳトランジスタＱＬがオフしている場合、入力端子ＴＥ１からＨｉｇｈ−ＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオフし、Ｌｏｗ−ＭＯＳトランジスタＱＬがオンすると、まず、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオフすることから、入力端子ＴＥ１からＨｉｇｈ−ＭＯＳトランジスタＱＨおよびインダクタＬを経由して負荷ＲＬに流れる電流が遮断される。すなわち、インダクタＬに流れる電流が遮断される。ところが、インダクタＬにおいては、電流が減少（遮断）すると、インダクタＬを流れる電流を維持しようとする。このとき、Ｌｏｗ−ＭＯＳトランジスタＱＬがオンしていることから、今度は、グランドＧＮＤからＬｏｗ−ＭＯＳトランジスタＱＬおよびインダクタＬを経由して負荷ＲＬに電流が流れる。その後、再び、Ｈｉｇｈ−ＭＯＳトランジスタＱＨをオンし、Ｌｏｗ−ＭＯＳトランジスタＱＬをオフする。このような動作を繰り返すことにより、図１に示す降圧型ＤＣ／ＤＣコンバータでは、入力端子ＴＥ１に入力電圧Ｖｉｎを入力すると、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力されることになる。
以下では、上述したスイッチング動作を繰り返すことにより、入力端子ＴＥ１に入力電圧Ｖｉｎを入力した場合、負荷ＲＬの両端に入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔが出力される理由について簡単に説明する。なお、以下では、インダクタＬを流れる電流が断続しないものとして取り扱うことにする。
まず、Ｈｉｇｈ−ＭＯＳトランジスタＱＨは、制御回路ＣＣによる制御により、オン期間ＴＯＮおよびオフ期間ＴＯＦＦでスイッチング動作するものとする。この場合のスイッチング周波数は、ｆ＝１／（ＴＯＮ＋ＴＯＦＦ）となる。
ここで、例えば、図１において、負荷ＲＬと並列に挿入されているコンデンサＣは、出力電圧Ｖｏｕｔを短時間に大きく変動させない機能を有している。つまり、図１に示す降圧型ＤＣ／ＤＣコンバータでは、負荷ＲＬと並列に比較的大きな容量値のコンデンサＣを挿入するため、定常状態では、出力電圧Ｖｏｕｔに含まれるリップル電圧は、出力電圧Ｖｏｕｔに比べて小さい値になる。このため、スイッチング動作の１周期内での出力電圧Ｖｏｕｔの変動は無視できるものとする。
最初に、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオンしている場合を考える。このとき、出力電圧Ｖｏｕｔが１周期内で変動しないものと仮定しているため、インダクタＬにかかる電圧は、（Ｖｉｎ−Ｖｏｕｔ）で一定と見なすことができる。この結果、インダクタＬのインダクタンスをＬ１とすると、オン期間ＴＯＮにおける電流の増加分ΔＩｏｎは、式（１）で与えられる。
ΔＩｏｎ＝（Ｖｉｎ−Ｖｏｕｔ）／Ｌ１×ＴＯＮ ・・・（１）
次に、Ｈｉｇｈ−ＭＯＳトランジスタＱＨがオフしている場合を考える。この場合、Ｌｏｗ−ＭＯＳトランジスタＱＬがオンしていることから、インダクタＬにかかる電圧は、０−Ｖｏｕｔ＝−Ｖｏｕｔとなる。したがって、オフ期間ＴＯＦＦにおける電流の増加分ΔＩＯＦＦは、式（２）で与えられる。
ΔＩＯＦＦ＝−Ｖｏｕｔ／Ｌ１×ＴＯＦＦ ・・・（２）
このとき、定常状態となると、インダクタＬを流れる電流は、スイッチング動作の１周期の間に増減しないことになる。言い換えれば、１周期の間にインダクタＬに流れる電流が増減する場合、まだ定常状態に達していないことを意味する。したがって、定常状態では、式（３）が成立する。
ΔＩｏｎ＋ΔＩＯＦＦ＝０ ・・・（３）
この式（３）に式（１）の関係および式（２）の関係を代入すると、以下に示す式（４）を得ることができる。
Ｖｏｕｔ＝Ｖｉｎ×ＴＯＮ／（ＴＯＮ＋ＴＯＦＦ） ・・・（４）
この式（４）において、ＴＯＮ≧０、および、ＴＯＦＦ≧０であることから、Ｖｏｕｔ＜Ｖｉｎであることがわかる。すなわち、図１に示す降圧型ＤＣ／ＤＣコンバータは、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力する回路であることがわかる。そして、式（４）から制御回路ＣＣによるスイッチング動作を制御することにより、オン期間ＴＯＮとオフ期間ＴＯＦＦを変化させることで、入力電圧Ｖｉｎよりも低い任意の出力電圧Ｖｏｕｔを得ることができることがわかる。特に、オン期間ＴＯＮとオフ期間ＴＯＦＦとが一定になるように制御すれば、一定の出力電圧Ｖｏｕｔを得ることができる。
以上のようにして、図１に示す降圧型ＤＣ／ＤＣコンバータによれば、制御回路ＣＣで、Ｈｉｇｈ−ＭＯＳトランジスタＱＨのオン／オフ、および、Ｌｏｗ−ＭＯＳトランジスタＱＬのオン／オフを制御することにより、入力電圧Ｖｉｎよりも低い出力電圧Ｖｏｕｔを出力できることがわかる。
＜ＤＣ／ＤＣコンバータの実装構成＞
上述したＤＣ／ＤＣコンバータに含まれる制御回路ＣＣ、Ｌｏｗ−ＭＯＳトランジスタＱＬ、および、Ｈｉｇｈ−ＭＯＳトランジスタＱＨは、例えば、１パッケージ化した半導体装置として製品化される。この１パッケージ化した半導体装置は、図１に示すインダクタＬやコンデンサＣを含んでいないため、ＤＣ／ＤＣコンバータの一部を構成する半導体装置であるが、便宜上、ＤＣ／ＤＣコンバータを構成する半導体装置と呼ぶこともある。
半導体装置は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体素子を形成した半導体チップと、この半導体チップを覆うように形成されたパッケージから形成されている。パッケージには、（１）半導体チップに形成されている半導体素子と外部回路とを電気的に接続するという機能や、（２）湿度や温度などの外部環境から半導体チップを保護し、振動や衝撃による破損や半導体チップの特性劣化を防止する機能がある。さらに、パッケージには、（３）半導体チップのハンドリングを容易にするといった機能や、（４）半導体チップの動作時における発熱を放散し、半導体素子の機能を最大限に発揮させる機能なども合わせ持っている。
半導体装置のパッケージ構造には、例えば、ＢＧＡ（Ball Grid Array）パッケージやＱＦＰ（Quad Flat Package）パッケージやＱＦＮ（Quad Flat Non-leaded Package）パッケージなどのように様々な種類がある。このような多様なパッケージ形態のうち、例えば、上述したＤＣ／ＤＣコンバータの一部を構成する半導体装置は、ＱＦＮパッケージで実装構成されている。そこで、以下では、ＤＣ／ＤＣコンバータの一部を構成するＱＦＮパッケージからなる半導体装置の実装構成について説明する。
図２は、本実施の形態１における半導体装置ＰＫ１の実装構成を示す図である。図２において、中央に示されている図は、半導体装置ＰＫ１を上面（表面）から見た平面図であり、四方のそれぞれに側面図が示されている。図２に示すように、本実施の形態１における半導体装置ＰＫ１は、矩形形状をした樹脂ＭＲで覆われている。そして、側面図を見てわかるように、半導体装置ＰＫ１の側面には、樹脂ＭＲからリードＬＤが露出していることがわかる。
次に、図３は、本実施の形態１における半導体装置ＰＫ１を下面（裏面）から見た平面図である。図３に示すように、半導体装置ＰＫ１の裏面も樹脂ＭＲで覆われているが、この樹脂ＭＲからチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）が露出している。このようにチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）が半導体装置ＰＫ１の裏面から露出していることにより、半導体装置ＰＫ１の放熱効率を向上させることができる。また、矩形形状をした半導体装置ＰＫ１の外周領域（外周部）には、複数の裏面端子ＢＴＥが露出している。この裏面端子ＢＴＥは、リードＬＤの一部を構成している。
続いて、半導体装置ＰＫ１の内部構造について説明する。図４は、本実施の形態１における半導体装置ＰＫ１の内部構成を示す図である。図４において、中央に示されている図は、樹脂ＭＲを透視した上面側から半導体装置ＰＫ１の内部を見た平面図であり、四方のそれぞれに断面図が示されている。
図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｌ）上に、例えば、シリコンを主成分とするＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。そして、このＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の表面には、例えば、アルミニウム膜からなるソース電極パッドＳＰ（Ｌ）およびゲート電極パッドＧＰ（Ｌ）が形成されている。なお、ソース電極パッドＳＰ（Ｌ）上には、後述するＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）をソース電極パッドＳＰ（Ｌ）上に高融点半田ＨＳ２を介して電気的に接続させるために、ここではニッケル（Ｎｉ）−金（Ａｕ）膜が形成されている。
チップ搭載部ＴＡＢ（Ｌ）の外側の一部にはリードＬＤが配置されており、このリードＬＤとＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のソース電極パッドＳＰ（Ｌ）とは、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）で電気的に接続されている。つまり、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のソース電極パッドＳＰ（Ｌ）上に、例えば、銅材からなるＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が搭載されており、このＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の端部は、リードＬＤと接続されている。具体的には、図４の下側の断面図に示すように、チップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を介してＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されており、このＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上からリードＬＤ上に跨るように、高融点半田ＨＳ２を介してＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が搭載されている。
次に、図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｈ）上に、例えば、シリコンを主成分とするＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載されている。そして、このＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の表面には、例えば、アルミニウム膜からなるソース電極パッドＳＰ（Ｈ）およびゲート電極パッドＧＰ（Ｈ）が形成されている。なお、ソース電極パッドＳＰ（Ｈ）上には、後述するＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）をソース電極パッドＳＰ（Ｈ）上に高融点半田ＨＳ２を介して電気的に接続させるために、ここではニッケル（Ｎｉ）−金（Ａｕ）膜が形成されている。
チップ搭載部ＴＡＢ（Ｈ）と隣り合うようにチップ搭載部ＴＡＢ（Ｌ）が配置されており、このチップ搭載部ＴＡＢ（Ｌ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｈ）とは、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）で電気的に接続されている。つまり、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｈ）上に、例えば、銅材からなるＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が搭載されており、このＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の端部は、チップ搭載部ＴＡＢ（Ｌ）と接続されている。具体的には、図４の左側の断面図に示すように、チップ搭載部ＴＡＢ（Ｈ）上に高融点半田ＨＳ１を介してＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載されており、このＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）上に跨るように、高融点半田ＨＳ２を介してＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が搭載されている。
続いて、図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｃ）上に、例えば、シリコンを主成分とするドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。具体的には、図４の右側あるいは上側の断面図に示すように、チップ搭載部ＴＡＢ（Ｃ）上に高融点半田ＨＳ１を介してドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。このドライバＩＣチップＣＨＰ（Ｃ）の内部には、図１に示す制御回路ＣＣが形成されている。そして、ドライバＩＣチップＣＨＰ（Ｃ）の表面には、例えば、アルミニウム膜からなる電極パッドＰＤが形成されている。チップ搭載部ＴＡＢ（Ｃ）の外側の一部にはリードＬＤが配置されており、このリードＬＤと、ドライバＩＣチップＣＨＰ（Ｃ）の表面に形成されている電極パッドＰＤとが、例えば、金線からなるワイヤＷで電気的に接続されている。また、図４に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されたゲート電極パッドＧＰ（Ｌ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成された電極パッドＰＤとが、ワイヤＷで接続されている。同様に、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されたゲート電極パッドＧＰ（Ｈ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成された電極パッドＰＤとが、ワイヤＷで接続されている。
このように構成されている本実施の形態１における半導体装置ＰＫ１においては、ＤＣ／ＤＣコンバータの一部を構成していることについて説明する。図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の内部には、図１に示すＬｏｗ−ＭＯＳトランジスタＱＬが形成されている。そして、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の表面には、ソース電極パッドＳＰ（Ｌ）が形成されているが、このソース電極パッドＳＰ（Ｌ）は、Ｌｏｗ―ＭＯＳチップＣＨＰ（Ｌ）の内部に形成されているＬｏｗ−ＭＯＳトランジスタＱＬのソース領域と電気的に接続されている。また、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の表面には、ゲート電極パッドＧＰ（Ｌ）が形成されており、このゲート電極パッドＧＰ（Ｌ）は、Ｌｏｗ―ＭＯＳチップＣＨＰ（Ｌ）の内部に形成されているＬｏｗ−ＭＯＳトランジスタＱＬのゲート電極と電気的に接続されている。さらに、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の裏面は、Ｌｏｗ−ＭＯＳトランジスタＱＬのドレイン領域（ドレイン電極）となっている。
同様に、図４の中央に示されている図において、チップ搭載部ＴＡＢ（Ｈ）上に搭載されているＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の内部には、図１に示すＨｉｇｈ−ＭＯＳトランジスタＱＨが形成されている。そして、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の表面には、ソース電極パッドＳＰ（Ｈ）が形成されているが、このソース電極パッドＳＰ（Ｈ）は、Ｈｉｇｈ―ＭＯＳチップＣＨＰ（Ｈ）の内部に形成されているＨｉｇｈ−ＭＯＳトランジスタＱＨのソース領域と電気的に接続されている。また、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の表面には、ゲート電極パッドＧＰ（Ｈ）が形成されており、このゲート電極パッドＧＰ（Ｈ）は、Ｈｉｇｈ―ＭＯＳチップＣＨＰ（Ｈ）の内部に形成されているＨｉｇｈ−ＭＯＳトランジスタＱＨのゲート電極と電気的に接続されている。さらに、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の裏面は、Ｈｉｇｈ−ＭＯＳトランジスタＱＨのドレイン領域（ドレイン電極）となっている。
ここで、図４に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の裏面（ドレイン電極）がチップ搭載部ＴＡＢ（Ｌ）と電気的に接続されている。そして、このチップ搭載部ＴＡＢ（Ｌ）と、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドＳＰ（Ｈ）がＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）で接続されていることになる。このことから、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のドレイン電極と、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）のソース電極パッドＳＰ（Ｈ）が電気的に接続されることになり、図１に示すＨｉｇｈ−ＭＯＳトランジスタＱＨとＬｏｗ−ＭＯＳトランジスタＱＬの直列接続が実現されていることがわかる。
そして、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の表面に形成されているソース電極パッドＳＰ（Ｌ）は、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を介してリードＬＤと電気的に接続されている。このため、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）と電気的に接続されているリードＬＤをグランドと接続することにより、図１に示すＬｏｗ−ＭＯＳトランジスタＱＬのソース領域をグランドＧＮＤと接続させることができる。
一方、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の裏面（ドレイン電極）は、高融点半田ＨＳ１を介してチップ搭載部ＴＡＢ（Ｈ）と電気的に接続されている。したがって、チップ搭載部ＴＡＢ（Ｈ）を入力端子ＴＥ１と電気的に接続することにより、図１に示すＨｉｇｈ−ＭＯＳトランジスタＱＨのドレイン領域（ドレイン電極）を入力端子ＴＥ１と接続させることができる。以上のようにして、図４に示す本実施の形態１における半導体装置ＰＫ１は、ＤＣ／ＤＣコンバータの一部を構成していることがわかる。
本実施の形態１における半導体装置ＰＫ１では、例えば、図４に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とリードＬＤとの電気的な接続に、ワイヤを使用せずに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を使用している。同様に、本実施の形態１では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とチップ搭載部ＴＡＢ（Ｌ）との電気的な接続にも、ワイヤを使用せずに、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を使用している。
これは、本実施の形態１における半導体装置ＰＫ１がＤＣ／ＤＣコンバータの構成要素として使用されるものであり、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）によって接続される電流経路には大きな電流が流れるため、できるだけオン抵抗を低減する必要があるからである。すなわち、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）には、大きな電流を流すＬｏｗ−ＭＯＳトランジスタＱＬやＨｉｇｈ−ＭＯＳトランジスタＱＨが形成されており、これらのトランジスタ（パワートランジスタ）の特性を充分に引き出すため、ワイヤを使用せずに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が使用されているのである。特に、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）は、抵抗率の低い銅材が使用され、かつ、接触面積も大きくすることができるため、Ｌｏｗ−ＭＯＳトランジスタＱＬやＨｉｇｈ−ＭＯＳトランジスタＱＨのオン抵抗を低減することができる。
さらには、オン抵抗を低減する観点から、チップ搭載部ＴＡＢ（Ｌ）と、このチップ搭載部ＴＡＢ（Ｌ）上に搭載されるＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）との接続や、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との接続に、銀ペーストではなく半田が使用されている。同様の観点から、チップ搭載部ＴＡＢ（Ｈ）と、このチップ搭載部ＴＡＢ（Ｈ）上に搭載されるＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）との接続や、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との接続に、銀ペーストではなく半田が使用されている。つまり、銀ペーストは、熱硬化性樹脂の内部に銀フィラーを分散させた構成をしており、電気伝導率や熱伝導率は、金属材料である半田に比べて小さくなる。このことから、オン抵抗の低減が必要とされるＤＣ／ＤＣコンバータに使用される半導体装置ＰＫ１においては、銀ペーストよりも電気伝導率の大きな半田が使用され、これによって、Ｌｏｗ−ＭＯＳトランジスタＱＬやＨｉｇｈ−ＭＯＳトランジスタＱＨのオン抵抗を低減している。特に、本実施の形態１における半導体装置ＰＫ１では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の裏面やＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）の裏面にも電流を流すため、銀ペーストから半田に替えることによる接続抵抗の低減は、オン抵抗を低減する観点から重要である。
ただし、本実施の形態１における半導体装置ＰＫ１が製品として完成した後は、回路基板（実装基板）に実装される。この場合、半導体装置ＰＫ１と実装基板の接続には、半田が使用される。半田による接続の場合、半田を溶融させて接続させるため、加熱処理（リフロー）が必要とされる。
ここで、半導体装置ＰＫ１と実装基板との接続に使用される半田と、上述した半導体装置ＰＫ１の内部で使用される半田が同じ材料である場合、半導体装置ＰＫ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＫ１の内部に使用されている半田も溶融することになる。この場合、半田の溶融による体積膨張で半導体装置ＰＫ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合が発生することになる。
このことから、チップ搭載部ＴＡＢ（Ｌ）と、このチップ搭載部ＴＡＢ（Ｌ）上に搭載されるＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）との接続や、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との接続には、高融点半田ＨＳ１や高融点半田ＨＳ２が使用される。同様に、チップ搭載部ＴＡＢ（Ｈ）と、このチップ搭載部ＴＡＢ（Ｈ）上に搭載されるＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）との接続や、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との接続には、高融点半田ＨＳ１や高融点半田ＨＳ２が使用される。この場合、半導体装置ＰＫ１と実装基板との接続の際に加えられる熱処理（リフロー）によって、半導体装置ＰＫ１の内部に使用されている高融点半田ＨＳ１や高融点半田ＨＳ２は溶融することはない。したがって、高融点半田ＨＳ１や高融点半田ＨＳ２の溶融による体積膨張で半導体装置ＰＫ１を封止している樹脂にクラックが発生したり、溶融した半田が外部へ漏れ出したりする不具合を防止することができる。
ここで、半導体装置ＰＫ１と実装基板との接続に使用される半田は、Ｓｎ（すず）−銀（Ａｇ）−銅（Ｃｕ）に代表される融点が２２０℃程度の半田が使用され、リフローの際に、半導体装置ＰＫ１は、２６０℃程度まで加熱される。したがって、例えば、本明細書でいう高融点半田とは、２６０℃程度に加熱しても溶融しない半田を意図している。代表的なものを挙げると、例えば、融点が３００℃以上でリフロー温度が３５０℃程度であり、Ｐｂ（鉛）を９０重量％以上含んだ半田である。
なお、本実施の形態１においては、例えば、チップ搭載部ＴＡＢ（Ｌ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）との接続や、チップ搭載部ＴＡＢ（Ｈ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）との接続に使用される高融点半田ＨＳ１が存在する。また、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）との接続や、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）との接続に使用される高融点半田ＨＳ２が存在する。基本的に、本実施の形態１では、上述した高融点半田ＨＳ１と高融点半田ＨＳ２とは同じ材料成分であることを想定しているが、例えば、高融点半田ＨＳ１と高融点半田ＨＳ２とを異なる材料成分から構成することもできる。
＜個片モールド技術からＭＡＰモールド技術に移行する際に顕在化する改善の余地＞
本実施の形態１における半導体装置ＰＫ１のパッケージ形態は、ＱＦＮパッケージであるが、特に、上述した本実施の形態１における半導体装置ＰＫ１は、ＭＡＰモールド技術（ＭＡＰ：Matrix Array Package、一括モールド技術）で製造されている形態に対応している。
例えば、半導体チップを樹脂で封止する技術としては、基材（リードフレームや配線基板）に設けられている製品領域毎に封止体を形成する、いわゆる個片モールド技術と呼ばれる技術がある。ところが、個片モールド技術では、製品領域毎に樹脂を注入する経路（ゲートやランナ）を形成する必要があり、このスペースを確保する必要があるため、製品の取得数を向上させることが難しくなる。
そこで、近年では、キャビティ内に複数の製品領域を内包させて、複数の製品領域を一括して樹脂で封止する、いわゆるＭＡＰモールド技術と呼ばれる技術が存在する。このＭＡＰモールド技術によれば、製品領域毎に樹脂を注入する経路を設ける必要がないので、複数の製品領域を密に配置することができる。これにより、ＭＡＰモールド技術によれば、製品の取得数を向上させることができ、これによって、製品のコスト削減を図ることが可能となる。
ここで、本実施の形態１における半導体装置ＰＫ１でも採用しているＱＦＮパッケージに着目する。例えば、ＱＦＮパッケージを個片モールド技術で製造する場合からＭＡＰモールド技術で製造する場合に移行する際、ＱＦＮパッケージの信頼性向上の観点から、個片モールド技術で一般的に使用される技術では充分に対応することができず、改善の余地が存在する。このことについて、図面を参照しながら説明する。
図５は、個片モールド技術を使用して、一般的なＱＦＮパッケージを形成する場合の樹脂封止工程の一例を示す断面図である。図５に示すように、下金型ＢＭの表面にシートＳＴが貼り付けてあり、このシートＳＴ上にリードフレームが配置される。具体的には、シートＳＴ上に、リードフレームの構成要素であるチップ搭載部ＴＡＢおよびリードＬＤが配置される。このとき、リードＬＤの裏面からは裏面端子ＢＴＥが突出している。一方、チップ搭載部ＴＡＢ上には、例えば、銀ペーストＰＳＴを介して半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰに形成されているパッド（図示せず）と、リードＬＤがワイヤＷで電気的に接続されている。そして、図５に示すように、個片モールド技術においては、半導体チップＣＨＰを搭載したリードフレームがキャビティＣＡＶを介して上金型ＵＭと下金型ＢＭで挟まれる。このとき形成されるキャビティＣＡＶは、製品領域毎に分離されており、分離するために使用される上金型ＵＭに設けられた凸部によって、リードＬＤが押さえ付けられることになる。
このように、ＱＦＮパッケージを個片モールド技術で製造する場合、製品領域毎に上金型ＵＭでリードフレーム（基材）を押さえ付けることができるため、リードフレームの裏面に形成されている凸状の裏面端子ＢＴＥを下金型ＢＭ上に配置されたシートＳＴに食い込ませることができる（シートモールド技術）。これにより、ＱＦＮパッケージを個片モールド技術で形成する場合、裏面端子ＢＴＥへの樹脂漏れ（樹脂バリ）を防止することができる。すなわち、個片モールド技術でＱＦＮパッケージを製造する場合、個片モールド技術で一般的に使用されるシートモールド技術により、裏面端子ＢＴＥへの樹脂漏れを効果的に抑制することができる。この結果、ＱＦＮパッケージの信頼性を向上させることができる。
次に、ＱＦＮパッケージをＭＡＰモールド技術で製造することを考える。図６は、ＭＡＰモールド技術を使用して、一般的なＱＦＮパッケージを形成する場合の樹脂封止工程の一例を示す断面図である。図６に示すように、下金型ＢＭの表面にシートＳＴが貼り付けてあり、このシートＳＴ上にリードフレームが配置される。具体的には、シートＳＴ上に、リードフレームの構成要素であるチップ搭載部ＴＡＢおよびリードＬＤが配置される。このとき、リードＬＤの裏面からは裏面端子ＢＴＥが突出している。一方、チップ搭載部ＴＡＢ上には、例えば、銀ペーストＰＳＴを介して半導体チップＣＨＰが搭載されており、この半導体チップＣＨＰに形成されているパッド（図示せず）と、リードＬＤがワイヤＷで電気的に接続されている。そして、図６に示すように、ＭＡＰモールド技術においては、半導体チップＣＨＰを搭載したリードフレームがキャビティＣＡＶを介して上金型ＵＭと下金型ＢＭで挟まれる。このとき形成されるキャビティＣＡＶは、製品領域毎に分離されておらず、上金型ＵＭには製品領域を分離するための凸部が設けられていない。すなわち、ＭＡＰモールド技術では、キャビティＣＡＶ内に複数の製品領域が内包されており、製品領域毎に上金型ＵＭで押さえ付ける構造となっていない。このため、ＭＡＰモールド技術でＱＦＮパッケージを製造する場合、裏面端子ＢＴＥを下金型ＢＭ上に配置されたシートＳＴに充分に食い込ませることができず、裏面端子ＢＴＥへの樹脂漏れ（樹脂バリ）を充分に抑制することができなくなる。この結果、ＱＦＮパッケージの製造不良を効果的に抑制することができなくなる。
このように、ＱＦＮパッケージを個片モールド技術で製造する場合からＭＡＰモールド技術で製造する場合に移行する際、ＱＦＮパッケージの信頼性向上の観点から、個片モールド技術で一般的に使用されるシートモールド技術では充分に対応することができず、改善の余地が存在することがわかる。
そこで、ＱＦＮパッケージをＭＡＰモールド技術で製造する場合、個片モールド技術で採用されているシートモールド技術に替わる技術が検討されている。具体的には、図７に示すように、リードフレームＬＦを準備した段階で、リードフレームＬＦの裏面に粘着性を有するテープＴＰを貼り付けることが検討されている。この場合、リードフレームＬＦの裏面に形成されている裏面端子ＢＴＥに確実にテープＴＰを貼り付けることができる。このため、ＭＡＰモールド技術を採用した樹脂封止工程においても、裏面端子ＢＴＥとテープＴＰとの間に隙間が形成されず、裏面端子ＢＴＥへの樹脂漏れ（樹脂バリ）を充分に抑制することができる。
このようにリードフレームＬＦの裏面にテープＴＰを貼り付ける構成は、ＱＦＮパッケージをＭＡＰモールド技術で製造する場合において、裏面端子ＢＴＥの裏側への樹脂漏れを充分に抑制することを主目的としているが、さらなる利点も有している。
例えば、ワイヤボンディング工程に着目すると、個片モールド技術の場合、製品領域間にスペース領域が確保されているため、リードフレームに設けられているスペース領域をウィンドクランパで押さえ付けながら、ワイヤボンディング工程を実施することができる。このことから、ワイヤボンディング工程の信頼性を向上させることができる。
ところが、ＭＡＰモールド技術の場合、複数の製品領域が密に配置されているため、ウィンドクランパで押さえ付ける充分なスペース領域をリードフレームに確保することが困難になる。そこで、ＭＡＰモールド技術に対応したリードフレームでは、ワイヤボンディング工程において、リードフレームを配置するヒートブロックに真空吸着することにより、リードフレームをヒートブロックに固定しながら、ワイヤボンディング工程を実施することになる。この場合、リードフレーム自体では、リード抜け（パターンによる隙間）が存在するため、リードフレームをヒートブロック上に真空吸着することができない。
これに対し、リードフレームの裏面にテープＴＰを貼り付けた状態では、容易にテープＴＰを貼り付けたリードフレームを真空吸着することができる。この結果、ＭＡＰモールド技術に対応したリードフレームであっても、リードフレームを真空吸着で確実に固定しながら、ワイヤボンディング工程を実施することができる。このように、リードフレームＬＦの裏面にテープＴＰを貼り付ける構成は、ＭＡＰモールド技術に対応したリードフレームにおいて、裏面端子ＢＴＥの裏側への樹脂漏れの抑制、および、ワイヤボンディング工程での真空吸着の容易性向上という利点を有していることがわかる。
＜高融点半田を使用することによるさらなる改善の余地＞
ＱＦＮパッケージをＭＡＰモールド技術で製造する場合、例えば、図７に示すように、予めリードフレームＬＦの裏面にテープＴＰを貼り付ける構成が有用である。このような構成を採用すると、図８に示すように、リードフレームＬＦの裏面にテープＴＰを貼り付けた状態で、チップ搭載部ＴＡＢ上に半導体チップＣＨＰを搭載することになる。
このとき、例えば、チップ搭載部ＴＡＢと半導体チップＣＨＰとを銀ペーストで接着する場合を考える。銀ペーストは、例えば、エポキシ樹脂などの熱硬化性樹脂に銀フィラーを分散させた構成をしており、この銀ペーストを硬化させるために加熱処理が実施される。したがって、リードフレームＬＦの裏面に貼り付けられたテープＴＰにも熱が加わることになる。ただし、銀ペーストを硬化させるための加熱処理の温度は、１２５℃程度〜２００℃程度であり、テープＴＰの耐熱温度（例えば、２５０℃程度）よりも低い。このため、リードフレームＬＦの裏面にテープＴＰを貼り付けた状態で銀ペーストを硬化させるための加熱処理を実施しても、テープＴＰは加熱処理に耐えることができる。
ところが、図８に示すように、チップ搭載部ＴＡＢと半導体チップＣＨＰとを高融点半田ＨＳで接着する場合は状況が一変する。すなわち、チップ搭載部ＴＡＢと半導体チップＣＨＰとを高融点半田ＨＳで接着する場合、高融点半田ＨＳを溶融させるための加熱処理（リフロー）が必要となる。このリフロー温度は、例えば、３５０℃程度であり、テープＴＰの耐熱温度（例えば、２５０℃程度）を超える。このことから、リードフレームＬＦの裏面にテープＴＰを貼り付けた状態で、高融点半田ＨＳを溶融させるための加熱処理を実施すると、テープＴＰが加熱処理に耐えられなくなってしまうのである。
具体的に、テープＴＰは、大きく分けて基材部と糊部から構成されている。テープＴＰの基材部は、一般的にポリイミド樹脂が使用されることが多く、ポリイミド樹脂の熱分解温度は、５００℃以上である。したがって、ポリイミド樹脂の熱分解温度は、上述した高融点半田ＨＳのリフロー温度よりも高いので、高融点半田ＨＳのリフローでテープＴＰの基材部は熱に耐えることができる。一方、糊部の耐熱温度は、高融点半田ＨＳのリフロー温度よりも低いため、この糊部が高融点半田ＨＳのリフローに耐えられなくなってしまうのである。つまり、テープＴＰの耐熱温度とは、テープＴＰを構成する糊部の耐熱温度のことを意味することになる。
以上のことから、ＱＦＮパッケージをＭＡＰモールド技術で製造する場合、リードフレームＬＦの裏面にテープＴＰを貼り付ける構成が有用であるが、チップ搭載部ＴＡＢと半導体チップＣＨＰとの接続に高融点半田ＨＳを使用する場合、テープＴＰの耐熱性を維持する観点からさらなる改善の余地が存在することがわかる。特に、オン抵抗の低減が必要とされるＤＣ／ＤＣコンバータに使用される本実施の形態１の半導体装置ＰＫ１においては、銀ペーストよりも電気伝導率の大きな高融点半田が使用されることから、テープＴＰの耐熱性を維持するための工夫が必要になることがわかる。
この点に関し、テープＴＰの耐熱性を維持するために、以下に示す技術が考えられる。すなわち、図９に示すように、予め準備するリードフレームＬＦの裏面にテープＴＰを貼り付けずに、チップ搭載部ＴＡＢ上に高融点半田ＨＳを介して半導体チップＣＨＰを搭載する。そして、この状態で、高融点半田ＨＳを溶融させる加熱処理（リフロー）を実施するのである。この場合、たとえ、高融点半田ＨＳのリフロー温度がテープＴＰの耐熱温度よりも高くても、そもそも、リードフレームＬＦの裏面にテープＴＰが貼り付けられていないことから、テープＴＰの耐熱性が問題となることはない。つまり、図９に示すように、リードフレームＬＦの裏面にテープＴＰを貼り付ける前に、高融点半田ＨＳの加熱処理（リフロー）を実施すれば、加熱処理の温度にかかわらず、テープＴＰが加熱処理に耐えられなくなることはないのである。そして、その後、図１０に示すように、チップ搭載部ＴＡＢ上に高融点半田ＨＳを介して半導体チップＣＨＰを搭載した状態で、リードフレームＬＦの裏面にテープＴＰを貼り付けることになる。
この場合、リードフレームＬＦのテープＴＰを貼り付ける裏面とは反対側の表面を、例えば、支持部材により支持した状態で、リードフレームＬＦの裏面にテープＴＰを貼り付けないと、リードフレームＬＦの裏面にテープＴＰをしっかり貼り付けることが困難となる。つまり、リードフレームＬＦのテープＴＰを貼り付ける裏面とは反対側の表面を、例えば、支持部材により支持しないで、リードフレームＬＦの裏面にテープＴＰを貼り付けると、リードフレームＬＦが固定されないことになる。このため、リードフレームＬＦの裏面に、ボイドなどを巻き込むことなく確実にテープＴＰを貼り付けることが困難となるのである。
しかし、図１０に示すように、リードフレームＬＦのテープＴＰを貼り付ける裏面とは反対側の表面には、半導体チップＣＨＰが搭載されている。このため、リードフレームＬＦのテープＴＰを貼り付ける裏面とは反対側の表面を支持部材で直接支持する場合、半導体チップＣＨＰの表面も支持部材で支持することになり、支持部材からの押し付け圧力が半導体チップＣＨＰに伝わり、半導体チップＣＨＰが破損する可能性が顕在化する。
以上のことをまとめると、ＱＦＮパッケージをＭＡＰモールド技術で製造する場合、リードフレームＬＦの裏面にテープＴＰを貼り付ける構成が有用である。ところが、チップ搭載部ＴＡＢと半導体チップＣＨＰとの接続に高融点半田ＨＳを使用する場合には、予めリードフレームＬＦの裏面にテープＴＰを貼り付ける構成は、テープＴＰの耐熱性を維持する観点から改善の余地がある。そこで、リードフレームＬＦの裏面にテープＴＰを貼り付ける前に、高融点半田ＨＳの加熱処理（リフロー）を実施することが考えられるが、この場合、チップ搭載部ＴＡＢ上に高融点半田ＨＳを介して半導体チップＣＨＰを搭載した状態で、リードフレームＬＦの裏面にテープＴＰを貼り付けることになる。このとき、リードフレームＬＦのテープＴＰを貼り付ける裏面とは反対側の表面を支持部材で直接支持する構成が考えられるが、半導体チップＣＨＰの表面も支持部材で支持することになり、支持部材からの押し付け圧力が半導体チップＣＨＰに伝わり、半導体チップＣＨＰが破損するおそれが改善の余地として顕在化するのである。
そこで、以下に示す本実施の形態１における半導体装置の製造方法では、顕在化した改善の余地に対する工夫を施している。以下に、この工夫を施した本実施の形態１における半導体装置の製造方法について、図面を参照しながら説明する。
＜実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は、例えば、図４に示すように、ＤＣ／ＤＣコンバータの一部を構成する半導体装置ＰＫ１であり、ＱＦＮパッケージで実装構成されている。そこで、以下では、ＤＣ／ＤＣコンバータの一部を構成するＱＦＮパッケージからなる半導体装置ＰＫ１の製造方法を例に挙げて、本実施の形態１における技術的思想について説明する。
図１１〜図１３は、本実施の形態１における半導体装置ＰＫ１の製造フローを示すフローチャートである。また、図１４〜図２５は、本実施の形態１における半導体装置ＰＫ１の製造工程を示す図である。
まず、図１４に示すように、リードフレームＬＦ１を準備する（図１１のＳ１０１）。図１４（Ａ）では、リードフレームＬＦ１の模式的な全体構成が示されており、図１４（Ｂ）では、図１４（Ａ）に示すリードフレームＬＦ１の一部分が拡大して示されている。さらに、図１４（Ｃ）では、図１４（Ｂ）に示すリードフレームＬＦ１の一部分がさらに拡大して示されている。
図１４（Ｃ）に示すように、本実施の形態１におけるリードフレームＬＦ１は、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）と、リードＬＤとを備えた製品領域ＰＲが行列状に複数配置されていることがわかる。
さらに、本実施の形態１では、図１５に示すようなクリップ集合体ＣＬＰも準備する。図１５（Ａ）では、クリップ集合体ＣＬＰの模式的な全体構成が示されており、図１５（Ｂ）では、クリップ集合体ＣＬＰの一部分が拡大して示されている。図１５（Ｂ）に示すように、クリップ集合体ＣＬＰには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を備える複数の単位領域ＵＲが含まれており、複数の単位領域ＵＲが直線状に配置されている。ここで、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、例えば、銅を材料成分とする金属板から構成される。
次に、図１６に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を形成する（図１１のＳ１０２）。具体的には、例えば、半田印刷法を使用することにより、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を印刷する。
ここでいう高融点半田ＨＳ１とは、２６０℃程度に加熱しても溶融しない半田を意図しており、例えば、融点が３００℃以上でリフロー温度が３５０℃程度のＰｂ（鉛）を多く含んだＰｂリッチな高融点半田を挙げることができる。
続いて、図１７に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、まず、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）をマウントする（図１１のＳ１０３）。そして、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）をマウントし（図１１のＳ１０４）、その後、チップ搭載部ＴＡＢ（Ｌ）上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）をマウントする（図１１のＳ１０５）。なお、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のマウント順は、これに限らず、適宜変更することも可能である。
次に、図１８に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に高融点半田ＨＳ２を形成する（図１１のＳ１０６）。その後、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を形成する（図１１のＳ１０７）。詳細には、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッド（Ｈｉｇｈ−ＭＯＳパッド）（図示せず）上に高融点半田ＨＳ２を形成するとともに、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているソース電極パッド（Ｌｏｗ−ＭＯＳパッド）（図示せず）上に高融点半田ＨＳ２を形成する。さらに、図１８に示すように、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を形成する。
具体的には、例えば、塗布法を使用することにより、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を塗布する。このとき形成される高融点半田ＨＳ２は、上述した高融点半田ＨＳ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
その後、図１９に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、クリップ集合体ＣＬＰの単位領域ＵＲから取り出したＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）に跨るようにマウントする（図１１のＳ１０８）。これにより、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドと、チップ搭載部ＴＡＢ（Ｌ）がＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）によって電気的に接続されることになる。また、クリップ集合体ＣＬＰの単位領域ＵＲから取り出したＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上から基準電位（ＧＮＤ電位）が供給されるリードに跨るようにマウントする（図１１のＳ１０９）。これにより、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドと、基準電位が供給されるリードがＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）によって電気的に接続されることになる。
なお、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）およびＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）のマウント順は、これに限らず、適宜変更することも可能である。
続いて、高融点半田ＨＳ１および高融点半田ＨＳ２に対してリフローを実施する（図１２のＳ１１０）。具体的には、高融点半田ＨＳ１および高融点半田ＨＳ２を含むリードフレームＬＦ１を、例えば、３５０℃程度の温度（第１温度）で加熱する。これにより、高融点半田ＨＳ１および高融点半田ＨＳ２を溶融させることができる。
このとき、本実施の形態１では、予め準備するリードフレームＬＦ１の裏面にテープを貼り付けない状態で、高融点半田ＨＳ１および高融点半田ＨＳ２を溶融させる加熱処理（リフロー）を実施している。したがって、本実施の形態１の場合、たとえ、高融点半田ＨＳ１および高融点半田ＨＳ２のリフロー温度がテープの耐熱温度よりも高くても、そもそも、リードフレームＬＦ１の裏面にテープが貼り付けられていないことから、テープの耐熱性が問題となることはない。つまり、本実施の形態１によれば、リードフレームＬＦ１の裏面にテープを貼り付ける前に、高融点半田ＨＳ１および高融点半田ＨＳ２の加熱処理（リフロー）を実施しているため、加熱処理（リフロー）の温度にかかわらず、テープの耐熱性を確保することができる。
その後、高融点半田ＨＳ１および高融点半田ＨＳ２に含まれているフラックスを除去するため、フラックス洗浄を実施する（図１２のＳ１１１）。そして、その後の工程で行われるワイヤボンディング工程におけるワイヤのボンディング特性を向上させる観点から、リードフレームＬＦ１の表面に対してプラズマ処理を実施することにより、リードフレームＬＦ１の表面を清浄化する（図１２のＳ１１２）。
次に、図２０（Ａ）および図２０（Ｂ）に示すように、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける（図１２のＳ１１３）。つまり、リードフレームＬＦ１の面のうち、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載された面とは反対側の面にテープＴＰを貼り付ける。このとき、上述したようにテープＴＰを貼り付ける工程よりも前の工程で、高融点半田ＨＳ１および高融点半田ＨＳ２に対する３５０℃程度の加熱処理（リフロー）が終了しているため、本実施の形態１では、テープＴＰの耐熱性が問題として顕在化することはない。
すなわち、上述した高融点半田ＨＳ１および高融点半田ＨＳ２のリフロー温度は、例えば、３５０℃程度であり、テープＴＰの耐熱温度（例えば、２５０℃程度）を超える。このことから、リードフレームＬＦの裏面にテープＴＰを貼り付けた状態で、高融点半田ＨＳ１および高融点半田ＨＳ２を溶融させるための加熱処理を実施すると、テープＴＰが加熱処理に耐えられなくなってしまう。この点に関し、本実施の形態１では、テープＴＰを貼り付ける工程よりも前の工程で、高融点半田ＨＳ１および高融点半田ＨＳ２に対する３５０℃程度の加熱処理（リフロー）が終了している。このことから、本実施の形態１では、テープＴＰの耐熱性が問題として顕在化することはないのである。
ここで、リードフレームＬＦ１のテープＴＰを貼り付ける裏面とは反対側の表面を、例えば、支持部材により支持した状態で、リードフレームＬＦ１の裏面にテープＴＰを貼り付けないと、リードフレームＬＦ１の裏面にテープＴＰをしっかり貼り付けることが困難となるおそれがある。つまり、リードフレームＬＦ１のテープＴＰを貼り付ける裏面とは反対側の表面を、例えば、支持部材により支持しないで、リードフレームＬＦ１の裏面にテープＴＰを貼り付けると、リードフレームＬＦ１が固定されないことになる。このため、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際に発生するリードフレームＬＦ１からの反作用力が弱くなる。この結果、リードフレームＬＦ１の裏面に、ボイドなどを巻き込むことなく確実にテープＴＰを貼り付けることが困難となるのである。
ところが、本実施の形態１においては、テープＴＰを貼り付ける工程よりも前の工程で、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が既にリードフレームＬＦ１上に搭載されている。このため、リードフレームＬＦのテープＴＰを貼り付ける裏面とは反対側の表面を支持部材で直接支持する場合、例えば、ドライバＩＣチップＣＨＰ（Ｃ）の表面も支持部材で支持することになり、支持部材からの押し付け圧力がドライバＩＣチップＣＨＰ（Ｃ）に伝わり、ドライバＩＣチップＣＨＰ（Ｃ）が破損する可能性が改善の余地として顕在化する。
そこで、本実施の形態１では、顕在化する改善の余地に対応する工夫を施している。つまり、本実施の形態１では、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際のリードフレームＬＦ１の固定方法に特徴点が存在する。この特徴点については、後述することにする。
続いて、図２１（Ａ）および図２１（Ｂ）に示すように、ワイヤボンディング工程を実施する（図１２のＳ１１４）。図２１（Ａ）は、リードフレームＬＦ１の裏面にテープＴＰを貼り付けた後、ワイヤボンディング工程を実施する際のリードフレームＬＦ１を示す図である。ただし、図２１（Ａ）では、実際のワイヤボンディング工程を実施することによる構成要素（ワイヤ）は省略されており、この構成要素（ワイヤ）は、図２１（Ａ）に示される１つの製品領域ＰＲを拡大した図である図２１（Ｂ）に示されている。
図２１（Ｂ）において、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている複数の電極パッドＰＤと複数のリードＬＤが複数のワイヤＷで接続されていることがわかる。さらに、図２１（Ｂ）に示すように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているゲート電極パッドＧＰ（Ｈ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドＰＤがワイヤＷで接続されている。同様に、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているゲート電極パッドＧＰ（Ｌ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドＰＤがワイヤＷで接続されている。これにより、本実施の形態１によれば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているＨｉｇｈ−ＭＯＳトランジスタＱＨ（図１参照）と、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているＬｏｗ−ＭＯＳトランジスタＱＬ（図１参照）が、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている制御回ＣＣ（図１参照）によって電気的に制御されることがわかる。
ここで、本実施の形態１においては、モールド工程にＭＡＰモールド技術を適用するため、例えば、図２１（Ａ）に示すリードフレームＬＦ１では、複数の製品領域ＰＲが密に配置されている。このことから、ワイヤボンディング工程において、ウィンドクランパで押さえ付ける充分なスペース領域をリードフレームＬＦ１に確保することが困難になる。
そこで、ＭＡＰモールド技術に対応したリードフレームＬＦ１では、ワイヤボンディング工程において、リードフレームＬＦ１を配置するヒートブロックに真空吸着することにより、リードフレームＬＦ１をヒートブロックに固定しながら、ワイヤボンディング工程を実施することになる。この場合、例えば、リードフレームＬＦ１の裏面にテープＴＰを貼り付けていない場合には、リード抜け（パターンによる隙間）が存在するため、リードフレームＬＦ１をヒートブロック上に真空吸着して固定することが困難となる。
これに対し、本実施の形態１によれば、ワイヤボンディング工程を実施する前工程で、リードフレームＬＦ１の裏面にテープＴＰを貼り付けるように構成されている。このため、本実施の形態１によれば、容易にテープＴＰを貼り付けたリードフレームＬＦ１を真空吸着することができる。この結果、ＭＡＰモールド技術に対応したリードフレームＬＦ１であっても、リードフレームＬＦ１を真空吸着で確実に固定しながら、ワイヤボンディング工程を実施することができる。この結果、本実施の形態１によれば、ワイヤボンディング工程における信頼性を向上させることができる。
なお、ワイヤボンディング工程は、ワイヤＷの接合安定化のため、リードフレームＬＦ１を２００℃程度から２５０℃程度に加熱した状態で実施される。しかし、リードフレームＬＦ１の裏面に貼り付けたテープＴＰの耐熱性は、２５０℃程度であるため、ワイヤボンディング工程で加えられる加熱処理に起因して、テープＴＰの耐熱性に問題が生じることはないと考えられる。
次に、図２２に示すように、リードフレームＬＦ１に形成されている製品領域を一括して樹脂ＭＲで封止（モールド）する（図１２のＳ１１５）。言い換えれば、図２１（Ｂ）に示すドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を覆うようにリードフレームＬＦ１内の複数の製品領域ＰＲを樹脂ＭＲで一括封止して封止体を形成する。つまり、本実施の形態１では、半導体チップを樹脂で封止する技術として、キャビティ内に複数の製品領域ＰＲを内包させて、複数の製品領域ＰＲを一括して樹脂で封止する、いわゆるＭＡＰモールド技術と呼ばれる技術を採用している。このＭＡＰモールド技術によれば、製品領域ＰＲ毎に樹脂を注入する経路を設ける必要がないので、複数の製品領域ＰＲを密に配置することができる。これにより、ＭＡＰモールド技術によれば、製品の取得数を向上させることができ、これによって、製品のコスト削減を図ることが可能となる。
このとき、本実施の形態１では、ＭＡＰモールド技術による樹脂封止工程（モールド工程）よりも前の工程において、リードフレームＬＦ１の裏面に粘着性を有するテープＴＰを貼り付けている。このため、本実施の形態１によれば、例えば、図２３に示すように、リードフレームＬＦ１の裏面に形成されている裏面端子（リード）に確実にテープＴＰを貼り付けることができる。この結果、ＭＡＰモールド技術を採用した樹脂封止工程においても、裏面端子とテープＴＰとの間に隙間が形成されず、裏面端子の裏側への樹脂漏れ（樹脂バリ）を充分に抑制することができる。
なお、樹脂封止工程で使用される樹脂は、例えば、熱硬化性樹脂が使用される。このため、樹脂封止工程は、熱硬化性樹脂を硬化させるため、１６０℃程度から２００℃程度に加熱した状態で実施される。しかし、リードフレームＬＦ１の裏面に貼り付けたテープＴＰの耐熱性は、２５０℃程度であるため、樹脂封止工程で加えられる加熱処理に起因して、テープＴＰの耐熱性に問題が生じることはないと考えられる。
その後、リードフレームＬＦ１の裏面に貼り付けたテープＴＰをリードフレームＬＦ１から剥離する（図１２のＳ１１６）。そして、樹脂ＭＲ（封止体）の裏面から露出するチップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ）および裏面端子ＢＴＥ（図３参照）の表面にめっき膜を形成する（図１２のＳ１１７）。さらに、樹脂ＭＲからなる封止体の表面にマークを形成する（マーキング工程）（図１２のＳ１１８）。
続いて、図２４（Ａ）および図２４（Ｂ）に示すように、樹脂ＭＲからなる封止体の表面にダイシングテープＤＴを貼り付ける（図１３のＳ１１９）。そして、図２５（Ａ）および図２５（Ｂ）に示すように、樹脂ＭＲからなる封止体を製品領域ＰＲ毎に切断する（パッケージダイシング）（図１３のＳ１２０）。具体的には、リードフレームＬＦ１に形成されている複数の製品領域ＰＲを区画する区画領域（境界領域）をダイシングブレードにより切断し、各製品領域ＰＲを個片化する。これにより、例えば、図２５（Ｃ）に示すような本実施の形態１における半導体装置ＰＫ１を取得することができる。
その後、個片化された個々の半導体装置ＰＫ１は、特性検査によって選別され（図１３のＳ１２１）、良品と判定された半導体装置ＰＫ１が梱包されて出荷される（図１３のＳ１２２）。以上のようにして、本実施の形態１における半導体装置を製造することができる。
なお、ここでは、図１２のＳ１１２に示すプラズマ処理を実施する事例を挙げて説明したが、これに限定されない。プラズマ処理を行わなくても、ワイヤＷとリードフレームＬＦ１（複数のリードＬＤ）、およびワイヤＷと各半導体チップの電極パッドの接続強度（接続信頼性）が確保できる場合は、プラズマ処理を割愛し、工程数を少なくすることができる。このことについては、以下に説明する実施の形態、および変形例に対しても適用できる。
＜実施の形態１の特徴＞
次に、本実施の形態１における特徴について、図面を参照しながら説明する。上述したように、本実施の形態１の特徴点は、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際のリードフレームＬＦ１の固定方法に存在する。特に、本実施の形態１における技術的思想は、半導体チップに与えるダメージを低減しながら、リードフレームの表面側を支持した状態で、リードフレームの裏面にテープを貼り付けるものである。以下に、本実施の形態１における技術的思想を具体的に説明する。
図２６（Ａ）は、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける直前のリードフレームＬＦ１の構成を示す図であり、図２６（Ｂ）は、図２６（Ａ）の一部を拡大して示す図である。図２６（Ｂ）に示すように、本実施の形態１におけるリードフレームＬＦ１では、製品領域ＰＲが行列状（マトリックス状）に配置されており、各製品領域ＰＲは区画領域（境界領域）ＤＩＶで区画されていることがわかる。そして、各製品領域ＰＲに着目すると、各製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）が配置されており、チップ搭載部ＴＡＢ（Ｃ）上に、ドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。また、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載され、チップ搭載部ＴＡＢ（Ｌ）上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。さらに、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）上に跨るようにＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が配置されており、かつ、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上からリード上に跨るようにＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。
本実施の形態１では、このように構成されているリードフレームＬＦ１の裏面にテープＴＰを貼り付けることになる。このとき、本実施の形態１では、リードフレームＬＦ１の面のうち、テープＴＰを貼り付ける裏面とは反対側の表面を支持部材で支持しながら、リードフレームＬＦ１の裏面にテープＴＰを貼り付けることになる。ここで、本実施の形態１では、リードフレームＬＦ１の表面側を支持部材で支持することになるが、既に、リードフレームＬＦ１の表面側には、上述したように、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。このため、本実施の形態１では、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）にダメージを与えることなく、リードフレームＬＦ１の表面側を支持部材で支持する工夫を施している。
図２７（Ａ）は、本実施の形態１で使用する支持部材ＳＵの模式的な全体構成を示す平面図であり、図２７（Ｂ）は、図２７（Ａ）の一部を拡大した図である。図２７（Ａ）および図２７（Ｂ）に示すように、支持部材ＳＵは、複数の枠部ＦＵを有しており、この複数の枠部ＦＵによって溝部ＤＩＴが区画されている。図２６（Ｂ）と図２７（Ｂ）を対比するとわかるように、図２６（Ｂ）に示す区画領域ＤＩＶに対応して、図２７（Ｂ）に示す支持部材ＳＵの枠部ＦＵが配置されている。そして、図２６（Ｂ）に示す製品領域ＰＲに対応して、図２７（Ｂ）に示す支持部材ＳＵに設けられた溝部ＤＩＴが配置されている。
図２８は、リードフレームＬＦ１の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける様子を示す断面図である。図２８に示すように、リードフレームＬＦ１に設けられている製品領域ＰＲは、区画領域ＤＩＶで挟まれている。そして、製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｃ）およびチップ搭載部ＴＡＢ（Ｌ）が設けられており、チップ搭載部ＴＡＢ（Ｃ）上に高融点半田ＨＳ１を介してドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。また、チップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を介してＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載され、このＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を介してＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。なお、図２８では示されないが、例えば、図２６（Ｂ）からもわかるように、製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｈ）も配置されており、このチップ搭載部ＴＡＢ（Ｈ）上に高融点半田ＨＳ１を介してＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載され、このＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に高融点半田ＨＳ２を介してＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が配置されている。
ここで、リードフレームＬＦ１の区画領域ＤＩＶに枠部ＦＵが接触するようにして、リードフレームＬＦ１の表面側が支持部材ＳＵによって支持されている。これにより、枠部ＦＵで挟まれた溝部ＤＩＴがリードフレームＬＦ１に形成されている製品領域ＰＲと平面的に重なる位置に配置されることになる。このとき、本実施の形態１では、図２８に示すように、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に隙間が存在するように構成されている。この結果、本実施の形態１によれば、支持部材ＳＵは、ドライバＩＣチップＣＨＰ（Ｃ）と接触しない状態で、リードフレームＬＦ１の表面側を支持していることになる。したがって、本実施の形態１によれば、ドライバＩＣチップＣＨＰ（Ｃ）にダメージを与えることなく、リードフレームＬＦ１の表面側を支持することができることになる。
一方、図２８に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に溝部ＤＩＴの底面ＢＳが接触するように、リードフレームＬＦ１の表面側が支持部材ＳＵによって支持されることになる。
例えば、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に支持部材ＳＵによるダメージを与えない観点からは、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面が、支持部材ＳＵに設けられた溝部ＤＩＴの底面ＢＳと接触しないように構成することが考えられる。ところが、このような構成を採用すると、リードフレームＬＦ１に形成されている製品領域ＰＲが支持部材ＳＵによってまったく支持されないことになる。つまり、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面が、支持部材ＳＵに設けられた溝部ＤＩＴの底面ＢＳと接触しないように構成する場合、リードフレームＬＦ１の表面側は、製品領域ＰＲを囲む区画領域ＤＩＶに支持部材ＳＵの枠部ＦＵを接触させた構成だけで支持されることになる。この場合、テープＴＰをリードフレームＬＦ１の裏面に貼り付けることを考えると、製品領域ＰＲ自体はまったく支持部材ＳＵによって支持されていないことになる。すなわち、リードフレームＬＦ１のテープＴＰを貼り付ける裏面とは反対側の表面を、例えば、製品領域ＰＲ自体をまったく支持しないで、リードフレームＬＦ１の裏面にテープＴＰを貼り付けると、リードフレームＬＦ１の領域のうち、特に製品領域ＰＲの固定が不安定となる。この結果、リードフレームＬＦ１の製品領域ＰＲでは、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際に発生するリードフレームＬＦ１からの反作用力が著しく弱くなってしまう。これにより、リードフレームＬＦ１に形成されている製品領域ＰＲの裏面に、ボイドなどを巻き込むことなく確実にテープＴＰを貼り付けることが困難となるのである。
そこで、本実施の形態１では、図２８に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に、支持部材ＳＵに形成されている溝部ＤＩＴの底面ＢＳが接触するように、リードフレームＬＦ１の表面側が支持部材ＳＵによって支持されているのである。同様に、図２８では図示されていないが、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に搭載されているＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の上面に、支持部材ＳＵに形成されている溝部ＤＩＴの底面ＢＳが接触するように、リードフレームＬＦ１の表面側が支持部材ＳＵによって支持されているのである。このように、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面と同様に、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の上面も溝部ＤＩＴの底面ＢＳと接触するように構成されているが，以下では、図２８に示されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）に着目した観点で説明することにする。
本実施の形態１では、リードフレームＬＦ１の表面側を支持部材ＳＵで支持する際、例えば、図２８に示すように、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に隙間が存在するように構成している。その一方で、本実施の形態１では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に、支持部材ＳＵに形成されている溝部ＤＩＴの底面ＢＳが接触するように構成しているのである。
これにより、リードフレームＬＦ１に形成されている製品領域ＰＲ自体がまったく支持部材ＳＵで支持されないことにはならないため、製品領域ＰＲの固定の安定性を向上させることができる。この結果、リードフレームＬＦ１の製品領域ＰＲにおいても、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際に発生するリードフレームＬＦ１からの充分な反作用力（反発力）を確保することができる。したがって、本実施の形態１によれば、リードフレームＬＦ１に形成されている製品領域ＰＲの裏面に、ボイドなどを巻き込むことなく確実にテープＴＰを貼り付けることができる。つまり、本実施の形態１によれば、リードフレームＬＦ１の表面側にドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載された状態であっても、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができる。
ここで、本実施の形態１においては、例えば、図２８に示すように、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に隙間が存在するように構成している。一方で、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に、支持部材ＳＵに形成されている溝部ＤＩＴの底面ＢＳが接触するように構成している。この理由について説明する。
まず、リードフレームＬＦ１に形成されている製品領域ＰＲ自体を確実に支持部材ＳＵで支持する観点からは、ドライバＩＣチップＣＨＰ（Ｃ）の上面、および、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面の両方に、支持部材ＳＵに形成されている溝部ＤＩＴの底面ＢＳが接触するように構成することが考えられる。
しかし、ドライバＩＣチップＣＨＰ（Ｃ）の上面に溝部ＤＩＴの底面ＢＳが接触するように構成するということは、ドライバＩＣチップＣＨＰ（Ｃ）が支持部材ＳＵによって直接支持されることを意味する。この場合、支持部材ＳＵからの押し付け力が、直接、ドライバＩＣチップＣＨＰ（Ｃ）に加わることになり、ドライバＩＣチップＣＨＰ（Ｃ）に与えるダメージが大きくなると考えられる。したがって、本実施の形態１では、例えば、図２８に示すように、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に隙間が存在するように構成しているのである。すなわち、本実施の形態１では、ドライバＩＣチップＣＨＰ（Ｃ）の上面に、溝部ＤＩＴの底面ＢＳが接触しないように構成している。
一方、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面も、支持部材ＳＵに設けられた溝部ＤＩＴの底面ＢＳと接触しないように構成することが考えられる。ところが、このような構成を採用すると、リードフレームＬＦ１に形成されている製品領域ＰＲが支持部材ＳＵによってまったく支持されないことになる。この結果、製品領域ＰＲの固定が不安定となる。このことから、リードフレームＬＦ１の製品領域ＰＲでは、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際に発生するリードフレームＬＦ１からの反作用力が著しく弱くなってしまう。これにより、リードフレームＬＦ１に形成されている製品領域ＰＲの裏面に、ボイドなどを巻き込むことなく確実にテープＴＰを貼り付けることが困難となるのである。
そこで、本実施の形態１では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に、支持部材ＳＵに形成されている溝部ＤＩＴの底面ＢＳが接触するように、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しているのである。
ここで、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に、溝部ＤＩＴの底面ＢＳが接触するように、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持している。この場合、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の下層に配置されているＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージが問題とならないかが疑問となる。しかし、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の上面に、溝部ＤＩＴの底面ＢＳを直接接触させるように構成されるのではなく、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間にＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が介在する構成となる。つまり、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）においては、溝部ＤＩＴの底面ＢＳが、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の上面に直接接触する構成とはなっていないのである。すなわち、本実施の形態１では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に介在しているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が緩衝材として機能する。このことから、たとえ、溝部ＤＩＴの底面ＢＳがＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）に接触するように、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは問題のないレベルまで低減することができるのである。
以上のことから、本実施の形態１では、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に隙間が存在するように構成している。一方で、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に、支持部材ＳＵに形成されている溝部ＤＩＴの底面ＢＳが接触するように構成しているのである。
これにより、本実施の形態１によれば、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージを低減しながら、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができるという顕著な効果を得ることができる。
ここで、本実施の形態１の構成では、ドライバＩＣチップＣＨＰ（Ｃ）の上面を支持部材ＳＵで押さえ付けていないことから、製品領域ＰＲ全体を支持部材ＳＵで押さえ付ける構成とはなっていない。しかし、例えば、図２６に示すように、製品領域ＰＲに占めるドライバＩＣチップＣＨＰ（Ｃ）の占有面積が、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）やＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の占有面積に比べて十分小さい場合には、製品領域ＰＲの一部領域を支持部材ＳＵで押さえ付けていない構成であっても、充分に、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができるのである。
なお、本実施の形態１における技術的思想の斬新さは、例えば、図２８に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を介して搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）に緩衝材としての機能を見出した点にある。そもそも、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の機能は、オン抵抗を低減する機能であり、緩衝材としての機能は想定されていない。この点に関し、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）に緩衝材としての機能を見出して想到された本実施の形態１における技術的思想は斬新性を有するものである。
ここで、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）における緩衝材としての機能を充分に発揮させる観点からは、例えば、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の厚さをなるべく厚くすることも考えられる。この場合、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の断面積も大きくなることから、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の電気抵抗を低減することができ、これによって、本実施の形態１における半導体装置ＰＫ１のオン抵抗をさらに低減することもできる。
＜変形例１＞
次に、本実施の形態１における変形例１について説明する。図２９は、本変形例１において、リードフレームＬＦ１の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける様子を示す断面図である。
図２９に示すように、本変形例１では、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に、緩衝材ＢＵＦが介在するように構成されている。これにより、ドライバＩＣチップＣＨＰ（Ｃ）も支持部材ＳＵで支持されることになる。この結果、本変形例１によれば、製品領域ＰＲ全体を支持部材ＳＵで支持することができるため、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができる。
このとき、本変形例１では、ドライバＩＣチップＣＨＰ（Ｃ）の上面が、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳと直接接触しているのではなく、緩衝材ＢＵＦを介して間接的に溝部ＤＩＴの底面ＢＳと接触している。このため、ドライバＩＣチップＣＨＰ（Ｃ）の上面を支持部材ＳＵで支持する場合であっても、ドライバＩＣチップＣＨＰ（Ｃ）に与えられるダメージは問題のないレベルまで低減することができる。
以上のことから、本変形例１によれば、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージを低減しながら、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面全面）にテープＴＰを確実に貼り付けることができるという顕著な効果を得ることができる。
＜変形例２＞
続いて、本実施の形態１における変形例２について説明する。図３０は、本変形例２において、リードフレームＬＦ１の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける様子を示す断面図である。
図３０に示すように、本変形例２では、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に、緩衝材ＢＵＦが介在するように構成されている。これにより、ドライバＩＣチップＣＨＰ（Ｃ）も支持部材ＳＵで支持されることになる。この結果、本変形例２によれば、製品領域ＰＲ全体を支持部材ＳＵで支持することができるため、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができる。
このとき、本変形例２でも、ドライバＩＣチップＣＨＰ（Ｃ）の上面が、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳと直接接触しているのではなく、緩衝材ＢＵＦを介して間接的に溝部ＤＩＴの底面ＢＳと接触している。このため、ドライバＩＣチップＣＨＰ（Ｃ）の上面を支持部材ＳＵで支持する場合であっても、ドライバＩＣチップＣＨＰ（Ｃ）に与えられるダメージは問題のないレベルまで低減することができる。
さらに、本変形例２では、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面と、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとの間にも緩衝材ＢＵＦが介在するように構成されている。すなわち、本変形例２においては、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間にＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）および緩衝材ＢＵＦが介在する構成となる。つまり、本変形例２では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に介在しているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が緩衝材として機能するとともに、さらに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に緩衝材ＢＵＦも設けられている。このことから、たとえ、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは、より確実に問題のないレベルまで低減することができる。
以上のことから、本変形例２によっても、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージを低減しながら、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面全面）にテープＴＰを確実に貼り付けることができるという顕著な効果を得ることができる。
＜緩衝材の具体的な構成＞
次に、上述した実施の形態１、変形例１および変形例２で説明した緩衝材（Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）や緩衝材ＢＵＦ）の具体的な構成および利点について説明する。
図３１は、様々な物質の縦弾性係数、ショアＡ硬度およびビッカース硬度を示す図である。図３１において、緩衝材ＢＵＦの例として、ウレタンゴム、シリコンゴム（シリコーンゴム）、および、ニトリルゴムが挙げられている。また、比較対象として、例えば、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に代表される半導体チップの構成成分であるシリコンが挙げられている。さらに、緩衝材として機能するＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の構成成分である銅（無酸素銅）も挙げられているとともに、支持部材ＳＵの構成材料であるステンレス（ＳＵＳ３０４）も挙げられている。
図３１において、まず、縦弾性係数について説明すると、ウレタンゴムの縦弾性係数は、２４．０（ＭＰａ）〜２９．４（ＭＰａ）であり、シリコンゴム（シリコーンゴム）の縦弾性係数は、５（ＭＰａ）〜７（ＭＰａ）であり、ニトリルゴムの縦弾性係数は、８．１（ＭＰａ）〜２０．２（ＭＰａ）である。また、シリコンの縦弾性係数は、１８５０００（ＭＰａ）であり、銅（無酸素銅）の縦弾性係数は、２２０（ＭＰａ）であり、ステンレスの縦弾性係数は、６２０（ＭＰａ）である。
次に、図３１において、ショアＡ硬度について説明すると、ウレタンゴムのショアＡ硬度は、５０（Ｈｓ）〜９０（Ｈｓ）であり、シリコンゴムのショアＡ硬度は、５０（Ｈｓ）〜７０（Ｈｓ）であり、ニトリルゴムのショアＡ硬度は、５０（Ｈｓ）〜７０（Ｈｓ）である。
続いて、図３１において、ビッカース硬度について説明すると、シリコン（Ｓｉ）のビッカース硬度は、１０４０（ＨＶ）であり、銅（無酸素銅）のビッカース硬度は、１０５（ＨＶ）であり、ステンレスのビッカース硬度は、１９６（ＨＶ）である。
（１）実施の形態１の場合
図３１を参照しながら、実施の形態１の構成要素について考える。実施の形態１では、例えば、図２８に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に、高融点半田ＨＳ２を介して、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が搭載されており、このＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面が支持部材ＳＵと接触している。
このとき、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）は、シリコンを主成分とする半導体チップであり、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、例えば銅材から構成されている。また、支持部材ＳＵは、例えば、ステンレスから構成される。
したがって、シリコンと銅とステンレスの縦弾性係数を比較すると、シリコンの縦弾性係数が最も大きく、続いて、ステンレスの縦弾性係数が続き、銅の縦弾性係数が最も小さくなっていることがわかる。ここで、縦弾性係数に着目すると、縦弾性係数が大きくなればなるほど、その物質が硬くなることを意味する。言い換えれば、縦弾性係数が小さくなれば、なるほど、その物質が軟らかくなることを意味する。このことから、シリコンと銅とステンレスを比較すると、最も硬い物質がシリコンであり、次に硬い物質がステンレスとなり、最も軟らかい物質が銅となることがわかる。
このため、例えば、シリコンからなるＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に、ステンレスからなる支持部材ＳＵを直接接触させる場合と、シリコンからなるＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に、銅からなるＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を介して、ステンレスからなる支持部材ＳＵを配置する場合とを比較して見る。この場合、銅からなるＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を介在させる後者の方が前者よりも、支持部材ＳＵによる押し付け力に対して、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を保護することができることがわかる。すなわち、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、最も軟らかいので、支持部材ＳＵでＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を支持する場合の緩衝材として充分に機能することがわかる。この結果、溝部ＤＩＴの底面ＢＳがＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）に接触するように、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは問題のないレベルまで低減することができることがわかる。
（２）変形例１の場合
図３１を参照しながら、変形例１の構成要素について考える。変形例１では、例えば、図２９に示すように、ドライバＩＣチップＣＨＰ（Ｃ）上に、緩衝材ＢＵＦが配置されており、この緩衝材ＢＵＦ上に支持部材ＳＵが配置された構成をしている。
このとき、ドライバＩＣチップＣＨＰ（Ｃ）は、シリコンを主成分とする半導体チップであり、緩衝材ＢＵＦは、例えば、ウレタンゴム、シリコンゴム（シリコーンゴム）、ニトリルゴムなどのゴム材料から構成されている。また、支持部材ＳＵは、例えば、ステンレスから構成される。
したがって、シリコンとゴム材料とステンレスの縦弾性係数を比較すると、シリコンの縦弾性係数が最も大きく、続いて、ステンレスの縦弾性係数が続き、ゴム材料の縦弾性係数が最も小さくなっていることがわかる。特に、ゴム材料の縦弾性係数は、シリコンやステンレスと比べて極めて小さくなっており、ゴム材料が極めて軟らかい物質となっていることがわかる。
このように、ゴム材料は、最も軟らかいので、支持部材ＳＵでドライバＩＣチップＣＨＰ（Ｃ）を支持する場合の緩衝材ＢＵＦとして充分に機能することがわかる。この結果、溝部ＤＩＴの底面ＢＳが緩衝材ＢＵＦに接触するように、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しても、ドライバＩＣチップＣＨＰ（Ｃ）に与えられるダメージは問題のないレベルまで低減することができることがわかる。
特に、変形例１で緩衝材ＢＵＦとして使用されているゴム材料は、極めて軟らかいため、チップ搭載部ＴＡＢ（Ｃ）上に高融点半田ＨＳ１を介して搭載されるドライバＩＣチップＣＨＰ（Ｃ）の上面の高さにバラツキが生じる場合であっても、緩衝材ＢＵＦが、この高さバラツキを吸収して、必要以上にドライバＩＣチップＣＨＰ（Ｃ）に加わる押し付け力が増大することを抑制できる。例えば、チップ搭載部ＴＡＢ（Ｃ）や高融点半田ＨＳ１やドライバＩＣチップＣＨＰ（Ｃ）の製造バラツキによって、ドライバＩＣチップＣＨＰ（Ｃ）の高さが平均的な高さよりも高くなる場合を考える。この場合、例えば、ドライバＩＣチップＣＨＰ（Ｃ）の上面をステンレスからなる支持部材ＳＵで支持するときには、必要以上にドライバＩＣチップＣＨＰ（Ｃ）に加わる押し付け力が大きくなってしまうと考えられる。これに対し、ドライバＩＣチップＣＨＰ（Ｃ）上に緩衝材ＢＵＦを介在させて支持部材ＳＵで支持する場合には、高さバラツキを軟らかな緩衝材ＢＵＦで吸収することができるため、ドライバＩＣチップＣＨＰ（Ｃ）に加わる押し付け力が必要以上に大きくなることを抑制することができる。
（３）変形例２の場合
図３１を参照しながら、変形例２の構成要素について考える。変形例２では、例えば、図３０に示すように、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面と、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとの間にも緩衝材ＢＵＦが介在するように構成されている。すなわち、本変形例２においては、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間にＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）および緩衝材ＢＵＦが介在する構成をしている。
このとき、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）は、シリコンを主成分とする半導体チップであり、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、銅から構成される。また、緩衝材ＢＵＦは、例えば、ウレタンゴム、シリコンゴム（シリコーンゴム）、ニトリルゴムなどのゴム材料から構成されており、支持部材ＳＵは、例えば、ステンレスから構成される。
したがって、例えば、銅とゴム材料の縦弾性係数を比較すると、銅の縦弾性係数よりも、ゴム材料の縦弾性係数の方が極めて小さくなって、ゴム材料が極めて軟らかい物質となっていることがわかる。
このように、ゴム材料は、最も軟らかいので、支持部材ＳＵでＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を支持する場合の緩衝材ＢＵＦとして充分に機能することがわかる。この結果、たとえ、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは、銅からなるＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）だけを備える実施の形態１よりも、さらに問題のないレベルまで低減することができる。
特に、変形例２で緩衝材ＢＵＦとして使用されているゴム材料は、極めて軟らかい。このため、チップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を介して搭載されたＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を介して搭載されたＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面の高さにバラツキが生じる場合であっても、緩衝材ＢＵＦが、この高さバラツキを吸収して、必要以上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に加わる押し付け力が増大することを抑制できる。例えば、チップ搭載部ＴＡＢ（Ｃ）や高融点半田ＨＳ１やＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）や高融点半田ＨＳ２やＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の製造バラツキによって、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の高さが平均的な高さよりも高くなる場合を考える。この場合、例えば、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面をステンレスからなる支持部材ＳＵで支持するときには、必要以上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に加わる押し付け力が大きくなってしまうと考えられる。これに対し、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）上に緩衝材ＢＵＦを介在させて支持部材ＳＵで支持する場合には、高さバラツキを軟らかな緩衝材ＢＵＦで吸収することができるため、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に加わる押し付け力が必要以上に大きくなることを抑制することができる。
（実施の形態２）
本実施の形態２では、Ｈｉｇｈ−ＭＯＳクリップとＬｏｗ−ＭＯＳクリップが形成された複数の単位領域が行列状（マトリクス状）に配置されたクリップフレームを使用して、半導体装置を製造する技術的思想について説明する。
＜実施の形態２における半導体装置の実装構成＞
本実施の形態２における半導体装置ＰＫ２の実装構成は、前記実施の形態１における半導体装置ＰＫ１の実装構成とほぼ同様である。
図３２は、本実施の形態２における半導体装置ＰＫ２の実装構成を示す図である。図３２において、中央に示されている図は、半導体装置ＰＫ２を上面（表面）から見た平面図であり、四方のそれぞれに側面図が示されている。図３２に示すように、本実施の形態２における半導体装置ＰＫ２は、矩形形状をした樹脂ＭＲで覆われている。そして、側面図を見てわかるように、半導体装置ＰＫ２の側面には、樹脂ＭＲからリードＬＤが露出していることがわかる。さらに、本実施の形態２では、半導体装置ＰＫ２の側面から吊りリードＨＬの断面が露出している。この点が、本実施の形態２における半導体装置ＰＫ２と、前記実施の形態１における半導体装置ＰＫ１との相違点である。
次に、図３３は、本実施の形態２における半導体装置ＰＫ２を下面（裏面）から見た平面図である。図３３に示すように、本実施の形態２における半導体装置ＰＫ２においても、半導体装置ＰＫ２の裏面が樹脂ＭＲで覆われているが、この樹脂ＭＲからチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）が露出している。このようにチップ搭載部ＴＡＢ（Ｌ）、チップ搭載部ＴＡＢ（Ｈ）、および、チップ搭載部ＴＡＢ（Ｃ）が半導体装置ＰＫ２の裏面から露出していることにより、半導体装置ＰＫ２の放熱効率を向上させることができる。また、矩形形状をした半導体装置ＰＫ２の外周領域（外周部）には、複数の裏面端子ＢＴＥが露出している。この裏面端子ＢＴＥは、リードＬＤの一部を構成している。
続いて、半導体装置ＰＫ２の内部構造について説明する。図３４は、本実施の形態２における半導体装置ＰＫ２の内部構成を示す図である。図３４において、中央に示されている図は、樹脂ＭＲを透視した上面側から半導体装置ＰＫ２の内部を見た平面図であり、四方のそれぞれに断面図が示されている。
ここで、図３４に示す本実施の形態２における半導体装置ＰＫ２の内部構成と、図４に示す前記実施の形態１における半導体装置ＰＫ１の内部構成とは、ほぼ同様の構成をしているため、同様の構成については説明を省略し、相違点について説明する。図３４において、本実施の形態２の特徴は、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）と一体的に吊りリードＨＬが形成されており、この吊りリードＨＬが、樹脂ＭＲからなる封止体の外縁部にまで達している点である。同様に、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）にも、一体的に吊りリードＨＬが形成されており、この吊りリードＨＬが、樹脂ＭＲからなる封止体の外縁部にまで達している。その他の構成は、前記実施の形態１と同様である。
＜実施の形態２における半導体装置の製造方法＞
本実施の形態２における半導体装置ＰＫ２は上記のように構成されており、以下に、その製造方法について、図面を参照しながら説明する。
図３５〜図３７は、本実施の形態２における半導体装置ＰＫ２の製造フローを示すフローチャートである。また、図３８〜図４１は、本実施の形態２における半導体装置ＰＫ２の製造工程を示す図である。
まず、リードフレームＬＦ１を準備する（図３５のＳ２０１）。このリードフレームＬＦ１は、例えば、図１４（Ａ）〜図１４（Ｃ）に示す前記実施の形態１で使用したリードフレームＬＦ１と同様の構成をしている。例えば、図１４（Ｃ）に示すように、本実施の形態２におけるリードフレームＬＦ１は、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）と、リードＬＤとを備えた製品領域ＰＲが行列状に複数配置されている。
さらに、本実施の形態２では、図３８に示すようなクリップフレームＣＬＦを準備する。本実施の形態２では、このクリップフレームＣＬＦを使用する点に特徴がある。図３８（Ａ）では、クリップフレームＣＬＦの模式的な全体構成が示されており、図３８（Ｂ）では、クリップフレームＣＬＦの一部分が拡大して示されている。図３８（Ｂ）に示すように、クリップフレームＣＬＦには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を備える複数の単位領域ＵＲが含まれており、複数の単位領域ＵＲが行列状（マトリクス状）に配置されている。ここで、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、例えば、銅を材料成分とする金属板から構成される。
以下に、図３８（Ａ）および図３８（Ｂ）に示すクリップフレームＣＬＦの詳細な構成について説明する。例えば、図３８（Ｂ）に示すように、行列状に配置された単位領域ＵＲのそれぞれには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が形成されており、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）およびＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、ともに、吊りリードＨＬでクリップフレームＣＬＦの枠体に接続されている。したがって、クリップフレームＣＬＦの全体には、一体的に複数のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）と複数のＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が形成されていることになる。
本実施の形態２におけるクリップフレームＣＬＦでは、図３８（Ａ）および図３８（Ｂ）に示すように、複数の単位領域ＵＲがＸ方向およびＹ方向に並ぶように配置されている。つまり、本実施の形態２におけるクリップフレームＣＬＦは、Ｘ方向およびＹ方向に沿ってマトリクス状に複数の単位領域ＵＲが形成されている。例えば、本実施の形態２のクリップフレームＣＬＦは、複数の単位領域ＵＲがＸ方向に第１所定間隔（第１ピッチ）で配置され、かつ、Ｙ方向に第２所定間隔（第２ピッチ）で配置されている。
ここで、図１４（Ａ）〜図１４（Ｃ）に示すリードフレームＬＦ１に着目すると、例えば、図１４（Ｃ）に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲがＸ方向およびＹ方向に並ぶように配置されている。つまり、図１４（Ａ）〜図１４（Ｃ）に示すリードフレームＬＦ１は、Ｘ方向およびＹ方向に沿ってマトリクス状に複数の製品領域ＰＲが形成されている。例えば、リードフレームＬＦ１は、複数の製品領域ＰＲがＸ方向に第１所定間隔（第１ピッチ）で配置され、かつ、Ｙ方向に第２所定間隔（第２ピッチ）で配置されている。
すなわち、本実施の形態２においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＸ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＸ方向の配置ピッチとが同一となっている。また、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＹ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＹ方向の配置ピッチとが同一となっている。
ここで、クリップフレームＣＬＦに形成されている複数のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）やＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）のＸ方向（第１方向）およびＸ方向と直交するＹ方向（第２方向）における配置ピッチを第１ピッチおよび第２ピッチとする。
この場合、リードフレームＬＦ１に形成されているチップ搭載部（チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ））のＸ方向およびＹ方向における配置ピッチも第１ピッチおよび第２ピッチとなっているのである。
この結果、本実施の形態２においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれが、平面視において重なるように配置することができる。さらに詳細に述べると、例えば、図１４（Ｃ）に示すチップ搭載部ＴＡＢ（Ｈ）と、図３８（Ｂ）に示すＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が平面的に重なるように配置できるとともに、図１４（Ｃ）に示すチップ搭載部ＴＡＢ（Ｌ）と、図３８（Ｂ）に示すＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が平面的に重なるように配置できる。
次に、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田を形成する（図３５のＳ２０２）。具体的には、例えば、半田印刷法を使用することにより、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田を印刷する。
続いて、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、まず、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）をマウントする（図３５のＳ２０３）。そして、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）をマウントし（図３５のＳ２０４）、その後、チップ搭載部ＴＡＢ（Ｌ）上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）をマウントする（図３５のＳ２０５）。なお、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のマウント順は、これに限らず、適宜変更することも可能である。
その後、リードフレームＬＦ１を位置固定用の専用治具にセットする（図３５のＳ２０６）。具体的には、図３９に示すように、リードフレームＬＦ１に形成されている開口部ＯＰ１を専用治具の例えば突出ピンに挿入することにより、リードフレームＬＦ１の位置決めを行なう。
次に、図３９に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に高融点半田ＨＳ２を形成する（図３５のＳ２０７）。その後、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を形成する（図３５のＳ２０８）。詳細には、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッド（Ｈｉｇｈ−ＭＯＳパッド）（図示せず）上に高融点半田ＨＳ２を形成するとともに、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているソース電極パッド（Ｌｏｗ−ＭＯＳパッド）（図示せず）上に高融点半田ＨＳ２を形成する。さらに、図３９に示すように、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を形成する。
具体的には、例えば、塗布法を使用することにより、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を塗布する。このとき形成される高融点半田ＨＳ２は、上述した高融点半田ＨＳ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
その後、図３９に示すように、クリップフレームＣＬＦを位置固定用の専用治具にセットする（図３５のＳ２０９）。具体的には、図３９に示すように、リードフレームＬＦ１に形成されている開口部ＯＰ１を挿入した突出ピンに、さらに、クリップフレームＣＬＦに形成されている開口部ＯＰ２を挿入する。これにより、本実施の形態２によれば、リードフレームＬＦ１上にクリップフレームＣＬＦを重ね合わせるように配置することができる。この点に本実施の形態２における特徴点がある。つまり、上述したように、専用治具に設けられた突き出しピンに、リードフレームＬＦ１に形成されている開口部ＯＰ１と、クリップフレームＣＬＦに形成されている開口部ＯＰ２を挿入することにより、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれとを平面的に重ね合わせることができるのである。
すなわち、本実施の形態２においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＸ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＸ方向の配置ピッチとが同一となっている。また、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのＹ方向の配置ピッチと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのＹ方向の配置ピッチとが同一となっている。
この結果、本実施の形態２においては、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれが、平面視において重なるように配置することができる。さらに詳細に述べると、例えば、図３９に示すＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）と、図３９に示すＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が平面的に重なるように配置できるとともに、図３９に示すＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と、図３９に示すＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が平面的に重なるように配置できる。
このように本実施の形態２によれば、リードフレームＬＦ１にクリップフレームＣＬＦを重ね合わせるだけで、複数の製品領域ＰＲのそれぞれと、複数の単位領域ＵＲのそれぞれとを平面的に重ね合わせることができる。このことは、複数の製品領域ＰＲのそれぞれに形成されているＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に、複数の単位領域ＵＲのそれぞれに形成されているＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を一度に搭載することができることを意味する。同様に、このことは、複数の製品領域ＰＲのそれぞれに形成されているＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に、複数の単位領域ＵＲのそれぞれに形成されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を一度に搭載することができることを意味する。この結果、本実施の形態２によれば、製造工程の簡略化を図ることができ、これによって、半導体装置ＰＫ２の製造コストを低減することができる。
以上のようにして、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドと、チップ搭載部ＴＡＢ（Ｌ）がＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）によって電気的に接続されることになる。また、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドと、基準電位が供給されるリードがＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）によって電気的に接続されることになる。
続いて、高融点半田（例えば、高融点半田ＨＳ２）に対してリフローを実施する（図３６のＳ２１０）。具体的には、高融点半田を含むリードフレームＬＦ１を、例えば、３５０℃程度の温度（第１温度）で加熱する。これにより、高融点半田を溶融させることができる。
このとき、本実施の形態２では、予め準備するリードフレームＬＦ１の裏面にテープを貼り付けない状態で、高融点半田を溶融させる加熱処理（リフロー）を実施している。したがって、本実施の形態２の場合、たとえ、高融点半田のリフロー温度がテープの耐熱温度よりも高くても、そもそも、リードフレームＬＦ１の裏面にテープが貼り付けられていないことから、テープの耐熱性が問題となることはない。つまり、本実施の形態２によれば、リードフレームＬＦ１の裏面にテープを貼り付ける前に、高融点半田の加熱処理（リフロー）を実施しているため、加熱処理（リフロー）の温度にかかわらず、テープの耐熱性を確保することができる。
その後、高融点半田に含まれているフラックスを除去するため、フラックス洗浄を実施する（図３６のＳ２１１）。そして、その後の工程で行われるワイヤボンディング工程におけるワイヤのボンディング特性を向上させる観点から、リードフレームＬＦ１の表面に対してプラズマ処理を実施することにより、リードフレームＬＦ１の表面を清浄化する（図３６のＳ２１２）。
次に、図４０（Ａ）および図４０（Ｂ）に示すように、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける（図３６のＳ２１３）。つまり、リードフレームＬＦ１の面のうち、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載された面とは反対側の面にテープＴＰを貼り付ける。このとき、上述したようにテープＴＰを貼り付ける工程よりも前の工程で、高融点半田に対する３５０℃程度の加熱処理（リフロー）が終了しているため、本実施の形態２では、テープＴＰの耐熱性が問題として顕在化することはない。
すなわち、上述した高融点半田のリフロー温度は、例えば、３５０℃程度であり、テープＴＰの耐熱温度（例えば、２５０℃程度）を超える。このことから、リードフレームＬＦの裏面にテープＴＰを貼り付けた状態で、高融点半田を溶融させるための加熱処理を実施すると、テープＴＰが加熱処理に耐えられなくなってしまう。この点に関し、本実施の形態２では、テープＴＰを貼り付ける工程よりも前の工程で、高融点半田に対する３５０℃程度の加熱処理（リフロー）が終了している。このことから、本実施の形態２では、テープＴＰの耐熱性が問題として顕在化することはないのである。
続いて、図４１（Ａ）および図４１（Ｂ）に示すように、ワイヤボンディング工程を実施する（図３６のＳ２１４）。図４１（Ａ）は、リードフレームＬＦ１の裏面にテープＴＰを貼り付けた後、ワイヤボンディング工程を実施する際のリードフレームＬＦ１を示す図である。ただし、図４１（Ａ）では、実際のワイヤボンディング工程を実施することによる構成要素（ワイヤ）は省略されており、この構成要素（ワイヤ）は、図４１（Ａ）に示される１つの製品領域ＰＲを拡大した図である図４１（Ｂ）に示されている。
図４１（Ｂ）において、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている複数の電極パッドＰＤと複数のリードＬＤが複数のワイヤＷで接続されていることがわかる。さらに、図４１（Ｂ）に示すように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているゲート電極パッドＧＰ（Ｈ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドＰＤがワイヤＷで接続されている。同様に、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているゲート電極パッドＧＰ（Ｌ）と、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドＰＤがワイヤＷで接続されている。これにより、本実施の形態２によれば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているＨｉｇｈ−ＭＯＳトランジスタＱＨ（図１参照）と、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているＬｏｗ−ＭＯＳトランジスタＱＬ（図１参照）が、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている制御回ＣＣ（図１参照）によって電気的に制御されることがわかる。
ここで、本実施の形態２によれば、ワイヤボンディング工程を実施する前工程で、リードフレームＬＦ１の裏面にテープＴＰを貼り付けるように構成されている。このため、本実施の形態２によれば、容易にテープＴＰを貼り付けたリードフレームＬＦ１を真空吸着することができる。この結果、ＭＡＰモールド技術に対応したリードフレームＬＦ１であっても、リードフレームＬＦ１を真空吸着で確実に固定しながら、ワイヤボンディング工程を実施することができる。この結果、本実施の形態２によれば、ワイヤボンディング工程における信頼性を向上させることができる。
なお、ワイヤボンディング工程は、ワイヤＷの接合安定化のため、リードフレームＬＦ１を２００℃程度から２５０℃程度に加熱した状態で実施される。しかし、リードフレームＬＦ１の裏面に貼り付けたテープＴＰの耐熱性は、２５０℃程度であるため、ワイヤボンディング工程で加えられる加熱処理に起因して、テープＴＰの耐熱性に問題が生じることはないと考えられる。
次に、リードフレームＬＦ１に形成されている製品領域を一括して樹脂で封止（モールド）する（図３６のＳ２１５）。言い換えれば、図４１（Ｂ）に示すドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を覆うようにリードフレームＬＦ１内の複数の製品領域ＰＲを樹脂ＭＲで一括封止して封止体を形成する。つまり、本実施の形態２では、半導体チップを樹脂で封止する技術として、キャビティ内に複数の製品領域ＰＲを内包させて、複数の製品領域ＰＲを一括して樹脂で封止する、いわゆるＭＡＰモールド技術と呼ばれる技術を採用している。このＭＡＰモールド技術によれば、製品領域ＰＲ毎に樹脂を注入する経路を設ける必要がないので、複数の製品領域ＰＲを密に配置することができる。これにより、ＭＡＰモールド技術によれば、製品の取得数を向上させることができ、これによって、製品のコスト削減を図ることが可能となる。
このとき、本実施の形態２では、ＭＡＰモールド技術による樹脂封止工程（モールド工程）よりも前の工程において、リードフレームＬＦ１の裏面に粘着性を有するテープＴＰを貼り付けている。このため、本実施の形態２によれば、リードフレームＬＦ１の裏面に形成されている裏面端子（リード）に確実にテープＴＰを貼り付けることができる。この結果、ＭＡＰモールド技術を採用した樹脂封止工程においても、裏面端子とテープＴＰとの間に隙間が形成されず、裏面端子の裏側への樹脂漏れ（樹脂バリ）を充分に抑制することができる。
なお、樹脂封止工程で使用される樹脂は、例えば、熱硬化性樹脂が使用される。このため、樹脂封止工程は、熱硬化性樹脂を硬化させるため、１６０℃程度から２００℃程度に加熱した状態で実施される。しかし、リードフレームＬＦ１の裏面に貼り付けたテープＴＰの耐熱性は、２５０℃程度であるため、樹脂封止工程で加えられる加熱処理に起因して、テープＴＰの耐熱性に問題が生じることはないと考えられる。
その後、リードフレームＬＦ１の裏面に貼り付けたテープＴＰをリードフレームＬＦ１から剥離する（図３６のＳ２１６）。そして、樹脂ＭＲ（封止体）の裏面から露出するチップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ）および裏面端子ＢＴＥ（図３３参照）の表面にめっき膜を形成する（図３６のＳ２１７）。さらに、樹脂ＭＲからなる封止体の表面にマークを形成する（マーキング工程）（図３６のＳ２１８）。
続いて、樹脂からなる封止体の表面にダイシングテープを貼り付ける（図３７のＳ２１９）。そして、樹脂からなる封止体を製品領域毎に切断する（パッケージダイシング）（図３７のＳ２２０）。具体的には、リードフレームＬＦ１に形成されている複数の製品領域を区画する区画領域（境界領域）をダイシングブレードにより切断し、各製品領域を個片化する。これにより、例えば、図３２および図３３に示すような本実施の形態２における半導体装置ＰＫ２を取得することができる。このとき、クリップフレームＣＬＦに形成されている吊りリードＨＬは、樹脂ＭＲと一緒に切断される。この結果、例えば、図３２に示すように、半導体装置ＰＫ２の側面から吊りリードＨＬの断面が露出し、半導体装置ＰＫ２の側面と吊りリードＨＬの断面とは同一平面となっている。
その後、個片化された個々の半導体装置ＰＫ２は、特性検査によって選別され（図３７のＳ２２１）、良品と判定された半導体装置ＰＫ２が梱包されて出荷される（図３７のＳ２２２）。以上のようにして、本実施の形態２における半導体装置を製造することができる。
＜実施の形態２の特徴＞
次に、本実施の形態２における特徴について、図面を参照しながら説明する。本実施の形態２の特徴点は、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際のリードフレームＬＦ１の固定方法に存在する。特に、本実施の形態２における技術的思想は、半導体チップに与えるダメージを低減しながら、リードフレームの表面側を支持した状態で、リードフレームの裏面にテープを貼り付けるものである。以下に、本実施の形態２における技術的思想を具体的に説明する。
図４２（Ａ）は、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける直前のリードフレームＬＦ１の構成を示す図であり、図４２（Ｂ）は、図４２（Ａ）の一部を拡大して示す図である。図４２（Ｂ）に示すように、本実施の形態２におけるリードフレームＬＦ１では、製品領域ＰＲが行列状（マトリックス状）に配置されており、各製品領域ＰＲは区画領域（境界領域）で区画されていることがわかる。そして、各製品領域ＰＲに着目すると、各製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）が配置されており、チップ搭載部ＴＡＢ（Ｃ）上に、ドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。また、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載され、チップ搭載部ＴＡＢ（Ｌ）上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。さらに、本実施の形態２においては、リードフレームＬＦ１と平面的に重なるようにクリップフレームＣＬＦが搭載されている。このクリップフレームＣＬＦでは、単位領域ＵＲが行列状（マトリックス状）に配置されており、各単位領域ＵＲは区画領域（境界領域）ＤＩＶ２で区画されていることがわかる。そして、各単位領域ＵＲに着目すると、各単位領域ＵＲには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。これにより、本実施の形態２では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）上に跨るようにＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が配置されており、かつ、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上からリード上に跨るようにＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。そして、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）およびＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、クリップフレームＣＬＦの区画領域ＤＩＶ２に吊りリードＨＬで接続されている。
図４３（Ａ）は、本実施の形態２で使用する支持部材ＳＵの模式的な全体構成を示す平面図であり、図４３（Ｂ）は、図４３（Ａ）の一部を拡大した図である。図４３（Ａ）および図４３（Ｂ）に示すように、支持部材ＳＵは、外枠部を有しており、この外枠部の内側領域に溝部ＤＩＴが形成されている。このとき、リードフレームＬＦ１に形成されている複数の製品領域ＰＲを内包するように、支持部材ＳＵに設けられた溝部ＤＩＴが配置されている。
図４４は、リードフレームＬＦ１の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける様子を示す断面図である。図４４に示すように、リードフレームＬＦ１に設けられている製品領域ＰＲは、区画領域ＤＩＶで挟まれている。そして、製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｃ）およびチップ搭載部ＴＡＢ（Ｌ）が設けられており、チップ搭載部ＴＡＢ（Ｃ）上に高融点半田ＨＳ１を介してドライバＩＣチップＣＨＰ（Ｃ）が搭載されている。また、チップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を介してＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載され、このＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を介してＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。なお、図４４では示されないが、例えば、図４２（Ｂ）からもわかるように、製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｈ）も配置されており、このチップ搭載部ＴＡＢ（Ｈ）上に高融点半田ＨＳ１を介してＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載され、このＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に高融点半田ＨＳ２を介してＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が配置されている。
ここで、リードフレームＬＦ１の区画領域ＤＩＶの上方には、クリップフレームＣＬＦの区画領域ＤＩＶ２が配置されており、この区画領域ＤＩＶ２が支持部材ＳＵに接触するようにして、リードフレームＬＦ１の表面側が支持部材ＳＵによって支持されている。これにより、支持部材ＳＵの溝部ＤＩＴがリードフレームＬＦ１に形成されている製品領域ＰＲと平面的に重なる位置に配置されることになる。このとき、本実施の形態２では、図４４に示すように、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に隙間が存在するように構成されている。この結果、本実施の形態２によれば、支持部材ＳＵは、ドライバＩＣチップＣＨＰ（Ｃ）と接触しない状態で、リードフレームＬＦ１の表面側を支持していることになる。したがって、本実施の形態２によれば、ドライバＩＣチップＣＨＰ（Ｃ）にダメージを与えることなく、リードフレームＬＦ１の表面側を支持することができることになる。
一方、図４４に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に溝部ＤＩＴの底面ＢＳが接触するように、リードフレームＬＦ１の表面側が支持部材ＳＵによって支持されている。
これにより、リードフレームＬＦ１に形成されている製品領域ＰＲ自体がまったく支持部材ＳＵで支持されないことにはならないため、製品領域ＰＲの固定の安定性を向上させることができる。この結果、リードフレームＬＦ１の製品領域ＰＲにおいても、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際に発生するリードフレームＬＦ１からの充分な反作用力（反発力）を確保することができる。したがって、本実施の形態２によれば、リードフレームＬＦ１に形成されている製品領域ＰＲの裏面に、ボイドなどを巻き込むことなく確実にテープＴＰを貼り付けることができる。つまり、本実施の形態２によれば、リードフレームＬＦ１の表面側にドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載された状態であっても、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができる。
ここで、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の上面に、溝部ＤＩＴの底面ＢＳを直接接触させるように構成されるのではなく、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間にＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が介在する構成となる。つまり、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）においては、溝部ＤＩＴの底面ＢＳが、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の上面に直接接触する構成とはなっていないのである。すなわち、本実施の形態２では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に介在しているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が緩衝材として機能する。このことから、たとえ、溝部ＤＩＴの底面ＢＳがＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）に接触するように、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは問題のないレベルまで低減することができるのである。
以上のことから、本実施の形態２でも、前記実施の形態１と同様に、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に隙間が存在するように構成している。一方で、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に、支持部材ＳＵに形成されている溝部ＤＩＴの底面ＢＳが接触するように構成しているのである。
これにより、本実施の形態２によれば、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージを低減しながら、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができるという顕著な効果を得ることができる。
＜変形例１＞
次に、本実施の形態２における変形例１について説明する。図４５は、本変形例１において、リードフレームＬＦ１の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける様子を示す断面図である。
図４５に示すように、本変形例１では、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に、緩衝材ＢＵＦが介在するように構成されている。これにより、ドライバＩＣチップＣＨＰ（Ｃ）も支持部材ＳＵで支持されることになる。この結果、本変形例１によれば、製品領域ＰＲ全体を支持部材ＳＵで支持することができるため、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができる。
このとき、本変形例１では、ドライバＩＣチップＣＨＰ（Ｃ）の上面が、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳと直接接触しているのではなく、緩衝材ＢＵＦを介して間接的に溝部ＤＩＴの底面ＢＳと接触している。このため、ドライバＩＣチップＣＨＰ（Ｃ）の上面を支持部材ＳＵで支持する場合であっても、ドライバＩＣチップＣＨＰ（Ｃ）に与えられるダメージは問題のないレベルまで低減することができる。
以上のことから、本変形例１によれば、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージを低減しながら、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面全面）にテープＴＰを確実に貼り付けることができるという顕著な効果を得ることができる。
＜変形例２＞
続いて、本実施の形態２における変形例２について説明する。図４６は、本変形例２において、リードフレームＬＦ１の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける様子を示す断面図である。
図４６に示すように、本変形例２では、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとドライバＩＣチップＣＨＰ（Ｃ）の上面との間に、緩衝材ＢＵＦが介在するように構成されている。これにより、ドライバＩＣチップＣＨＰ（Ｃ）も支持部材ＳＵで支持されることになる。この結果、本変形例２によれば、製品領域ＰＲ全体を支持部材ＳＵで支持することができるため、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができる。
このとき、本変形例２でも、ドライバＩＣチップＣＨＰ（Ｃ）の上面が、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳと直接接触しているのではなく、緩衝材ＢＵＦを介して間接的に溝部ＤＩＴの底面ＢＳと接触している。このため、ドライバＩＣチップＣＨＰ（Ｃ）の上面を支持部材ＳＵで支持する場合であっても、ドライバＩＣチップＣＨＰ（Ｃ）に与えられるダメージは問題のないレベルまで低減することができる。
さらに、本変形例２では、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面と、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとの間にも緩衝材ＢＵＦが介在するように構成されている。すなわち、本変形例２においては、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間にＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）および緩衝材ＢＵＦが介在する構成となる。つまり、本変形例２では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に介在しているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が緩衝材として機能するとともに、さらに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に緩衝材ＢＵＦも設けられている。このことから、たとえ、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは、さらに問題のないレベルまで低減することができる。
以上のことから、本変形例２によっても、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージを低減しながら、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面全面）にテープＴＰを確実に貼り付けることができるという顕著な効果を得ることができる。
（実施の形態３）
本実施の形態３でも、チップ搭載部ＴＡＢ（Ｈ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）との接続、および、チップ搭載部ＴＡＢ（Ｌ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）との接続に高融点半田ＨＳ１を使用する。一方、本実施の形態３では、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）との接続に銀ペーストＰＳＴを使用する例について説明する。
＜実施の形態３における半導体装置の実装構成＞
本実施の形態３における半導体装置の実装構成は、前記実施の形態２における半導体装置ＰＫ２の実装構成とほぼ同様であるため、相違点を中心に説明する。
図４７は、本実施の形態３における半導体装置ＰＫ３の内部構成を示す図である。図４７において、中央に示されている図は、樹脂ＭＲを透視した上面側から半導体装置ＰＫ３の内部を見た平面図であり、四方のそれぞれに断面図が示されている。
図４７において、本実施の形態３においても、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）と一体的に吊りリードＨＬが形成されており、この吊りリードＨＬが、樹脂ＭＲからなる封止体の外縁部にまで達している。同様に、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）にも、一体的に吊りリードＨＬが形成されており、この吊りリードＨＬが、樹脂ＭＲからなる封止体の外縁部にまで達している。
ここで、本実施の形態３でも、図４７に示すように、チップ搭載部ＴＡＢ（Ｈ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）との接続、および、チップ搭載部ＴＡＢ（Ｌ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）との接続に高融点半田ＨＳ１が使用されている。一方、本実施の形態３では、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）との接続に銀ペーストＰＳＴが使用さようされている。つまり、本実施の形態３では、チップ搭載部ＴＡＢ（Ｈ）とＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）との接続、および、チップ搭載部ＴＡＢ（Ｌ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）との接続に使用される接続材料と、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）との接続に使用される接続材料が相違している。その他の構成は、前記実施の形態２と同様である。
＜実施の形態３における半導体装置の製造方法＞
本実施の形態３における半導体装置は上記のように構成されており、以下に、本実施の形態３における半導体装置の製造方法について、図面を参照しながら説明する。
図４８〜図５０は、本実施の形態３における半導体装置の製造フローを示すフローチャートである。また、図５１〜図５７は、本実施の形態３における半導体装置の製造工程を示す図である。
まず、リードフレームＬＦ１を準備する（図４８のＳ３０１）。このリードフレームＬＦ１は、例えば、図１４（Ａ）〜図１４（Ｃ）に示す前記実施の形態１で使用したリードフレームＬＦ１と同様の構成をしている。例えば、図１４（Ｃ）に示すように、本実施の形態３におけるリードフレームＬＦ１は、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）と、リードＬＤとを備えた製品領域ＰＲが行列状に複数配置されている。
さらに、本実施の形態３でも前記実施の形態２と同様に、図３８に示すようなクリップフレームＣＬＦを準備する。図３８（Ａ）では、クリップフレームＣＬＦの模式的な全体構成が示されており、図３８（Ｂ）では、クリップフレームＣＬＦの一部分が拡大して示されている。図３８（Ｂ）に示すように、クリップフレームＣＬＦには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を備える複数の単位領域ＵＲが含まれており、複数の単位領域ＵＲが行列状（マトリクス状）に配置されている。
ここで、例えば、図３８（Ｂ）に示すように、行列状に配置された単位領域ＵＲのそれぞれには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が形成されており、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）およびＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、ともに、吊りリードＨＬでクリップフレームＣＬＦの枠体に接続されている。したがって、クリップフレームＣＬＦの全体には、一体的に複数のＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）と複数のＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が形成されていることになる。
次に、図５１に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を形成する（図４８のＳ３０２）。具体的には、例えば、半田印刷法を使用することにより、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を印刷する。ここで留意すべき点は、図５１に示すように、チップ搭載部ＴＡＢ（Ｃ）上には高融点半田ＨＳ１を形成していない点である。この点が、本実施の形態３の特徴を構成する一部となる。
続いて、図５２に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、まず、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）をマウントし（図４８のＳ３０３）、その後、チップ搭載部ＴＡＢ（Ｌ）上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）をマウントする（図４８のＳ３０４）。なお、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のマウント順は、これに限らず、適宜変更することも可能である。ここでも留意すべき点は、チップ搭載部ＴＡＢ（Ｃ）上に高融点半田ＨＳ１を形成しない点とも関連するが、この段階では、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）を搭載しない点である。この点も、本実施の形態３の特徴を構成する一部となる。
その後、リードフレームＬＦ１を位置固定用の専用治具にセットする（図４８のＳ３０５）。具体的には、図５２に示すように、リードフレームＬＦ１に形成されている開口部ＯＰ１を専用治具の例えば突出ピンに挿入することにより、リードフレームＬＦ１の位置決めを行なう。
次に、図５３に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に高融点半田ＨＳ２を形成する（図４８のＳ３０６）。その後、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を形成する（図４８のＳ３０７）。詳細には、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッド（Ｈｉｇｈ−ＭＯＳパッド）（図示せず）上に高融点半田ＨＳ２を形成するとともに、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているソース電極パッド（Ｌｏｗ−ＭＯＳパッド）（図示せず）上に高融点半田ＨＳ２を形成する。さらに、図５３に示すように、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を形成する。
具体的には、例えば、塗布法を使用することにより、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上、チップ搭載部ＴＡＢ（Ｌ）の一部領域上およびリードの一部領域上にも高融点半田ＨＳ２を塗布する。このとき形成される高融点半田ＨＳ２は、上述した高融点半田ＨＳ１と同じ材料成分であってもよいし、異なる材料成分であってもよい。
その後、図５４に示すように、クリップフレームＣＬＦを位置固定用の専用治具にセットする（図４８のＳ３０８）。具体的には、図５４に示すように、リードフレームＬＦ１に形成されている開口部ＯＰ１を挿入した突出ピンに、さらに、クリップフレームＣＬＦに形成されている開口部ＯＰ２を挿入する。これにより、本実施の形態３によれば、リードフレームＬＦ１上にクリップフレームＣＬＦを重ね合わせるように配置することができる。つまり、上述したように、専用治具に設けられた突き出しピンに、リードフレームＬＦ１に形成されている開口部ＯＰ１と、クリップフレームＣＬＦに形成されている開口部ＯＰ２を挿入することにより、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれと、クリップフレームＣＬＦに形成されている複数の単位領域ＵＲのそれぞれとを平面的に重ね合わせることができるのである。
このように本実施の形態３によれば、リードフレームＬＦ１にクリップフレームＣＬＦを重ね合わせるだけで、複数の製品領域ＰＲのそれぞれと、複数の単位領域ＵＲのそれぞれとを平面的に重ね合わせることができる。このことは、複数の製品領域ＰＲのそれぞれに形成されているＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に、複数の単位領域ＵＲのそれぞれに形成されているＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を一度に搭載することができることを意味する。同様に、このことは、複数の製品領域ＰＲのそれぞれに形成されているＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に、複数の単位領域ＵＲのそれぞれに形成されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）を一度に搭載することができることを意味する。この結果、本実施の形態３によれば、製造工程の簡略化を図ることができ、これによって、半導体装置ＰＫ３の製造コストを低減することができる。
以上のようにして、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドと、チップ搭載部ＴＡＢ（Ｌ）がＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）によって電気的に接続されることになる。また、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドと、基準電位が供給されるリードがＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）によって電気的に接続されることになる。
続いて、高融点半田ＨＳ１および高融点半田ＨＳ２に対してリフローを実施する（図４８のＳ３０９）。具体的には、高融点半田ＨＳ１および高融点半田ＨＳ２を含むリードフレームＬＦ１を、例えば、３５０℃程度の温度（第１温度）で加熱する。これにより、高融点半田ＨＳ１および高融点半田ＨＳ２を溶融させることができる。
このとき、本実施の形態３では、予め準備するリードフレームＬＦ１の裏面にテープを貼り付けない状態で、高融点半田ＨＳ１および高融点半田ＨＳ２を溶融させる加熱処理（リフロー）を実施している。したがって、本実施の形態３の場合、たとえ、高融点半田ＨＳ１および高融点半田ＨＳ２のリフロー温度がテープの耐熱温度よりも高くても、そもそも、リードフレームＬＦ１の裏面にテープが貼り付けられていないことから、テープの耐熱性が問題となることはない。つまり、本実施の形態３によれば、リードフレームＬＦ１の裏面にテープを貼り付ける前に、高融点半田の加熱処理（リフロー）を実施しているため、加熱処理（リフロー）の温度にかかわらず、テープの耐熱性を確保することができる。
その後、高融点半田ＨＳ１および高融点半田ＨＳ２に含まれているフラックスを除去するため、フラックス洗浄を実施する（図４９のＳ３１０）。そして、その後の工程で行われるワイヤボンディング工程におけるワイヤのボンディング特性を向上させる観点から、リードフレームＬＦ１の表面に対してプラズマ処理を実施することにより、リードフレームＬＦ１の表面を清浄化する（図４９のＳ３１１）。
次に、図５５（Ａ）および図５５（Ｂ）に示すように、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける（図４９のＳ３１２）。つまり、リードフレームＬＦ１の面のうち、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載された面とは反対側の面にテープＴＰを貼り付ける。このとき、上述したようにテープＴＰを貼り付ける工程よりも前の工程で、高融点半田ＨＳ１および高融点半田ＨＳ２に対する３５０℃程度の加熱処理（リフロー）が終了しているため、本実施の形態３では、テープＴＰの耐熱性が問題として顕在化することはない。
すなわち、上述した高融点半田ＨＳ１および高融点半田ＨＳ２のリフロー温度は、例えば、３５０℃程度であり、テープＴＰの耐熱温度（例えば、２５０℃程度）を超える。このことから、リードフレームＬＦの裏面にテープＴＰを貼り付けた状態で、高融点半田ＨＳ１および高融点半田ＨＳ２を溶融させるための加熱処理を実施すると、テープＴＰが加熱処理に耐えられなくなってしまう。この点に関し、本実施の形態３では、テープＴＰを貼り付ける工程よりも前の工程で、高融点半田ＨＳ１および高融点半田ＨＳ２に対する３５０℃程度の加熱処理（リフロー）が終了している。このことから、本実施の形態３では、テープＴＰの耐熱性が問題として顕在化することはないのである。
ここで、本実施の形態３では、現在のリードフレームＬＦ１の裏面にテープＴＰを貼り付ける工程を実施する際、まだ、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）が搭載されていない。このことから、本実施の形態３では、ドライバＩＣチップＣＨＰ（Ｃ）が搭載されていないチップ搭載部ＴＡＢ（Ｃ）も押さえ付けることができる。このため、本実施の形態３では、リードフレームＬＦ１を押さえ付ける領域が増加するため、リードフレームＬＦ１の裏面に確実にテープＴＰを貼り付けることができる点に特徴点があるが、この特徴点の詳細は、後述することにする。
続いて、図５６に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｃ）上に銀ペーストＰＳＴを形成する（図４９のＳ３１３）。具体的には、例えば、チップ搭載部ＴＡＢ（Ｃ）上に銀ペーストＰＳＴを塗布する。
次に、図５７に示すように、リードフレームＬＦ１に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）をマウントする（図４９のＳ３１４）。その後、銀ペーストＰＳＴを硬化させるため、熱処理（ベーク処理）を実施する（図４９のＳ３１５）。この熱処理は、例えば、１２５℃程度〜２００℃程度で実施される。ここで、リードフレームＬＦ１の裏面には、既に、テープＴＰが貼り付けられているが、このテープＴＰの耐熱性は、２５０℃程度であるため、上述した銀ペーストＰＳＴの硬化工程で加えられる加熱処理に起因して、テープＴＰの耐熱性に問題が生じることはないと考えられる。
すなわち、本実施の形態３では、リードフレームＬＦ１の裏面にテープＴＰを貼り付けた後の工程で、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）を搭載している。これは、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際、ドライバＩＣチップＣＨＰ（Ｃ）が、この段階で、チップ搭載部ＴＡＢ（Ｃ）上に搭載されていないように構成することにより、ドライバＩＣチップＣＨＰ（Ｃ）にダメージを与えることなく、チップ搭載部ＴＡＢ（Ｃ）自体を支持するためである。
つまり、本実施の形態３では、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際、チップ搭載部ＴＡＢ（Ｃ）の表面自体も押さえ付けることができるように、チップ搭載部ＴＡＢ（Ｃ）へのドライバＩＣチップＣＨＰ（Ｃ）の搭載を、リードフレームＬＦ１の裏面にテープＴＰを貼り付けた後の工程で行なうようにしているのである。これにより、本実施の形態３によれば、リードフレームＬＦ１の表面側を支持する面積を増加させることができるため、リードフレームＬＦ１の裏面に確実にテープＴＰを貼り付けることができる。
この構成の場合、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）の接続に高融点半田ＨＳ１を使用すると、高融点半田ＨＳ１加える加熱処理（リフロー）に起因して、テープＴＰの耐熱性に問題が生じることになる。そこで、本実施の形態３では、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）の接続に銀ペーストＰＳＴを使用しているのである。
この場合、銀ペーストＰＳＴを硬化させるため、熱処理（ベーク処理）が実施されるが、この熱処理は、例えば、１２５℃程度〜２００℃程度で実施される。一方、リードフレームＬＦ１の裏面には、既に、テープＴＰが貼り付けられているが、このテープＴＰの耐熱性は、２５０℃程度であるため、銀ペーストＰＳＴの硬化工程で加えられる加熱処理に起因して、テープＴＰの耐熱性に問題が生じることはないのである。
以上のように、本実施の形態３では、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際、チップ搭載部ＴＡＢ（Ｃ）の表面自体も押さえ付けることができるように、チップ搭載部ＴＡＢ（Ｃ）へのドライバＩＣチップＣＨＰ（Ｃ）の搭載を、リードフレームＬＦ１の裏面にテープＴＰを貼り付けた後の工程で行なうようにしている。そして、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）の接続に高融点半田ＨＳ１を使用すると、高融点半田ＨＳ１加える加熱処理（リフロー）に起因して、テープＴＰの耐熱性に問題が生じることを考慮して、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）の接続に銀ペーストＰＳＴを使用している。
ここで、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）との接続に、高融点半田ＨＳ１ではなく、銀ペーストＰＳＴを使用しても特性上問題はないのである。以下に、この理由について説明する。例えば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）やＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）は、内部にパワーＭＯＳＦＥＴが形成されており、チップ裏面が、このパワーＭＯＳＦＥＴのドレイン電極（ドレイン領域）となっている。このため、オン抵抗を低減するため、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）やＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）のチップ裏面とチップ搭載部（チップ搭載部ＴＡＢ（Ｈ）やチップ搭載部ＴＡＢ（Ｌ））とを接続する接続部材は、電気抵抗の低い高融点半田ＨＳ１を使用する必然性が存在する。
一方、ドライバＩＣチップＣＨＰ（Ｃ）には、制御回路ＣＣを構成するＭＯＳＦＥＴ（電界効果トランジスタ）や配線層が形成されているが、パワーＭＯＳＦＥＴは形成されておらず、ドライバＩＣチップＣＨＰ（Ｃ）の裏面をドレイン電極として使用する構成とはなっていない。すなわち、ドライバＩＣチップＣＨＰ（Ｃ）の裏面には、電流が流れないのである。したがって、ドライバＩＣチップＣＨＰ（Ｃ）においては、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）やＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）よりもオン抵抗の低減の必要性が低いのである。つまり、ドライバＩＣチップＣＨＰ（Ｃ）においては、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）の裏面の接続には、あえて、高融点半田ＨＳ１を使用する必要はなく、銀ペーストＰＳＴで充分なのである。
このことに着目し、本実施の形態３では、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）の接続に高融点半田ＨＳ１を使用するのではなく、チップ搭載部ＴＡＢ（Ｃ）とドライバＩＣチップＣＨＰ（Ｃ）の接続に銀ペーストＰＳＴを使用しているのである。この結果、本実施の形態３によれば、テープＴＰの耐熱性を確保することができるため、リードフレームＬＦ１の裏面にテープＴＰを貼り付けた後の工程で、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）を搭載することができる。
これは、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際、ドライバＩＣチップＣＨＰ（Ｃ）が、この段階で、チップ搭載部ＴＡＢ（Ｃ）上に搭載されていないように構成することができることを意味する。これにより、本実施の形態３によれば、ドライバＩＣチップＣＨＰ（Ｃ）にダメージを与えることなく、チップ搭載部ＴＡＢ（Ｃ）自体を支持することができる。したがって、本実施の形態３によれば、リードフレームＬＦ１の表面側を支持する面積を増加させることができるため、リードフレームＬＦ１の裏面に確実にテープＴＰを貼り付けることができる。
続いて、前記実施の形態２と同様にして、ワイヤボンディング工程を実施する（図４９のＳ３１６）。ここで、本実施の形態３でも、ワイヤボンディング工程を実施する前工程で、リードフレームＬＦ１の裏面にテープＴＰを貼り付けるように構成されている。このため、本実施の形態３によれば、容易にテープＴＰを貼り付けたリードフレームＬＦ１を真空吸着することができる。この結果、ＭＡＰモールド技術に対応したリードフレームＬＦ１であっても、リードフレームＬＦ１を真空吸着で確実に固定しながら、ワイヤボンディング工程を実施することができる。この結果、本実施の形態３によれば、ワイヤボンディング工程における信頼性を向上させることができる。
なお、ワイヤボンディング工程は、ワイヤＷの接合安定化のため、リードフレームＬＦ１を２００℃程度から２５０℃程度に加熱した状態で実施される。しかし、リードフレームＬＦ１の裏面に貼り付けたテープＴＰの耐熱性は、２５０℃程度であるため、ワイヤボンディング工程で加えられる加熱処理に起因して、テープＴＰの耐熱性に問題が生じることはないと考えられる。
ここで、本実施の形態３では、フラックス洗浄を実施した後の工程で、ドライバＩＣチップＣＨＰ（Ｃ）をチップ搭載部ＴＡＢ（Ｃ）上に搭載し、その後の工程で、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドにワイヤをボンディングしている。本実施の形態３では、このような工程順序を取ることにも特徴の１つがある。
すなわち、フラックス洗浄で使用される洗浄液は、例えば、炭化水素を含む洗浄液が使用される。このとき、例えば、ドライバＩＣチップＣＨＰ（Ｃ）がチップ搭載部ＴＡＢ（Ｃ）上に搭載された後の段階で、フラックス洗浄工程が実施されると、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドが洗浄液にさらされることになる。この結果、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドが洗浄液で汚染されることになり、これらの電極パッドとワイヤとの接続に悪影響を与えることが懸念される。
これに対し、本実施の形態３では、フラックス洗浄を実施した後の工程で、ドライバＩＣチップＣＨＰ（Ｃ）をチップ搭載部ＴＡＢ（Ｃ）上に搭載している。このため、フラックス洗浄で使用される洗浄液によって、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドが汚染されることを心配する必要はない。つまり、本実施の形態３によれば、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドへのフラックス洗浄による悪影響が生じないため、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドとワイヤとの接続信頼性を向上させることができるのである。
次に、リードフレームＬＦ１に形成されている製品領域を一括して樹脂で封止（モールド）する（図４９のＳ３１７）。言い換えれば、ドライバＩＣチップＣＨＰ（Ｃ）、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を覆うようにリードフレームＬＦ１内の複数の製品領域ＰＲを樹脂ＭＲで一括封止して封止体を形成する。つまり、本実施の形態３では、半導体チップを樹脂で封止する技術として、キャビティ内に複数の製品領域ＰＲを内包させて、複数の製品領域ＰＲを一括して樹脂で封止する、いわゆるＭＡＰモールド技術と呼ばれる技術を採用している。このＭＡＰモールド技術によれば、製品領域ＰＲ毎に樹脂を注入する経路を設ける必要がないので、複数の製品領域ＰＲを密に配置することができる。これにより、ＭＡＰモールド技術によれば、製品の取得数を向上させることができ、これによって、製品のコスト削減を図ることが可能となる。
このとき、本実施の形態３では、ＭＡＰモールド技術による樹脂封止工程（モールド工程）よりも前の工程において、リードフレームＬＦ１の裏面に粘着性を有するテープＴＰを貼り付けている。このため、本実施の形態３によれば、リードフレームＬＦ１の裏面に形成されている裏面端子（リード）に確実にテープＴＰを貼り付けることができる。この結果、ＭＡＰモールド技術を採用した樹脂封止工程においても、裏面端子とテープＴＰとの間に隙間が形成されず、裏面端子の裏側への樹脂漏れ（樹脂バリ）を充分に抑制することができる。
なお、樹脂封止工程で使用される樹脂は、例えば、熱硬化性樹脂が使用される。このため、樹脂封止工程は、熱硬化性樹脂を硬化させるため、１６０℃程度から２００℃程度に加熱した状態で実施される。しかし、リードフレームＬＦ１の裏面に貼り付けたテープＴＰの耐熱性は、２５０℃程度であるため、樹脂封止工程で加えられる加熱処理に起因して、テープＴＰの耐熱性に問題が生じることはないと考えられる。
その後、リードフレームＬＦ１の裏面に貼り付けたテープＴＰをリードフレームＬＦ１から剥離する（図４９のＳ３１８）。そして、樹脂ＭＲ（封止体）の裏面から露出するチップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）、チップ搭載部ＴＡＢ（Ｌ）および裏面端子ＢＴＥ（図３３参照）の表面にめっき膜を形成する（図５０のＳ３１９）。さらに、樹脂ＭＲからなる封止体の表面にマークを形成する（マーキング工程）（図５０のＳ３２０）。
続いて、樹脂からなる封止体の表面にダイシングテープを貼り付ける（図５０のＳ３２１）。そして、樹脂からなる封止体を製品領域毎に切断する（パッケージダイシング）（図５０のＳ３２２）。具体的には、リードフレームＬＦ１に形成されている複数の製品領域を区画する区画領域（境界領域）をダイシングブレードにより切断し、各製品領域を個片化する。これにより、例えば、図４７に示すような実施の形態３における半導体装置ＰＫ３を取得することができる。このとき、クリップフレームＣＬＦに形成されている吊りリードＨＬが切断される。この結果、半導体装置ＰＫ３の側面から吊りリードＨＬの断面が露出することになる。
その後、個片化された個々の半導体装置ＰＫ３は、特性検査によって選別され（図５０のＳ３２３）、良品と判定された半導体装置ＰＫ３が梱包されて出荷される（図５０のＳ３２４）。以上のようにして、本実施の形態３における半導体装置を製造することができる。
なお、本実施の形態３では、例えば、図３８（Ａ）および図３８（Ｂ）に示すクリップフレームＣＬＦを使用する例について説明したが、これに限らず、例えば、図１５（Ａ）および図１５（Ｂ）に示すクリップ集合体ＣＬＰを使用してもよい。
＜実施の形態３の特徴＞
次に、本実施の形態３における特徴について、図面を参照しながら説明する。本実施の形態３の特徴点は、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際のリードフレームＬＦ１の固定方法に存在する。特に、本実施の形態３における技術的思想は、リードフレームＬＦ１の裏面にテープＴＰを貼り付けた後、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）を搭載することにより、チップ搭載部ＴＡＢ（Ｃ）上も支持部材ＳＵで押さえ付けることができるようにしたものである。以下に、本実施の形態３における技術的思想を具体的に説明する。
図５８（Ａ）は、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける直前のリードフレームＬＦ１の構成を示す図であり、図５８（Ｂ）は、図５８（Ａ）の一部を拡大して示す図である。図５８（Ｂ）に示すように、本実施の形態３におけるリードフレームＬＦ１では、製品領域ＰＲが行列状（マトリックス状）に配置されており、各製品領域ＰＲは区画領域（境界領域）で区画されていることがわかる。そして、各製品領域ＰＲに着目すると、各製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｃ）、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）が配置されており、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載され、チップ搭載部ＴＡＢ（Ｌ）上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。一方、本実施の形態３においては、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）が搭載されていない。
本実施の形態３においては、リードフレームＬＦ１と平面的に重なるようにクリップフレームＣＬＦが搭載されている。このクリップフレームＣＬＦでは、単位領域ＵＲが行列状（マトリックス状）に配置されており、各単位領域ＵＲは区画領域（境界領域）ＤＩＶ２で区画されていることがわかる。そして、各単位領域ＵＲに着目すると、各単位領域ＵＲには、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）とＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。これにより、本実施の形態３では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）上に跨るようにＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が配置されており、かつ、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上からリード上に跨るようにＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。そして、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）およびＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）は、クリップフレームＣＬＦの区画領域ＤＩＶ２に吊りリードＨＬで接続されている。
図５９（Ａ）は、本実施の形態３で使用する支持部材ＳＵの模式的な全体構成を示す平面図であり、図５９（Ｂ）は、図５９（Ａ）の一部を拡大した図である。図５９（Ａ）および図５９（Ｂ）に示すように、支持部材ＳＵは、外枠部を有しており、この外枠部の内側領域に溝部ＤＩＴが形成されている。このとき、リードフレームＬＦ１に形成されている複数の製品領域ＰＲを内包するように、支持部材ＳＵに設けられた溝部ＤＩＴが配置されている。そして、図５９（Ｂ）に示すように、本実施の形態３で使用する支持部材ＳＵには、溝部ＤＩＴの内部に複数の突起部ＰＪＮが設けられている。これらの突起部ＰＪＮのそれぞれは、リードフレームＬＦ１の各製品領域ＰＲに配置されているチップ搭載部ＴＡＢ（Ｃ）に対応して設けられている。言い換えれば、突起部ＰＪＮとチップ搭載部ＴＡＢ（Ｃ）とは平面的に重なるように、突起部ＰＪＮが溝部ＤＩＴの内部に設けられている。
図６０は、リードフレームＬＦ１の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける様子を示す断面図である。図６０に示すように、リードフレームＬＦ１に設けられている製品領域ＰＲは、区画領域ＤＩＶで挟まれている。そして、製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｃ）およびチップ搭載部ＴＡＢ（Ｌ）が設けられている。このとき、チップ搭載部ＴＡＢ（Ｌ）上に高融点半田ＨＳ１を介してＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載され、このＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に高融点半田ＨＳ２を介してＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。なお、図６０では示されないが、例えば、図５８（Ｂ）からもわかるように、製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｈ）も配置されており、このチップ搭載部ＴＡＢ（Ｈ）上に高融点半田ＨＳ１を介してＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載され、このＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上に高融点半田ＨＳ２を介してＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が配置されている。一方、本実施の形態３においては、チップ搭載部ＴＡＢ（Ｃ）上にドライバＩＣチップＣＨＰ（Ｃ）は搭載されていない。
ここで、リードフレームＬＦ１の区画領域ＤＩＶの上方には、クリップフレームＣＬＦの区画領域ＤＩＶ２が配置されており、この区画領域ＤＩＶ２が支持部材ＳＵに接触するようにして、リードフレームＬＦ１の表面側が支持部材ＳＵによって支持されている。これにより、支持部材ＳＵの溝部ＤＩＴがリードフレームＬＦ１に形成されている製品領域ＰＲと平面的に重なる位置に配置されることになる。
このとき、本実施の形態３では、図６０に示すように、支持部材ＳＵに設けられている溝部ＤＩＴに形成されている突起部ＰＪＮがチップ搭載部ＴＡＢ（Ｃ）を押さえ付けるように構成されている。この結果、本実施の形態３によれば、支持部材ＳＵは、チップ搭載部ＴＡＢ（Ｃ）を押さえ付けた状態で、リードフレームＬＦ１の表面側を支持していることになる。したがって、本実施の形態３によれば、リードフレームＬＦ１の表面側を支持する面積を増大させることができる。これにより、本実施の形態３によれば、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができる。特に、本実施の形態３では、突起部ＰＪＮによってチップ搭載部ＴＡＢ（Ｃ）を充分に押さえ付けることができる。このため、チップ搭載部ＴＡＢ（Ｃ）の裏面においても、テープＴＰを確実に貼り付けることができる。つまり、本実施の形態３によれば、チップ搭載部ＴＡＢ（Ｃ）の裏面でのテープＴＰの密着性を向上させることができる。
これにより、以下に示す効果を得ることができる。すなわち、チップ搭載部ＴＡＢ（Ｃ）上には、その後の工程でドライバＩＣチップＣＨＰ（Ｃ）が搭載される。このドライバＩＣチップＣＨＰ（Ｃ）には、多数の電極パッドが形成されており、ワイヤボンディング工程において、これらの電極パッドにワイヤが電気的に接続される。このワイヤボンディング工程は、リードフレームＬＦ１を、例えば、ヒートブロックに真空吸着させることにより実施される。このとき、例えば、ボイド（気泡）が挟み込まれることなどによって、チップ搭載部ＴＡＢ（Ｃ）とテープＴＰの密着性が不充分であると、しっかりとチップ搭載部ＴＡＢ（Ｃ）を固定することができないとともに、ワイヤボンディング工程で使用する超音波振動の伝達も充分に行なうことができず、ドライバＩＣチップＣＨＰ（Ｃ）へのワイヤ接続信頼性が低下することにもなりかねない。
この点に関し、本実施の形態３では、特に、突起部ＰＪＮによってチップ搭載部ＴＡＢ（Ｃ）を直接押し付けているため、チップ搭載部ＴＡＢ（Ｃ）の裏面にテープＴＰを貼り付ける際、チップ搭載部ＴＡＢ（Ｃ）側から充分な反作用力（反発力）を得ることができる。この結果、本実施の形態３によれば、チップ搭載部ＴＡＢ（Ｃ）の裏面に確実にテープＴＰを貼り付けることができる。これにより、本実施の形態３によれば、ワイヤボンディング工程においても、しっかりとチップ搭載部ＴＡＢ（Ｃ）をヒートブロックに固定することができるとともに、超音波振動の伝達も充分に行なうことができ、ドライバＩＣチップＣＨＰ（Ｃ）へのワイヤ接続信頼性を向上させることができる。
特に、本実施の形態３では、ドライバＩＣチップＣＨＰ（Ｃ）を搭載するチップ搭載部ＴＡＢ（Ｃ）を突起部ＰＪＮで押さえ付ける点が有益である。なぜなら、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とドライバＩＣチップＣＨＰ（Ｃ）のうち、ドライバＩＣチップＣＨＰ（Ｃ）に形成されている電極パッドが最も多く、したがって、ワイヤボンディング工程におけるワイヤ接続信頼性が重要となるからである。この点からも、ドライバＩＣチップＣＨＰ（Ｃ）を搭載するチップ搭載部ＴＡＢ（Ｃ）を突起部ＰＪＮで直接押さえ付ける本実施の形態３の構成の有益性は高いことになる。
一方、本実施の形態３においても、図６０に示すように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に溝部ＤＩＴの底面ＢＳが接触するように、リードフレームＬＦ１の表面側が支持部材ＳＵによって支持されている。
これにより、リードフレームＬＦ１に形成されている製品領域ＰＲを支持する面積は増加するため、製品領域ＰＲの固定の安定性を向上させることができる。この結果、リードフレームＬＦ１の製品領域ＰＲにおいても、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける際に発生するリードフレームＬＦ１からの充分な反作用力（反発力）を確保することができる。したがって、本実施の形態３によれば、リードフレームＬＦ１に形成されている製品領域ＰＲの裏面に、ボイドなどを巻き込むことなく確実にテープＴＰを貼り付けることができる。つまり、本実施の形態３によれば、リードフレームＬＦ１の表面側に、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載された状態であっても、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができる。
ここで、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の上面に、溝部ＤＩＴの底面ＢＳを直接接触させるように構成されるのではなく、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間にＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が介在する構成となる。つまり、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）においては、溝部ＤＩＴの底面ＢＳが、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）の上面に直接接触する構成とはなっていないのである。すなわち、本実施の形態３では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に介在しているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が緩衝材として機能する。このことから、たとえ、溝部ＤＩＴの底面ＢＳがＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）に接触するように、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは問題のないレベルまで低減することができるのである。
以上のことから、本実施の形態３では、溝部ＤＩＴから突き出ている突起部ＰＪＮをチップ搭載部ＴＡＢ（Ｃ）に直接押し付けるように構成している。さらに、本実施の形態３では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上に搭載されているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面に、支持部材ＳＵに形成されている溝部ＤＩＴの底面ＢＳが接触するように構成している。
これにより、本実施の形態３によれば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージを低減しながら、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面）にテープＴＰを確実に貼り付けることができるという顕著な効果を得ることができる。
＜変形例＞
続いて、本実施の形態３における変形例について説明する。図６１は、本変形例において、リードフレームＬＦ１の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ１の裏面にテープＴＰを貼り付ける様子を示す断面図である。
図６１に示すように、本変形例では、実施の形態３と同様に、溝部ＤＩＴの内部に突起部ＰＪＮが設けられているとともに、さらに、本変形例では、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面と、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとの間に緩衝材ＢＵＦが介在するように構成されている。すなわち、本変形例においては、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間にＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）および緩衝材ＢＵＦが介在する構成となる。つまり、本変形例では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に介在しているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が緩衝材として機能するとともに、さらに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に緩衝材ＢＵＦも設けられている。このことから、たとえ、リードフレームＬＦ１の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは、さらに問題のないレベルまで低減することができる。
以上のことから、本変形例によっても、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージを低減しながら、リードフレームＬＦ１の裏面（特に、製品領域ＰＲの裏面全面）にテープＴＰを確実に貼り付けることができるという顕著な効果を得ることができる。
（実施の形態４）
前記実施の形態１〜３では、ドライバＩＣチップＣＨＰ（Ｃ）と、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）と、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）とを封止体で封止した半導体装置について説明したが、前記実施の形態１〜３における技術的思想は、例えば、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を封止体で封止した半導体装置にも適用することができる。
図６２は、本実施の形態４におけるリードフレームＬＦ２の裏面にテープＴＰを貼り付ける直前のリードフレームＬＦ２の構成を示す図である。図６２に示すように、本実施の形態４におけるリードフレームＬＦ２では、製品領域ＰＲが行列状（マトリックス状）に配置されており、各製品領域ＰＲは区画領域（境界領域）ＤＩＶで区画されていることがわかる。そして、各製品領域ＰＲに着目すると、各製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）が配置されている。このとき、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載され、チップ搭載部ＴＡＢ（Ｌ）上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。さらに、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上からチップ搭載部ＴＡＢ（Ｌ）上に跨るようにＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が配置されており、かつ、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上からリード上に跨るようにＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。
本実施の形態４では、このように構成されているリードフレームＬＦ２の裏面にテープＴＰを貼り付けることになる。図６３は、本実施の形態４におけるリードフレームＬＦ２の裏面にテープＴＰを貼り付けた様子を示す図である。図６３に示すように、リードフレームＬＦ２の裏面全体にわたってテープＴＰが貼り付けられていることがわかる。
このとき、本実施の形態４では、リードフレームＬＦ２の面のうち、テープＴＰを貼り付ける裏面とは反対側の表面を支持部材で支持しながら、リードフレームＬＦ２の裏面にテープＴＰを貼り付けることになる。ここで、本実施の形態４では、リードフレームＬＦ２の表面側を支持部材で支持することになるが、既に、リードフレームＬＦ２の表面側には、上述したように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。このため、本実施の形態４でも、前記実施の形態１〜３と同様に、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）にダメージを与えることなく、リードフレームＬＦ２の表面側を支持部材で支持する必要がある。
図６４は、本実施の形態４で使用する支持部材ＳＵの模式的な全体構成を示す平面図である。図６４に示すように、支持部材ＳＵは、複数の枠部を有しており、この複数の枠部によって溝部ＤＩＴが区画されている。そして、例えば、図６２に示すリードフレームＬＦ２の製品領域ＰＲに対応して、図６４に示す支持部材ＳＵに設けられた溝部ＤＩＴが配置されている。
図６５は、本実施の形態４において、リードフレームＬＦ２の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ２の裏面にテープＴＰを貼り付ける様子を示す断面図である。
図６５に示すように、本実施の形態４では、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）の上面と、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとの間にも緩衝材ＢＵＦが介在するように構成されている。すなわち、本実施の形態４においては、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）と溝部ＤＩＴの底面ＢＳとの間にＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）および緩衝材ＢＵＦが介在する構成となる。つまり、本実施の形態４では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）と溝部ＤＩＴの底面ＢＳとの間に介在しているＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）が緩衝材として機能するとともに、さらに、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）と溝部ＤＩＴの底面ＢＳとの間に緩衝材ＢＵＦも設けられている。このことから、たとえ、リードフレームＬＦ２の表面側を支持部材ＳＵによって支持しても、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは、さらに問題のないレベルまで低減することができる。
同様に、本実施の形態４では、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面と、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとの間にも緩衝材ＢＵＦが介在するように構成されている。すなわち、本実施の形態４においては、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間にＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）および緩衝材ＢＵＦが介在する構成となる。つまり、本実施の形態４では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に介在しているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が緩衝材として機能するとともに、さらに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に緩衝材ＢＵＦも設けられている。このことから、たとえ、リードフレームＬＦ２の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは、さらに問題のないレベルまで低減することができる。
以上のことから、本実施の形態４によっても、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）およびＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えるダメージを低減しながら、リードフレームＬＦ２の裏面（特に、製品領域ＰＲの裏面全面）にテープＴＰを確実に貼り付けることができるという顕著な効果を得ることができる。
なお、本実施の形態４では、緩衝材ＢＵＦを用いる例について説明したが、前記実施の形態１と同様に、緩衝材ＢＵＦを用いずに、溝部ＤＩＴの底面ＢＳが、Ｈｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）上およびＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）上に接触するように構成してもよい。
その後、図６６に示すように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているゲート電極パッドＧＰ（Ｈ）とリードＬＤとをワイヤＷで電気的に接続するとともに、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているゲート電極パッドＧＰ（Ｌ）とリードＬＤとをワイヤＷで電気的に接続する。その後の工程は、前記実施の形態１と同様である。以上のようにして、本実施の形態４における半導体装置を製造することができる。
＜変形例１＞
本変形例１も実施の形態４と同様に、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）とＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）を封止体で封止した半導体装置を対象にしているが、特に、本変形例１では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）上にＨｉｇｈ−ＭＯＳクリップＣＬＰ（Ｈ）を搭載しない例について説明する。
図６７は、本変形例１におけるリードフレームＬＦ２の裏面にテープＴＰを貼り付ける直前のリードフレームＬＦ２の構成を示す図である。図６７に示すように、本変形例１におけるリードフレームＬＦ２では、製品領域ＰＲが行列状（マトリックス状）に配置されており、各製品領域ＰＲは区画領域（境界領域）ＤＩＶで区画されていることがわかる。そして、各製品領域ＰＲに着目すると、各製品領域ＰＲには、チップ搭載部ＴＡＢ（Ｈ）およびチップ搭載部ＴＡＢ（Ｌ）が配置されている。このとき、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）は搭載されていない一方、チップ搭載部ＴＡＢ（Ｌ）上にＬｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。さらに、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）上からリード上に跨るようにＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が配置されている。
本変形例１では、このように構成されているリードフレームＬＦ２の裏面にテープＴＰを貼り付けることになる。図６８は、本変形例１におけるリードフレームＬＦ２の裏面にテープＴＰを貼り付けた様子を示す図である。図６８に示すように、リードフレームＬＦ２の裏面全体にわたってテープＴＰが貼り付けられていることがわかる。
このとき、本変形例１では、リードフレームＬＦ２の面のうち、テープＴＰを貼り付ける裏面とは反対側の表面を支持部材で支持しながら、リードフレームＬＦ２の裏面にテープＴＰを貼り付けることになる。ここで、本変形例１では、リードフレームＬＦ２の表面側を支持部材で支持することになるが、既に、リードフレームＬＦ２の表面側には、上述したように、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）が搭載されている。このため、本変形例１でも、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）にダメージを与えることなく、リードフレームＬＦ２の表面側を支持部材で支持する必要がある。
図６９は、本変形例１において、リードフレームＬＦ２の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ２の裏面にテープＴＰを貼り付ける様子を示す断面図である。図６９に示すように、リードフレームＬＦ２の裏面にテープＴＰを貼り付ける工程を実施する際、まだ、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載されていない。このことから、本変形例１では、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）が搭載されていないチップ搭載部ＴＡＢ（Ｈ）も支持部材ＳＵで押さえ付けることができる。このため、本変形例１では、リードフレームＬＦ２を押さえ付ける領域が増加するため、リードフレームＬＦ２の裏面に確実にテープＴＰを貼り付けることができる。
さらに、本変形例１では、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）の上面と、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとの間にも緩衝材ＢＵＦが介在するように構成されている。すなわち、本変形例１においては、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間にＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）および緩衝材ＢＵＦが介在する構成となる。つまり、本変形例１では、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に介在しているＬｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）が緩衝材として機能するとともに、さらに、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）と溝部ＤＩＴの底面ＢＳとの間に緩衝材ＢＵＦも設けられている。このことから、たとえ、リードフレームＬＦ２の表面側を支持部材ＳＵによって支持しても、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に与えられるダメージは、問題のないレベルまで低減することができる。
なお、本変形例１でも、緩衝材ＢＵＦを用いる例について説明したが、例えば、緩衝材ＢＵＦを用いずに、溝部ＤＩＴの底面ＢＳが、Ｌｏｗ−ＭＯＳクリップＣＬＰ（Ｌ）上に接触するように構成してもよい。
続いて、リードフレームＬＦ２に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｈ）上に銀ペーストを塗布する。そして、図７０に示すように、リードフレームＬＦ２に形成されている複数の製品領域ＰＲのそれぞれにおいて、チップ搭載部ＴＡＢ（Ｈ）上にＨｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）をマウントする。その後、図７１に示すように、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているゲート電極パッドＧＰ（Ｈ）とリードＬＤとをワイヤＷで電気的に接続するとともに、Ｈｉｇｈ−ＭＯＳチップＣＨＰ（Ｈ）に形成されているソース電極パッドＳＰ（Ｈ）とチップ搭載部ＴＡＢ（Ｌ）とをワイヤＷで電気的に接続する。さらに、Ｌｏｗ−ＭＯＳチップＣＨＰ（Ｌ）に形成されているゲート電極パッドＧＰ（Ｌ）とリードＬＤとをワイヤＷで電気的に接続する。その後の工程は、前記実施の形態１と同様である。以上のようにして、本変形例１における半導体装置を製造することができる。
＜変形例２＞
本変形例２では、例えば、パワーＭＯＳＦＥＴ（スイッチング用電界効果トランジスタ）が形成されている単体の半導体チップを封止体で封止した半導体装置について説明する。
図７２は、本変形例２におけるリードフレームＬＦ３の裏面にテープＴＰを貼り付ける直前のリードフレームＬＦ３の構成を示す図である。図７２に示すように、本変形例２におけるリードフレームＬＦ３では、製品領域ＰＲが行列状（マトリックス状）に配置されており、各製品領域ＰＲは区画領域（境界領域）ＤＩＶで区画されていることがわかる。そして、各製品領域ＰＲに着目すると、各製品領域ＰＲには、チップ搭載部ＴＡＢ２が配置されている。そして、チップ搭載部ＴＡＢ２上に半導体チップＣＨＰ２が搭載されており、半導体チップＣＨＰ２上からリードＬＤ１上に跨るようにクリップＣＬＰ２が配置されている。
本変形例２では、このように構成されているリードフレームＬＦ３の裏面にテープＴＰを貼り付けることになる。図７３は、本変形例２におけるリードフレームＬＦ３の裏面にテープＴＰを貼り付けた様子を示す図である。図７３に示すように、リードフレームＬＦ３の裏面全体にわたってテープＴＰが貼り付けられていることがわかる。
このとき、本変形例２では、リードフレームＬＦ３の面のうち、テープＴＰを貼り付ける裏面とは反対側の表面を支持部材で支持しながら、リードフレームＬＦ３の裏面にテープＴＰを貼り付けることになる。ここで、本変形例２では、リードフレームＬＦ３の表面側を支持部材で支持することになるが、既に、リードフレームＬＦ３の表面側には、上述したように、半導体チップＣＨＰ２が搭載されている。このため、本変形例２でも、半導体チップＣＨＰ２にダメージを与えることなく、リードフレームＬＦ３の表面側を支持部材で支持する必要がある。
図７４は、本変形例２において、リードフレームＬＦ３の表面側を支持部材ＳＵで支持した状態で、リードフレームＬＦ３の裏面にテープＴＰを貼り付ける様子を示す断面図である。図７４に示すように、本変形例２では、クリップＣＬＰ２の上面と、支持部材ＳＵに設けられている溝部ＤＩＴの底面ＢＳとの間にも緩衝材ＢＵＦが介在するように構成されている。すなわち、本変形例２においては、半導体チップＣＨＰ２と溝部ＤＩＴの底面ＢＳとの間にクリップＣＬＰ２および緩衝材ＢＵＦが介在する構成となる。つまり、本変形例２では、半導体チップＣＨＰ２と溝部ＤＩＴの底面ＢＳとの間に介在しているクリップＣＬＰ２が緩衝材として機能するとともに、さらに、クリップＣＬＰ２と溝部ＤＩＴの底面ＢＳとの間に緩衝材ＢＵＦも設けられている。このことから、たとえ、リードフレームＬＦ３の表面側を支持部材ＳＵによって支持しても、半導体チップＣＨＰ２に与えられるダメージは、問題のないレベルまで低減することができる。
なお、本変形例２でも、緩衝材ＢＵＦを用いる例について説明したが、例えば、緩衝材ＢＵＦを用いずに、溝部ＤＩＴの底面ＢＳが、クリップＣＬＰ２上に接触するように構成してもよい。
その後、図７５に示すように、半導体チップＣＨＰ２に形成されているゲート電極パッドＧＰ２とリードＬＤ２とをワイヤＷで電気的に接続する。その後の工程は、前記実施の形態１と同様である。以上のようにして、本変形例２における半導体装置を製造することができる。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
ＢＭ 下金型
ＢＳ 底面
ＢＴＥ 裏面端子
ＢＵＦ 緩衝材
Ｃ コンデンサ
ＣＡＶ キャビティ
ＣＣ 制御回路
ＣＨＰ 半導体チップ
ＣＨＰ（Ｃ） ドライバＩＣチップ
ＣＨＰ（Ｈ） Ｈｉｇｈ−ＭＯＳチップ
ＣＨＰ（Ｌ） Ｌｏｗ−ＭＯＳチップ
ＣＬＦ クリップフレーム
ＣＬＰ クリップ集合体
ＣＬＰ（Ｈ） Ｈｉｇｈ−ＭＯＳクリップ
ＣＬＰ（Ｌ） Ｌｏｗ−ＭＯＳクリップ
ＤＩＴ 溝部
ＤＩＶ 区画領域
ＤＩＶ２ 区画領域
ＤＴ ダイシングテープ
ＦＵ 枠部
ＧＮＤ グランド
ＧＰ（Ｈ） ゲート電極パッド
ＧＰ（Ｌ） ゲート電極パッド
ＨＬ 吊りリード
ＨＳ 高融点半田
ＨＳ１ 高融点半田
ＨＳ２ 高融点半田
Ｌ インダクタ
ＬＤ リード
ＬＤ１ リード
ＬＤ２ リード
ＬＦ リードフレーム
ＬＦ１ リードフレーム
ＬＦ２ リードフレーム
ＭＲ 樹脂
ＮＡ ノード
ＯＰ１ 開口部
ＯＰ２ 開口部
ＰＤ 電極パッド
ＰＪＮ 突起部
ＰＫ１ 半導体装置
ＰＫ２ 半導体装置
ＰＫ３ 半導体装置
ＰＲ 製品領域
ＰＳＴ 銀ペースト
ＱＨ Ｈｉｇｈ−ＭＯＳトランジスタ
ＱＬ Ｌｏｗ−ＭＯＳトランジスタ
ＲＬ 負荷
ＳＰ（Ｈ） ソース電極パッド
ＳＰ（Ｌ） ソース電極パッド
ＳＴ シート
ＳＵ 支持部材
ＴＡＢ チップ搭載部
ＴＡＢ（Ｃ） チップ搭載部
ＴＡＢ（Ｈ） チップ搭載部
ＴＡＢ（Ｌ） チップ搭載部
ＴＥ１ 入力端子
ＴＰ テープ
ＵＲ 単位領域
Ｖｉｎ 入力電圧
Ｖｏｕｔ 出力電圧
Ｗ ワイヤ

Claims (18)

  1. （ａ）第１チップ搭載部と第１リードとを備えた第１領域が行列状に複数配置された第１リードフレームを準備する工程と、
    （ｂ）前記第１チップ搭載部の上面上に第１導電性接着材を介して第１半導体チップを搭載する工程と、
    （ｃ）前記第１半導体チップの第１電極パッドと前記第１リードとに第２導電性接着材を介して第１金属板を搭載する工程と、
    （ｄ）前記第１導電性接着材および前記第２導電性接着材を第１温度で加熱する工程と、
    （ｅ）前記（ｄ）工程後、前記第１リードフレームの前記第１半導体チップが搭載された面とは反対側の面にテープを貼り付ける工程と、
    （ｆ）前記（ｅ）工程後、前記第１半導体チップを覆うように前記第１リードフレーム内の複数の前記第１領域を一括封止して封止体を形成する工程と、を有し、
    前記（ｅ）工程は、前記第１金属板を支持した状態で前記第１リードフレームに前記テープを貼り付け、
    前記第１リードフレームの前記第１領域は、第２チップ搭載部を備え、
    前記（ｂ）工程は、前記第２チップ搭載部の上面上に前記第１導電性接着材を介して第２半導体チップを搭載する工程を含み、
    前記（ｅ）工程は、緩衝材を介して前記第２半導体チップを支持した状態で前記第１リードフレームに前記テープを貼り付ける半導体装置の製造方法。
  2. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程の後、前記（ｆ）工程の前に、前記第１半導体チップの第２電極パッドと前記第２半導体チップの電極パッドとを金属ワイヤにより電気的に接続する工程を有する半導体装置の製造方法。
  3. 請求項１に記載の半導体装置の製造方法において、
    前記（ｅ）工程は、前記緩衝材を介して前記第１金属板を支持する半導体装置の製造方法。
  4. 請求項１に記載の半導体装置の製造方法において、
    前記緩衝材の縦弾性係数は、前記第２半導体チップの縦弾性係数よりも低い半導体装置の製造方法。
  5. 請求項１に記載の半導体装置の製造方法において、
    前記（ｃ）工程は、前記第１金属板が行列状に複数配置された第２リードフレームを前記第１リードフレームの前記第１半導体チップが搭載された面に重ねることにより行う半導体装置の製造方法。
  6. 請求項５に記載の半導体装置の製造方法において、
    前記第２リードフレームの複数の前記第１金属板の第１方向および前記第１方向と直交する第２方向における配置ピッチと、前記第１リードフレームの前記第１チップ搭載部の前記第１方向および前記第２方向における配置ピッチは、同一である半導体装置の製造方法。
  7. 請求項１に記載の半導体装置の製造方法において、
    （ｇ）前記（ｆ）工程の後、前記第１リードフレームから前記テープを剥離する工程と、
    （ｈ）前記（ｇ）工程の後、前記第１リードフレーム内の複数の前記第１領域のそれぞれの間の領域をダイシングブレードにより切断して個片化する工程と、を有する半導体装置の製造方法。
  8. 請求項１に記載の半導体装置の製造方法において、
    前記第１温度は、前記テープの耐熱温度よりも高い半導体装置の製造方法。
  9. 請求項８に記載の半導体装置の製造方法において、
    前記第１導電性接着剤および前記第２導電性接着材は半田である半導体装置の製造方法。
  10. 請求項２に記載の半導体装置の製造方法であって、
    前記第１半導体チップは、電界効果トランジスタを含み、
    前記第１半導体チップは、前記第１電極パッドおよび前記第２電極パッドが配置された表面および前記表面とは反対側の裏面を有し、
    前記第２半導体チップは、前記電界効果トランジスタを制御する制御回路を含み、
    前記第１半導体チップの前記第１電極パッドは、ソース電極パッドであり、
    前記第１半導体チップの前記第２電極パッドは、ゲート電極パッドであり、
    前記第１半導体チップの前記裏面には、ドレイン電極が形成されている半導体装置の製造方法。
  11. 請求項１に記載の半導体装置の製造方法であって、
    前記（ｅ）工程は、前記第２半導体チップを支持しない状態で行なう半導体装置の製造方法。
  12. （ａ）第１チップ搭載部、第２チップ搭載部、および、第１リードを備えた第１領域が行列状に複数配置されたリードフレームを準備する工程と、
    （ｂ）前記第１チップ搭載部の上面上に第１導電性接着材を介して第１半導体チップを搭載する工程と、
    （ｃ）前記第１半導体チップの第１電極パッドと前記第１リードとに第２導電性接着材を介して第１金属板を搭載する工程と、
    （ｄ）前記第１導電性接着材および前記第２導電性接着材を第１温度で加熱する工程と、
    （ｅ）前記（ｄ）工程の後、前記リードフレームを洗浄する工程と、
    （ｆ）前記（ｅ）工程の後、前記リードフレームの前記第１半導体チップが搭載された面とは反対側の面にテープを貼り付ける工程と、
    （ｇ）前記（ｆ）工程の後、前記第２チップ搭載部の上面上に第３導電性接着材を介して第２半導体チップを搭載する工程と、
    （ｈ）前記（ｇ）工程の後、前記第３導電性接着材を第２温度で加熱する工程と、
    （ｉ）前記（ｈ）工程の後、前記第１半導体チップおよび前記第２半導体チップを覆うように前記リードフレーム内の複数の前記第１領域を一括封止して封止体を形成する工程と、を有し、
    前記第２温度は前記第１温度よりも低い半導体装置の製造方法。
  13. 請求項１２に記載の半導体装置の製造方法において、
    前記第１温度は、前記テープの耐熱温度よりも高く、
    前記第２温度は、前記テープの耐熱温度よりも低い半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記第１導電性接着材および前記第２導電性接着材は半田であり、
    前記第３導電性接着材は、銀ペーストである半導体装置の製造方法。
  15. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｈ）工程の後、前記（ｉ）工程の前に、前記第１半導体チップの第２電極パッドと前記第２半導体チップの電極パッドとを金属ワイヤにより電気的に接続する工程を有する半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法であって、
    前記第１半導体チップは、電界効果トランジスタを含み、
    前記第１半導体チップは、前記第１電極パッドおよび前記第２電極パッドが配置された表面および前記表面とは反対側の裏面を有し、
    前記第２半導体チップは、前記電界効果トランジスタを制御する制御回路を含み、
    前記第１半導体チップの前記第１電極パッドは、ソース電極パッドであり、
    前記第１半導体チップの前記第２電極パッドは、ゲート電極パッドであり、
    前記第１半導体チップの前記裏面には、ドレイン電極が形成されている半導体装置の製造方法。
  17. 請求項１２に記載の半導体装置の製造方法において、
    （ｊ）前記（ｉ）工程の後、前記リードフレームから前記テープを剥離する工程と、
    （ｋ）前記（ｊ）工程の後、前記リードフレーム内の複数の前記第１領域のそれぞれの間の領域をダイシングブレードにより切断して個片化する工程と、を有する半導体装置の製造方法。
  18. 請求項１２に記載の半導体装置の製造方法において、
    前記（ｆ）工程は、前記第２チップ搭載部を支持した状態で行なう半導体装置の製造方法。
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